JP2017168602A

JP2017168602A - Semiconductor device and manufacturing method of semiconductor device

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Publication number: JP2017168602A
Application number: JP2016051735A
Authority: JP
Inventors: 内海　誠; Makoto Uchiumi; 誠内海; 善行酒井; Yoshiyuki Sakai; 福田　憲司; Kenji Fukuda; 憲司福田; 原田　信介; Shinsuke Harada; 信介原田; 岡本　光央; Mitsuhisa Okamoto; 光央岡本
Original assignee: Fuji Electric Co Ltd; National Institute of Advanced Industrial Science and Technology AIST
Current assignee: Fuji Electric Co Ltd; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2016-03-15
Filing date: 2016-03-15
Publication date: 2017-09-21

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device ensuring drive reliability over a long term by suppressing variation of threshold voltage, and to provide a manufacturing method of a semiconductor device.SOLUTION: A semiconductor device includes a barrier film 20 containing Ti, separated into a source contact part 22 and a gate contact part 23, and coming into contact with an interlayer insulator 7, a source contact electrode 8 and the opening of the interlayer insulator 7, a surface electrode 9 containing Al separated into the source contact part 22 and gate contact part 23, and provided in a region narrower than the barrier film 20 while bringing the lower surface entirely into contact therewith, and a polyimide film 21 in contact with the surface electrode 9 and barrier film 20.SELECTED DRAWING: Figure 1

Description

この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

炭化珪素（ＳｉＣ）半導体は、シリコン（Ｓｉ）半導体と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体（四層周期六方晶：４Ｈ−ＳｉＣ）においては、オン抵抗をシリコン半導体の数１００分の１に抑制することができる。 Since a silicon carbide (SiC) semiconductor has a larger band gap than a silicon (Si) semiconductor, it has a high breakdown field strength. Since the ON resistance, which is the resistance in the conductive state, is inversely proportional to the cube of the dielectric breakdown electric field strength, for example, in a widely used silicon carbide semiconductor called 4H type (four-layer periodic hexagonal crystal: 4H—SiC), The on-resistance can be suppressed to 1/100 of silicon semiconductors.

このため、炭化珪素半導体は、放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失な電力用半導体としての期待が持たれている。例えば、炭化珪素半導体を用いて、ショットキーバリアダイオードやＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＰＮダイオード、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＧＴＯ（ＧａｔｅＴｕｒｎ−Ｏｆｆｔｈｙｒｉｓｔｏｒ：ゲートターンオフサイリスタ）など様々な構造の炭化珪素半導体装置が開発されている。 For this reason, the silicon carbide semiconductor is expected to be a next-generation low-loss power semiconductor, combined with a large thermal conductivity characteristic that facilitates heat dissipation. For example, using a silicon carbide semiconductor, a Schottky barrier diode, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a PN diode, an IGBT (Insulated Gate Bipolar Transistor), a GTO (Insulated Gate Bipolar Transistor), a GTO Silicon carbide semiconductor devices having various structures such as a gate turn-off thyristor have been developed.

炭化珪素半導体装置の実用化の課題の一つとして、ゲート電極への電圧印加により電圧閾値が変化する点を挙げる事ができ、対策として、チタン（Ｔｉ）を主材料としたバリア膜を形成する方法が示されている。例えば、炭化硅素エピタキシャル層およびウェル領域に接触する、Ｔｉ、Ｔａ（タンタル）およびそれらの窒化物からなる群より選択された材料からなる金属層を形成する技術がある（例えば、特許文献１参照）。また、ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間のそれぞれに介在し、アルミニウム（Ａｌ）の拡散を抑制する、厚さ４０ｎｍ以上のＴｉ層であるバリアメタル層を形成する技術がある（例えば、特許文献２参照）。また、半導体デバイス用のデバイス構造を覆って形成される接着層を覆っている窒化チタンバリア層を形成する技術がある（例えば、特許文献３参照）。 One of the issues in the practical application of silicon carbide semiconductor devices is that the voltage threshold changes when a voltage is applied to the gate electrode. As a countermeasure, a barrier film made of titanium (Ti) as a main material is formed. The method is shown. For example, there is a technique for forming a metal layer made of a material selected from the group consisting of Ti, Ta (tantalum) and nitrides thereof in contact with the silicon carbide epitaxial layer and the well region (see, for example, Patent Document 1). . In addition, a barrier metal layer, which is a Ti layer having a thickness of 40 nm or more, is interposed between the source electrode and the interlayer insulating film and between the gate pad and the gate electrode and suppresses diffusion of aluminum (Al). There is a technique of forming (see, for example, Patent Document 2). In addition, there is a technique for forming a titanium nitride barrier layer covering an adhesive layer formed to cover a device structure for a semiconductor device (see, for example, Patent Document 3).

特開２００９−１９４１２７号公報JP 2009-194127 A 特開２０１２−１２９５０３号公報JP 2012-129503 A 特表２０１４−５００６２０号公報Special table 2014-500620 gazette

特許文献１および２によると、Ｔｉを主材料としたバリア膜を用いることで、Ａｌの拡散を抑制することができる。 According to Patent Documents 1 and 2, Al diffusion can be suppressed by using a barrier film made mainly of Ti.

この発明は、閾値電圧の変動を抑制し、長期にわたる駆動信頼性を得ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。 It is an object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device that can suppress fluctuations in threshold voltage and obtain long-term driving reliability.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、前記第１導電型ワイドバンドギャップ半導体基板の表面層に選択的に設けられた第２導電型半導体領域と、前記第２導電型半導体領域の表面層に選択的に設けられた第１導電型半導体領域と、を備える。半導体装置は、さらに、前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極と、前記ゲート電極を覆う層間絶縁膜と、前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、を備える。半導体装置は、さらに、ソースコンタクト部とゲートコンタクト部とに分離され、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するＴｉを含むバリア膜と、前記ソースコンタクト部と前記ゲートコンタクト部とに分離され、下面全体を前記バリア膜と接し、前記バリア膜より狭い領域に設けられたＡｌを含む表面電極と、前記表面電極と前記バリア膜とに接するポリイミド膜と、を備える。 In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following characteristics. A semiconductor device includes a first conductive type wide band gap semiconductor substrate made of a semiconductor having a wider band gap than silicon, and a second conductive type semiconductor selectively provided on a surface layer of the first conductive type wide band gap semiconductor substrate. A first conductivity type semiconductor region selectively provided on a surface layer of the second conductivity type semiconductor region. The semiconductor device further includes a gate electrode provided on a surface of a portion sandwiched between the second conductivity type semiconductor regions of the first conductivity type wide band gap semiconductor substrate via a gate insulating film, and the second electrode A conductive semiconductor region; a source electrode in contact with the first conductive semiconductor region; an interlayer insulating film covering the gate electrode; and a drain electrode provided on a back surface of the first conductive wide band gap semiconductor substrate. . The semiconductor device is further divided into a source contact portion and a gate contact portion, and includes a barrier film containing Ti in contact with the interlayer insulating film, the source electrode, and the opening of the interlayer insulating film, the source contact portion, and the gate And a surface electrode including Al, which is separated into contact portions and is in contact with the barrier film over the entire lower surface and provided in a narrower area than the barrier film, and a polyimide film in contact with the surface electrode and the barrier film.

また、この発明にかかる半導体装置は、上述した発明において、前記バリア膜は、前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して設けられていることを特徴とする。更に、この発明にかかる半導体装置は、プレーナＭＯＳ又はトレンチＭＯＳであることを特徴とする。 In the semiconductor device according to the present invention, the barrier film is separated into the source contact part, the gate contact part, and a region other than the source contact part and the gate contact part, respectively. It is characterized by being provided. Furthermore, the semiconductor device according to the present invention is a planar MOS or trench MOS.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板の表面層に第２導電型半導体領域を選択的に形成する。次に、前記第２導電型半導体領域の表面層に第１導電型半導体領域を選択的に形成する。次に、前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する。次に、前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極を形成する。次に、前記ゲート電極を覆う層間絶縁膜を形成する。次に、前記半導体基板の裏面にドレイン電極を形成する。次に、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接する、Ｔｉを含むバリア膜を、ソースコンタクト部とゲートコンタクト部とに分離させて形成する。次に、下面全体を前記バリア膜と接する、Ａｌを含む表面電極を、前記バリア膜より狭い領域に、前記ソースコンタクト部と前記ゲートコンタクト部とに分離させて形成する。次に、前記表面電極および前記バリア膜に接するポリイミド膜を前記バリア膜のパターニング後に形成する。 In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device manufacturing method according to the present invention has the following characteristics. First, a second conductivity type semiconductor region is selectively formed on a surface layer of a first conductivity type wide band gap semiconductor substrate made of a semiconductor having a wider band gap than silicon. Next, a first conductivity type semiconductor region is selectively formed on a surface layer of the second conductivity type semiconductor region. Next, a gate electrode is formed on the surface of the portion of the first conductivity type wide band gap semiconductor substrate sandwiched between the second conductivity type semiconductor regions via a gate insulating film. Next, a source electrode in contact with the second conductivity type semiconductor region and the first conductivity type semiconductor region is formed. Next, an interlayer insulating film covering the gate electrode is formed. Next, a drain electrode is formed on the back surface of the semiconductor substrate. Next, a barrier film containing Ti, which is in contact with the openings of the interlayer insulating film, the source electrode, and the interlayer insulating film, is separated into a source contact portion and a gate contact portion. Next, a surface electrode containing Al, whose entire lower surface is in contact with the barrier film, is formed in a region narrower than the barrier film, separated into the source contact portion and the gate contact portion. Next, a polyimide film in contact with the surface electrode and the barrier film is formed after patterning the barrier film.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記バリア膜の形成は、前記バリア膜を前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して形成することを特徴とする。 In the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, the barrier film is formed by using the barrier film as the source contact portion, the gate contact portion, the source contact portion, and the gate. It is characterized in that it is formed separately in a region other than the contact portion.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記バリア膜の形成および前記表面電極の形成は、ウエットエッチングを用いることを特徴とする。 The method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, the formation of the barrier film and the formation of the surface electrode use wet etching.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記バリア膜の形成および前記表面電極の形成は、前記バリア膜および前記表面電極を、製造装置内で連続的に形成することを特徴とする。 In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, the barrier film and the surface electrode are formed by continuously forming the barrier film and the surface electrode in the manufacturing apparatus. It is characterized by.

上述した発明によれば、Ａｌ電極膜上およびＴｉバリア膜上に、ポリイミド膜が積層されている。また、Ａｌ電極膜は、Ｔｉバリア膜より狭い領域に形成される。これにより、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉに吸収される水素量を抑え、水素イオンの層間絶縁膜への侵入を抑制でき、半導体装置の閾値電圧の変動を防止できる。また、Ｔｉバリア膜に吸収されている水素が少ないため、長期間、水素イオンの層間絶縁膜への侵入を抑制でき、長期にわたる駆動信頼性を得ることができる。また、Ａｌ電極膜が、Ｔｉバリア膜より狭い領域に形成されることで、層間絶縁膜の露出部を減らし、水素の侵入を防止することができ、さらに、Ｔｉバリア膜が、Ａｌ電極膜の側面から透過する水素を吸収することができる。 According to the above-described invention, the polyimide film is laminated on the Al electrode film and the Ti barrier film. The Al electrode film is formed in a narrower area than the Ti barrier film. Thereby, the opportunity for generating hydrogen gas during the process can be suppressed, the amount of hydrogen absorbed by Ti can be suppressed, the penetration of hydrogen ions into the interlayer insulating film can be suppressed, and the fluctuation of the threshold voltage of the semiconductor device can be prevented. In addition, since less hydrogen is absorbed in the Ti barrier film, the penetration of hydrogen ions into the interlayer insulating film can be suppressed for a long period of time, and long-term driving reliability can be obtained. In addition, since the Al electrode film is formed in a region narrower than the Ti barrier film, the exposed portion of the interlayer insulating film can be reduced and hydrogen can be prevented from entering, and further, the Ti barrier film can be formed of the Al electrode film. Hydrogen that permeates from the side can be absorbed.

本発明にかかる半導体装置と半導体装置の製造方法によれば、閾値電圧の変動を抑制し、長期にわたる駆動信頼性を得ることができるという効果を奏する。 According to the semiconductor device and the method for manufacturing the semiconductor device of the present invention, it is possible to suppress the fluctuation of the threshold voltage and to obtain long-term driving reliability.

実施の形態にかかる炭化珪素半導体装置のソースコンタクト部の構成を示す断面図である。It is sectional drawing which shows the structure of the source contact part of the silicon carbide semiconductor device concerning embodiment. 実施の形態にかかる炭化珪素半導体装置のゲートコンタクト部の構成を示す断面図である。It is sectional drawing which shows the structure of the gate contact part of the silicon carbide semiconductor device concerning embodiment. 実施の形態にかかる炭化珪素半導体装置の素子外周部の構成を示す断面図である。It is sectional drawing which shows the structure of the element outer peripheral part of the silicon carbide semiconductor device concerning embodiment. 実施の形態にかかる炭化珪素半導体装置のＴｉバリア膜、Ａｌ電極膜およびポリイミド膜の位置を示す平面図である。It is a top view which shows the position of Ti barrier film of the silicon carbide semiconductor device concerning embodiment, Al electrode film, and a polyimide film. 図４の右上部の拡大図である。It is an enlarged view of the upper right part of FIG. 実施例と比較例における閾値変動量を示す表である。It is a table | surface which shows the amount of threshold fluctuations in an Example and a comparative example.

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。例えば、半導体装置を形成する際に、エピタキシャル成長のキャリアガスに用いられる水素、または、エピタキシャル成長において発生する水素等での残留水素がＴｉのバリア膜に吸収される。Ｔｉのバリア膜が吸収できる水素の量は限度があるため、Ｔｉのバリア膜が水素を吸収できなくなった場合、外部からの水素イオンが層間絶縁膜に侵入し、閾値電圧が変動する場合がある。また、長期間、半導体装置を使用することにより、徐々にＴｉのバリア膜に水素が吸収され、Ｔｉのバリア膜が水素を吸収できなくなった場合、外部からの水素イオンが層間絶縁膜に侵入し、閾値電圧が変動する場合がある。 Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached. When the notations of n and p including + and − are the same, it indicates that the concentrations are close to each other, and the concentrations are not necessarily equal. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted. For example, when forming a semiconductor device, hydrogen used as a carrier gas for epitaxial growth, or residual hydrogen such as hydrogen generated during epitaxial growth is absorbed by the Ti barrier film. Since the amount of hydrogen that can be absorbed by the Ti barrier film is limited, if the Ti barrier film cannot absorb hydrogen, hydrogen ions from the outside may enter the interlayer insulating film and the threshold voltage may fluctuate. . In addition, when a semiconductor device is used for a long time, hydrogen is gradually absorbed into the Ti barrier film, and when the Ti barrier film cannot absorb hydrogen, hydrogen ions from the outside enter the interlayer insulating film. The threshold voltage may fluctuate.

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素を用いて作製（製造）された炭化珪素半導体装置について、二重注入型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置のソースコンタクト部の構成を示す断面図である。また、図２は、実施の形態にかかる炭化珪素半導体装置のゲートコンタクト部の構成を示す断面図である。また、図３は、実施の形態にかかる炭化珪素半導体装置の素子外周部の構成を示す断面図である。 (Embodiment)
The semiconductor device according to the present invention is configured using a wide band gap semiconductor. In the embodiment, a silicon carbide semiconductor device manufactured (manufactured) using, for example, silicon carbide as a wide band gap semiconductor will be described by taking a double injection MOSFET (DIMOSFET) as an example. FIG. 1 is a cross-sectional view showing a configuration of a source contact portion of a silicon carbide semiconductor device according to an embodiment. FIG. 2 is a cross-sectional view showing the configuration of the gate contact portion of the silicon carbide semiconductor device according to the embodiment. FIG. 3 is a cross-sectional view showing the configuration of the outer periphery of the element of the silicon carbide semiconductor device according to the embodiment.

ここで、ソースコンタクト部２２は、炭化珪素半導体装置のソース電極と接する電極パッドが存在する領域であり、ゲートコンタクト部２３は、ソースコンタクト部２２を取り囲み、炭化珪素半導体装置のゲート電極と接する電極パッドが存在する領域である（図４参照）。また、素子外周部２４は、ソースコンタクト部２２およびゲートコンタクト部２３を取り囲み、ドリフト層の基板おもて面側の電界を緩和し耐圧を保持する領域である（図４参照）。 Here, source contact portion 22 is a region where there is an electrode pad in contact with the source electrode of the silicon carbide semiconductor device, and gate contact portion 23 surrounds source contact portion 22 and is an electrode in contact with the gate electrode of the silicon carbide semiconductor device. This is the area where the pad exists (see FIG. 4). The element outer peripheral portion 24 is a region that surrounds the source contact portion 22 and the gate contact portion 23, relaxes the electric field on the substrate front surface side of the drift layer, and maintains a withstand voltage (see FIG. 4).

図１〜図３に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ型炭化珪素基板（図示せず）の第１主面（おもて面）にｎ^-型炭化珪素エピタキシャル層が堆積されている。 As shown in FIGS. 1 to 3, the silicon carbide semiconductor device according to the embodiment includes an n ⁻ type silicon carbide epitaxial layer on a first main surface (front surface) of an n type silicon carbide substrate (not shown). Is deposited.

ｎ型炭化珪素基板は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型炭化珪素エピタキシャル層は、ｎ型炭化珪素基板よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ^-型ドリフト層である。以下、ｎ型炭化珪素基板とｎ^-型炭化珪素エピタキシャル層とを併せてｎ^-型炭化珪素基板（第１導電型ワイドバンドギャップ半導体基板）１とする。 The n-type silicon carbide substrate is, for example, a silicon carbide single crystal substrate doped with nitrogen (N). The n ⁻ type silicon carbide epitaxial layer is a low concentration n ⁻ type drift layer doped with, for example, nitrogen at a lower impurity concentration than the n type silicon carbide substrate. Hereinafter, the n type silicon carbide substrate and the n ⁻ type silicon carbide epitaxial layer are collectively referred to as an n ⁻ type silicon carbide substrate (first conductivity type wide band gap semiconductor substrate) 1.

ｎ型炭化珪素基板のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ^-型炭化珪素基板１の表面層には、ｐベース層として機能するｐ型ウェル領域（第２導電型半導体領域）２が選択的に設けられている。 A MOS gate (insulating gate made of metal-oxide film-semiconductor) structure (element structure) is formed on the front surface side of the n-type silicon carbide substrate. Specifically, a p-type well region (second conductivity type semiconductor region) 2 that functions as a p base layer is selectively provided on the surface layer of the n ⁻ -type silicon carbide substrate 1.

ｐ型ウェル領域２の表面には、ｎ型ソース領域（第１導電型半導体領域）４が選択的に設けられている。また、ｐ型ウェル領域２内のｎ型ソース領域４の間にｐ型ウェル領域２より高不純物濃度のｐ型コンタクト領域３が選択的に設けられている。また、ｐ型ウェル領域２が集中した活性領域を取り囲むように、ｐ型耐圧リング形状部１３が設けられている（図３参照）。ここで、活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。 An n-type source region (first conductivity type semiconductor region) 4 is selectively provided on the surface of the p-type well region 2. A p-type contact region 3 having a higher impurity concentration than the p-type well region 2 is selectively provided between the n-type source region 4 in the p-type well region 2. Further, a p-type withstand voltage ring shape portion 13 is provided so as to surround the active region where the p-type well region 2 is concentrated (see FIG. 3). Here, the active region is a region through which a current flows when the semiconductor device is on.

ｎ^-型炭化珪素基板１の、ｐ型ウェル領域２に挟まれた部分の表面には、ゲート絶縁膜５を介してゲート電極６が設けられている。ゲート電極６は、ゲート絶縁膜５を介して、ｐ型ウェル領域２およびｎ型ソース領域４の表面に設けられていてもよい。また、ｐ型耐圧リング形状部１３上など、ゲート絶縁膜５が不要な部分に酸化珪素膜１１が設けられている。 A gate electrode 6 is provided on the surface of a portion of n ⁻ type silicon carbide substrate 1 sandwiched between p type well regions 2 via a gate insulating film 5. The gate electrode 6 may be provided on the surface of the p-type well region 2 and the n-type source region 4 via the gate insulating film 5. In addition, a silicon oxide film 11 is provided on a portion where the gate insulating film 5 is unnecessary, such as on the p-type breakdown voltage ring-shaped portion 13.

ｎ^-型炭化珪素基板１のおもて面側に、ゲート電極６を覆うように層間絶縁膜７が設けられている。層間絶縁膜７の開口部を介して、ｎ型ソース領域４およびｐ型コンタクト領域３に接し、ｎ型ソース領域４およびｐ型コンタクト領域３と電気的に接続されるソースコンタクト電極８が設けられている。また、図２に示すように、層間絶縁膜７の開口部は、ゲート電極６と、以下で説明するＡｌ電極膜９との接合部にも設けられる。 An interlayer insulating film 7 is provided on the front surface side of n ⁻ -type silicon carbide substrate 1 so as to cover gate electrode 6. A source contact electrode 8 is provided in contact with the n-type source region 4 and the p-type contact region 3 and electrically connected to the n-type source region 4 and the p-type contact region 3 through the opening of the interlayer insulating film 7. ing. As shown in FIG. 2, the opening of the interlayer insulating film 7 is also provided at the junction between the gate electrode 6 and the Al electrode film 9 described below.

ソースコンタクト電極８、層間絶縁膜７および層間絶縁膜７の開口部の上に、Ｔｉを含むＴｉバリア膜２０が設けられている。Ｔｉバリア膜２０は、図１、図２に示すようにソースコンタクト部２２とゲートコンタクト部２３に設けられる。また、ソースコンタクト部２２とゲートコンタクト部２３に設けられたＴｉバリア膜２０は、それぞれ分離されている（図４参照）。Ｔｉバリア膜２０は、図３に示すように素子外周部２４に設けられていても良い。 A Ti barrier film 20 containing Ti is provided on the openings of the source contact electrode 8, the interlayer insulating film 7 and the interlayer insulating film 7. The Ti barrier film 20 is provided in the source contact portion 22 and the gate contact portion 23 as shown in FIGS. Further, the Ti barrier films 20 provided in the source contact portion 22 and the gate contact portion 23 are separated from each other (see FIG. 4). The Ti barrier film 20 may be provided on the element outer peripheral portion 24 as shown in FIG.

Ｔｉバリア膜２０の上にＡｌを含むＡｌ電極膜（表面電極）９が設けられている。Ａｌ電極膜９は、図１〜図３に示すように、下面全体をＴｉバリア膜２０と接し、Ｔｉバリア膜２０より狭い領域に設けられている。また、Ａｌ電極膜９は、図１、図２に示すようにソースコンタクト部２２とゲートコンタクト部２３に設けられる。また、ソースコンタクト部２２とゲートコンタクト部２３に設けられたＡｌ電極膜９は、それぞれ分離されている（図４参照）。Ａｌ電極膜９は、図３に示すように素子外周部２４に設けられていても良い。 An Al electrode film (surface electrode) 9 containing Al is provided on the Ti barrier film 20. As shown in FIGS. 1 to 3, the Al electrode film 9 is provided in a region narrower than the Ti barrier film 20 with the entire lower surface in contact with the Ti barrier film 20. The Al electrode film 9 is provided on the source contact portion 22 and the gate contact portion 23 as shown in FIGS. The Al electrode films 9 provided on the source contact portion 22 and the gate contact portion 23 are separated from each other (see FIG. 4). The Al electrode film 9 may be provided on the element outer peripheral portion 24 as shown in FIG.

Ｔｉバリア膜２０は、外部から侵入または半導体装置製造中に発生する水素原子・水素イオンを吸蔵し、下層の層間絶縁膜７に達しないように遮蔽する機能を有する。ここで、水素原子・水素イオン（以下、単に水素イオンとする）とは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。 The Ti barrier film 20 has a function to occlude hydrogen atoms and hydrogen ions that enter from the outside or are generated during the manufacture of the semiconductor device and shield them from reaching the lower interlayer insulating film 7. Here, a hydrogen atom / hydrogen ion (hereinafter simply referred to as a hydrogen ion) is a particle having a hydrogen atom as a minimum structural unit, specifically a hydrogen atom, a hydrogen ion, and a hydrogen molecule.

Ａｌ電極膜９およびＴｉバリア膜２０上にポリイミド膜２１が備えられている。また、炭化珪素半導体基体の裏面には、裏面電極１０が設けられている。 A polyimide film 21 is provided on the Al electrode film 9 and the Ti barrier film 20. A back electrode 10 is provided on the back surface of the silicon carbide semiconductor substrate.

図４は、実施の形態にかかる炭化珪素半導体装置のＴｉバリア膜、Ａｌ電極膜およびポリイミド膜の位置を示す平面図である。また、図５は、図４の右上部の拡大図である。図５において、図中ａ−ａ’は図１に示す断面の切断線、図中ｂ−ｂ’は図２に示す断面の切断線、図中ｃ−ｃ’は図３に示す断面の切断線を示す。 FIG. 4 is a plan view showing positions of the Ti barrier film, the Al electrode film, and the polyimide film of the silicon carbide semiconductor device according to the embodiment. FIG. 5 is an enlarged view of the upper right part of FIG. In FIG. 5, aa ′ in the drawing is a cutting line of the cross section shown in FIG. 1, bb ′ in the drawing is a cutting line of the cross section shown in FIG. 2, and cc ′ in the drawing is a cutting line of the cross section shown in FIG. Show the line.

図４に示すように、炭化珪素半導体装置には、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４が設けられている。ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４のそれぞれには、Ｔｉバリア膜２０、Ａｌ電極膜９、ポリイミド膜２１が順に積層されている。Ａｌ電極膜９は、Ｔｉバリア膜２０より狭い領域に設けられているため、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４の間で、ポリイミド膜２１がＴｉバリア膜２０の上に積層されている部分が存在する。また、Ａｌ電極膜９およびＴｉバリア膜２０は、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４に分離されているため、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４の間で、ポリイミド膜２１が層間絶縁膜７の上に積層されている部分がある。また、ポリイミド膜２１は、ソースコンタクト部２２およびゲートコンタクト部２３上に、ポリイミド開口２５を有している。 As shown in FIG. 4, the silicon carbide semiconductor device is provided with a source contact portion 22, a gate contact portion 23, and an element outer peripheral portion 24. A Ti barrier film 20, an Al electrode film 9, and a polyimide film 21 are sequentially stacked on the source contact portion 22, the gate contact portion 23, and the element outer peripheral portion 24. Since the Al electrode film 9 is provided in a region narrower than the Ti barrier film 20, the polyimide film 21 is laminated on the Ti barrier film 20 between the source contact portion 22, the gate contact portion 23, and the element outer peripheral portion 24. There is a part that is. Further, since the Al electrode film 9 and the Ti barrier film 20 are separated into the source contact portion 22, the gate contact portion 23, and the element outer peripheral portion 24, the space between the source contact portion 22, the gate contact portion 23, and the element outer peripheral portion 24. Thus, there is a portion in which the polyimide film 21 is laminated on the interlayer insulating film 7. The polyimide film 21 has a polyimide opening 25 on the source contact portion 22 and the gate contact portion 23.

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、ｐ型ウェル領域２とｎ型ソース領域４とをそれぞれイオン注入で形成する二重注入（ＤｏｕｂｌｅＩｍｐｌａｎｔｅ）プロセスによって二重注入型ＭＯＳＦＥＴを作製する場合を例に説明する。 (Method for Manufacturing Silicon Carbide Semiconductor Device According to Embodiment)
Next, regarding the method for manufacturing the silicon carbide semiconductor device according to the embodiment, a double-implanted MOSFET is formed by a double-implant process in which each of the p-type well region 2 and the n-type source region 4 is formed by ion implantation. An example of manufacturing the case will be described.

まず、例えば、ｎ型炭化珪素基板の第１主面にｎ^-型炭化珪素エピタキシャル層が積層された、炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）からなるｎ^-型炭化珪素単結晶半導体基板（以下、ｎ^-型炭化珪素基板とする）１を用意する。 First, for example, an n ⁻ -type silicon carbide single crystal semiconductor made of silicon carbide four-layer periodic hexagonal crystal (4H—SiC) in which an n ⁻ -type silicon carbide epitaxial layer is stacked on the first main surface of an n-type silicon carbide substrate. A substrate (hereinafter referred to as an n ⁻ type silicon carbide substrate) 1 is prepared.

次に、ｎ^-型炭化珪素基板（ｎ^-型炭化珪素エピタキシャル層の表層）１にｐ型ウェル領域２と、ｐ型ウェル領域２の内部に、ｐ型コンタクト領域３とｎ型ソース領域４とをイオン注入により形成する。このイオン注入は、ｐ型ウェル領域２、ｐ型コンタクト領域３、ｎ型ソース領域４の形成時に、それぞれ対応する開口部を有する酸化珪素膜等のイオン注入用マスクが形成されたｎ^-型炭化珪素基板１をイオン注入装置に導入して行う。ｎ型の領域は、燐（Ｐ）イオンまたは窒素イオンを注入して形成する。ｐ型の領域は、アルミニウムイオン等を注入して形成する。これにより、ｎ^-型炭化珪素基板１には、イオン注入用マスクの開口部に、ｎ型またはｐ型の領域が形成され、これを繰り返すことにより、ｐ型ウェル領域２、ｐ型コンタクト領域３、ｎ型ソース領域４が形成される。 Next, a p-type well region 2 is formed on an n ⁻ -type silicon carbide substrate (surface layer of an n ⁻ -type silicon carbide epitaxial layer) 1, and a p-type contact region 3 and an n-type source region 4 are formed inside the p-type well region 2. Are formed by ion implantation. This ion implantation is performed in the formation of the p-type well region 2, the p-type contact region 3, and the n-type source region 4 by forming an n ⁻ -type carbonization in which an ion implantation mask such as a silicon oxide film having a corresponding opening is formed. This is performed by introducing the silicon substrate 1 into an ion implantation apparatus. The n-type region is formed by implanting phosphorus (P) ions or nitrogen ions. The p-type region is formed by implanting aluminum ions or the like. As a result, an n-type or p-type region is formed in the opening of the ion implantation mask in n ⁻ -type silicon carbide substrate 1, and by repeating this, p-type well region 2 and p-type contact region 3 are formed. N-type source region 4 is formed.

次に、ｐ型ウェル領域２が集中した活性領域を取り囲むように、ｐ型耐圧リング形状部１３を形成する（図３参照）。このｐ型耐圧リング形状部１３とチャネルストッパー層(図示せず)を含む領域までが、１つの炭化珪素半導体装置（ＭＯＳＦＥＴ素子）の領域となり、１つのｎ^-型炭化珪素基板１上に複数の素子が配列される。 Next, a p-type breakdown voltage ring shape portion 13 is formed so as to surround the active region where the p-type well region 2 is concentrated (see FIG. 3). The region including the p-type withstand voltage ring-shaped portion 13 and the channel stopper layer (not shown) is a region of one silicon carbide semiconductor device (MOSFET element), and a plurality of regions are formed on one n ⁻ -type silicon carbide substrate 1. Elements are arranged.

次に、イオン注入用マスクを取り除いた後に、アルゴン（Ａｒ）などの不活性雰囲気において１７００℃程度の温度で活性化アニールを行う。次に、ｎ^-型炭化珪素基板１表面に熱酸化によりゲート絶縁膜５を成長し、化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜を形成し、フォトリソグラフィ工程により隣り合うｐ型ウェル領域２をまたぐ領域にゲート電極６を形成する。ｐ型耐圧リング形状部１３上など、ゲート絶縁膜５が不要な部分にあらかじめ酸化珪素膜１１を形成する場合もある。 Next, after removing the ion implantation mask, activation annealing is performed at a temperature of about 1700 ° C. in an inert atmosphere such as argon (Ar). Next, a gate insulating film 5 is grown on the surface of the n ⁻ -type silicon carbide substrate 1 by thermal oxidation, a polysilicon film is formed by a chemical vapor deposition (CVD) method, and adjacent p are formed by a photolithography process. A gate electrode 6 is formed in a region straddling the mold well region 2. In some cases, the silicon oxide film 11 is formed in advance on a portion where the gate insulating film 5 is unnecessary, such as on the p-type breakdown voltage ring-shaped portion 13.

次に、ＣＶＤ法により酸化珪素膜からなる層間絶縁膜７を形成し、フォトリソグラフィ工程により、ｎ型ソース領域４およびｐ型コンタクト領域３上に層間絶縁膜７の開口部を形成する。また、層間絶縁膜７の開口部は、図２に示すようにゲート電極６とＡｌ電極膜９との接合部にも形成される。 Next, an interlayer insulating film 7 made of a silicon oxide film is formed by a CVD method, and an opening of the interlayer insulating film 7 is formed on the n-type source region 4 and the p-type contact region 3 by a photolithography process. The opening of the interlayer insulating film 7 is also formed at the junction between the gate electrode 6 and the Al electrode film 9 as shown in FIG.

次に、５０ｎｍのニッケル（Ｎｉ）膜をスパッタ法等により製膜し、ｎ型ソース領域４およびｐ型コンタクト領域３を被覆する領域にフォトリソグラフィによりＮｉパターンを形成する。Ｎｉ膜はシリサイドが効率よく形成され、かつ、パターニングによる寸法制御性の良い厚さが望ましく、例えば、２０〜１００ｎｍ程度の厚さが用いられる。 Next, a nickel (Ni) film having a thickness of 50 nm is formed by sputtering or the like, and a Ni pattern is formed by photolithography in a region covering the n-type source region 4 and the p-type contact region 3. The Ni film is preferably formed with silicide efficiently and has a thickness with good dimension controllability by patterning. For example, a thickness of about 20 to 100 nm is used.

次に、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）法により不活性ガス雰囲気または減圧雰囲気において約１０００℃で加熱を実施し、ｐ型コンタクト領域３とｎ型ソース領域４上のＮｉパターンをＮｉシリサイド化し、ソースコンタクト電極８を形成する。ソースコンタクト電極８の材料は、Ｎｉのみに限らずシリサイドを形成する材料が用いられ、ＡｌとＮｉの合金や、Ｔｉ、Ｔａ、モリブデン（Ｍｏ）等を用いることができる。 Next, heating is performed at about 1000 ° C. in an inert gas atmosphere or a reduced pressure atmosphere by RTA (Rapid Thermal Annealing) method, and Ni patterns on the p-type contact region 3 and the n-type source region 4 are Ni-silicided. The electrode 8 is formed. The material of the source contact electrode 8 is not limited to Ni but a material that forms silicide, and an alloy of Al and Ni, Ti, Ta, molybdenum (Mo), or the like can be used.

次に、ソースコンタクト電極８、層間絶縁膜７上および層間絶縁膜７の開口部上にＴｉバリア膜２０およびＡｌ電極膜９をスパッタ法により、外気に触れさせずに連続して形成する。外気に触れさせないことにより、Ｔｉバリア膜２０は製膜工程における、酸化や水素の吸収を抑制することができる。また、Ｔｉバリア膜２０の表面はＡｌ電極膜９で被覆されているため、スパッタ終了後も直接外気に触れることがない。Ａｌ電極膜９を製膜する直前にＴｉバリア膜２０の製膜を行うことにより、Ｔｉバリア膜２０の水素吸蔵能力の劣化を抑えることができる。Ｔｉバリア膜２０の膜厚は、プロセスにおける水素を十分に吸着する膜厚が望ましく、１０ｎｍ〜１μｍ程度が望ましく、更に望ましくは層間絶縁膜７を、ピンホールの発生を抑えながら被覆し、オーバーハング形状が出にくい膜厚である２０ｎｍ〜５００ｎｍが望ましい。また、Ａｌ電極膜９はＡｌを主成分とする膜でよく、通電による劣化を防止するため、Ｓｉや銅（Ｃｕ）等の不純物を含有することもできる。Ａｌ電極膜９の膜厚は、メッキやワイヤーボンディングで部分的に消失することを抑制するため、１〜１０μｍ程度で形成される。 Next, the Ti barrier film 20 and the Al electrode film 9 are continuously formed on the source contact electrode 8, the interlayer insulating film 7, and the opening of the interlayer insulating film 7 by a sputtering method without being exposed to the outside air. By not touching the outside air, the Ti barrier film 20 can suppress oxidation and absorption of hydrogen in the film forming process. Further, since the surface of the Ti barrier film 20 is covered with the Al electrode film 9, it is not directly exposed to the outside air even after the sputtering is completed. By forming the Ti barrier film 20 immediately before the Al electrode film 9 is formed, the deterioration of the hydrogen storage capacity of the Ti barrier film 20 can be suppressed. The thickness of the Ti barrier film 20 is preferably a film thickness that sufficiently adsorbs hydrogen in the process, preferably about 10 nm to 1 μm, and more preferably, the interlayer insulating film 7 is covered while suppressing the generation of pinholes, and overhanging A film thickness of 20 nm to 500 nm, which is difficult to form, is desirable. The Al electrode film 9 may be a film containing Al as a main component, and may contain impurities such as Si and copper (Cu) in order to prevent deterioration due to energization. The thickness of the Al electrode film 9 is formed to be about 1 to 10 μm in order to suppress partial disappearance due to plating or wire bonding.

次に、フォトリソグラフィによりＡｌ電極膜９上にレジストを形成し、エッチングを行うことで、Ａｌ電極パッド９を形成する。なお、これ以降、エッチング後のＡｌ電極膜９をＡｌ電極パッド９と称する。エッチングは、燐酸（Ｈ₃ＰＯ₄）、硝酸（ＨＮＯ₃）および酢酸（Ｃ₂Ｈ₄Ｏ₂）の混合液である燐硝酢酸等を用いたウエットエッチングや、塩素（Ｃｌ₂）系ガスを用いたドライエッチングで行うことができるが、ウエットエッチングを用いることが望ましい。ドライエッチングでは、放電により加速された水素イオン等がｎ^-型炭化珪素基板１の表面に衝突するため、これがＴｉバリア膜２０近傍まで侵入し、バリア性を低下させるものと推定される。 Next, a resist is formed on the Al electrode film 9 by photolithography and etching is performed to form the Al electrode pad 9. Hereinafter, the Al electrode film 9 after etching is referred to as an Al electrode pad 9. Etching is performed by wet etching using phosphoric acid acetic acid, which is a mixed solution of phosphoric acid (H ₃ PO ₄ ), nitric acid (HNO ₃ ) and acetic acid (C ₂ H ₄ O ₂ ), or by using chlorine (Cl ₂ ) -based gas. Although it can be performed by the dry etching used, it is desirable to use wet etching. In dry etching, hydrogen ions and the like accelerated by discharge collide with the surface of the n ⁻ -type silicon carbide substrate 1. Therefore, it is estimated that this penetrates to the vicinity of the Ti barrier film 20 and lowers the barrier property.

Ａｌ電極パッド９は、ソースおよびゲートを独立して制御するために、ソースコンタクト部２２（図１参照）、ゲートコンタクト部２３（図２参照）に分離して形成される。また、Ａｌ電極パッド９は、素子外周部２４（図３参照）にも独立して形成することもできる。隣接するＡｌ電極パッド９の間隔は、Ａｌ電極パッド９の厚さと同等で、１μｍ以上の間隔で形成される。 The Al electrode pad 9 is formed separately into a source contact portion 22 (see FIG. 1) and a gate contact portion 23 (see FIG. 2) in order to control the source and gate independently. The Al electrode pad 9 can also be formed independently on the element outer peripheral portion 24 (see FIG. 3). The interval between adjacent Al electrode pads 9 is equal to the thickness of the Al electrode pad 9 and is formed at an interval of 1 μm or more.

次に、Ａｌ電極パッド９および露出したＴｉバリア膜２０上に、フォトリソグラフィによりレジストを形成し、エッチングを行うことで、Ｔｉバリアパターン２０を形成する。なお、これ以降、エッチング後のＴｉバリア膜２０をＴｉバリアパターン２０と称する。Ａｌ電極パッド９を形成する際に用いたレジストを、そのまま、またはベーキングを行った後に、流用しても良い。エッチングはアンモニア（ＮＨ₃）過水を用いたウエットエッチングや、塩素系ガスを用いたドライエッチングで行うことができるが、ウエットエッチングを用いることが望ましい。Ａｌ電極パッド９の形成時と同様に、エネルギーを持った水素イオン等がＴｉバリア膜２０近傍まで侵入し、バリア性を低下させることを抑制できる。 Next, a resist is formed on the Al electrode pad 9 and the exposed Ti barrier film 20 by photolithography, and etching is performed to form the Ti barrier pattern 20. Hereinafter, the etched Ti barrier film 20 is referred to as a Ti barrier pattern 20. The resist used when forming the Al electrode pad 9 may be used as it is or after baking. Etching can be performed by wet etching using ammonia (NH ₃ ) overwater or dry etching using chlorine gas, but it is preferable to use wet etching. As in the formation of the Al electrode pad 9, it is possible to prevent hydrogen ions having energy from penetrating to the vicinity of the Ti barrier film 20 and lowering the barrier property.

Ｔｉバリアパターン２０は、ソースおよびゲートを独立して制御するために、ソースコンタクト部２２（図１参照）、ゲートコンタクト部２３（図２参照）に分離して形成される。また、Ｔｉバリアパターン２０は、素子外周部２４に独立して形成することもできる（図３参照）。これにより、Ｔｉバリアパターン２０は、素子外周部２４の酸化膜を通して侵入していた水素を捕獲することができる。Ｔｉバリアパターン２０の間隔は、レジストの解像度で決められ、およそ０．５μｍよりも大きな間隔で形成される。 The Ti barrier pattern 20 is formed separately into a source contact portion 22 (see FIG. 1) and a gate contact portion 23 (see FIG. 2) in order to control the source and the gate independently. The Ti barrier pattern 20 can also be formed independently on the element outer peripheral portion 24 (see FIG. 3). As a result, the Ti barrier pattern 20 can capture hydrogen that has entered through the oxide film on the outer peripheral portion 24 of the element. The interval between the Ti barrier patterns 20 is determined by the resolution of the resist, and is formed at an interval larger than about 0.5 μm.

Ｔｉバリアパターン２０は、Ａｌ電極パッド９より広い領域に形成される。例えば、ソースコンタクト部２２では、０．２μｍ以上の幅でＡｌ電極パッド９よりはみ出して形成される。また、ゲートコンタクト部２３では、０．２μｍ以上の幅でＡｌ電極パッド９より両側にはみ出して形成される。これにより、素子特性において問題の無い範囲で、層間絶縁膜７の露出部を減らし、水素の侵入を防止することができる。また、Ａｌ電極パッド９よりもはみ出し、Ｔｉバリアパターン２０を形成することで、Ａｌ電極パッド９の側面から透過する水素を吸収することができる。素子外周部２４で電極として機能しない場合は、Ａｌ電極パッド９を形成せず、Ｔｉバリアパターン２０のみを形成することも可能である。 The Ti barrier pattern 20 is formed in a region wider than the Al electrode pad 9. For example, the source contact portion 22 is formed to protrude from the Al electrode pad 9 with a width of 0.2 μm or more. Further, the gate contact portion 23 is formed so as to protrude from both sides of the Al electrode pad 9 with a width of 0.2 μm or more. As a result, the exposed portion of the interlayer insulating film 7 can be reduced and hydrogen can be prevented from entering, as long as there is no problem in device characteristics. Further, by forming the Ti barrier pattern 20 that protrudes beyond the Al electrode pad 9, hydrogen that is transmitted from the side surface of the Al electrode pad 9 can be absorbed. When the element outer peripheral portion 24 does not function as an electrode, it is possible to form only the Ti barrier pattern 20 without forming the Al electrode pad 9.

次に、Ａｌ電極パッド９および露出したＴｉバリアパターン２０上にポリイミドを塗布しベーキングを行った後に、レジストを塗布し、露光、現像、レジスト剥離を行うことで膜厚１〜２０μｍのポリイミド膜２１を形成する。ポリイミド膜２１は厚いほど望ましいが、パターン形成が難しくなるため、望ましくは、ポリイミド膜２１の膜厚は５〜１５μｍとなる。 Next, after applying polyimide on the Al electrode pad 9 and the exposed Ti barrier pattern 20 and performing baking, a resist is applied, and exposure, development, and resist peeling are performed to obtain a polyimide film 21 having a thickness of 1 to 20 μm. Form. The thicker the polyimide film 21, the better, but the pattern formation becomes difficult. Therefore, the thickness of the polyimide film 21 is preferably 5 to 15 μm.

ポリイミド膜２１は、ソースコンタクト部２２およびゲートコンタクト部２３上に開口部を有している（図４参照）。Ｔｉバリアパターン２０上に直接ポリイミドパターン２１を形成することで、酸化珪素（ＳｉＯ₂）や窒化珪素（Ｓｉ₃Ｎ₄）を形成する場合に比べ、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉバリアパターン２０に吸収される水素量を抑え、バリア性の低下を抑制することができる。また、ポリイミド膜２１中に水素を含有させることで、拡散経路を長くし、水素の侵入をさらに抑制することが可能となる。 The polyimide film 21 has openings on the source contact portion 22 and the gate contact portion 23 (see FIG. 4). By forming the polyimide pattern 21 directly on the Ti barrier pattern 20, the opportunity to generate hydrogen gas during the process is suppressed compared to the case of forming silicon oxide (SiO ₂ ) or silicon nitride (Si ₃ N ₄ ). Further, the amount of hydrogen absorbed by the Ti barrier pattern 20 can be suppressed, and the deterioration of the barrier property can be suppressed. Further, by allowing hydrogen to be contained in the polyimide film 21, it becomes possible to lengthen the diffusion path and further suppress the intrusion of hydrogen.

（実施例）
上述した実施の形態にかかる炭化珪素半導体装置の製造方法にしたがい、二重注入型ＭＯＳＦＥＴを作製した。具体的には、まず、ｎ型ドーピング濃度が２×１０¹⁵／ｃｍ³の高抵抗層を１５μｍの厚さでエピタキシャル成長したｎ^-型炭化珪素基板１を用意した。次に、厚さ１．５μｍのシリコン酸化膜からなるイオン注入マスクを形成し、５００℃の温度でＡｌイオンを注入することによりｐ型ウェル領域２とｐ型耐圧リング形状部１３を形成した。ドーピング濃度を１×１０¹⁶／ｃｍ³、注入深さを１μｍとした。 (Example)
In accordance with the method for manufacturing the silicon carbide semiconductor device according to the above-described embodiment, a double-injection MOSFET was manufactured. Specifically, first, an n ⁻ type silicon carbide substrate 1 was prepared by epitaxially growing a high resistance layer having an n type doping concentration of 2 × 10 ¹⁵ / cm ³ to a thickness of 15 μm. Next, an ion implantation mask made of a silicon oxide film having a thickness of 1.5 μm was formed, and Al ions were implanted at a temperature of 500 ° C. to form the p-type well region 2 and the p-type breakdown voltage ring shape portion 13. The doping concentration was 1 × 10 ¹⁶ / cm ³ and the implantation depth was 1 μm.

次に、ｐ型ウェル領域２の中央と素子外周とに開口部を有するシリコン酸化膜からなるイオン注入マスクを形成し、Ａｌイオンを注入することによりｐ型コンタクト領域３を形成した。ドーピング濃度を１×１０¹⁸／ｃｍ³とした。 Next, an ion implantation mask made of a silicon oxide film having openings at the center of the p-type well region 2 and the outer periphery of the element was formed, and the p-type contact region 3 was formed by implanting Al ions. The doping concentration was 1 × 10 ¹⁸ / cm ³ .

次に、ｎ^-型炭化珪素基板１をアニール炉に挿入し、Ａｒ雰囲気において１７００℃で５分間の活性化処理を行った。次に、ｐ型ウェル領域２内でｐ型コンタクト領域３の側部に開口を有するシリコン酸化膜からなるイオン注入マスクを形成し、燐イオンを注入することでドーピング濃度が１×１０¹⁹／ｃｍ³のｎ型ソース領域４を形成した。 Next, n ⁻ type silicon carbide substrate 1 was inserted into an annealing furnace, and activation treatment was performed at 1700 ° C. for 5 minutes in an Ar atmosphere. Next, an ion implantation mask made of a silicon oxide film having an opening on the side of the p-type contact region 3 is formed in the p-type well region 2, and phosphorous ions are implanted so that the doping concentration is 1 × 10 ¹⁹ / cm. ³ n-type source regions 4 were formed.

次に、ｎ^-型炭化珪素基板１を再度アニール炉に挿入し、Ａｒ雰囲気において１７００℃で５分間の活性化処理を行った。次に、ｎ^-型炭化珪素基板１を石英管内に挿入し、酸素（Ｏ₂）を純水に通し、水蒸気（Ｈ₂Ｏ）を含ませた雰囲気において１２００℃で熱酸化処理を行い、ｎ^-型炭化珪素基板１の表面（ｎ^-型炭化珪素エピタキシャル層の表面）にゲート絶縁膜５となるシリコン酸化膜を成長させた。シリコン酸化膜の厚さを７０ｎｍとした。 Next, n ⁻ type silicon carbide substrate 1 was again inserted into the annealing furnace, and activation treatment was performed at 1700 ° C. for 5 minutes in an Ar atmosphere. Next, the n ⁻ -type silicon carbide substrate 1 is inserted into a quartz tube, oxygen (O ₂ ) is passed through pure water, and thermal oxidation is performed at 1200 ° C. in an atmosphere containing water vapor (H ₂ O). ^A silicon oxide film to be the gate insulating film 5 was grown on the surface of the ⁻ type silicon carbide substrate 1 (the surface of the n ⁻ type silicon carbide epitaxial layer). The thickness of the silicon oxide film was 70 nm.

次に、ＣＶＤ法により０．５μｍの厚さで燐をドープしたポリシリコン膜を形成し、フォトリソグラフィによりポリシリコン膜をパターニングしてゲート電極６を形成した。ゲート電極６は、隣り合うｐ型ウェル領域２をまたぐ領域から、ｐ型ウェル領域２の、ｎ^-型炭化珪素基板１とｎ型ソース領域４とに挟まれた領域にわたって形成した。 Next, a polysilicon film doped with phosphorus with a thickness of 0.5 μm was formed by CVD, and the polysilicon film was patterned by photolithography to form the gate electrode 6. Gate electrode 6 was formed from a region straddling adjacent p-type well region 2 to a region of p-type well region 2 sandwiched between n ⁻ -type silicon carbide substrate 1 and n-type source region 4.

次に、ＣＶＤ法により１μｍの厚さでＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃｏｎＧｌａｓｓ）膜を形成し、フォトリソグラフィによりＰＳＧ膜をパターニングして、ゲート電極６を被覆する領域に、層間絶縁膜７を形成した。 Next, a PSG (Phosphorus Silicon Glass) film having a thickness of 1 μm was formed by CVD, and the PSG film was patterned by photolithography to form an interlayer insulating film 7 in a region covering the gate electrode 6.

次に、６０ｎｍのＮｉ膜をスパッタ法で形成し、ソースコンタクト電極８上に残留するようにＮｉ膜をパターニングした。 Next, a 60 nm Ni film was formed by sputtering, and the Ni film was patterned so as to remain on the source contact electrode 8.

次に、ｎ^-型炭化珪素基板１をＲＴＡ炉に挿入し、窒素雰囲気で、カーボンサセプタに設置した熱電対での測定において、毎秒４℃で１０００℃まで昇温し、５分間保持して、Ｎｉパターンをシリサイド化し、ソースコンタクト電極８を形成した。 Next, the n ⁻ -type silicon carbide substrate 1 is inserted into an RTA furnace, and in a nitrogen atmosphere, measured with a thermocouple installed on a carbon susceptor, the temperature is raised to 1000 ° C. at 4 ° C. per second, and held for 5 minutes. The Ni pattern was silicided to form the source contact electrode 8.

次に、厚さ１００ｎｍのＴｉ膜と厚さ５μｍのＡｌ膜を同一のスパッタ装置内で連続して形成し、スパッタ装置から取り出した後にまずＡｌ膜を、ウエットエッチングを用いたフォトリソグラフィにより、Ａｌ電極パッド９を形成した。この後、Ｔｉ膜を、ウエットエッチングを用いたフォトリソグラフィにより、Ａｌ電極パッド９よりおよそ３μｍ広がった形状のＴｉバリアパターン２０を形成した。Ａｌ電極パッド９およびＴｉバリアパターン２０は、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４に分離されている。 Next, a Ti film having a thickness of 100 nm and an Al film having a thickness of 5 μm are continuously formed in the same sputtering apparatus. After taking out from the sputtering apparatus, the Al film is first formed by photolithography using wet etching. An electrode pad 9 was formed. Thereafter, a Ti barrier pattern 20 having a shape that spreads about 3 μm from the Al electrode pad 9 was formed on the Ti film by photolithography using wet etching. The Al electrode pad 9 and the Ti barrier pattern 20 are separated into a source contact portion 22, a gate contact portion 23, and an element outer peripheral portion 24.

次に、厚さ１０μｍのポリイミドを塗布し、パターニングを行い、ポリイミド膜２１を形成した。 Next, polyimide having a thickness of 10 μm was applied and patterned to form a polyimide film 21.

次に、ｎ^-型炭化珪素基板１の裏側に、Ｔｉ１００ｎｍおよび金（Ａｕ）２００ｎｍを加熱による蒸着法により製膜し、裏面電極１０とした。 Next, Ti 100 nm and gold (Au) 200 nm were formed on the back side of the n ⁻ -type silicon carbide substrate 1 by a vapor deposition method by heating to form a back electrode 10.

以上の工程によりＭＯＳＦＥＴ素子を作製し、２００℃、−３．０ＭＶ／ｃｍの印加条件で１０００時間後、閾値変動量を±０．１Ｖ以下に抑制できることを確認した。 A MOSFET element was manufactured by the above process, and it was confirmed that the threshold fluctuation amount could be suppressed to ± 0.1 V or less after 1000 hours under the application conditions of 200 ° C. and −3.0 MV / cm.

（比較例１）
厚さ１００ｎｍのＴｉ膜と厚さ５μｍのＡｌ膜をスパッタ法で堆積し、はじめにウエットエッチングを用いたフォトリソグラフィによりＡｌ電極パッド９を形成した。Ａｌ電極パッド９をマスクとしてウエットエッチングを行い、Ａｌ電極パッド９の領域よりオーバーエッチングされたＴｉバリアパターン２０を形成した。Ｔｉバリアパターン２０は、Ａｌ電極パッド９より約０．５μｍ狭まった領域に形成した。これ以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。 (Comparative Example 1)
A Ti film having a thickness of 100 nm and an Al film having a thickness of 5 μm were deposited by sputtering, and an Al electrode pad 9 was first formed by photolithography using wet etching. Wet etching was performed using the Al electrode pad 9 as a mask to form a Ti barrier pattern 20 overetched from the region of the Al electrode pad 9. The Ti barrier pattern 20 was formed in a region narrowed by about 0.5 μm from the Al electrode pad 9. Other than this, a MOSFET was formed by the same process as in the example.

（比較例２）
厚さ１００ｎｍのＴｉ膜をスパッタ法で堆積しパターニングした後に、厚さ５μｍのＡｌ膜をスパッタ法で堆積しパターニングした以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。つまり、Ｔｉ膜とＡｌ膜を同一のスパッタ装置内で連続して形成しなかった。Ｔｉバリアパターン２０の形成領域およびＡｌ電極パッド９の形成領域は、実施例と同一とした。 (Comparative Example 2)
A MOSFET was formed in the same process as in the example except that a Ti film having a thickness of 100 nm was deposited by sputtering and patterned, and then an Al film having a thickness of 5 μm was deposited by sputtering and patterned. That is, the Ti film and the Al film were not continuously formed in the same sputtering apparatus. The formation region of the Ti barrier pattern 20 and the formation region of the Al electrode pad 9 were the same as in the example.

（比較例３）
厚さ１００ｎｍのＴｉ膜と厚さ５μｍのＡｌ膜のエッチングを、Ｃｌ₂およびＡｒを用いたドライエッチングで同時に行い、Ｔｉバリアパターン２０の形成領域は、Ａｌ電極パッド９の形成領域と同一とした。これ以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。 (Comparative Example 3)
Etching of the Ti film having a thickness of 100 nm and the Al film having a thickness of 5 μm was simultaneously performed by dry etching using Cl ₂ and Ar, and the formation region of the Ti barrier pattern 20 was made the same as the formation region of the Al electrode pad 9. . Other than this, a MOSFET was formed by the same process as in the example.

（比較例４）
Ｔｉバリアパターン２０およびＡｌ電極パッド９上にポリイミド膜２０を形成しなかった。これ以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。 (Comparative Example 4)
The polyimide film 20 was not formed on the Ti barrier pattern 20 and the Al electrode pad 9. Other than this, a MOSFET was formed by the same process as in the example.

図６は、実施例と比較例における閾値変動量を示す表である。図６は、本発明の実施例と、比較例１〜４で作製したＭＯＳＦＥＴ素子を、２００℃、−３．０ＭＶ／ｃｍの印加条件で１０００時間駆動した後の閾値変動量である。 FIG. 6 is a table showing threshold fluctuation amounts in the example and the comparative example. FIG. 6 shows threshold fluctuation amounts after driving the MOSFET elements produced in the example of the present invention and Comparative Examples 1 to 4 at 200 ° C. under an applied condition of −3.0 MV / cm for 1000 hours.

比較例１は、Ｔｉバリアパターン２０が、Ａｌ電極パッド９より約０．５μｍ狭まった領域に形成されたため、素子外周部２４の酸化膜を通して侵入していた水素を捕獲することができない。このため、比較例１では、図６に示すように、閾値変動量が±０．３Ｖより大きくなり、閾値変動量を抑えることができなかった。 In Comparative Example 1, since the Ti barrier pattern 20 was formed in a region narrowed by about 0.5 μm from the Al electrode pad 9, it was not possible to capture hydrogen that had entered through the oxide film on the device outer peripheral portion 24. For this reason, in Comparative Example 1, as shown in FIG. 6, the threshold fluctuation amount becomes larger than ± 0.3 V, and the threshold fluctuation amount cannot be suppressed.

比較例２は、Ｔｉ膜とＡｌ膜を同一のスパッタ装置内で連続して形成せず、Ｔｉ膜を外気に触れさせたため、Ｔｉ膜における、酸化や水素の吸収を抑制することができなかった。このため、比較例２は、図６に示すように、閾値変動量が±０．５Ｖより大きくなり、閾値変動量を抑えることができなかった。 In Comparative Example 2, the Ti film and the Al film were not continuously formed in the same sputtering apparatus, and the Ti film was exposed to the outside air, so that oxidation and hydrogen absorption in the Ti film could not be suppressed. . For this reason, in Comparative Example 2, as shown in FIG. 6, the threshold fluctuation amount becomes larger than ± 0.5 V, and the threshold fluctuation amount cannot be suppressed.

比較例３は、Ｔｉ膜とＡｌ膜のエッチングをドライエッチングで行ったため、放電により加速された水素イオン等が基板の表面に衝突し、Ｔｉ膜近傍まで侵入し、Ｔｉ膜のバリア性が低下したと推定される。このため、比較例３は、図６に示すように、閾値変動量が±１．０Ｖより大きくなり、閾値変動量を抑えることができなかった。 In Comparative Example 3, since the etching of the Ti film and the Al film was performed by dry etching, hydrogen ions accelerated by the discharge collided with the surface of the substrate and penetrated to the vicinity of the Ti film, and the barrier property of the Ti film was lowered. It is estimated to be. For this reason, in Comparative Example 3, as shown in FIG. 6, the threshold fluctuation amount is larger than ± 1.0 V, and the threshold fluctuation amount cannot be suppressed.

比較例４は、ポリイミド膜を形成しなかったため、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉ膜に吸収される水素量を抑えることができず、Ｔｉ膜のバリア性の低下を抑制することができなかった。このため、比較例４は、図６に示すように、閾値変動量が±０．５Ｖより大きくなり、閾値変動量を抑えることができなかった。 Since Comparative Example 4 did not form a polyimide film, the opportunity to generate hydrogen gas during the process was suppressed, the amount of hydrogen absorbed by the Ti film could not be suppressed, and the deterioration of the barrier property of the Ti film was suppressed. I couldn't. For this reason, in Comparative Example 4, as shown in FIG. 6, the threshold fluctuation amount is larger than ± 0.5 V, and the threshold fluctuation amount cannot be suppressed.

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、Ａｌ電極膜上およびＴｉバリア膜上に、ポリイミド膜が積層されている。また、Ａｌ電極膜は、Ｔｉバリア膜より狭い領域に形成される。これにより、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉに吸収される水素量を抑え、水素イオンの層間絶縁膜への侵入を抑制でき、半導体装置の閾値電圧の変動を防止できる。また、Ｔｉバリア膜に吸収されている水素が少ないため、長期間、水素イオンの層間絶縁膜への侵入を抑制でき、長期にわたる駆動信頼性を得ることができる。また、Ａｌ電極膜が、Ｔｉバリア膜より狭い領域に形成されることで、層間絶縁膜の露出部を減らし、水素の侵入を防止することができ、さらに、Ｔｉバリア膜がＡｌ電極膜の側面から透過する水素を吸収することができる。 As described above, according to the silicon carbide semiconductor device according to the embodiment, the polyimide film is laminated on the Al electrode film and the Ti barrier film. The Al electrode film is formed in a narrower area than the Ti barrier film. Thereby, the opportunity for generating hydrogen gas during the process can be suppressed, the amount of hydrogen absorbed by Ti can be suppressed, the penetration of hydrogen ions into the interlayer insulating film can be suppressed, and the fluctuation of the threshold voltage of the semiconductor device can be prevented. In addition, since less hydrogen is absorbed in the Ti barrier film, the penetration of hydrogen ions into the interlayer insulating film can be suppressed for a long period of time, and long-term driving reliability can be obtained. In addition, since the Al electrode film is formed in a region narrower than the Ti barrier film, the exposed portion of the interlayer insulating film can be reduced and hydrogen can be prevented from entering, and further, the Ti barrier film can be formed on the side surface of the Al electrode film. It can absorb hydrogen that permeates from.

また、Ｔｉバリア膜を、ソースコンタクト部、ゲートコンタクト部、および、素子外周部に分離することで、素子外周部のＴｉバリア膜により、素子外周部の酸化膜を通して侵入していた水素を捕獲することができる。これにより、水素がソースコンタクト部およびゲートコンタクト部のＴｉバリア膜に侵入することを防ぐことができる。 Further, by separating the Ti barrier film into the source contact part, the gate contact part, and the element outer peripheral part, the Ti barrier film on the outer peripheral part of the element captures hydrogen that has entered through the oxide film on the outer peripheral part of the element. be able to. This can prevent hydrogen from entering the Ti barrier film of the source contact portion and the gate contact portion.

また、Ａｌ電極膜およびＴｉバリア膜を、ウエットエッチングを用いて形成することで、放電により加速された水素イオン等が基板の表面に衝突し、Ｔｉ膜近傍まで侵入することを防止できる。これにより、Ｔｉ膜のバリア性が低下することを防止できる。 Further, by forming the Al electrode film and the Ti barrier film using wet etching, it is possible to prevent hydrogen ions or the like accelerated by the discharge from colliding with the surface of the substrate and entering the vicinity of the Ti film. Thereby, it can prevent that the barrier property of Ti film | membrane falls.

また、Ａｌ電極膜およびＴｉバリア膜を、外気に触れさせず連続的に形成することで、Ｔｉ膜における、酸化や水素の吸収を抑制することができる。これにより、Ｔｉバリア膜の水素吸蔵能力の劣化を抑えることができる。 In addition, by continuously forming the Al electrode film and the Ti barrier film without being exposed to the outside air, oxidation and hydrogen absorption in the Ti film can be suppressed. Thereby, deterioration of the hydrogen storage capability of the Ti barrier film can be suppressed.

また、本発明の実施の形態では、二重注入型ＭＯＳＦＥＴを例に説明したが、これに限らず、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 In the embodiment of the present invention, the double injection type MOSFET has been described as an example. However, the present invention is not limited to this, and the present invention can be applied to semiconductor devices having various configurations such as a MOS type semiconductor device such as an IGBT. In each of the above-described embodiments, the case where silicon carbide is used as the wide band gap semiconductor has been described as an example. However, the same applies to the case where a wide band gap semiconductor other than silicon carbide such as gallium nitride (GaN) is used. An effect is obtained. In each embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. It holds.

以上のように、本発明にかかる半導体装置は、半導体基板のおもて面側から裏面側に電流を流す縦型半導体装置に適し、例えば、パワーデバイス等の電力用半導体装置や、産業用のモーター制御やエンジン制御に使用されるパワー半導体装置に有用である。 As described above, the semiconductor device according to the present invention is suitable for a vertical semiconductor device in which a current flows from the front surface side to the back surface side of the semiconductor substrate. For example, a power semiconductor device such as a power device or an industrial This is useful for power semiconductor devices used for motor control and engine control.

１ｎ^-型炭化珪素基板
２ｐ型ウェル領域
３ｐ型コンタクト領域
４ｎ型ソース領域
５ゲート絶縁膜
６ゲート電極
７層間絶縁膜
８ソースコンタクト電極
９Ａｌ電極膜（Ａｌ電極パッド）
１０裏面電極
１１酸化珪素膜
１３ｐ型耐圧リング形状部
２０Ｔｉバリア膜（Ｔｉバリアパターン）
２１ポリイミド膜
２２ソースコンタクト部
２３ゲートコンタクト部
２４素子外周部
２５ポリイミド開口 1 n ^- type silicon carbide substrate 2 p-type well region 3 p-type contact region 4 n-type source region 5 gate insulating film 6 gate electrode 7 interlayer insulating film 8 source contact electrode 9 Al electrode film (Al electrode pad)
DESCRIPTION OF SYMBOLS 10 Back electrode 11 Silicon oxide film 13 P-type pressure | voltage resistant ring shape part 20 Ti barrier film (Ti barrier pattern)
21 Polyimide film 22 Source contact portion 23 Gate contact portion 24 Element outer peripheral portion 25 Polyimide opening

Claims

シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、
前記第１導電型ワイドバンドギャップ半導体基板の表面層に選択的に設けられた第２導電型半導体領域と、
前記第２導電型半導体領域の表面層に選択的に設けられた第１導電型半導体領域と、
前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
ソースコンタクト部とゲートコンタクト部とに分離され、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するＴｉを含むバリア膜と、
前記ソースコンタクト部と前記ゲートコンタクト部とに分離され、下面全体を前記バリア膜と接し、前記バリア膜より狭い領域に設けられたＡｌを含む表面電極と、
前記表面電極と前記バリア膜とに接するポリイミド膜と、
を備えることを特徴とする半導体装置。 A first conductivity type wide band gap semiconductor substrate made of a semiconductor having a wider band gap than silicon;
A second conductivity type semiconductor region selectively provided on a surface layer of the first conductivity type wide band gap semiconductor substrate;
A first conductivity type semiconductor region selectively provided on a surface layer of the second conductivity type semiconductor region;
A gate electrode provided on a surface of a portion sandwiched between the second conductivity type semiconductor regions of the first conductivity type wide band gap semiconductor substrate via a gate insulating film;
A source electrode in contact with the second conductive semiconductor region and the first conductive semiconductor region;
An interlayer insulating film covering the gate electrode;
A drain electrode provided on the back surface of the first conductivity type wide band gap semiconductor substrate;
A barrier film containing Ti that is separated into a source contact portion and a gate contact portion and is in contact with an opening of the interlayer insulating film, the source electrode, and the interlayer insulating film;
A surface electrode including Al that is separated into the source contact portion and the gate contact portion, is in contact with the barrier film over the entire lower surface, and is provided in a region narrower than the barrier film;
A polyimide film in contact with the surface electrode and the barrier film;
A semiconductor device comprising:

前記バリア膜は、前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して設けられていることを特徴とする請求項１に記載の半導体装置。 2. The barrier film is provided separately in the source contact portion, the gate contact portion, and a region other than the source contact portion and the gate contact portion, respectively. Semiconductor device.

前記半導体装置が、プレーナＭＯＳ又はトレンチＭＯＳであることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor device is a planar MOS or a trench MOS.

シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板の表面層に第２導電型半導体領域を選択的に形成する工程と、
前記第２導電型半導体領域の表面層に第１導電型半導体領域を選択的に形成する工程と、
前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極を形成する工程と、
前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記半導体基板の裏面にドレイン電極を形成する工程と、
前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するＴｉを含むバリア膜を、ソースコンタクト部とゲートコンタクト部とに分離させて形成する工程と、
下面全体を前記バリア膜と接するＡｌを含む表面電極を、前記バリア膜より狭い領域に、前記ソースコンタクト部と前記ゲートコンタクト部とに分離させて形成する工程と、
前記表面電極および前記バリア膜に接するポリイミド膜を前記バリア膜のパターニング後に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Selectively forming a second conductivity type semiconductor region on a surface layer of a first conductivity type wide band gap semiconductor substrate made of a semiconductor having a wider band gap than silicon;
Selectively forming a first conductivity type semiconductor region on a surface layer of the second conductivity type semiconductor region;
Forming a gate electrode through a gate insulating film on a surface of a portion sandwiched between the second conductive type semiconductor regions of the first conductive type wide band gap semiconductor substrate;
Forming a source electrode in contact with the second conductive semiconductor region and the first conductive semiconductor region;
Forming an interlayer insulating film covering the gate electrode;
Forming a drain electrode on the back surface of the semiconductor substrate;
Forming a barrier film containing Ti in contact with an opening of the interlayer insulating film, the source electrode, and the interlayer insulating film separately into a source contact portion and a gate contact portion;
Forming a surface electrode containing Al in contact with the barrier film over the entire lower surface in a region narrower than the barrier film, separating the source contact portion and the gate contact portion;
Forming a polyimide film in contact with the surface electrode and the barrier film after patterning the barrier film;
A method for manufacturing a semiconductor device, comprising:

前記バリア膜を形成する工程は、前記バリア膜を前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して形成することを特徴とする請求項４に記載の半導体装置の製造方法。 The step of forming the barrier film is characterized in that the barrier film is formed separately in the source contact portion, the gate contact portion, and a region other than the source contact portion and the gate contact portion. A method for manufacturing a semiconductor device according to claim 4.

前記バリア膜を形成する工程および前記表面電極を形成する工程は、ウエットエッチングを用いることを特徴とする請求項４または５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 4, wherein the step of forming the barrier film and the step of forming the surface electrode use wet etching.

前記バリア膜を形成する工程および前記表面電極を形成する工程は、前記バリア膜および前記表面電極を、製造装置内で連続的に形成することを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。 The step of forming the barrier film and the step of forming the surface electrode form the barrier film and the surface electrode continuously in a manufacturing apparatus. The manufacturing method of the semiconductor device as described in 2 ..