JP7243173B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents
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Description
この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device.
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。 Conventionally, silicon (Si) has been used as a constituent material of power semiconductor devices that control high voltages and large currents. There are multiple types of power semiconductor devices, including bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors), and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). It is
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。 For example, bipolar transistors and IGBTs have higher current densities than MOSFETs and can handle large currents, but cannot be switched at high speed. Specifically, bipolar transistors are limited to use at a switching frequency of about several kHz, and IGBTs are limited to use at a switching frequency of about several tens of kHz. On the other hand, a power MOSFET has a lower current density than a bipolar transistor or an IGBT, making it difficult to increase the current, but it is capable of high-speed switching operation up to several MHz.
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。 However, there is a strong demand in the market for power semiconductor devices that combine large current and high speed, and efforts have been made to improve IGBTs and power MOSFETs. . From the viewpoint of power semiconductor devices, semiconductor materials that can replace silicon are being investigated, and silicon carbide (SiC) is a semiconductor material that can be used to fabricate (manufacture) next-generation power semiconductor devices with excellent low on-voltage, high-speed characteristics, and high-temperature characteristics. is attracting attention.
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。 Silicon carbide is a chemically very stable semiconductor material, has a wide bandgap of 3 eV, and can be extremely stably used as a semiconductor even at high temperatures. In addition, since silicon carbide has a maximum electric field strength that is one order of magnitude higher than that of silicon, silicon carbide is expected as a semiconductor material capable of sufficiently reducing the on-resistance. Such characteristics of silicon carbide also apply to wide bandgap semiconductors such as gallium nitride (GaN), which have a wider bandgap than other types of silicon. Therefore, by using a wide bandgap semiconductor, it is possible to increase the breakdown voltage of the semiconductor device.
このような炭化珪素を用いた高耐圧半導体装置ではオンオフ動作時に発生するスイッチング損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を例えば、２００℃以上の高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。 In the high-voltage semiconductor device using such silicon carbide, the switching loss that occurs during on-off operation is reduced. Applies. When a semiconductor device is applied at a high frequency, the temperature of heat generated in the chip increases, which affects the reliability of the semiconductor device. In particular, a bonding wire is joined to the front surface electrode on the front surface side of the substrate as a wiring material for extracting the potential of the front surface electrode to the outside. If used in , the adhesion between the front electrode and the bonding wire will decrease, affecting reliability.
炭化珪素半導体装置は、２３０℃以上の高温度で使用することがあるため、ボンディングワイヤの代わりにピン状の外部端子電極をおもて面電極にはんだで接合する場合がある。これにより、おもて面電極と外部端子電極との密着性が低下することを防止できる。 Since the silicon carbide semiconductor device may be used at a high temperature of 230° C. or more, pin-shaped external terminal electrodes may be soldered to the front surface electrodes instead of bonding wires. This can prevent the adhesion between the front electrode and the external terminal electrode from deteriorating.
図１４は、従来の炭化珪素半導体装置の構造を示す上面図である。図１４に示すように、半導体チップ１５０は、主電流が流れる活性領域１４０の外周部に、活性領域１４０の周囲を囲んで耐圧を保持するエッジ終端領域１４１が設けられている。活性領域１４０には、ゲートポリシリコン電極１３３を介してゲート電極と電気的に接続するゲート電極パッド１２２と、ソース電極と電気的に接続するソース電極パッド１１５と、ゲート抵抗１
３４と、が設けられている。
FIG. 14 is a top view showing the structure of a conventional silicon carbide semiconductor device. As shown in FIG. 14, a
34 and are provided.
ソース電極パッド１１５には、第１保護膜１２１が設けられ、第１保護膜１２１内のめっき膜１１６上で、はんだ（不図示）を介して外部端子電極（不図示）が設けられる。同様に、ゲート電極パッド１２２には、第１保護膜１２１が設けられ、第１保護膜１２１内のめっき膜１１６上で、はんだ（不図示）を介して外部端子電極（不図示）が設けられる。
A first
炭化珪素半導体装置が用いられる装置の大電流化に伴い、炭化珪素半導体素子の電流容量を向上させるため、炭化珪素半導体素子を並列に接続して用いることが行われている。並列接続を行うと、炭化珪素半導体素子間で特性にバラツキがあると素子の均一動作が難しくなる。例えば、スイッチング時に素子間のアンバランスが発生して、電流と電圧の発振が発生する場合がある。このため、外付けチップ抵抗を接続して、炭化珪素半導体素子の均一動作を図る方法が知られている。 With the increase in the current capacity of devices using silicon carbide semiconductor devices, silicon carbide semiconductor devices are connected in parallel and used in order to improve the current capacity of the silicon carbide semiconductor devices. When the silicon carbide semiconductor devices are connected in parallel, uniform operation of the devices becomes difficult if there are variations in characteristics among the silicon carbide semiconductor devices. For example, an imbalance between elements may occur during switching, causing current and voltage oscillation. Therefore, a method of connecting an external chip resistor to achieve uniform operation of the silicon carbide semiconductor device is known.
しかしながら、並列接続される炭化珪素半導体素子数が増えると、各炭化珪素半導体素子に接続される外付けチップ抵抗の数も増えるため、製造プロセスの複雑化やコストが上昇する。このため、外付けチップ抵抗と同等の効果を有するゲート抵抗１３４を、半導体素子に内蔵させている。
However, as the number of silicon carbide semiconductor elements connected in parallel increases, the number of external chip resistors connected to each silicon carbide semiconductor element also increases, complicating the manufacturing process and increasing the cost. Therefore, the
内蔵ゲート抵抗に大電流が流れた場合の発熱を抑制するため、内蔵ゲート抵抗をフィールド絶縁膜の上面に形成し、層間絶縁膜が内蔵ゲート抵抗を覆い、層間絶縁膜の厚さを、ゲートコンタクトホールとゲートコンタクトホールとの間の領域の少なくとも一部で、他の領域よりも薄くする技術が公知である（例えば、下記特許文献１参照）。
In order to suppress heat generation when a large current flows through the built-in gate resistor, the built-in gate resistor is formed on the upper surface of the field insulating film, the interlayer insulating film covers the built-in gate resistor, and the thickness of the interlayer insulating film is the gate contact. A technique is known in which at least part of the region between the hole and the gate contact hole is made thinner than other regions (see, for example,
従来のゲート抵抗１３４は、図１４に示すように、ゲート電極パッド１２２の一部に隣接して、活性領域１４０の内部に埋め込む形で、ソース電極パッド１１５とゲート電極パッド１２２との間に設けられる。ゲート抵抗１３４は、ゲートポリシリコン電極１３３の一部を延在させ（不図示）、ゲートポリシリコン電極１３３とゲート電極パッド１２２との間の抵抗となるように設けられる。
As shown in FIG. 14, the
しかしながら、上記の構造では、ソース電極パッド１１５に外部端子電極を固定する際に、はんだが、ソース電極パッド１１５の第１保護膜１２１とソース電極との間に回り込み、このはんだによりソース電極とゲート抵抗１３４とが短絡（ショート）し、炭化珪素半導体装置が劣化する場合がある。また、ソース電極とゲート抵抗１３４とが短絡しないようにするためには、はんだ工程での工程の難易度が高くなる。さらに、ゲート抵抗１３４をソース電極パッド１１５とゲート電極パッド１１２との間に設けることにより、活性領域１４０の面積が減少し、オン抵抗が増加する。
However, in the structure described above, when the external terminal electrode is fixed to the
この発明は、上述した従来技術による問題点を解消するため、ゲート抵抗を素子内に内蔵し、ソース電極とゲート抵抗との短絡を防止できる半導体装置および半導体装置の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device and a method of manufacturing a semiconductor device in which a gate resistor is incorporated in an element so as to prevent a short circuit between the source electrode and the gate resistor. and
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層に接触するゲート絶縁膜が設けられる。前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。ゲート信号が入力されるゲート電極パッドが設けられる。前記第１電極および前記ゲート電極パッド上に、選択的にめっき膜が設けられる。前記めっき膜上に、選択的にはんだ膜が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記ゲート電極と電気的に接続する、オン状態の時に主電流が流れる活性領域の周囲を囲むゲート配線が設けられる。前記ゲート電極パッドと前記ゲート配線とに挟まれる領域の、前記ゲート電極パッド上の前記はんだ膜と深さ方向に対向する部分にゲート抵抗が設けられる。
In order to solve the above problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following features. A first semiconductor layer of the first conductivity type having an impurity concentration lower than that of the semiconductor substrate is provided on the front surface of the semiconductor substrate of the first conductivity type. A second conductive type second semiconductor layer is selectively provided on the surface of the first semiconductor layer opposite to the semiconductor substrate side. A first conductivity type first semiconductor region is selectively provided in a surface layer of the second semiconductor layer on the side opposite to the semiconductor substrate side. A gate insulating film is provided in contact with the second semiconductor layer. A gate electrode is provided on the surface of the gate insulating film opposite to the surface in contact with the second semiconductor layer. A first electrode is provided on the surface of the second semiconductor layer and the first semiconductor region. A gate electrode pad to which a gate signal is input is provided. A plating film is selectively provided on the first electrode and the gate electrode pad . A solder film is selectively provided on the plating film. A second electrode is provided on the back surface of the semiconductor substrate. A gate wiring, which is electrically connected to the gate electrode and surrounds the active region through which the main current flows in the ON state, is provided . A gate resistor is provided in a region sandwiched between the gate electrode pad and the gate line, which faces the solder film on the gate electrode pad in the depth direction .
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。 Further, in the semiconductor device according to the present invention, in the above-described invention, the semiconductor device further includes a trench penetrating the first semiconductor region and the second semiconductor layer and reaching the first semiconductor layer, and the gate electrode is located in the trench. It is characterized by being provided inside through the gate insulating film.
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート抵抗を評価するための、前記ゲート配線と電気的に接続するゲート抵抗パッドをさらに備えることを特徴とする。 Moreover, the semiconductor device according to this invention is characterized by further comprising a gate resistance pad electrically connected to the gate wiring for evaluating the gate resistance in the invention described above.
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート抵抗は前記第１電極と隣接していることを特徴とする。 Further, in the semiconductor device according to the present invention, in the invention described above, the gate resistor is adjacent to the first electrode.
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層に接触するゲート絶縁膜を形成する第４工程を行う。次に、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第５工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第６工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第７工程を行う。次に、ゲート信号が入力されるゲート電極パッドを形成する第８工程を行う。次に、前記第１電極および前記ゲート電極パッド上に、選択的にめっき膜を形成する第９工程を行う。次に、前記めっき膜上に、選択的にはんだ膜を形成する第１０工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１１工程を行う。次に、前記ゲート電極と電気的に接続する、オン状態の時に主電流が流れる活性領域の周囲を囲むゲート配線を形成する第１２工程を行う。次に、前記ゲート電極パッドと前記ゲート配線とに挟まれる領域の、前記ゲート電極パッド上の前記はんだ膜と深さ方向に対向する部分にゲート抵抗を形成する第１３工程を行う。
In order to solve the above problems and achieve the object of the present invention, a method of manufacturing a semiconductor device according to the present invention has the following features. First, a first step of forming a first semiconductor layer of a first conductivity type having an impurity concentration lower than that of the semiconductor substrate on a front surface of a semiconductor substrate of the first conductivity type is performed. Next, a second step of selectively forming a second conductive type second semiconductor layer on the surface of the first semiconductor layer opposite to the semiconductor substrate is performed. Next, a third step of selectively forming a first semiconductor region of the first conductivity type in the surface layer of the second semiconductor layer on the side opposite to the semiconductor substrate is performed. Next, a fourth step of forming a gate insulating film in contact with the second semiconductor layer is performed. Next, a fifth step of forming a gate electrode on the surface of the gate insulating film opposite to the surface in contact with the second semiconductor layer is performed. Next, a sixth step of forming an interlayer insulating film on the gate electrode is performed. Next, a seventh step of forming a first electrode on the surfaces of the second semiconductor layer and the first semiconductor region is performed. Next, an eighth step of forming a gate electrode pad to which a gate signal is input is performed. Next, a ninth step of selectively forming a plating film on the first electrode and the gate electrode pad is performed. Next, a tenth step of selectively forming a solder film on the plating film is performed. Next, an eleventh step of forming a second electrode on the back surface of the semiconductor substrate is performed. Next, a twelfth step is performed to form a gate wiring surrounding the active region, which is electrically connected to the gate electrode and through which the main current flows in the ON state . Next , a thirteenth step is performed to form a gate resistor in a region sandwiched between the gate electrode pad and the gate line, which faces the solder film on the gate electrode pad in the depth direction .
上述した発明によれば、ゲート電極パッドとエッジ終端領域とに挟まれたゲートポリシリコン電極の部分にゲート抵抗が設けられる。これにより、ソース電極とゲート抵抗とが短絡することを防止できる。また、活性領域内にゲート抵抗を設けていないため、活性領域の面積が減少せず、ゲート抵抗によりオン抵抗が減少することがない。 According to the invention described above, the gate resistor is provided in the portion of the gate polysilicon electrode sandwiched between the gate electrode pad and the edge termination region. This can prevent a short circuit between the source electrode and the gate resistor. Moreover, since no gate resistance is provided in the active region, the area of the active region does not decrease, and the on-resistance does not decrease due to the gate resistance.
本発明にかかる半導体装置および半導体装置の製造方法によれば、ゲート抵抗を素子内に内蔵し、ソース電極とゲート抵抗との短絡を防止できるという効果を奏する。 According to the semiconductor device and the method for manufacturing a semiconductor device according to the present invention, it is possible to incorporate a gate resistor in an element and prevent a short circuit between the source electrode and the gate resistor.
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。 Preferred embodiments of a semiconductor device and a method of manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, layers and regions prefixed with n or p mean that electrons or holes are majority carriers, respectively. Also, + and - attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached, respectively. When the notations of n and p including + and - are the same, it indicates that the concentrations are close, and the concentrations are not necessarily the same. In the following description of the embodiments and the accompanying drawings, the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted. Also, in this specification, in the notation of the Miller index, "-" means a bar attached to the index immediately after it, and adding "-" before the index indicates a negative index.
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
(Embodiment)
A semiconductor device according to the present invention is configured using a wide bandgap semiconductor. In the embodiments, a silicon carbide semiconductor device manufactured using, for example, silicon carbide (SiC) as a wide bandgap semiconductor will be described using a MOSFET as an example.
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図１に示すように、炭化珪素半導体素子は、主電流が流れる活性領域４０の外周部に、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域４１が設けられている。
FIG. 1 is a top view showing the structure of a silicon carbide semiconductor device according to an embodiment. As shown in FIG. 1, the silicon carbide semiconductor device is provided with an
活性領域４０には、ゲートポリシリコン電極（ゲート配線）３３を介してゲート電極と電気的に接続するゲート電極パッド２２と、ソース電極と電気的に接続するソース電極パッド１５と、ゲート抵抗３４と、が設けられている。
The
ソース電極パッド１５には、第１保護膜２１が設けられ、第１保護膜２１内のめっき膜１６上で、はんだ（はんだ膜）（不図示）を介して外部端子電極（不図示）が設けられる。同様に、ゲート電極パッド２２には、第１保護膜２１が設けられ、第１保護膜２１内のめっき膜１６上で、はんだ（不図示）を介して外部端子電極（不図示）が設けられる。
A first
また、活性領域４０には、ゲート抵抗３４の抵抗値を測定するための電極パッドであるゲート抵抗パッド３５を設けてもよい。ゲート抵抗パッド３５は、ゲート電極パッド２２と電気的に接続されている。したがって、ゲート抵抗パッド３５は、ゲート抵抗３４を介してゲート電極パッド２２と電気的に接続されている。
A
エッジ終端領域４１は、活性領域４０と半導体チップ５０側面との間の領域であり、半導体チップ５０のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域４１には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域（不図示）や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
The
実施の形態では、ゲート電極パッド２２とエッジ終端領域４１とに挟まれた領域の、はんだと対向する部分のゲートポリシリコン電極３３の部分に電気的に接続したゲート抵抗３４が設けられる。これにより、ソース電極パッド１５を形成し、ソース電極パッド１５に外部端子電極をはんだで固定する際に、はんだ（はんだ膜）１７が、第１保護膜２１とめっき膜１６との間に回り込んだとしても、ゲート抵抗３４が、ソース電極パッド１５と反対側、つまりソース電極が設けられていない領域に設けられているため、このはんだによりソース電極とゲート抵抗３４とが短絡することがない。また、活性領域４０内の、有効領域（ＭＯＳゲートとして機能する領域）１ａにゲート抵抗３４を設けていないため、活性領域４０の面積が減少せず、ゲート抵抗３４によりオン抵抗が減少することがない。また、ゲート抵抗３４がゲート電極パッド２２とゲートポリシリコン電極３３との間に配置されるため、ゲート抵抗３４に接続するゲートポリシリコン電極３３を形成する必要が無くなり、形成工数を減少させることができる。なお、ゲート電極パッド２２とエッジ終端領域４１とに挟まれた領域であって、ゲート抵抗３４が設けられていない領域には、有効領域１ａと同様のＭＯＳゲート構造が設けられている。すなわち、ゲート抵抗３４の両側にはソース電極パッド１５が隣接して設けられている。
In the embodiment, a
図２は、実施の形態にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の構造を示す断面図である。図２は、ソース電極パッド１５の下の炭化珪素半導体装置の構造を示す。図２に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
FIG. 2 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the embodiment, taken along the line AA' in FIG. FIG. 2 shows the structure of the silicon carbide semiconductor device below
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。
The n + -type
図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
As shown in FIG. 2 , a
炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型高濃度領域６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出している。
A striped trench structure is formed on the first main surface side (p-type silicon
ｎ型高濃度領域６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
A first p + -
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｙと直交する方向（以下、第２方向とする）ｘに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｘに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
A structure in which a part of the first p + -
ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。
Inside the p-type silicon
図２では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。 Although only two trench MOS structures are shown in FIG. 2, more trench MOS gate (metal-oxide-semiconductor insulating gate) structures may be arranged in parallel.
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９を積層してなる。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ソース電極パッド１５に直立した状態で接合される。
A plated
ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ膜１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
A portion of the surface of the
図３は、実施の形態にかかる炭化珪素半導体装置の図１のＢ－Ｂ’部分の構造を示す断面図である。図３は、ゲート電極パッド２２下の炭化珪素半導体装置の構造を示す。図３に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されている。
FIG. 3 is a cross-sectional view showing the structure of the silicon carbide semiconductor device taken along line BB′ of FIG. 1 according to the embodiment. FIG. 3 shows the structure of the silicon carbide semiconductor device under
ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域６が設けられている。ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｎ型高濃度領域６とｐ型炭化珪素エピタキシャル層３との間に第１ｐ+型ベース領域４が設けられている。
An n-type high-
図３に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
As shown in FIG. 3 , a
ｐ型炭化珪素エピタキシャル層３の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ソースの電位とゲート電極１０を絶縁するためのゲート絶縁膜９が設けられている。ゲート絶縁膜９上の層間絶縁膜１１のコンタクトホール内には、ゲート電極１０と電気的に接続するゲートポリシリコン電極３３が設けられ、ゲートポリシリコン電極３３上にゲート電極パッド２２が設けられている。
A
ゲート電極パッド２２の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ゲート電極１０の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ゲート電極パッド２２に直立した状態で接合される。
A plated
ゲート電極パッド２２の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ゲート電極パッド２２を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ膜１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
A portion of the surface of the
図４は、実施の形態にかかる炭化珪素半導体装置の図１のＣ－Ｃ’部分の構造を示す断面図である。図４は、ゲート抵抗３４下の炭化珪素半導体装置の構造を示す。図４に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されている。
FIG. 4 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the embodiment, taken along line CC' in FIG. FIG. 4 shows the structure of the silicon carbide semiconductor device below
ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域６が設けられている。ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｎ型高濃度領域６とｐ型炭化珪素エピタキシャル層３との間に第１ｐ+型ベース領域４が設けられている。
An n-type high-
図４に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
As shown in FIG. 4 , a
ｐ型炭化珪素エピタキシャル層３の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ソース電位とゲート電極１０を絶縁するためのゲート絶縁膜９が設けられている。ゲート絶縁膜９上の層間絶縁膜１１内に、ゲート抵抗３４が設けられている。層間絶縁膜１１の上部には、第１保護膜２１、めっき膜１６が設けられている。
A
図５は、実施の形態にかかる炭化珪素半導体装置の図１のＤ－Ｄ’部分の構造を示す断面図である。図５は、ゲート抵抗３４下の炭化珪素半導体装置の構造を図４と異なる方向で示す。裏面電極１４からゲート絶縁膜９まで形状は図４と同様の形状である。
FIG. 5 is a cross-sectional view showing the structure of the silicon carbide semiconductor device along line D-D' in FIG. 1 according to the embodiment. FIG. 5 shows the structure of the silicon carbide semiconductor device below
図５に示すように、ゲート絶縁膜９上にゲートポリシリコン電極３３とゲート抵抗３４とが離されて設けられている。これらの間にゲート電極パッド２２を設けることで、ゲートポリシリコン電極３３とゲート抵抗３４とが電気的に接続されている。ゲート電極パッド２２とゲート抵抗３４上に第１保護膜２１が設けられ、第１保護膜２１上にめっき膜が設けられている。
As shown in FIG. 5, a
図６は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のＧＳショート率を示すグラフである。ＧＳショート率とは、製造した炭化珪素半導体装置の中で、ゲート電極１０とソース電極１３とが短絡した炭化珪素半導体装置の割合を示す。ゲート電極１０とソース電極１３との短絡の中には、はんだ１７によるソース電極１３とゲート抵抗３４との短絡が含まれる。
FIG. 6 is a graph showing the GS short rate of the silicon carbide semiconductor device according to the embodiment and the conventional silicon carbide semiconductor device. The GS short ratio indicates the ratio of silicon carbide semiconductor devices in which
図６に示すように、ＧＳショート率は、従来の炭化珪素半導体装置では４０％程度であるのに対して、実施の形態にかかる炭化珪素半導体装置では、０％となり、ゲート抵抗を素子内に内蔵する場合でも、ソース電極とゲート抵抗との短絡を防止できていることがわかる。 As shown in FIG. 6, the GS short rate is about 40% in the conventional silicon carbide semiconductor device, whereas it is 0% in the silicon carbide semiconductor device according to the embodiment. It can be seen that the short circuit between the source electrode and the gate resistor can be prevented even in the case of embedding.
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図７～図１３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
(Method for Manufacturing Silicon Carbide Semiconductor Device According to Embodiment)
Next, a method for manufacturing the silicon carbide semiconductor device according to the embodiment will be described. 7 to 13 are cross-sectional views schematically showing states during manufacture of the silicon carbide semiconductor device according to the embodiment.
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、後述するようにｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図７に示されている。
First, an n + -type
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図８に示されている。
Next, on the surface of first n-type silicon
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
Next, a portion of the ion implantation mask is removed, and an n-type impurity such as nitrogen is ion-implanted into the opening to implant a portion of the surface region of the first n-type silicon
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
Next, a second n-type silicon
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
Next, on the surface of second n-type silicon
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図９に示されている。
Next, a portion of the ion implantation mask is removed, and an n-type impurity such as nitrogen is ion-implanted into the opening to implant a portion of the surface region of the second silicon
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図１０に示されている。
Next, on the surface of n-type silicon
次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を設ける。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図１１に示されている。
Next, on the surfaces of p-type silicon
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
Next, heat treatment (annealing) is performed in an inert gas atmosphere at about 1700° C. to form the first p + -
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６に形成された第１ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１２に示されている。
Next, on the surface of p-type silicon
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
Next,
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
Next, a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１３に示されている。
Next, an
次に、コンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１３とを接触させる。次に、コンタクトホール以外のソース電極１３を選択的に除去する。
Next, a conductive film to be the
次に、多結晶シリコン膜を成膜してパターニングして、活性領域４０の外周部にゲートポリシリコン電極３３を形成する。この際、ゲートポリシリコン電極３３の所定の領域（ゲート電極パッド２２とエッジ終端領域４１とに挟まれた領域）にゲート抵抗３４を形成する。
Next, a polycrystalline silicon film is formed and patterned to form a
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１の開口部に、ゲート電極パッド２２およびソース電極パッド１５となる電極パッドを堆積する。例えば、スパッタ法により、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極パッド１５およびゲート電極パッド２２を形成する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ゲート電極パッド２２およびソース電極パッド１５を選択的に除去する。
Next, electrode pads to be
次に、ゲート電極パッド２２およびソース電極パッド１５を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、ゲート電極パッド２２およびソース電極パッド１５をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
Next, a polyimide film is formed to cover
次に、ゲート電極パッド２２およびソース電極パッド１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。
Next, the
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合する裏面電極１４を形成する。以上のようにして、図１～図４に示す炭化珪素半導体装置が完成する。
Next, on the second main surface of n + -type silicon
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ゲート電極パッドとエッジ終端領域とに挟まれたゲートポリシリコン電極の部分にゲート抵抗が設けられる。これにより、ソース電極とゲート抵抗とが短絡することを防止できる。また、活性領域内にゲート抵抗を設けていないため、活性領域の面積が減少せず、ゲート抵抗によりオン抵抗が減少することがない。 As described above, according to the silicon carbide semiconductor device according to the embodiment, the gate resistor is provided in the portion of the gate polysilicon electrode sandwiched between the gate electrode pad and the edge termination region. This can prevent a short circuit between the source electrode and the gate resistor. Moreover, since no gate resistance is provided in the active region, the area of the active region does not decrease, and the on-resistance does not decrease due to the gate resistance.
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。 In the above description of the present invention, the main surface of the silicon carbide substrate made of silicon carbide is the (0001) plane, and the MOS is formed on the (0001) plane. Various changes can be made to the semiconductor, the plane orientation of the main surface of the substrate, and the like.
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 Further, in the embodiments of the present invention, a trench type MOSFET has been described as an example, but the present invention is not limited to this, and can be applied to semiconductor devices having various configurations such as planar type MOSFETs and MOS type semiconductor devices such as IGBTs. Further, in each of the above-described embodiments, the case of using silicon carbide as a wide bandgap semiconductor has been described as an example. effect is obtained. In each embodiment, the first conductivity type is n-type and the second conductivity type is p-type. It holds.
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。 INDUSTRIAL APPLICABILITY As described above, the semiconductor device and the method for manufacturing a semiconductor device according to the present invention are useful for high-voltage semiconductor devices used in power converters, power supply devices for various industrial machines, and the like.
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ ｐ型炭化珪素エピタキシャル層（ベース層）
４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５ 第２ｐ+型ベース領域
６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ 絶縁膜
１３ ソース電極
１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ めっき膜
１７ はんだ
１８ トレンチ
１９ 外部端子電極
２１、１２１ 第１保護膜
２２、１２２ ゲート電極パッド
２３ 第２保護膜
２５ 第１ＴｉＮ膜
２６ 第１Ｔｉ膜
２７ 第２ＴｉＮ膜
２８ 第２Ｔｉ膜
２９ Ａｌ合金膜
３３、１３３ ゲートポリシリコン電極
３４、１３４ ゲート抵抗
３５ ゲート抵抗パッド
４０、１４０ 活性領域
４１、１４１ エッジ終端領域
５０、１５０ 半導体チップ
1 n + -type silicon carbide substrate 2 n-type silicon
4 first p + -
Claims (5)
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
ゲート信号が入力されるゲート電極パッドと、
前記第１電極および前記ゲート電極パッド上に、選択的に設けられためっき膜と、
前記めっき膜上に、選択的に設けられたはんだ膜と、
前記半導体基板の裏面に設けられた第２電極と、
前記ゲート電極と電気的に接続する、オン状態の時に主電流が流れる活性領域の周囲を囲むゲート配線と、
前記ゲート電極パッドと前記ゲート配線とに挟まれる領域の、前記ゲート電極パッド上の前記はんだ膜と深さ方向に対向する部分に設けられたゲート抵抗と、
を備えることを特徴とする半導体装置。 a first conductivity type semiconductor substrate;
a first semiconductor layer of a first conductivity type provided on the front surface of the semiconductor substrate and having an impurity concentration lower than that of the semiconductor substrate;
a second conductivity type second semiconductor layer selectively provided on a surface of the first semiconductor layer opposite to the semiconductor substrate;
a first conductivity type first semiconductor region selectively provided in a surface layer of the second semiconductor layer opposite to the semiconductor substrate;
a gate insulating film in contact with the second semiconductor layer;
a gate electrode provided on the surface of the gate insulating film opposite to the surface in contact with the second semiconductor layer;
a first electrode provided on the surface of the second semiconductor layer and the first semiconductor region;
a gate electrode pad to which a gate signal is input;
a plated film selectively provided on the first electrode and the gate electrode pad ;
a solder film selectively provided on the plating film;
a second electrode provided on the back surface of the semiconductor substrate;
a gate wiring, which is electrically connected to the gate electrode and surrounds an active region through which a main current flows in an ON state;
a gate resistor provided in a region sandwiched between the gate electrode pad and the gate line, the portion facing the solder film on the gate electrode pad in a depth direction ;
A semiconductor device comprising:
前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１に記載の半導体装置。 further comprising a trench penetrating through the first semiconductor region and the second semiconductor layer and reaching the first semiconductor layer;
2. The semiconductor device according to claim 1, wherein said gate electrode is provided inside said trench via said gate insulating film.
前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第２半導体層に接触するゲート絶縁膜を形成する第４工程と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第５工程と、
前記ゲート電極上に層間絶縁膜を形成する第６工程と、
前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第７工程と、
ゲート信号が入力されるゲート電極パッドを形成する第８工程と、
前記第１電極および前記ゲート電極パッド上に、選択的にめっき膜を形成する第９工程と、
前記めっき膜上に、選択的にはんだ膜を形成する第１０工程と、
前記半導体基板の裏面に第２電極を形成する第１１工程と、
前記ゲート電極と電気的に接続する、オン状態の時に主電流が流れる活性領域の周囲を囲むゲート配線を形成する第１２工程と、
前記ゲート電極パッドと前記ゲート配線とに挟まれる領域の、前記ゲート電極パッド上の前記はんだ膜と深さ方向に対向する部分にゲート抵抗を形成する第１３工程と、
を含むことを特徴とする半導体装置の製造方法。 a first step of forming, on a front surface of a semiconductor substrate of a first conductivity type, a first semiconductor layer of a first conductivity type having an impurity concentration lower than that of the semiconductor substrate;
a second step of selectively forming a second conductivity type second semiconductor layer on the surface of the first semiconductor layer opposite to the semiconductor substrate;
a third step of selectively forming a first semiconductor region of a first conductivity type in a surface layer of the second semiconductor layer on the side opposite to the semiconductor substrate;
a fourth step of forming a gate insulating film in contact with the second semiconductor layer;
a fifth step of forming a gate electrode on the surface of the gate insulating film opposite to the surface in contact with the second semiconductor layer;
a sixth step of forming an interlayer insulating film on the gate electrode;
a seventh step of forming a first electrode on the surface of the second semiconductor layer and the first semiconductor region;
an eighth step of forming a gate electrode pad to which a gate signal is input;
a ninth step of selectively forming a plating film on the first electrode and the gate electrode pad ;
a tenth step of selectively forming a solder film on the plating film;
an eleventh step of forming a second electrode on the back surface of the semiconductor substrate;
a twelfth step of forming a gate wiring that surrounds an active region that is electrically connected to the gate electrode and through which a main current flows in the ON state;
a thirteenth step of forming a gate resistor in a region sandwiched between the gate electrode pad and the gate line, the portion facing the solder film on the gate electrode pad in the depth direction ;
A method of manufacturing a semiconductor device, comprising:
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