JP2017130614A - Electronic circuit device - Google Patents
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Abstract
Description
本発明は、電子部品が実装された電子回路装置に関する。 The present invention relates to an electronic circuit device on which electronic components are mounted.
電子回路装置において一方のインダクタから発生される磁界を他方のインダクタから発生される磁界によって打ち消す構成が知られている。例えば特許文献1に、この種の構成を持つ電子回路装置の具体的構成が記載されている。
In an electronic circuit device, a configuration is known in which a magnetic field generated from one inductor is canceled by a magnetic field generated from the other inductor. For example,
特許文献1には、一対のインダクタを回路基板の表面と裏面のそれぞれに互いの磁界の中心軸が一致する位置関係で配置した構成や、一対のインダクタを別個の回路基板に互いの磁界の中心軸が一致する位置関係で配置した構成が記載されている。しかし、前者の構成では、例えば、それぞれのインダクタを配置するため、回路基板の表面、裏面の各面周りに大きなスペースが必要になるという問題が指摘される。また、後者の構成では、複数の回路基板を配置するため、より大きなスペースが必要になるという問題が指摘される。
本発明は上記の事情に鑑みてなされたものであり、その目的とするところは、磁界の打ち消し合いの効果を向上させつつもコンパクトに構成された電子回路装置を提供することである。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic circuit device that is compactly configured while improving the effect of canceling out magnetic fields.
本発明の一実施形態に係る電子回路装置は、パターンを形成することが可能なパターン層を複数層持つ回路基板と、回路基板が有する第一のパターン層上に配置された第一のインダクタと、第一のインダクタと電気的に接続された第二のインダクタであって、該第一のパターン層上に第一のインダクタと並べて且つ通電時に該第一のインダクタと逆向きの磁界が発生するように配置された第二のインダクタとを備える。回路基板は、第一のパターン層と異なる第二のパターン層に、第一のインダクタと第二のインダクタとを接続する接続パターンが形成されている。第一のインダクタと第二のインダクタは、接続パターンの幅よりも狭い間隔だけ空けて第一のパターン層上に並べて配置されている。 An electronic circuit device according to an embodiment of the present invention includes a circuit board having a plurality of pattern layers capable of forming a pattern, a first inductor disposed on the first pattern layer of the circuit board A second inductor electrically connected to the first inductor, wherein the first inductor is arranged on the first pattern layer and generates a magnetic field opposite to the first inductor when energized. And a second inductor arranged as described above. In the circuit board, a connection pattern for connecting the first inductor and the second inductor is formed in a second pattern layer different from the first pattern layer. The first inductor and the second inductor are arranged side by side on the first pattern layer with an interval narrower than the width of the connection pattern.
また、本発明の一実施形態において、第一のインダクタと第二のインダクタは、例えば、電気的に直列に接続されている。 Moreover, in one Embodiment of this invention, the 1st inductor and the 2nd inductor are electrically connected in series, for example.
また、本発明の一実施形態において、第一のインダクタと第二のインダクタは、巻線の巻き数が最も多い辺同士が対向して配置されていてもよい。 In one embodiment of the present invention, the first inductor and the second inductor may be arranged such that the sides having the largest number of winding turns are opposed to each other.
また、本発明の一実施形態において、第一のインダクタと第二のインダクタは、例えば、同一の電気的特性を持つ。 In one embodiment of the present invention, the first inductor and the second inductor have the same electrical characteristics, for example.
また、本発明の一実施形態において、第一のインダクタと第二のインダクタは、例えば、同一の形状及び寸法を持つ。 In one embodiment of the present invention, the 1st inductor and the 2nd inductor have the same shape and size, for example.
また、本発明の一実施形態において、第一のインダクタ及び第二のインダクタは、巻線の巻軸方向が回路基板と直交する構成としてもよい。 In one embodiment of the present invention, the first inductor and the second inductor may be configured such that the winding axis direction of the winding is orthogonal to the circuit board.
本発明の一実施形態によれば、磁界の打ち消し合いの効果を向上させつつもコンパクトに構成された電子回路装置が提供される。 According to an embodiment of the present invention, an electronic circuit device that is compactly configured while improving the effect of canceling out magnetic fields is provided.
以下、本発明の一実施形態に係る電子回路装置について図面を参照しながら説明する。本発明の一実施形態に係る電子回路装置は、デジタル一眼レフカメラや、ミラーレス一眼カメラ、コンパクトデジタルカメラ、ビデオカメラ、カムコーダ、タブレット端末、PHS(Personal Handy phone System)、スマートフォン、フィーチャフォン、携帯ゲーム機等の電子機器に搭載される、DC−DCコンバータの出力フィルタである。なお、本発明の一実施形態に係る電子回路装置を搭載する電子機器は、上記のものに限らない。また、本発明の一実施形態に係る電子回路装置は、DC−DCコンバータの出力フィルタに限らず、他の用途に用いられてもよい。 Hereinafter, an electronic circuit device according to an embodiment of the present invention will be described with reference to the drawings. An electronic circuit device according to an embodiment of the present invention includes a digital single lens reflex camera, a mirrorless single lens camera, a compact digital camera, a video camera, a camcorder, a tablet terminal, a PHS (Personal Handy phone System), a smartphone, a feature phone, and a mobile phone. This is an output filter of a DC-DC converter mounted on an electronic device such as a game machine. Note that the electronic device on which the electronic circuit device according to an embodiment of the present invention is mounted is not limited to the above. The electronic circuit device according to the embodiment of the present invention is not limited to the output filter of the DC-DC converter, and may be used for other purposes.
図1(a)、図1(b)は、それぞれ、本発明の一実施形態に係る電子回路装置1の構成を示す上面図、側断面図である。図1に示されるように、電子回路装置1は、回路基板10を備えている。回路基板10は、複数の基板を積層した多層基板であり、パターンを形成することが可能なパターン層として、パターン層(上面側の外層)10a、パターン層(内層)10b、パターン層(内層)10c及びパターン層(下面側の外層)10dを有している。回路基板10の実装面上(パターン層10a上)には、インダクタ20及び30が並べて実装配置されている。なお、説明の便宜上、回路基板10に実装配置されている、インダクタ20及び30以外の電子部品についての説明は省略する。
FIG. 1A and FIG. 1B are a top view and a side sectional view, respectively, showing the configuration of an
インダクタ20とインダクタ30は、同一の形状及び寸法を持ち且つ同一の電気的特性を持つ。ここでいう電気的特性には、例えば、インダクタンス、直流抵抗、直流重畳電流、許容電流、Q、自己共振周波数、インピーダンス等が含まれる。
The
インダクタ20は積層型インダクタであり、内部電極21、磁性コア22及び一対の外部電極23を有している。内部電極(巻線部)21の一部を構成する磁性体(例えばフェライト)のパターンがプリントされたシート基材を所定の順序で積層することにより、軸線(巻軸)21axを中心に螺旋状に形成された内部電極21を埋設した磁性コア22が構成される。軸線21axは、回路基板10を垂直に貫く(回路基板10と直交する。)。外部電極23は、略直方体形状に形成された磁性コア22の短辺面22aに接着固定されており、内部電極21と電気的に接続されると共に回路基板10に形成されたパターンとも電気的に接続されている。
The
インダクタ30も積層型インダクタであり、内部電極31、磁性コア32及び一対の外部電極33を有している。内部電極(巻線部)31の一部を構成する磁性体(例えばフェライト)のパターンがプリントされたシート基材を所定の順序で積層することにより、軸線(巻軸)31axを中心に螺旋状に形成された内部電極31を埋設した磁性コア32が構成される。軸線31axは、回路基板10を垂直に貫く(回路基板10と直交する。)。外部電極33は、略直方体形状に形成された磁性コア32の短辺面32aに接着固定されており、内部電極31と電気的に接続されると共に回路基板10に形成されたパターンとも電気的に接続されている。
The
図1(b)に示されるように、インダクタ20とインダクタ30は、パターン層10bに形成された接続パターン40を介して接続されている。
As shown in FIG. 1B, the
電子回路装置1に電力が供給されると、図1(a)中、矢印にて示されるように、インダクタ20、接続パターン40、インダクタ30の順に電流が流れる。
When electric power is supplied to the
インダクタ20が通電されると、軸線21axを中心とした磁界(図1(b)中、矢印A1〜A3方向の磁力線)が発生する。
When the
インダクタ30は、磁極の向きがインダクタ20と逆向きとなるように、電流の向きと内部電極(巻線部)31の巻き方向が設定されている。そのため、インダクタ30が通電されると、軸線31axを中心とした磁界(図1(b)中、矢印B1〜B3方向の磁力線)が発生する。すなわち、インダクタ20とインダクタ30は、逆向きの磁界を発生させる。そのため、発生した互いの磁界は、打ち消し合いの効果によって軽減又は相殺される。
In the
本発明の一実施形態に係る電子回路装置1は、磁界の打ち消し合いの効果を向上させるため、下記の特徴を有している。
The
[インダクタ同士の近接配置]
一般に、電圧降下やノイズ、高集積化等の観点から、インダクタ同士を接続する回路基板上の接続パターンは短いほど好ましい。例えば、片面基板の場合、実装面上(パターン層上)に並べて配置された2つのインダクタの間に互いを接続する接続パターンを形成することにより、接続パターンを短くすることができる。
[Adjacent placement of inductors]
In general, from the viewpoint of voltage drop, noise, high integration, and the like, the shorter the connection pattern on the circuit board that connects the inductors, the better. For example, in the case of a single-sided substrate, the connection pattern can be shortened by forming a connection pattern for connecting each other between two inductors arranged side by side on the mounting surface (on the pattern layer).
しかし、片面基板では、実装配置されたインダクタの下方に接続パターンを形成することはできない。接続パターンを形成するためには、2つのインダクタを、少なくとも、接続パターンよりも広い間隔を空けて実装配置する必要がある。一般に、DC−DCコンバータ等の電源回路では、接続パターンのインピーダンスを下げるため、パターン幅が広く設計される。パターン幅が広いほど2つのインダクタの距離が離れるため、磁界の打ち消し合いの効果が低下してしまう。 However, on a single-sided board, a connection pattern cannot be formed below an inductor that is mounted and arranged. In order to form the connection pattern, it is necessary to mount and arrange the two inductors at least at a larger interval than the connection pattern. In general, in a power supply circuit such as a DC-DC converter, the pattern width is designed wide in order to reduce the impedance of the connection pattern. Since the distance between the two inductors increases as the pattern width increases, the effect of canceling the magnetic field decreases.
そこで、本発明の一実施形態では、接続パターン40は、上述したように、インダクタ20及び30の直下に位置するパターン層10a以外のパターン層(図1の例では、パターン層10b)に形成されている。なお、接続パターン40は、パターン層10bに代えて、パターン層10c又は10dに形成されてもよい。
Therefore, in one embodiment of the present invention, as described above, the
接続パターン40をパターン層10a以外のパターン層に形成することにより、接続パターン40のパターン幅に関係なくインダクタ20とインダクタ30とを近接して配置することができる。例示的には、インダクタ20とインダクタ30は、接続パターン40のパターン幅よりも狭い間隔だけ空けて、実装面上(パターン層10a上)に並べて実装配置される。
By forming the
このように、本発明の一実施形態によれば、インダクタ20とインダクタ30とが近接して実装配置されることにより、磁界の打ち消し合いの効果が向上する。また、インダクタ20とインダクタ30とが同一の実装面上(パターン層10a上)に並べて配置されるため、電子回路装置1全体の大きさがコンパクトとなる。
As described above, according to the embodiment of the present invention, the
なお、インダクタ20とインダクタ30は形状及び寸法が同一であり、上面から見たとき、インダクタ20とインダクタ30とが設計上の位置に実装配置されると、軸線21axと軸線31axとを結ぶ線分が各外部電極の長手方向と平行に位置するようになっている(図1(a)参照)。
Note that the
[直列接続]
インダクタ20とインダクタ30は、パターン層10b(又はパターン層10c若しくはパターン層10d)に形成された接続パターン40を介して直列に接続されている。同一の電気的特性等を持つインダクタ20とインダクタ30とが直列に接続されることにより、それぞれのインダクタから発生される磁界の強度が実質同じとなる。これにより、磁界をほぼゼロに相殺することが可能となる。
[Direct connection]
The
[インダクタの向き]
インダクタは、その構造上、巻線部の巻き数が他の辺よりも1回多くなる辺が存在する。本発明の一実施形態では、インダクタ20とインダクタ30は、内部電極(巻線部)の巻き数が最も多い辺同士が対向して配置されている。これにより、対向する辺付近の磁界が強くなり、磁界の打ち消し合いの効果が向上する。
[Direction of inductor]
Due to the structure of the inductor, there is a side where the number of turns of the winding portion is one more than the other side. In one embodiment of the present invention, the
以上が本発明の例示的な実施形態の説明である。本発明の実施形態は、上記に説明したものに限定されず、本発明の技術的思想の範囲において様々な変形が可能である。例えば明細書中に例示的に明示される実施形態等又は自明な実施形態等を適宜組み合わせた内容も本願の実施形態に含まれる。 The above is the description of the exemplary embodiments of the present invention. Embodiments of the present invention are not limited to those described above, and various modifications are possible within the scope of the technical idea of the present invention. For example, the embodiment of the present application also includes an embodiment that is exemplarily specified in the specification or a combination of obvious embodiments and the like as appropriate.
例えば、回路基板10は、上記の実施形態では多層基板であるが、別の実施形態では両面基板(2層板)であってもよい。この場合、接続パターン40は、両面基板の下面側のパターン層に形成される。
For example, the
図2(a)、図2(b)は、それぞれ、本発明の別の一実施形態に係る電子回路装置1zの構成を示す上面図、側断面図である。図2に示されるように、別の一実施形態に係る電子回路装置1zは、インダクタ20z及びインダクタ30zを備える点以外、上記の実施形態に係る電子回路装置1と同じ構成となっている。インダクタ20zは、外部電極23が略直方体形状に形成された磁性コア22の長辺面22bに接着固定されている点以外、上記の実施形態に係るインダクタ20と同じ構成となっている。インダクタ30zは、外部電極33が略直方体形状に形成された磁性コア32の長辺面32bに接着固定されている点以外、上記の実施形態に係るインダクタ30と同じ構成となっている。
2A and 2B are a top view and a side sectional view, respectively, showing the configuration of an
図2に示される別の一実施形態においても、接続パターン40がパターン層10a以外のパターン層に形成されることにより、インダクタ20zとインダクタ30zとが近接して配置されている。これにより、磁界の打ち消し合いの効果が向上する。また、インダクタ20zとインダクタ30zとが同一の実装面上(パターン層10a上)に並べて配置されるため、電子回路装置1z全体の大きさがコンパクトになる。
In another embodiment shown in FIG. 2, the
また、図2に示される別の一実施形態においても、同一の電気的特性等を持つインダクタ20zとインダクタ30zとが直列に接続されている。これにより、それぞれのインダクタから発生される磁界の強度が実質同じとなるため、磁界をほぼゼロに相殺することが可能となる。
In another embodiment shown in FIG. 2, an
また、図2に示される別の一実施形態においても、インダクタ20zとインダクタ30zは、内部電極(巻線部)の巻き数が最も多い辺同士が対向して配置されている。これにより、対向する辺付近の磁界が強くなり、磁界の打ち消し合いの効果が向上する。
In another embodiment shown in FIG. 2, the
1 電子回路装置
10 回路基板
10a〜10d パターン層
20,30 インダクタ
21,31 内部電極
21ax,31ax (内部電極の)軸線
22,32 磁性コア
22a,32a (磁性コアの)短辺面
22b,32b (磁性コアの)長辺面
23,33 外部電極
40 接続パターン
DESCRIPTION OF
Claims (6)
前記回路基板が有する第一のパターン層上に配置された第一のインダクタと、
前記第一のインダクタと電気的に接続された第二のインダクタであって、該第一のパターン層上に前記第一のインダクタと並べて且つ通電時に該第一のインダクタと逆向きの磁界が発生するように配置された第二のインダクタと、
を備え、
前記回路基板は、
前記第一のパターン層と異なる第二のパターン層に、前記第一のインダクタと前記第二のインダクタとを接続する接続パターンが形成されており、
前記第一のインダクタと前記第二のインダクタは、
前記接続パターンの幅よりも狭い間隔だけ空けて前記第一のパターン層上に並べて配置されている、
電子回路装置。 A circuit board having a plurality of pattern layers capable of forming a pattern;
A first inductor disposed on a first pattern layer of the circuit board;
A second inductor electrically connected to the first inductor, wherein a magnetic field opposite to the first inductor is generated when energized in parallel with the first inductor on the first pattern layer. A second inductor arranged to
With
The circuit board is
A connection pattern for connecting the first inductor and the second inductor is formed in a second pattern layer different from the first pattern layer,
The first inductor and the second inductor are:
Arranged on the first pattern layer with an interval narrower than the width of the connection pattern,
Electronic circuit device.
電気的に直列に接続されている、
請求項1に記載の電子回路装置。 The first inductor and the second inductor are:
Electrically connected in series,
The electronic circuit device according to claim 1.
巻線の巻き数が最も多い辺同士が対向して配置されている、
請求項1又は請求項2に記載の電子回路装置。 The first inductor and the second inductor are:
The sides with the largest number of winding turns are arranged facing each other,
The electronic circuit device according to claim 1 or 2.
同一の電気的特性を持つ、
請求項1から請求項3の何れか一項に記載の電子回路装置。 The first inductor and the second inductor are:
Have the same electrical characteristics,
The electronic circuit device according to any one of claims 1 to 3.
同一の形状及び寸法を持つ、
請求項1から請求項4の何れか一項に記載の電子回路装置。 The first inductor and the second inductor are:
Have the same shape and dimensions,
The electronic circuit device according to any one of claims 1 to 4.
前記巻線の巻軸方向が前記回路基板と直交する、
請求項1から請求項5の何れか一項に記載の電子回路装置。 The first inductor and the second inductor are:
The winding axis direction of the winding is orthogonal to the circuit board,
The electronic circuit device according to any one of claims 1 to 5.
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2018006427A (en) * | 2016-06-28 | 2018-01-11 | リコーイメージング株式会社 | Electronic circuit device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014229739A (en) * | 2013-05-22 | 2014-12-08 | Tdk株式会社 | Coil component and manufacturing method therefor |
JP2015065775A (en) * | 2013-09-25 | 2015-04-09 | 東芝ライテック株式会社 | Switching power supply device and illuminating device |
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- 2016-01-22 JP JP2016010619A patent/JP2017130614A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014229739A (en) * | 2013-05-22 | 2014-12-08 | Tdk株式会社 | Coil component and manufacturing method therefor |
JP2015065775A (en) * | 2013-09-25 | 2015-04-09 | 東芝ライテック株式会社 | Switching power supply device and illuminating device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2018006427A (en) * | 2016-06-28 | 2018-01-11 | リコーイメージング株式会社 | Electronic circuit device |
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