JP2017130599A

JP2017130599A - Wiring board

Info

Publication number: JP2017130599A
Application number: JP2016010295A
Authority: JP
Inventors: 広樹松若; Hiroki Matsuwaka
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2016-01-22
Filing date: 2016-01-22
Publication date: 2017-07-27

Abstract

PROBLEM TO BE SOLVED: To provide a wiring board which prevents the occurrence of chips in a solder resist layer by a probe pin at the time of an electric test thereby to achieve excellent reliability in electrical connection with an external electric circuit board without impairing electrical connection between an external connection pad and a wiring conductor of the external electric circuit board.SOLUTION: A wiring board 10 includes: a plurality of external connection pads 7 composed of a conductor layer 2 which are arranged side by side on an undersurface of a tabular insulating substrate 1 in a reticular pattern in a state where a periphery of each external connection pad is covered with a solder resist layer 3; and a triangular index mark 8 which is composed of the conductor layer 2 and formed in the corner of the arrangement of the external connection pads, in which the index mark 8 and the undersurface of the insulating substrate 1 around the index mark are exposed without being covered with the solder resist layer 3.SELECTED DRAWING: Figure 1

Description

本発明は、半導体素子を搭載するために用いられる配線基板に関するものである。 The present invention relates to a wiring board used for mounting a semiconductor element.

図６〜図１０を基に従来の配線基板２０を説明する。なお、図６および図９は、図８におけるＡ−Ａ切断線での断面を示している。 A conventional wiring board 20 will be described with reference to FIGS. 6 and 9 show cross sections taken along the line AA in FIG.

図６に示すように、配線基板２０は、半導体集積回路素子等の半導体素子Ｓを搭載するために用いられる。配線基板２０は、絶縁基板１１と、導体層１２と、ソルダーレジスト層１３とを備えている。 As shown in FIG. 6, the wiring board 20 is used for mounting a semiconductor element S such as a semiconductor integrated circuit element. The wiring board 20 includes an insulating substrate 11, a conductor layer 12, and a solder resist layer 13.

絶縁基板１１は、四角平板状であり、コア用の絶縁層１１ａの上下面にそれぞれビルドアップ用の複数の絶縁層１１ｂが積層されて成る。 The insulating substrate 11 has a rectangular flat plate shape, and is formed by laminating a plurality of build-up insulating layers 11b on the upper and lower surfaces of the core insulating layer 11a.

コア用の絶縁層１１ａは、例えばガラスクロス入りの絶縁樹脂層から成る。コア用の絶縁層１１ａには、その上面から下面にかけて貫通する複数のスルーホール１４が形成されている。 The core insulating layer 11a is made of, for example, an insulating resin layer containing glass cloth. A plurality of through-holes 14 penetrating from the upper surface to the lower surface are formed in the core insulating layer 11a.

ビルドアップ用の絶縁層１１ｂは、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。ビルドアップ用の絶縁層１１ｂには、各々その上面から下面にかけて貫通する複数のビアホール１５が形成されている。 The build-up insulating layer 11b is made of, for example, an insulating resin layer containing an inorganic insulating filler. A plurality of via holes 15 penetrating from the upper surface to the lower surface are formed in the build-up insulating layer 11b.

導体層１２は、絶縁層１１ａの上下面およびスルーホール１４内ならびに各絶縁層１１ｂの表面およびビアホール１５内に形成されている。これらの導体層１２は、配線導体を形成している。導体層１２は、銅箔や銅めっき層から成る。 The conductor layer 12 is formed in the upper and lower surfaces of the insulating layer 11a and in the through hole 14, as well as in the surface of each insulating layer 11b and in the via hole 15. These conductor layers 12 form wiring conductors. The conductor layer 12 is made of a copper foil or a copper plating layer.

ソルダーレジスト層１３は、上下の最表層の絶縁層１１ｂの表面に導体層１２の一部を部分的に露出させるようにして被着されている。ソルダーレジスト層１３は、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。 The solder resist layer 13 is deposited so as to partially expose a part of the conductor layer 12 on the surfaces of the upper and lower insulating layers 11b. The solder resist layer 13 is made of, for example, an insulating resin layer containing an inorganic insulating filler.

上面側のソルダーレジスト層１３から露出する導体層１２の一部は、半導体素子接続パッド１６を形成している。半導体素子接続パッド１６は、外周部がソルダーレジスト層１３により覆われているとともに中央部が円形に露出している。半導体素子接続パッド１６は、図７に示すように、複数が格子状の並びに配列されている。これらの半導体素子接続パッド１６には、半導体素子Ｓの電極端子Ｔが電気的に接続される。 A part of the conductor layer 12 exposed from the solder resist layer 13 on the upper surface side forms a semiconductor element connection pad 16. As for the semiconductor element connection pad 16, the outer peripheral part is covered with the soldering resist layer 13, and the center part is exposed circularly. As shown in FIG. 7, a plurality of semiconductor element connection pads 16 are arranged in a grid. The semiconductor element connection pads 16 are electrically connected to the electrode terminals T of the semiconductor element S.

下面側のソルダーレジスト層１３から露出する導体層１２の一部は、外部接続パッド１７を形成している。外部接続パッド１７は、外周部がソルダーレジスト層１３により覆われているとともに中央部が円形に露出している。外部接続パッド１７は、図８に示すように、複数が格子状の並びに配列されている。なお、図８においては、ソルダーレジスト層１３で覆われた下面側の最表層の導体層１２を破線で示している。これらの外部接続パッド１７は、図示しない外部電気回路基板の配線導体に電気的に接続される。なお、半導体素子接続パッド１６と外部接続パッド１７とは、それぞれ対応するもの同士が絶縁基板１１内部の導体層１２を介して電気的に接続されている。 A part of the conductor layer 12 exposed from the solder resist layer 13 on the lower surface side forms an external connection pad 17. As for the external connection pad 17, the outer peripheral part is covered with the soldering resist layer 13, and the center part is exposed circularly. As shown in FIG. 8, a plurality of external connection pads 17 are arranged in a grid. In FIG. 8, the outermost conductive layer 12 on the lower surface side covered with the solder resist layer 13 is indicated by a broken line. These external connection pads 17 are electrically connected to wiring conductors of an external electric circuit board (not shown). The semiconductor element connection pads 16 and the external connection pads 17 are electrically connected to each other via the conductor layer 12 inside the insulating substrate 11.

さらに、下面側のソルダーレジスト層１３から露出する導体層１２の一部は、インデックスマーク１８を形成している。インデックスマーク１８は、配線基板２０の方向性を確認するためのマークであり、外部接続パッド１７の並びの一角に形成されている。インデックスマーク１８は、外部接続パッド１７との区別を容易とするため、三角形をしている。インデックスマーク１８は、外周部がソルダーレジスト層１３により覆われているとともに中央部が三角形に露出している。 Further, an index mark 18 is formed on a part of the conductor layer 12 exposed from the solder resist layer 13 on the lower surface side. The index mark 18 is a mark for confirming the directionality of the wiring board 20 and is formed at one corner of the external connection pad 17. The index mark 18 has a triangular shape so that it can be easily distinguished from the external connection pad 17. The index mark 18 has an outer peripheral portion covered with the solder resist layer 13 and a central portion exposed in a triangle.

なお、このような配線基板２０においては、半導体素子接続パッド１６と外部接続パッド１７との間の電気的な接続の状態を確認するために、半導体素子接続パッド１６と外部接続パッド１７との間の電気抵抗ならびに半導体素子接続パッド１６同士および外部接続パッド１７同士の絶縁抵抗を測定する電気テストを行うことにより半導体素子接続パッド１６と外部接続パッド１７との間の電気的接続の良否を判定している。 In such a wiring board 20, in order to confirm the state of electrical connection between the semiconductor element connection pad 16 and the external connection pad 17, the connection between the semiconductor element connection pad 16 and the external connection pad 17. The electrical connection between the semiconductor element connection pad 16 and the external connection pad 17 is determined by performing an electrical test that measures the electrical resistance of the semiconductor element connection pads 16 and the insulation resistance between the semiconductor element connection pads 16 and the external connection pads 17. ing.

電気テストを行うには、図９に示すように、配線基板２０上面の半導体素子接続パッド１６の各々に電気テスト装置の上面側のプローブピンＰ１を当接させるとともに、配線基板２０下面の外部接続パッド１７の各々に電気テスト装置の下面側のプローブピンＰ２を当接させた状態で、プローブピンＰ１およびＰ２の各々と残余のプローブピンＰ１およびＰ２との間の電気抵抗ならびに絶縁抵抗をそれぞれ測定する方法が採用されている。 In order to perform the electrical test, as shown in FIG. 9, the probe pin P1 on the upper surface side of the electrical test apparatus is brought into contact with each of the semiconductor element connection pads 16 on the upper surface of the wiring substrate 20, and the external connection on the lower surface of the wiring substrate 20 is performed. The electrical resistance and insulation resistance between each of the probe pins P1 and P2 and the remaining probe pins P1 and P2 are measured in a state where the probe pin P2 on the lower surface side of the electrical test apparatus is in contact with each of the pads 17 The method to do is adopted.

ところで、プローブピンＰ１やＰ２は、図示しない保持治具により一括して保持されている。このような保持治具においては、類似したパッド配列を有する複数の品種の配線基板に対する汎用性を高めるため、プローブピンＰ１やＰ２をフルグリッドで保持するようにしている。そのため、インデックスマーク１８が形成された位置にもプローブピンＰ２が当接する場合がある。 Incidentally, the probe pins P1 and P2 are collectively held by a holding jig (not shown). In such a holding jig, the probe pins P1 and P2 are held in a full grid in order to improve versatility with respect to a plurality of types of wiring boards having similar pad arrangements. Therefore, the probe pin P2 may come into contact with the position where the index mark 18 is formed.

ここで、図１０に配線基板２０の下面側におけるプローブピンＰ２の当接位置を十字マークで示す。なお、図１０においては、ソルダーレジスト層１３で覆われた下面側の最表層の導体層１２を破線で示している。インデックスマーク１８が形成された位置では、インデックスマーク１８が三角形であるため、プローブピンＰ２の当接する位置がソルダーレジスト１３の開口縁に極めて近い位置になる場合がある。この場合、プローブピンＰ２の当接によりソルダーレジスト層１３に欠けが発生し、欠けたソルダーレジスト片Ｃが異物として外部接続パッド１７に付着して外部接続パッド１７と外部電気回路基板の配線導体との良好な電気的接続を阻害してしまう危険性がある。 Here, in FIG. 10, the contact position of the probe pin P2 on the lower surface side of the wiring board 20 is indicated by a cross mark. In FIG. 10, the outermost conductive layer 12 on the lower surface side covered with the solder resist layer 13 is indicated by a broken line. Since the index mark 18 is triangular at the position where the index mark 18 is formed, the position where the probe pin P2 contacts may be very close to the opening edge of the solder resist 13 in some cases. In this case, chipping occurs in the solder resist layer 13 due to the contact of the probe pin P2, and the chipped solder resist piece C adheres to the external connection pad 17 as a foreign substance, and the external connection pad 17 and the wiring conductor of the external electric circuit board There is a risk of hindering good electrical connection.

特開２０１２−１８５１３９号公報JP 2012-185139 A

本発明が解決しようとする課題は、電気テストの際、ソルダーレジスト層にプローブピンによる欠けが発生することがなく、それにより、外部接続パッドと外部電気回路基板の配線導体との良好な電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板を提供することにある。 The problem to be solved by the present invention is that the solder resist layer is not chipped by a probe pin during an electrical test, so that a good electrical connection between the external connection pad and the wiring conductor of the external electrical circuit board can be achieved. It is an object of the present invention to provide a wiring board that is excellent in electrical connection reliability with an external electric circuit board without damaging the connection.

本発明の配線基板は、四角平板状の絶縁基板の下面に、導体層から成る複数の外部接続パッドが、それぞれの外周部をソルダーレジスト層で覆われた状態で格子状の並びに配列されているとともに、前記並びの一角に導体層から成る三角形のインデックスマークが形成されて成る配線基板であって、前記インデックスマークおよびその周辺の前記下面は、前記ソルダーレジスト層で覆われずに露出していることを特徴とするものである。 In the wiring board of the present invention, a plurality of external connection pads made of a conductor layer are arranged on the lower surface of a rectangular flat plate-like insulating substrate in a lattice form with each outer peripheral portion covered with a solder resist layer. In addition, the wiring board is formed by forming a triangular index mark made of a conductor layer at one corner of the array, and the index mark and the lower surface around the index mark are exposed without being covered with the solder resist layer. It is characterized by this.

本発明の配線基板によれば、インデックスマークおよびその周辺の絶縁基板の下面は、ソルダーレジスト層で覆われずに露出していることから、電気テストの際に、プローブピンがインデックスマークの形成された一角に当接したとしても、プローブピンは、露出するインデックスマークまたはその周辺の絶縁基板下面に当接し、ソルダーレジスト層には当接しない。したがって、電気テストの際、ソルダーレジスト層にプローブピンによる欠けが発生することがなく、それにより、外部接続パッドと外部電気回路基板の配線導体との良好な電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板を提供することができる。 According to the wiring board of the present invention, since the index mark and the lower surface of the surrounding insulating substrate are exposed without being covered with the solder resist layer, the probe pin is formed with the index mark during the electrical test. Even if the probe pin is in contact with one corner, the probe pin is in contact with the exposed index mark or the lower surface of the surrounding insulating substrate, and is not in contact with the solder resist layer. Therefore, during the electrical test, the solder resist layer is not chipped by the probe pin, and thereby, the good electrical connection between the external connection pad and the wiring conductor of the external electrical circuit board is not impaired. A wiring board having excellent electrical connection reliability with an external electric circuit board can be provided.

図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing an example of an embodiment of a wiring board according to the present invention. 図２は、本発明の配線基板の実施形態の一例を示す概略上面図である。FIG. 2 is a schematic top view showing an example of an embodiment of a wiring board according to the present invention. 図３は、本発明の配線基板の実施形態の一例を示す概略下面図である。FIG. 3 is a schematic bottom view showing an example of the embodiment of the wiring board of the present invention. 図４は、本発明の配線基板の実施形態の一例に対して電気テストを行う方法を説明するための概略断面図である。FIG. 4 is a schematic cross-sectional view for explaining a method for conducting an electrical test on an example of an embodiment of a wiring board according to the present invention. 図５は、本発明の配線基板の実施形態の一例に対して電気テストを行う方法を説明するための概略下面図である。FIG. 5 is a schematic bottom view for explaining a method of conducting an electrical test on an example of the embodiment of the wiring board of the present invention. 図６は、従来の配線基板を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a conventional wiring board. 図７は、従来の配線基板を示す概略上面図である。FIG. 7 is a schematic top view showing a conventional wiring board. 図８は、従来の配線基板を示す概略下面図である。FIG. 8 is a schematic bottom view showing a conventional wiring board. 図９は、従来の配線基板に対して電気テストを行う方法を説明するための概略断面図である。FIG. 9 is a schematic cross-sectional view for explaining a method of performing an electrical test on a conventional wiring board. 図１０は、従来の配線基板に対して電気テストを行う方法を説明するための概略下面図である。FIG. 10 is a schematic bottom view for explaining a method of performing an electrical test on a conventional wiring board.

次に、本発明の配線基板の実施形態の一例を図１〜図５を参照して説明する。なお、図１および図４は、図３におけるＡ−Ａ切断線での断面を示している。 Next, an example of an embodiment of the wiring board of the present invention will be described with reference to FIGS. 1 and 4 show a cross section taken along the line AA in FIG.

図１に示すように、本例の配線基板１０は、半導体集積回路素子等の半導体素子Ｓを搭載するために用いられる。本例の配線基板１０は、絶縁基板１と、導体層２と、ソルダーレジスト層３とを備えている。 As shown in FIG. 1, the wiring board 10 of this example is used for mounting a semiconductor element S such as a semiconductor integrated circuit element. The wiring board 10 of this example includes an insulating substrate 1, a conductor layer 2, and a solder resist layer 3.

絶縁基板１は、四角平板状であり、コア用の絶縁層１ａの上下面にそれぞれビルドアップ用の複数の絶縁層１ｂが積層されて成る。 The insulating substrate 1 has a rectangular flat plate shape, and is formed by laminating a plurality of build-up insulating layers 1b on the upper and lower surfaces of the core insulating layer 1a.

コア用の絶縁層１ａは、例えばガラスクロス入りの絶縁樹脂層から成る。コア用の絶縁層１ａには、その上面から下面にかけて貫通する複数のスルーホール４が形成されている。コア用の絶縁層１ａの厚みは、例えば２００〜８００μｍ程度である。スルーホール４の直径は、例えば１００〜２００μｍ程度である。絶縁層１ａ用の絶縁樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂等が用いられる。 The core insulating layer 1a is made of, for example, an insulating resin layer containing glass cloth. A plurality of through-holes 4 penetrating from the upper surface to the lower surface are formed in the core insulating layer 1a. The thickness of the core insulating layer 1a is, for example, about 200 to 800 μm. The diameter of the through hole 4 is, for example, about 100 to 200 μm. As the insulating resin for the insulating layer 1a, epoxy resin, bismaleimide triazine resin, or the like is used.

ビルドアップ用の絶縁層１ｂは、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。ビルドアップ用の絶縁層１ｂには、各々その上面から下面にかけて貫通する複数のビアホール５が形成されている。ビルドアップ用の絶縁層１ｂの厚みは、例えば１０〜５０μｍ程度である。ビアホール５の直径は、例えば３０〜１００μｍ程度である。絶縁層１ｂ用の絶縁樹脂としては、エポキシ樹脂等が用いられる。 The build-up insulating layer 1b is made of, for example, an insulating resin layer containing an inorganic insulating filler. A plurality of via holes 5 penetrating from the upper surface to the lower surface are formed in the build-up insulating layer 1b. The thickness of the build-up insulating layer 1b is, for example, about 10 to 50 μm. The diameter of the via hole 5 is, for example, about 30 to 100 μm. An epoxy resin or the like is used as the insulating resin for the insulating layer 1b.

導体層２は、絶縁層１ａの上下面およびスルーホール４内ならびに各絶縁層１ｂの表面およびビアホール５内に形成されている。これらの導体層２は配線導体を形成している。導体層２は、銅箔や銅めっき層から成る。導体層２の厚みは、例えば５〜５０μｍ程度である。 The conductor layer 2 is formed in the upper and lower surfaces of the insulating layer 1a and in the through hole 4, as well as in the surface of each insulating layer 1b and in the via hole 5. These conductor layers 2 form wiring conductors. The conductor layer 2 is made of a copper foil or a copper plating layer. The thickness of the conductor layer 2 is, for example, about 5 to 50 μm.

ソルダーレジスト層３は、上下の最表層の絶縁層１ｂの表面に導体層２の一部を部分的に露出させるようにして被着されている。ソルダーレジスト層３は、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。ソルダーレジスト層３の厚みは、例えば１０〜５０μｍ程度である。ソルダーレジスト層３用の絶縁樹脂としては、アクリル変性エポキシ樹脂等が用いられる。 The solder resist layer 3 is applied so that a part of the conductor layer 2 is partially exposed on the surfaces of the upper and lower outermost insulating layers 1b. The solder resist layer 3 is made of, for example, an insulating resin layer containing an inorganic insulating filler. The thickness of the solder resist layer 3 is, for example, about 10 to 50 μm. As the insulating resin for the solder resist layer 3, an acrylic-modified epoxy resin or the like is used.

上面側のソルダーレジスト層３から露出する導体層２の一部は、半導体素子接続パッド６を形成している。半導体素子接続パッド６は、外周部がソルダーレジスト層３により覆われているとともに中央部が円形に露出している。半導体素子接続パッド６の露出する直径は、５０〜１００μｍ程度である。半導体素子接続パッド６は、図２に示すように、複数が格子状の並びに配列されている。これらの半導体素子接続パッド６には、半導体素子Ｓの電極端子Ｔが電気的に接続される。 A part of the conductor layer 2 exposed from the solder resist layer 3 on the upper surface side forms a semiconductor element connection pad 6. As for the semiconductor element connection pad 6, the outer peripheral part is covered with the soldering resist layer 3, and the center part is exposed circularly. The exposed diameter of the semiconductor element connection pad 6 is about 50 to 100 μm. As shown in FIG. 2, a plurality of semiconductor element connection pads 6 are arranged in a grid. The electrode terminals T of the semiconductor element S are electrically connected to these semiconductor element connection pads 6.

下面側のソルダーレジスト層３から露出する導体層２の一部は、外部接続パッド７を形成している。外部接続パッド７は、外周部がソルダーレジスト層３により覆われているとともに中央部が円形に露出している。外部接続パッド７の露出する直径は、例えば３５０〜７００μｍ程度である。外部接続パッド７は、図３に示すように、複数が格子状の並びに配列されている。なお、図３においては、ソルダーレジスト層３で覆われた下面側の最表層の導体層２を破線で示している。これらの外部接続パッド７は、図示しない外部電気回路基板の配線導体に電気的に接続される。なお、半導体素子接続パッド６と外部接続パッド７とは、それぞれ対応するもの同士が絶縁基板１内部の導体層２を介して電気的に接続されている。 A part of the conductor layer 2 exposed from the solder resist layer 3 on the lower surface side forms an external connection pad 7. As for the external connection pad 7, the outer peripheral part is covered with the soldering resist layer 3, and the center part is exposed circularly. The exposed diameter of the external connection pad 7 is, for example, about 350 to 700 μm. As shown in FIG. 3, a plurality of external connection pads 7 are arranged in a grid. In FIG. 3, the outermost conductive layer 2 on the lower surface side covered with the solder resist layer 3 is indicated by a broken line. These external connection pads 7 are electrically connected to wiring conductors of an external electric circuit board (not shown). The semiconductor element connection pads 6 and the external connection pads 7 are electrically connected to each other via the conductor layer 2 inside the insulating substrate 1.

さらに、下面側のソルダーレジスト層３から露出する導体層２の一部は、インデックスマーク８を形成している。インデックスマーク８は、配線基板１０の方向性を確認するためのマークであり、外部接続パッド７の並びの一角に形成されている。インデックスマーク８は、外部接続パッド７との区別を容易とするため、三角形をしている。なお、本例の配線基板１０においては、インデックスマーク８およびその周辺の絶縁基板１下面は、ソルダーレジスト層３で覆われずに露出している。 Further, a part of the conductor layer 2 exposed from the solder resist layer 3 on the lower surface side forms an index mark 8. The index mark 8 is a mark for confirming the directionality of the wiring board 10, and is formed at one corner of the array of external connection pads 7. The index mark 8 has a triangular shape for easy distinction from the external connection pad 7. In the wiring substrate 10 of this example, the index mark 8 and the lower surface of the insulating substrate 1 around it are exposed without being covered with the solder resist layer 3.

ここで、本例の配線基板１０に対して電気テスト行う方法を、図４および図５を参照して説明する。なお、図５においては、ソルダーレジスト層３で覆われた下面側の最表層の導体層２を破線で示している。電気テストを行うには、図４に示すように、配線基板１０上面の半導体素子接続パッド６の各々に電気テスト装置の上面側のプローブピンＰ１を当接させるとともに、配線基板１０下面の外部接続パッド７の各々に電気テスト装置の下面側のプローブピンＰ２を当接させた状態で、プローブピンＰ１およびＰ２の各々と残余のプローブピンＰ１およびＰ２との間の電気抵抗ならびに絶縁抵抗をそれぞれ測定する方法が採用される。 Here, a method of performing an electrical test on the wiring board 10 of this example will be described with reference to FIGS. In FIG. 5, the outermost conductive layer 2 on the lower surface side covered with the solder resist layer 3 is indicated by a broken line. In order to perform the electrical test, as shown in FIG. 4, the probe pin P1 on the upper surface side of the electrical test apparatus is brought into contact with each of the semiconductor element connection pads 6 on the upper surface of the wiring substrate 10, and the external connection on the lower surface of the wiring substrate 10 is performed. The electrical resistance and insulation resistance between each of the probe pins P1 and P2 and the remaining probe pins P1 and P2 are measured in a state where the probe pin P2 on the lower surface side of the electrical test apparatus is in contact with each of the pads 7. Is adopted.

プローブピンＰ１やＰ２は、図示しない保持治具により一括して保持されている。このような保持治具においては、類似したパッド配列を有する複数の品種の配線基板に対する汎用性を高めるため、プローブピンＰ１やＰ２をフルグリッドで保持するようにしている。そのため、インデックスマーク８が形成された位置またはその周辺にもプローブピンＰ２が当接する。なお、図５においては、配線基板１０の下面側におけるプローブピンＰ２の当接位置を十字マークで示している。 The probe pins P1 and P2 are collectively held by a holding jig (not shown). In such a holding jig, the probe pins P1 and P2 are held in a full grid in order to improve versatility with respect to a plurality of types of wiring boards having similar pad arrangements. Therefore, the probe pin P2 also comes into contact with the position where the index mark 8 is formed or the periphery thereof. In FIG. 5, the contact position of the probe pin P2 on the lower surface side of the wiring board 10 is indicated by a cross mark.

上述したように、本例の配線基板１０においては、インデックスマーク８およびその周辺の絶縁基板１下面は、ソルダーレジスト層３で覆われずに露出している。したがって、電気テストの際に、プローブピンＰ２がインデックスマーク８が形成された一角に当接したとしても、プローブピンＰ２は、露出するインデックスマーク８またはその周辺の絶縁基板１下面に当接し、ソルダーレジスト層３には当接しない。したがって、電気テストの際、ソルダーレジスト層３にプローブピンＰ２による欠けが発生することがない。その結果、外部接続パッド７と外部電気回路基板の配線導体との良好な電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板１０を提供することができる。 As described above, in the wiring board 10 of this example, the index mark 8 and the lower surface of the insulating substrate 1 around it are exposed without being covered with the solder resist layer 3. Therefore, even when the probe pin P2 comes into contact with the corner where the index mark 8 is formed during the electrical test, the probe pin P2 comes into contact with the exposed index mark 8 or the lower surface of the insulating substrate 1 in the vicinity thereof, It does not contact the resist layer 3. Therefore, no chipping due to the probe pin P2 occurs in the solder resist layer 3 during the electrical test. As a result, it is possible to provide a wiring board 10 that is excellent in electrical connection reliability with an external electric circuit board without damaging good electrical connection between the external connection pads 7 and the wiring conductor of the external electric circuit board. it can.

なお、インデックスマーク８およびその周辺の絶縁基板１下面がソルダーレジスト層３に覆われずに露出する領域は、インデックスマーク８が形成された一角における外部接続パッド７の並びの格子点を中心とした半径が１００μｍ以上の領域を含むことが好ましい。 The region where the index mark 8 and the surrounding lower surface of the insulating substrate 1 are exposed without being covered with the solder resist layer 3 is centered on the lattice point of the array of the external connection pads 7 at the corner where the index mark 8 is formed. It is preferable to include a region having a radius of 100 μm or more.

１絶縁基板
２導体層
３ソルダーレジスト層
７外部接続パッド
８インデックスマーク 1 Insulating substrate 2 Conductor layer 3 Solder resist layer 7 External connection pad 8 Index mark

Claims

四角平板状の絶縁基板の下面に、導体層から成る複数の外部接続パッドが、それぞれの外周部をソルダーレジスト層で覆われた状態で格子状の並びに配列されているとともに、前記並びの一角に導体層から成るインデックスマークが形成されて成る配線基板であって、前記インデックスマークおよびその周辺の前記下面は、前記ソルダーレジスト層で覆われずに露出していることを特徴とする配線基板。 A plurality of external connection pads made of a conductor layer are arranged in a grid pattern on the lower surface of a rectangular flat plate-like insulating substrate with the outer periphery covered with a solder resist layer. A wiring board formed with an index mark made of a conductor layer, wherein the index mark and the lower surface around the index mark are exposed without being covered with the solder resist layer.