JP2017118014A - Laminate, semiconductor element and electrical machine - Google Patents
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Abstract
Description
本発明は、積層体、半導体素子及び電気機器に関する。 The present invention relates to a laminate, a semiconductor element, and an electric device.
酸化物半導体を用いた半導体素子の電極の形成方法として、例えば、Ｇａ２Ｏ３（酸化ガリウム）単結晶に電極を形成する場合、Ｔｉ電極を用いる技術（例えば、特許文献１）、単結晶にプラズマ処理をした後にＴｉ電極を形成する技術（例えば、特許文献２）、Ｇａ２Ｏ３単結晶にＩｎ電極を形成した後に６００℃〜１０００℃で熱処理を行う技術（例えば、特許文献３）、Ｇａ２Ｏ３単結晶表面にドライエッチングを行い、変質層を形成した後金属電極を形成してオーミック接合する技術（例えば、特許文献４）が知られている。また、導電性基板上に酸化物半導体を形成し、スパッタリングにより金属電極を形成する技術（例えば、特許文献５、６）等も知られている。 As a method for forming an electrode of a semiconductor element using an oxide semiconductor, for example, when an electrode is formed on a Ga 2 O 3 (gallium oxide) single crystal, a technique using a Ti electrode (for example, Patent Document 1), A technique for forming a Ti electrode after plasma treatment (for example, Patent Document 2), a technique for performing heat treatment at 600 ° C. to 1000 ° C. after forming an In electrode on a Ga 2 O 3 single crystal (for example, Patent Document 3), A technique (for example, Patent Document 4) is known in which dry etching is performed on the surface of a Ga 2 O 3 single crystal to form an altered layer, and then a metal electrode is formed to perform ohmic bonding. In addition, a technique for forming an oxide semiconductor on a conductive substrate and forming a metal electrode by sputtering (for example, Patent Documents 5 and 6) is also known.
半導体を実装する場合、複数の半導体素子を基板上に配線で結合する場合や単独で単機能のディスクリート素子として使用する場合がある。いずれの場合も、半導体素子を配線基板に電気的に接続するとともに、物理的に固定する必要がある。具体的には、半導体とのオーミック接合機能と、配線基板やフレーム等への物理的な固定が求められる。しかしながら、オーミック接合の電気的な接合抵抗値を下げようとすると物理的に固定化する強度が低下したり、物理的に固定化する強度を高めようとするとオーミック接合の電気的な接合抵抗値が上がる場合があった。 When a semiconductor is mounted, there are cases where a plurality of semiconductor elements are coupled on a substrate by wiring or used alone as a single-function discrete element. In either case, it is necessary to electrically connect the semiconductor element to the wiring board and physically fix it. Specifically, an ohmic junction function with a semiconductor and physical fixing to a wiring board, a frame, or the like are required. However, if you try to lower the electrical junction resistance value of the ohmic junction, the strength of physical immobilization will decrease, or if you try to increase the strength of physical immobilization, the electrical junction resistance value of the ohmic junction will There was a case to go up.
本発明は、オーミック接合の電気的な接合抵抗値が小さく、物理的に固定化する強度が高い半導体素子に用いることのできる積層体及び半導体素子を提供することを目的とする。 An object of the present invention is to provide a stacked body and a semiconductor element that can be used for a semiconductor element having a small electrical junction resistance value of an ohmic junction and a high strength for physical fixation.
本発明によれば、以下の積層体等が提供される。
１．対向する第１の面及び第２の面を有する導電性基板と、
前記導電性基板の第１の面の側に、接触抵抗低減層、ハンダ浸食防止層、接着強度向上及び／又は接触抵抗低減層を、この順で有し、
前記接着強度向上及び／又は接触抵抗低減層は、フレームにハンダで固定されており、
前記導電性基板の第２の面の側に、少なくとも酸化物半導体層及びショットキー電極層を有することを特徴とする積層体。
２．前記接触抵抗低減層が、Ｔｉ、Ｍｏ、Ｉｎ、Ｓｎ、Ｖ、Ｃｒ、Ｗ、Ｐｄ及びＣｏから選択される１種以上を含有する金属層であることを特徴とする１に記載の積層体。
３．前記ハンダ浸食防止層が、Ｎｉ、Ｎｉ合金、Ｃｒ及びＣｒ合金から選択される１種以上を含有する金属層であることを特徴とする１又は２に記載の積層体。
４．前記接着強度向上及び／又は接触抵抗低減層が、Ａｕ、Ａｇ、Ｐｔ及びＰｄから選択される１種以上を含む金属層であることを特徴とする１〜３のいずれか一に記載の積層体。
５．前記導電性基板が、シリコン基板であることを特徴とする１〜４のいずれか一に記載の積層体。
６．１〜５のいずれか一に記載の積層体を有することを特徴とする半導体素子。
７．ディスクリート素子であることを特徴とする６に記載の半導体素子。
８．６又は７に記載の半導体素子を有することを特徴とする電気機器。
According to the present invention, the following laminates and the like are provided.
1. A conductive substrate having opposing first and second surfaces;
On the first surface side of the conductive substrate, it has a contact resistance reducing layer, a solder erosion preventing layer, an adhesion strength improving and / or a contact resistance reducing layer in this order,
The adhesive strength improving and / or contact resistance reducing layer is fixed to the frame with solder,
A stacked body including at least an oxide semiconductor layer and a Schottky electrode layer on a second surface side of the conductive substrate.
2. 2. The laminate according to 1, wherein the contact resistance reducing layer is a metal layer containing one or more selected from Ti, Mo, In, Sn, V, Cr, W, Pd, and Co.
3. 3. The laminate according to 1 or 2, wherein the solder erosion preventing layer is a metal layer containing one or more selected from Ni, Ni alloy, Cr and Cr alloy.
4). The laminate according to any one of claims 1 to 3, wherein the adhesion strength improving and / or contact resistance reducing layer is a metal layer containing at least one selected from Au, Ag, Pt and Pd. .
5. The laminate according to any one of claims 1 to 4, wherein the conductive substrate is a silicon substrate.
A semiconductor element comprising the laminate according to any one of 6.1 to 5.
7). 7. The semiconductor element according to 6, which is a discrete element.
An electrical apparatus comprising the semiconductor element according to 8.6 or 7.
本発明によれば、オーミック接合の電気的な接合抵抗値が小さく、物理的に固定化する強度が高い半導体素子に用いることのできる積層体及び半導体素子を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the laminated body and semiconductor element which can be used for the semiconductor element with small electrical junction resistance value of ohmic junction and high intensity | strength to fix physically can be provided.
［積層体］
本発明の積層体は、対向する第１及び第２の面を有する導電性基板を有し、この導電性基板の第１の面の側に、接触抵抗低減層、ハンダ浸食防止層、接着強度向上及び／又は接触抵抗低減層（接着強度向上・接触抵抗低減層）を、この順で有する。導電性基板の第２の面の側に、少なくとも酸化物半導体層及びショットキー電極層を有する。接着強度向上・接触抵抗低減層は、フレームにハンダで固定されている。
[Laminate]
The laminate of the present invention has a conductive substrate having first and second surfaces facing each other, and a contact resistance reducing layer, a solder erosion preventing layer, an adhesive strength on the first surface side of the conductive substrate. An improvement and / or contact resistance reduction layer (adhesion strength improvement / contact resistance reduction layer) is provided in this order. At least the oxide semiconductor layer and the Schottky electrode layer are provided on the second surface side of the conductive substrate. The adhesive strength improving / contact resistance reducing layer is fixed to the frame with solder.
酸化物半導体層が形成されている導電性基板の裏面に、接触抵抗低減層、ハンダ浸食防止層、接着強度向上・接触抵抗低減層がこの順に形成されていて、フレームにハンダで固定されているため、オーミック接合の電気的な抵抗値が小さくなり、物理的に固定する強度も大きくなる。 A contact resistance reduction layer, a solder erosion prevention layer, and an adhesion strength improvement / contact resistance reduction layer are formed in this order on the back surface of the conductive substrate on which the oxide semiconductor layer is formed, and are fixed to the frame with solder. For this reason, the electrical resistance value of the ohmic junction is reduced, and the physical fixing strength is also increased.
以下、本発明の好適な実施形態を、図面を参照しながら説明する。
以下に述べる実施形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
Since the embodiments described below are preferred specific examples of the present invention, various technically preferable limitations are given. However, the scope of the present invention is particularly limited in the following description. As long as there is no description, it is not restricted to these aspects.
図１は、本発明の一実施形態に係る上ショットキーバリヤダイオードを示す概略断面図である。
導電性基板５４は、対向する第１の面５４１及び第２の面５４２を有する。
第１の面５４１の上に、接触抵抗低減層６１、ハンダ浸食防止層６２、接着強度向上及び／又は接触抵抗低減層６３が、この順で積層している。接触抵抗低減層６１、ハンダ浸食防止層６２、及び接着強度向上・接触抵抗低減層６３で、裏面コンタクト層６０を形成している。接着強度向上・接触抵抗低減層６３は、ハンダ層７０を介して、フレーム（図示せず）に固定されている。
導電性基板５４の第２の面５４２の上には、シリサイドを形成し接触抵抗を低減する金属層５３、酸素の拡散を防止する拡散防止層５２、酸化されても導電性を有する金属又は導電性金属酸化物からなる層（導電性金属酸化物層）５１、酸化物半導体層１０が、この順で積層している。導電性基板５４、シリサイドを形成し接触抵抗を低減する金属層５３、酸素の拡散を防止する拡散防止層５２、及び酸化されても導電性を有する金属又は導電性金属酸化物からなる層５１で、オーミック電極層５０を形成している。
FIG. 1 is a schematic cross-sectional view showing an upper Schottky barrier diode according to an embodiment of the present invention.
The conductive substrate 54 has a first surface 541 and a second surface 542 facing each other.
On the first surface 541, a contact resistance reducing layer 61, a solder erosion preventing layer 62, an adhesion strength improving and / or contact resistance reducing layer 63 are laminated in this order. The back contact layer 60 is formed by the contact resistance reducing layer 61, the solder erosion preventing layer 62, and the adhesive strength improving / contact resistance reducing layer 63. The adhesion strength improving / contact resistance reducing layer 63 is fixed to a frame (not shown) via a solder layer 70.
On the second surface 542 of the conductive substrate 54, a metal layer 53 that forms silicide to reduce contact resistance, a diffusion prevention layer 52 that prevents diffusion of oxygen, and a metal or conductive material that is conductive even when oxidized. A layer made of a conductive metal oxide (conductive metal oxide layer) 51 and an oxide semiconductor layer 10 are stacked in this order. A conductive substrate 54; a metal layer 53 that forms silicide to reduce contact resistance; a diffusion prevention layer 52 that prevents diffusion of oxygen; and a layer 51 made of a metal or conductive metal oxide that is conductive even when oxidized. The ohmic electrode layer 50 is formed.
酸化物半導体層１０の上には、ショットキー電極層２０、アルミニウム層４０がこの順に設けられ、酸化物半導体層１０とショットキー電極層２０の間の一部には、絶縁膜３０が介在してもよい。ショットキー電極層２０は、ショットキー電極２１（第１のショットキー層）と、ショットキー電極２１が還元されないための還元抑制層２２（第２のショットキー層）とからなる。アルミニウム層４０は、ＡｌやＣｕ等のワイヤーボンド工程において、熱や超音波のダメージを低減する。 A Schottky electrode layer 20 and an aluminum layer 40 are provided in this order on the oxide semiconductor layer 10, and an insulating film 30 is interposed between part of the oxide semiconductor layer 10 and the Schottky electrode layer 20. May be. The Schottky electrode layer 20 includes a Schottky electrode 21 (first Schottky layer) and a reduction suppression layer 22 (second Schottky layer) for preventing the Schottky electrode 21 from being reduced. The aluminum layer 40 reduces heat and ultrasonic damage in a wire bonding process such as Al or Cu.
酸化物半導体層１０とショットキー電極層２１との間の一部に絶縁膜３０を形成するとき、絶縁膜３０の一端は、絶縁膜非介在領域に向かって薄くなり、角度θでテーパーしている。
酸化物半導体層１０、ショットキー電極層２０、アルミニウム層４０、導電性支持基板５４を含むオーミック電極層５０、裏面コンタクト層６０で、ショットキーバリヤダイオード１が形成される。
When the insulating film 30 is formed in a part between the oxide semiconductor layer 10 and the Schottky electrode layer 21, one end of the insulating film 30 becomes thinner toward the non-insulating region and is tapered at an angle θ. Yes.
The oxide semiconductor layer 10, the Schottky electrode layer 20, the aluminum layer 40, the ohmic electrode layer 50 including the conductive support substrate 54, and the back contact layer 60 form the Schottky barrier diode 1.
この実施形態では、ショットキー電極層２０は、ショットキー特性を有する金属酸化物からなる第１の層２１と、ショットキー特性を有する金属酸化物層２１が還元されるのを抑制する還元抑制層からなる第２の層２２との積層体である。第１の層２１と第２の層２２はそれぞれ異なる金属の金属酸化物層及び金属層としてもよいし、同一金属の金属酸化物層及び金属層としてもよい。同一の金属の金属酸化物層と金属層とすることが望ましい。第１の層２１は、酸化物半導体層１０と接触（作用）しショットキー特性を発揮する層である。第２の層２２は、この層自身もショットキー特性を有し、且つ、上部に積層されるアルミニウム層からアルミニウム原子が第１の層２１に侵入し金属酸化物を還元したり、ショットキー特性を低下させたり、電気的な抵抗層になることを防ぐ役割を担っている。第１の層２１を厚くしても、アルミニウムの拡散や反応を抑制し難いため、第２の層２２を設け材質の違う積層構造とするのが好ましい。このように機能分離することにより、より安定的に、ショットキー特性を保つことができるようになる。 In this embodiment, the Schottky electrode layer 20 includes a first layer 21 made of a metal oxide having a Schottky characteristic and a reduction suppression layer that suppresses reduction of the metal oxide layer 21 having a Schottky characteristic. It is a laminated body with the 2nd layer 22 consisting of. The first layer 21 and the second layer 22 may be a metal oxide layer and a metal layer of different metals, respectively, or may be a metal oxide layer and a metal layer of the same metal. It is desirable to use a metal oxide layer and a metal layer of the same metal. The first layer 21 is a layer that contacts (acts) with the oxide semiconductor layer 10 and exhibits Schottky characteristics. The second layer 22 itself has Schottky characteristics, and aluminum atoms enter the first layer 21 from the aluminum layer laminated on the upper layer to reduce the metal oxide, or the Schottky characteristics. It plays a role of preventing the deterioration of the resistance and becoming an electrical resistance layer. Even if the thickness of the first layer 21 is increased, it is difficult to suppress the diffusion and reaction of aluminum. Therefore, it is preferable to provide the second layer 22 and have a laminated structure of different materials. By separating the functions in this way, the Schottky characteristics can be maintained more stably.
図２は、本発明の一実施形態に係るディスクリート素子を示す概略平面図であり、図３は、図２のＡ−Ａの概略断面図である。これらの図のディスクリート素子１００において、図３に示すように、ショットキーバリヤダイオード１は、ハンダ層７０を介して、フレーム２に固定されている。図２に示すように、ショットキーバリヤダイオード１は、ボンディングワイヤー３により、アノード・カソード部４に接続している。 2 is a schematic plan view showing a discrete element according to an embodiment of the present invention, and FIG. 3 is a schematic cross-sectional view taken along line AA of FIG. In the discrete element 100 shown in these drawings, the Schottky barrier diode 1 is fixed to the frame 2 through the solder layer 70 as shown in FIG. As shown in FIG. 2, the Schottky barrier diode 1 is connected to the anode / cathode portion 4 by a bonding wire 3.
以下、各層について説明する。
＜導電性基板＞
導電性基板５４は、例えば、単結晶シリコン基板、多結晶シリコン基板等のシリコン基板、導電性酸化物基板等を使用できる。好ましくは、単結晶・多結晶シリコン基板であり、より好ましくは単結晶シリコン基板である。一般的にシリコンウエハは大量生産されており容易に入手できる。シリコンウエハを用いると量産性に優れる。
導電性基板の厚みは、通常５０〜１，０００μｍである。
Hereinafter, each layer will be described.
<Conductive substrate>
As the conductive substrate 54, for example, a silicon substrate such as a single crystal silicon substrate or a polycrystalline silicon substrate, a conductive oxide substrate, or the like can be used. A single crystal / polycrystalline silicon substrate is preferable, and a single crystal silicon substrate is more preferable. In general, silicon wafers are mass-produced and easily available. If a silicon wafer is used, it is excellent in mass productivity.
The thickness of the conductive substrate is usually 50 to 1,000 μm.
＜接触抵抗低減層＞
接触抵抗低減層６１は、シリコン基板と金属間の接触抵抗を低減させるための層である。
接触抵抗低減層は、Ｔｉ、Ｍｏ、Ｉｎ、Ｓｎ、Ｖ、Ｃｒ、Ｗ，Ｐｄ及びＣｏから選択される１種以上を含む金属（合金を含む）層が望ましい。接触抵抗低減層を設けることにより、オーミック接合を形成し、接触抵抗値を小さく保つことが可能となる。
導電性基板がシリコンウエハーの場合、このシリコン層と接触して金属自体がシリサイド化されても導電性を有し、オーミック接合を形成することにより、接触抵抗を小さく保つことが可能となる。
接触抵抗低減層は、より好ましくは、Ｔｉ、Ｍｏ、Ｉｎ及びＳｎから選択される１種以上を含む金属層であり、さらに好ましくは、Ｔｉ及びＭｏから選択される１種以上を含む金属層である。
<Contact resistance reduction layer>
The contact resistance reducing layer 61 is a layer for reducing the contact resistance between the silicon substrate and the metal.
The contact resistance reducing layer is preferably a metal (including alloy) layer containing at least one selected from Ti, Mo, In, Sn, V, Cr, W, Pd, and Co. By providing the contact resistance reducing layer, an ohmic junction can be formed and the contact resistance value can be kept small.
When the conductive substrate is a silicon wafer, it has conductivity even when the metal itself is silicided by contact with the silicon layer, and it is possible to keep contact resistance small by forming an ohmic junction.
The contact resistance reducing layer is more preferably a metal layer containing one or more selected from Ti, Mo, In and Sn, and more preferably a metal layer containing one or more selected from Ti and Mo. is there.
接触抵抗低減層の厚みは、通常２０ｎｍ〜１μｍである。２０ｎｍ未満では、薄すぎて金属膜にならない部分ができ、接触抵抗値が上がる場合がある。また、１μｍを超えると、接触抵抗低減層自体が抵抗層になる恐れがあり、成膜に時間が掛かりすぎて生産コストの上昇を招く恐れがある。好ましくは３０ｎｍ〜５００ｎｍ、より好ましくは、４０ｎｍ〜４００ｎｍ、さらに好ましくは５０ｎｍ〜３００ｎｍである。 The thickness of the contact resistance reducing layer is usually 20 nm to 1 μm. If it is less than 20 nm, a portion that is too thin to become a metal film is formed, and the contact resistance value may increase. On the other hand, if the thickness exceeds 1 μm, the contact resistance reducing layer itself may become a resistance layer, and it may take a long time to form a film, leading to an increase in production cost. Preferably they are 30 nm-500 nm, More preferably, they are 40 nm-400 nm, More preferably, they are 50 nm-300 nm.
＜ハンダ浸食防止層＞
ハンダ浸食防止層６２は、フレームの固定実装するハンダの成分により、接触抵抗低減層が変質し接触抵抗値が増したり、ハンダ成分と反応して抵抗層に変化することを抑制するための層である。ハンダの浸食を抑制して、ハンダが酸化物層と金属のオーミック接触部分に侵入したり、ハンダと接触抵抗低減層の金属が反応して抵抗を大きくしないようにする。
<Solder erosion prevention layer>
The solder erosion preventing layer 62 is a layer for suppressing the contact resistance reducing layer from deteriorating due to the solder component fixedly mounted on the frame and increasing the contact resistance value or reacting with the solder component to change into the resistance layer. is there. By suppressing the erosion of the solder, the solder does not enter the ohmic contact portion between the oxide layer and the metal, or the solder and the metal in the contact resistance reducing layer do not react to increase the resistance.
ハンダ浸食防止層は、Ｎｉ、Ｎｉ合金（Ｎｉ−Ｖ合金等）、Ｃｒ及びＣｒ合金（Ｃｒ−Ｃｕ合金等）から選択される１種以上を含む金属層である。好ましくはＮｉ及びＮｉ合金から選択される１種以上を含む金属層であり、より好ましくはＮｉ金属層である。 The solder erosion preventing layer is a metal layer containing at least one selected from Ni, Ni alloys (Ni—V alloys, etc.), Cr, and Cr alloys (Cr—Cu alloys, etc.). A metal layer containing at least one selected from Ni and Ni alloys is preferable, and a Ni metal layer is more preferable.
ハンダ浸食防止層の厚みは、通常５０ｎｍ〜１０μｍである。５０ｎｍ未満では、薄すぎてハンダの浸食防止層にならない部分ができ、接触抵抗値が上がる場合がある。また、１０μｍを超えると、ハンダ浸食防止層自体が抵抗層になる恐れがあり、成膜に時間が掛かりすぎ生産コストの上昇を招く恐れがある。好ましくは１００ｎｍ〜５μｍ、より好ましくは３００ｎｍ〜３μｍ、さらに好ましくは５００ｎｍ〜２μｍである。 The thickness of the solder erosion preventing layer is usually 50 nm to 10 μm. If the thickness is less than 50 nm, a portion that is too thin to become a solder erosion preventing layer is formed, and the contact resistance value may increase. On the other hand, when the thickness exceeds 10 μm, the solder erosion preventing layer itself may become a resistance layer, and it takes a long time to form the film, which may increase the production cost. Preferably they are 100 nm-5 micrometers, More preferably, they are 300 nm-3 micrometers, More preferably, they are 500 nm-2 micrometers.
＜接着強度向上及び／又は接触抵抗低減層＞
接着強度向上及び／又は接触抵抗低減層（接着強度向上・接触抵抗低減層）６３は、フレームに固定実装するハンダの成分により、接触抵抗低減層やハンダ浸食防止層が変質し接触抵抗値が増したり、ハンダ成分と反応して抵抗層に変化することを抑制したり、ハンダと接着するまでにハンダ浸食防止層自体が酸化されハンダ浸食防止能を失ったりするのを抑制し、さらにハンダ浸食防止層とハンダの接触抵抗を低減し、及び／又は接着強度を大きく保つための層である。
<Adhesive strength improvement and / or contact resistance reduction layer>
Adhesion strength improvement and / or contact resistance reduction layer (adhesion strength improvement / contact resistance reduction layer) 63 has a contact resistance reduction layer and a solder erosion prevention layer that are altered by the solder component fixedly mounted on the frame, resulting in an increase in contact resistance value. In addition, it is possible to prevent the solder erosion prevention layer from reacting with the solder component and changing to the resistance layer, and to prevent the solder erosion prevention layer itself from being oxidized and losing the ability to prevent solder erosion before bonding to the solder. This is a layer for reducing the contact resistance between the layer and the solder and / or keeping the adhesive strength large.
接着強度向上・接触抵抗低減層は、主に接着強度向上作用を有する層でもよく、主に接触抵抗低減作用を有する層でもよく、接着強度向上作用と接触抵抗低減作用を併せ持つ層でもよい。 The adhesive strength improving / contact resistance reducing layer may be a layer mainly having an adhesive strength improving action, a layer mainly having a contact resistance reducing action, or a layer having both an adhesive strength improving action and a contact resistance reducing action.
接着強度向上・接触抵抗低減層は、好ましくは、Ａｕ、Ａｇ、Ｐｔ及びＰｄから選択される１種以上を含む金属（合金も含む）層である。より好ましくは、生産性や価格の観点から、Ａｕ及びＡｇから選択される１種以上を含む金属層である。 The adhesion strength improving / contact resistance reducing layer is preferably a metal (including alloy) layer containing at least one selected from Au, Ag, Pt and Pd. More preferably, it is a metal layer containing at least one selected from Au and Ag from the viewpoint of productivity and price.
接着強度向上・接触抵抗低減層の厚みは、通常２０ｎｍ〜１μｍである。２０ｎｍ未満では、薄すぎて金属膜にならない部分ができ、接触抵抗値が上がる場合がある。また、１μｍを超えると、接着強度向上・接触抵抗低減層自体が抵抗層になる恐れがあり、成膜に時間が掛かりすぎ生産コストの上昇を招く恐れがある。好ましくは３０ｎｍ〜５００ｎｍ、より好ましくは４０ｎｍ〜４００ｎｍ、さらに好ましくは５０ｎｍ〜３００ｎｍである。 The thickness of the adhesive strength improving / contact resistance reducing layer is usually 20 nm to 1 μm. If it is less than 20 nm, a portion that is too thin to become a metal film is formed, and the contact resistance value may increase. On the other hand, if the thickness exceeds 1 μm, the adhesive strength improving / contact resistance reducing layer itself may become a resistance layer, and it takes too much time for film formation, which may increase the production cost. Preferably they are 30 nm-500 nm, More preferably, they are 40 nm-400 nm, More preferably, they are 50 nm-300 nm.
＜ハンダ層＞
ハンダ層７０は、接着強度向上・接触抵抗低減層をフレームに固定するための層である。ハンダ層は、当該技術分野で使用されるハンダから構成でき、例えば、Ｓｎ−Ｐｂ、Ｓｎ−Ｓｂ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ，Ｃｕ−Ｓｂ（Ｂｉ）等からなる。
ハンダ層の厚みは、通常５０μｍ〜５ｍｍである。
<Solder layer>
The solder layer 70 is a layer for fixing the adhesive strength improving / contact resistance reducing layer to the frame. The solder layer can be composed of solder used in the technical field, for example, Sn—Pb, Sn—Sb, Sn—Cu, Sn—Ag, Sn—Bi, Sn—Ag—Cu, Sn—Ag, Cu—. It consists of Sb (Bi) or the like.
The thickness of the solder layer is usually 50 μm to 5 mm.
＜酸化物半導体層＞
酸化物半導体層１０は、酸化インジウム、酸化亜鉛及び酸化ガリウムから選択される１種以上を含むことが好ましい。ｎ型酸化物半導体層が好ましい。
<Oxide semiconductor layer>
The oxide semiconductor layer 10 preferably contains one or more selected from indium oxide, zinc oxide, and gallium oxide. An n-type oxide semiconductor layer is preferable.
具体的には、結晶性酸化物半導体としては、β―Ｇａ２Ｏ３、α―Ｇａ２Ｏ３、ＩｎＧａＯ３等が好ましい。非晶質酸化物半導体としては、ＩｎドープＧａ２Ｏ３、ＩｎＧａＯ３、ＩｎＧａＺｎＯ４等が好ましい。
単一結晶相を形成する組成として、Ｇａ／（Ｉｎ＋Ｇａ）＝９０〜１００原子％、又はＧａ／（Ｉｎ＋Ｇａ）＝４５〜５５原子％が挙げられる。Ｇａ／（Ｉｎ＋Ｇａ）＝９０〜１００原子％の場合は、Ｉｎがドーピングされるか、もしくはドーピングされていないβ―Ｇａ２Ｏ３、α−Ｇａ２Ｏ３を形成することができる。基板の選定、成膜の条件、結晶化させる温度等によりβ―Ｇａ２Ｏ３、α−Ｇａ２Ｏ３を形成することができる。組成がＧａ／（Ｉｎ＋Ｇａ）＝４５〜５５原子％である場合は、ＩｎＧａＯ３相を形成することができる。
非晶質酸化物の組成として、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＺｎＯの混合組成のなかから選択することができるが、好適な組成としては、Ｇａ／（Ｉｎ＋Ｇａ）＝４５〜５５原子％、Ｇａ／（Ｉｎ＋Ｇａ）＝９０〜１００原子％、の非晶質組成が好ましい。また、ＩｎＧａＺｎＯ４で表される組成領域も好適に使用できる。
Specifically, β-Ga 2 O 3 , α-Ga 2 O 3 , InGaO 3 and the like are preferable as the crystalline oxide semiconductor. As the amorphous oxide semiconductor, In-doped Ga 2 O 3 , InGaO 3 , InGaZnO 4 and the like are preferable.
Examples of the composition for forming a single crystal phase include Ga / (In + Ga) = 90 to 100 atomic%, or Ga / (In + Ga) = 45 to 55 atomic%. In the case of Ga / (In + Ga) = 90 to 100 atomic%, β-Ga 2 O 3 or α-Ga 2 O 3 doped with In or not doped can be formed. Β-Ga 2 O 3 and α-Ga 2 O 3 can be formed depending on the selection of the substrate, film formation conditions, the crystallization temperature, and the like. When the composition is Ga / (In + Ga) = 45 to 55 atomic%, an InGaO 3 phase can be formed.
The composition of the amorphous oxide can be selected from a mixed composition of Ga 2 O 3 , In 2 O 3 , and ZnO. A preferable composition is Ga / (In + Ga) = 45 to 55 atomic%. Amorphous composition of Ga / (In + Ga) = 90-100 atomic% is preferable. A composition region represented by InGaZnO 4 can also be used favorably.
酸化物半導体層の厚みは特に限定されないが、通常、０．１μｍ以上１００μｍ以下であり、好ましくは０．５μｍ以上５０μｍ以下である。 Although the thickness of an oxide semiconductor layer is not specifically limited, Usually, they are 0.1 micrometer or more and 100 micrometers or less, Preferably they are 0.5 micrometer or more and 50 micrometers or less.
＜ショットキー電極層＞
ショットキー電極層２０として、仕事関数の大きな金属からなる第２のショットキー層２２と仕事関数の大きな金属の酸化物からなる第１のショットキー層の積層体を用いることができる。金属層と金属酸化物層の積層体を用いるとき、仕事関数の大きな金属層を成膜した後に、熱処理等により酸化物半導体層と接触している金属層の部分を酸化させて金属酸化物層とし、酸化されていない金属層の部分を金属層とすることもできるし、金属酸化物を形成した後に金属層を形成してもよい。仕事関数は、通常４．４ｅＶ以上であり、好ましくは４．５ｅＶ以上である。仕事関数の上限は、通常６．５ｅＶである。具体的な金属は、Ａｕ、Ｐｔ、Ｐｄ、Ｎｉ、Ｒｕ、Ｍｏ及びＴｉ等であり、Ｎｉ、Ｒｕ、Ｍｏ、Ｔｉ等が好適に使用される。
仕事関数の大きな金属が高価な金属である場合、その金属は酸化物半導体と接するごく薄い層として使用し、他の金属からなる層を積層するとよい。
仕事関数は、光電子分光法により測定することができる。
<Schottky electrode layer>
As the Schottky electrode layer 20, a stacked body of a second Schottky layer 22 made of a metal having a high work function and a first Schottky layer made of an oxide of a metal having a high work function can be used. When using a laminate of a metal layer and a metal oxide layer, after forming a metal layer having a large work function, the metal oxide layer is in contact with the oxide semiconductor layer by heat treatment or the like to oxidize the metal oxide layer. The portion of the metal layer that is not oxidized can be used as the metal layer, or the metal layer can be formed after forming the metal oxide. The work function is usually 4.4 eV or more, preferably 4.5 eV or more. The upper limit of the work function is usually 6.5 eV. Specific metals include Au, Pt, Pd, Ni, Ru, Mo, Ti, and the like, and Ni, Ru, Mo, Ti, and the like are preferably used.
When a metal having a high work function is an expensive metal, the metal is used as a very thin layer in contact with an oxide semiconductor, and a layer formed using another metal is preferably stacked.
The work function can be measured by photoelectron spectroscopy.
ショットキー電極層２０の厚みは特に限定されないが、通常、０．０２μｍ以上１０μｍ以下であり、好ましくは０．０５μｍ以上５μｍ以下である。図１において、第１のショットキー層２１は、通常、０．０２μｍ以上１μｍ以下である。第２のショットキー層２２は、通常、０．０２μｍ以上１μｍ以下である。 The thickness of the Schottky electrode layer 20 is not particularly limited, but is usually 0.02 μm to 10 μm, preferably 0.05 μm to 5 μm. In FIG. 1, the first Schottky layer 21 is usually 0.02 μm or more and 1 μm or less. The second Schottky layer 22 is usually 0.02 μm or more and 1 μm or less.
＜絶縁膜＞
酸化物半導体層１０とショットキー電極層２０との間の一部に絶縁膜３０を形成することが好ましい。絶縁膜３０により、ショットキー電極層２０、酸化物半導体層１０への電力の集中を緩和させ、耐電圧性を向上させることができる。
<Insulating film>
The insulating film 30 is preferably formed in part between the oxide semiconductor layer 10 and the Schottky electrode layer 20. The insulating film 30 can alleviate the concentration of power on the Schottky electrode layer 20 and the oxide semiconductor layer 10 and improve the voltage resistance.
絶縁膜の厚みは、高電圧に耐えるために、好ましくは０．１μｍから３０μｍである。より好ましくは０．５μｍから１５μｍであり、さらに好ましくは１μｍから１０μｍである。 The thickness of the insulating film is preferably 0.1 μm to 30 μm in order to withstand a high voltage. More preferably, it is 0.5 μm to 15 μm, and further preferably 1 μm to 10 μm.
絶縁膜介在領域と絶縁膜非介在領域の境界領域では、絶縁膜３０をテーパー加工することが好ましい。テーパー加工することにより、境界領域での膜厚の急激な変動を抑えることができ、素子の耐電圧性を低下させない。テーパー角θは、好ましくは１５度から７０度である。より好ましくは、２０度から６０度であり、さらに好ましくは、２５度から５０度である。
テーパー加工された絶縁膜３０のエッチングには、通常用いられているドライエッチング、ウエットエッチング等の方法が用いることができる。
In the boundary region between the insulating film intervening region and the insulating film non-intervening region, the insulating film 30 is preferably tapered. By taper processing, rapid fluctuations in the film thickness in the boundary region can be suppressed, and the withstand voltage of the element is not lowered. The taper angle θ is preferably 15 degrees to 70 degrees. More preferably, it is 20 to 60 degrees, and further preferably 25 to 50 degrees.
For the etching of the insulating film 30 that has been tapered, a commonly used method such as dry etching or wet etching can be used.
絶縁膜は、酸化ケイ素、酸化アルミニウム及び窒化珪素から選択される１種又は２種以上の単一膜又は積層膜とすることが好ましい。酸化物半導体層１０と接触する絶縁膜３０は、酸化物が望ましい。窒化物を成膜する場合に、酸化物半導体層１０を還元し、キャリヤーを発生する恐れがあるためである。酸化ケイ素と酸化アルミニウムを比べた場合、酸化アルミニウムの方が酸素不導体としての作用があるので、絶縁膜３０として好ましい。 The insulating film is preferably a single film or a stacked film of one or more selected from silicon oxide, aluminum oxide, and silicon nitride. The insulating film 30 in contact with the oxide semiconductor layer 10 is preferably an oxide. This is because in the case where a nitride film is formed, the oxide semiconductor layer 10 may be reduced to generate carriers. When silicon oxide and aluminum oxide are compared, aluminum oxide is more preferable as the insulating film 30 because it functions as an oxygen nonconductor.
＜オーミック電極層＞
オーミック電極層５０は、導電性基板５４と酸化物半導体層１０をオーミックコンタクトさせる機能を有する。
導電性基板５４がシリコンウエハの場合、好ましくは、シリコンと接触するオーミック電極層５０の金属層５３にはシリサイドを形成する金属が使用され、酸化物半導体層１０と接触するオーミック電極層５０の層５１には酸化されても導電性を有する金属又は導電性金属酸化物が使用される。酸化物半導体層１０と接触する層に酸化されても導電性を有する金属を使用した場合、その金属は酸化物半導体層１０を形成する場合に導電性を有する導電性金属酸化物層５１に変換することができる。シリサイドを形成する金属層５３と酸化されても導電性を有する金属又は導電性金属酸化物層５１の間には、酸素の拡散を防ぐ拡散防止層５２を挟むことができる。シリサイドを形成する金属としては、Ｍｏ、Ｔｉ等が使用できる。酸化されても導電性を有する金属又は金属酸化物としては、Ｚｎ、Ｉｎ、Ｓｎ、ＩｎＳｎ合金、Ｍｏ、Ｔｉ、ＺｎＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＭｏＯ２、ＴｉＯ２、インジウム錫酸化物、インジウム亜鉛酸化物等が使用できる。好ましくは、Ｉｎ、Ｓｎ、ＩｎＳｎ合金、インジウム錫酸化物、インジウム亜鉛酸化物である。酸素の拡散を防ぐ拡散防止層は、Ｍｏ、Ｔｉ、Ｚｎ、Ｉｎ、Ｓｎ、ＩｎＳｎ合金、Ｐｔ、Ｐｄ、Ｒｕ等が使用できる。
<Omic electrode layer>
The ohmic electrode layer 50 has a function of making ohmic contact between the conductive substrate 54 and the oxide semiconductor layer 10.
When the conductive substrate 54 is a silicon wafer, a metal that forms silicide is preferably used for the metal layer 53 of the ohmic electrode layer 50 in contact with silicon, and the ohmic electrode layer 50 in contact with the oxide semiconductor layer 10 is used. For 51, a metal or a conductive metal oxide having conductivity even when oxidized is used. When a metal having conductivity even when oxidized to a layer in contact with the oxide semiconductor layer 10 is used, the metal is converted into a conductive metal oxide layer 51 having conductivity when the oxide semiconductor layer 10 is formed. can do. A diffusion prevention layer 52 for preventing oxygen diffusion can be sandwiched between the metal layer 53 that forms silicide and the metal or conductive metal oxide layer 51 that has conductivity even when oxidized. Mo, Ti, or the like can be used as a metal for forming silicide. Examples of metals or metal oxides that are conductive even when oxidized include Zn, In, Sn, InSn alloys, Mo, Ti, ZnO, In 2 O 3 , SnO 2 , MoO 2 , TiO 2 , indium tin oxide, Indium zinc oxide or the like can be used. Of these, In, Sn, InSn alloy, indium tin oxide, and indium zinc oxide are preferable. As the diffusion preventing layer for preventing oxygen diffusion, Mo, Ti, Zn, In, Sn, InSn alloy, Pt, Pd, Ru, or the like can be used.
導電性金属酸化物層５１と拡散防止層５２は、異なる金属種を用いることもできるが、同一の金属種を用いることが好ましい。同一の金属種を用いる場合、拡散防止層５２として、例えばＩｎＳｎ合金を用いた場合、その上に酸化物半導体層１０を成膜する時に、拡散防止層５２の表面が酸化され、インジウム錫酸化物となり導電性金属酸化物層５１を形成するようになり、工程を増やすことなく導電性金属酸化物層５１を形成することができるようになる。
オーミック電極層５０の厚みは特に限定されないが、通常、５０ｎｍ〜１μｍである。
Although different metal species can be used for the conductive metal oxide layer 51 and the diffusion prevention layer 52, it is preferable to use the same metal species. When the same metal species is used, for example, when an InSn alloy is used as the diffusion preventing layer 52, when the oxide semiconductor layer 10 is formed thereon, the surface of the diffusion preventing layer 52 is oxidized, and indium tin oxide is formed. Thus, the conductive metal oxide layer 51 is formed, and the conductive metal oxide layer 51 can be formed without increasing the number of steps.
The thickness of the ohmic electrode layer 50 is not particularly limited, but is usually 50 nm to 1 μm.
［半導体素子、電気機器］
本発明の積層体は、ショットキーバリヤダイオードに用いることができ、ディスクリート素子等の半導体素子を構成することができる。特に、本発明は、酸化物半導体を用いた半導体素子をフレームに固定実装するディスクリート素子に好適に適用できる。このような半導体素子は電力変換装置等の電気機器に使用できる。
[Semiconductor elements, electrical equipment]
The laminate of the present invention can be used for a Schottky barrier diode, and can constitute a semiconductor element such as a discrete element. In particular, the present invention can be suitably applied to a discrete element in which a semiconductor element using an oxide semiconductor is fixedly mounted on a frame. Such a semiconductor element can be used for electrical equipment such as a power converter.
低効率３ｍΩ・ｃｍのｎ型Ｓｉ基板（Ｐドープｎ型単結晶Ｓｉ直径４インチ、厚み２５０μｍ）をスパッタリング装置（アネルバ製：Ｅ−２００Ｓ）に装着し、Ｓｉ基板５４の第1の面５４２に、オーミック電極層２０としてシリサイドを形成する金属層５３としてＭｏを１５ｎｍ成膜し、その上に、Ｓｎ（５ｗｔ％）Ｉｎ合金を拡散防止層５２として２０ｎｍ成膜した。次に、この基板をエリアマクスとともにスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）にセットし、酸化物半導体層１０として、Ｉｎ：Ｇａ：Ｚｎ（１：１：１）酸化物組成の酸化物半導体１０を膜厚２００ｎｍ、水蒸気を１０体積％含むアルゴン雰囲気下で室温条件で成膜した。この基板を取り出し、電気炉によって空気中３００℃の条件で１時間アニールした。 A low-efficiency 3 mΩ · cm n-type Si substrate (P-doped n-type single crystal Si diameter 4 inches, thickness 250 μm) is mounted on a sputtering apparatus (Anelva: E-200S), and the first surface 542 of the Si substrate 54 is Then, a 15 nm thick Mo film was formed as the metal layer 53 for forming silicide as the ohmic electrode layer 20, and a 20 nm thick Sn (5 wt%) In alloy was formed thereon as the diffusion preventing layer 52. Next, this substrate is set together with an area mask in a sputtering apparatus (ULVAC: CS-200), and the oxide semiconductor layer 10 is an oxide semiconductor 10 having an In: Ga: Zn (1: 1: 1) oxide composition. Was formed at room temperature under an argon atmosphere containing 200 nm in thickness and 10% by volume of water vapor. The substrate was taken out and annealed in an electric furnace at 300 ° C. for 1 hour in air.
その後、この基板の酸化物半導体層１０の上に、エリアマスクを装着し、スパッタリング装置にて、Ｐｄターゲットを用いて、酸素１００体積％にて２０ｎｍ成膜し、続いて、酸素１００％をアルゴン１００体積％にて５０ｎｍ成膜し、第１のショットキー電極層２１、及び第２のショットキー電極２２を形成した。その後、Ａｌターゲットを用いて、アルゴン１００体積％にて、２μｍのアルミニウム層４０を形成した。 After that, an area mask is mounted on the oxide semiconductor layer 10 of the substrate, and a 20 nm film is formed with 100% by volume of oxygen using a Pd target with a sputtering apparatus. The first Schottky electrode layer 21 and the second Schottky electrode 22 were formed by depositing 50 nm at 100% by volume. Thereafter, an aluminum layer 40 of 2 μm was formed using 100% by volume of argon using an Al target.
アルミニウム層４０が形成された表面に、保護フィルムを貼付した後に、Ｓｉ基板５４の第２の面５４１に、接触低減抵抗層６１として、Ｔｉターゲットを用いて、アルゴン１００体積％にて室温で１００ｎｍ成膜し、続いて、ハンダ浸食防止層６２として、Ｎｉターゲットを用いて、アルゴン１００体積％にて室温で８００ｎｍ成膜し、続いて、接着強度向上・接触抵抗低減層６３として、Ａｕターゲットを用いて、アルゴン１００体積％にて室温で１００ｎｍ成膜し、裏面コンタクト層６０を形成した。 After applying a protective film to the surface on which the aluminum layer 40 is formed, a Ti target is used as the contact reducing resistance layer 61 on the second surface 541 of the Si substrate 54, and 100 nm in argon at 100% by volume at room temperature. Next, an Ni target is used as a solder erosion prevention layer 62, and an 800 nm film is formed at 100% by volume of argon at room temperature. Subsequently, an Au target is used as an adhesive strength improving / contact resistance reducing layer 63. The back contact layer 60 was formed by forming a film of 100 nm at room temperature with 100% by volume of argon.
裏面コンタクト層の表面に、保護及びディスクリート素子固定用のフィルムを貼付した。その後に、アルミニウム層を形成した側の保護フィルムを剥がし、エリアマスクにより分離された素子を傷つけないように、ウエハーダイシング装置によりダイシングし個別の素子とした。次いで、フレーム上にシートハンダＭ７０５（Ｓｎ−３．０Ａｇ−０．５Ｃｕ）厚み７０μｍを設置した上にセットし、加熱接着後冷却し、ハンダ接合した。その後、ワイヤーボンディングにより、カソード側、アノード側にそれぞれ１５０μｍの配線を施した。接合抵抗値が小さく、固定の強度が強いことを確認した。 A protective and discrete element fixing film was attached to the surface of the back contact layer. Thereafter, the protective film on the side on which the aluminum layer was formed was peeled off, and dicing was performed with a wafer dicing apparatus so that the elements separated by the area mask were not damaged. Next, the sheet solder M705 (Sn-3.0Ag-0.5Cu) having a thickness of 70 [mu] m was set on the frame, set after being heated and bonded, cooled, and soldered. Thereafter, wirings of 150 μm were respectively provided on the cathode side and the anode side by wire bonding. It was confirmed that the junction resistance value was small and the fixing strength was strong.
得られたディスクリート素子を、金型に設置し、ガラス転移温度１４５℃、硬化温度１７５℃の樹脂を用いて、１７５℃で成型し、その後８時間ポストキュアして成型した。図４は、このようにしてモールドした後のショットキーバリヤダイオードの写真である。 The obtained discrete element was placed in a mold, molded at 175 ° C. using a resin having a glass transition temperature of 145 ° C. and a curing temperature of 175 ° C., and then post-cured for 8 hours. FIG. 4 is a photograph of the Schottky barrier diode after molding in this manner.
上記に本発明の実施形態と実施例を説明したが、当業者は、本発明の特徴から実質的に離れることなく、これら例示である実施形態と実施例に多くの変更を加えることが容易である。これらの変更は本発明の範囲に含まれる。 Although the embodiments and examples of the present invention have been described above, those skilled in the art can easily make many changes to the illustrated embodiments and examples without substantially departing from the features of the present invention. is there. These modifications are included in the scope of the present invention.
１ ショットキーバリヤダイオード
２ フレーム
３ ボンディングワイヤー
４ アノード・カソード部
１０ 酸化物半導体層
２０ ショットキー電極層
２１ 第１のショットキー層
２２ 第２のショットキー層
３０ 絶縁膜
４０ アルミニウム層
５０ オーミック電極層
５１ 酸化されても導電性を有する金属又は導電性金属酸化物からなる層
５２ 拡散防止層
５３ シリサイドを形成する金属層
５４ 導電性基板
５４１ 導電性基板の第１の面
５４２ 導電性基板の第２の面
６０ 裏面コンタクト層
６１ 接触抵抗低減層
６２ ハンダ浸食防止層
６３ 接着強度向上及び／又は接触抵抗低減層
７０ ハンダ層
１００ ディスクリート素子
θ テーパー角
DESCRIPTION OF SYMBOLS 1 Schottky barrier diode 2 Frame 3 Bonding wire 4 Anode / cathode part 10 Oxide semiconductor layer 20 Schottky electrode layer 21 1st Schottky layer 22 2nd Schottky layer 30 Insulating film 40 Aluminum layer 50 Ohmic electrode layer 51 Layer made of metal or conductive metal oxide that is conductive even if oxidized 52 Diffusion prevention layer 53 Metal layer forming silicide 54 Conductive substrate 541 First surface 542 of conductive substrate Second layer of conductive substrate Surface 60 Back surface contact layer 61 Contact resistance reduction layer 62 Solder erosion prevention layer 63 Adhesion strength improvement and / or contact resistance reduction layer 70 Solder layer 100 Discrete element θ Taper angle
Claims (8)
前記導電性基板の第１の面の側に、接触抵抗低減層、ハンダ浸食防止層、接着強度向上及び／又は接触抵抗低減層を、この順で有し、
前記接着強度向上及び／又は接触抵抗低減層は、フレームにハンダで固定されており、
前記導電性基板の第２の面の側に、少なくとも酸化物半導体層及びショットキー電極層を有することを特徴とする積層体。 A conductive substrate having opposing first and second surfaces;
On the first surface side of the conductive substrate, it has a contact resistance reducing layer, a solder erosion preventing layer, an adhesion strength improving and / or a contact resistance reducing layer in this order,
The adhesive strength improving and / or contact resistance reducing layer is fixed to the frame with solder,
A stacked body including at least an oxide semiconductor layer and a Schottky electrode layer on a second surface side of the conductive substrate.
An electric device comprising the semiconductor element according to claim 6.
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| WO2021157720A1 (en) * | 2020-02-07 | 2021-08-12 | 株式会社Flosfia | Semiconductor element and semiconductor device |
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