JP2017112358A - 下部固定ｓｏｔ−ｍｒａｍビット構造及び製造の方法 - Google Patents

下部固定ｓｏｔ−ｍｒａｍビット構造及び製造の方法 Download PDF

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Abstract

【課題】スイッチングのためにＭＴＪに流す電流を従来のＳＴＴ−ＭＲＡＭ構造より小さくできるスピン軌道トルク（ＳＯＴ）−ＭＲＡＭ構造を提供する。
【解決手段】ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数のリード１０２と、複数のメモリセル１０４と、複数のトランジスタ１０６とを含む。リード１０２は、大きいスピン軌道結合強度と、高電気抵抗率とを有する材料（Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択）から製造される。それぞれのリード１０２は、複数の第１部分２０２と、第１部分とは別個である電気抵抗率の低い複数の第２部分２０４とを含む。
【選択図】図２

Description

本開示の実施形態は、概して、データストレージ及びコンピュータメモリシステムに関し、且つ更に詳しくは、スピン軌道トルク磁気抵抗ランダムアクセスメモリ（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャに関する。
コンピュータの心臓部は、回転磁気媒体又は半導体媒体装置を通常は含みうる磁気記録装置である。現在、演算システム内で使用される情報を保存するために、いくつかの異なるメモリ技術が存在している。これらの異なるメモリ技術は、一般に、揮発性メモリと不揮発性メモリという２つの主要カテゴリに分類することができる。揮発性メモリは、一般に、保存されたデータを保持するために電力を必要とするタイプのコンピュータメモリを意味しうる。その一方で、不揮発性メモリは、一般に、保存されたデータを保持するために電力を必要としないタイプのコンピュータメモリを意味しうる。揮発性メモリの例は、ダイナミックＲＡＭ（ＤＲＡＭ）及びスタティックＲＡＭ（ＳＲＡＭ）などの特定のタイプのランダムアクセスメモリ（ＲＡＭ）を含みうる。不揮発性メモリの例は、読出し専用メモリ（ＲＯＭ）、磁気抵抗ＲＡＭ（ＭＲＡＭ）、及びＮＯＲ及びＮＡＮＤフラッシュのようなフラッシュメモリなどを含みうる。
近年、高容量のストレージ及びメモリ用途で使用するために、相対的に低費用／ビットで相対的に高密度の装置に対する需要が存在している。現在、演算産業をほぼ支配しているメモリ技術は、ＤＲＡＭ及びＮＡＮＤフラッシュであるが、これらのメモリ技術は、次世代演算システムの現時点での且つ将来における容量需要に対処することができない場合がある。
最近、いくつかの新しい技術が、次世代メモリ用の潜在的な有力候補として益々注目を集めるようになっている。このようなメモリ技術の１つが、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。ＭＲＡＭは、高速アクセスタイム、ほぼ無限の読取り／書込み耐久性、耐放射性、及び高ストレージ密度を提供する。従来のＲＡＭチップ技術とは異なり、ＭＲＡＭデータは、電荷として保存される代わりに、磁性要素の磁気分極状態を使用してデータビットを保存している。これらの要素は、磁気トンネル接合（ＭＴＪ）構造を協働して形成する薄い絶縁層によって分離されている、磁気分極場をそれぞれ維持しうる２つの磁気分極層から形成されている。ＭＴＪメモリ要素を含むＭＲＡＭセルは、薄膜表面との関係においてＭＴＪ層構造の面内磁化又は垂直磁化を得るように設計することができる。２つの層のうちの１つ（固定層又は基準層と呼称される）は、その磁化が、例えば、その層を反強磁性体に結合させることによって特定の極性に固定又は設定されており、第２層（自由層と呼称される）の分極は、（スピントルク伝達と呼称されるＭＲＡＭ、即ち、ＳＴＴ−ＭＲＡＭの形態で使用される）強力な磁界又はスピン分極電流などの外部書込みメカニズムの影響下で自由回転している。
但し、ＳＴＴ−ＭＲＡＭ装置内のＭＴＪメモリ要素は、障壁層を通じたものを含むＭＴＪを通じたスイッチングのための十分な量の電流の駆動に起因した損耗効果という問題を有する。通常、セルの状態のスイッチングには、大量の電流が必要とされる。時間と共に、大量の電流に起因して障壁層が破壊され、その結果、ＭＴＪが役に立たなくなる。
従って、改善されたＭＲＡＭ装置に対するニーズが当技術分野に存在している。
本開示の実施形態は、概して、データストレージ及びコンピュータメモリシステムに関し、且つ更に詳しくは、ＳＯＴ−ＭＲＡＭチップアーキテクチャに関する。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数のリードと、複数のメモリセルと、複数のトランジスタとを含む。リードは、大きいスピン軌道結合強度と、高電気抵抗率とを有する材料から製造されてもよい。それぞれの個々のリードは、複数の第１部分と、第１部分とは別個である複数の第２部分とを含みうる。第２部分の電気抵抗率は、第１部分のものを下回っており、それにより、リードの合計電気抵抗率が低減され、電力効率及び信号対ノイズ比の改善がもたらされる。
一実施形態では、ＳＯＴ−ＭＲＡＭチップアーキテクチャは、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、又はＡｕＷを含む材料から製造された複数のリードと、複数のリードのうちのそれぞれのリードに結合された複数のメモリセルと、複数のトランジスタとを含む。それぞれのトランジスタは、複数のメモリセルのうちの対応するメモリセルに結合されている。
別の実施形態では、ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数のリードを含み、且つそれぞれのリードは、複数の第１部分と、第１部分とは別個である複数の第２部分とを有する。複数の第１部分のうちのそれぞれの第１部分は、第１幅を有し、且つ複数の第２部分のうちのそれぞれの第２部分は、第２幅を有し、及び第１幅は、第２幅を下回っている。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、それぞれのリードの第１部分に結合された複数のメモリセルと、複数のトランジスタとを更に含む。それぞれのトランジスタは、複数のメモリセルのうちの対応するメモリセルに結合されている。
別の実施形態では、ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数のリードを含み、且つそれぞれのリードは、複数の第１部分と、第１部分とは別個である複数の第２部分とを有する。複数の第１部分のうちのそれぞれの第１部分は、第１材料から製造され、且つ複数の第２部分のうちのそれぞれの第２部分は、第２材料から製造されており、及び第１材料は、第２材料とは異なっている。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、それぞれのリードの第１部分に結合された複数のメモリセルと、複数のトランジスタとを更に含む。それぞれのトランジスタは、複数のメモリセルのうちの対応するメモリセルに結合されている。
上述の本開示の特徴について詳しく理解できるように、そのいくつかが添付図面に示されている実施形態を参照して、簡潔に上述した本開示について更に具体的に説明することとする。但し、本開示は、他の同様に有効な実施形態を許容しうることから、添付図面は、本開示の代表的な実施形態を例示するものに過ぎず、且つ従って、その範囲を限定するものと見なしてはならないことに留意されたい。
本明細書に記述されている実施形態による単一のリード、複数のメモリセル、及び複数のトランジスタの概略斜視図である。 本明細書に記述されている別の実施形態による単一のリード、複数のメモリセル、及び複数のトランジスタの概略斜視図である。 本明細書に記述されている別の実施形態による単一のリード、複数のメモリセル、及び複数のトランジスタの概略斜視図である。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている一実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。 本明細書に記述されている別の実施形態によるリード及びメモリセルを形成するためのプロセスステップを概略的に示す。
理解を促進するため、可能な場合には、添付図面において共通した同一の要素を表記するために同一の参照符号が使用されている。一実施形態で開示されている要素は、具体的な記述を伴っていない場合にも、他の実施形態で有益な方式によって利用されうるものと想定される。
以下では、本開示の実施形態が参照されている。但し、本開示は、特定の記述されている実施形態に限定されるものではないことを理解されたい。その代わりに、異なる実施形態に関係しているかどうかを問わず、本開示を実装及び実施するために、以下の特徴及び要素の任意の組合せが想定される。更に、本開示の実施形態は、他の可能な解決策及び／又は従来技術を上回る利点を実現しうるが、所与の実施形態によって特定の利点が実現されるかどうかは、本開示を限定するものではない。従って、以下の態様、特徴、実施形態、及び利点は、例示を目的としてものに過ぎず、且つ１つ又は複数の請求項で明示的に記述されている場合を除いて、添付の請求項の要素又は限定として見なされてはならない。同様に、「本開示」に対する参照は、本明細書で開示されている何らかの発明主題の一般化として解釈されてはならず、且つ１つ又は複数の請求項で明示的に記述されている場合を除いて、添付の請求項の要素又は限定であるものと見なされてはらない。
本開示の実施形態は、概して、データストレージ及びコンピュータメモリシステムに関し、且つ更に詳しくは、ＳＯＴ−ＭＲＡＭチップアーキテクチャに関する。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数のリードと、複数のメモリセルと、複数のトランジスタとを含む。リードは、大きいスピン軌道結合強度と、高電気抵抗率とを有する材料から製造されてもよい。複数のリードのうちのそれぞれのリードは、複数の第１部分と、第１部分とは別個である複数の第２部分とを含んでもよい。第２部分の電気抵抗率は、第１部分のものを下回っており、それにより、リードの合計電気抵抗率が低減され、電力効率及び信号対ノイズ比の改善がもたらされる。
図１は、本明細書に記述されている一実施形態による単一のリード１０２と、複数のメモリセル１０４と、複数のトランジスタ１０６との概略斜視図である。リード１０２、複数のメモリセル１０４、及び複数のトランジスタ１０６は、ＳＯＴ−ＭＲＡＭチップアーキテクチャの一部分であってもよい。ＳＯＴ−ＭＲＡＭチップアーキテクチャは、複数のリード１０２を含んでもよく、それぞれは、複数のメモリセル１０４に装着されてもよい。リード１０２は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、又はＡｕＷなどの大きいスピン軌道結合強度を有する材料から製造されてもよい。大きいスピン軌道結合強度を有する材料は、約１５０μΩｃｍ〜約２５０μΩｃｍなどの高電気抵抗率を有しうる。大きいスピン軌道結合強度を有する材料は、本明細書では、スピン軌道トルク（ＳＯＴ）材料と呼称される。ＳＯＴ材料の電気抵抗率は、銅などの導電性金属の電気抵抗率を大幅に上回っている。一実施形態では、リード１０２は、ほぼ、複数のメモリセル１０４のうちの１つのメモリセル１０４の寸法である一定の幅Ｗを有してもよい。幅Ｗは、約１０ｎｍ〜約５００ｎｍの範囲であってもよい。複数のメモリセル１０４が、リード１０２に電気的に結合されてもよい。図１には、３つのメモリセル１０４が示されているが、４つ以上のメモリセル１０４がリード１０２に電気的に結合されてもよい。それぞれのメモリセル１０４は、基準層１０８と、障壁層１１０と、自由層１１２とを有するＭＴＪ要素１１４を含む。自由層１１２は、リード１０２と接触していてもよい。この代わりに、積層体内層（図示されてはいない）が、自由層１１２とリード１０２との間に存在していてもよい。自由層１１２は、Ｎｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ、Ｍｎのうちの１つ、及び／又はＮｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ若しくはＭｎの合金、及び／又はＮｉＦｅ、ＣｏＦｅ若しくはＣｏＦｅＢなどの組合せ及び混合物を含みうる。自由層１１２の磁気モーメントは、層の面内にあってもよく、又は層の面に垂直であってもよい。障壁層１１０は、Ｃｕ又はＡｇなどの非磁性金属から、又はアルミナ、ＭｇＯ、若しくはＨｆＯなどの絶縁材料から製造されてもよい。基準層１０８は、Ｎｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ、Ｍｎのうちの１つ、及び／又はＮｉ、Ｆｅ、Ｃｏ、Ｂ、Ｇｅ若しくはＭｎの合金、及び／又はＮｉＦｅ、ＣｏＦｅ若しくはＣｏＦｅＢ、及び／又はＣｏ／Ｐｔ、Ｃｏ／Ｐｄ若しくはＣｏ／Ｎｉ超格子などの組合せ及び混合物を含みうる。基準層１０８の磁気モーメントは、層の面内にあってもよく、又は層の面に垂直であってもよい。基準層１０８は、単純固定することも可能であり、又は逆平行（ＡＰ）固定することもできる。複数のトランジスタ１０６のうちのそれぞれのトランジスタ１０６は、図１に示されているように、対応するメモリセル１０４に電気的に結合されてもよい。トランジスタ１０６は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタなどの電力をスイッチングする能力を有する任意の半導体装置であってもよい。
動作の際には、書込みは、リード１０２を通じて電流を流すことと、メモリセル１０４に電気的に結合されたトランジスタ１０６を通じて単一のメモリセル１０４をバイアスすることとの組合せを含むハーフセレクトメカニズムによって実行することができる。スピン軌道トルク（ＳＯＴ）は、リード１０２を通じて流れる電流によって生成されるスピンホール又はラシュバ効果に由来しうる。リード１０２のみを通じて電流を流すことは、メモリセル１０４の状態をスイッチングするのに十分なものではない。一実施形態では、リード１０２を通じて流れる電流は、メモリセル１０４をスイッチングさせることになる電流の半分である。書込みプロセス用の特定のメモリセル１０４を選択するために、電圧制御された磁気異方性（ＶＣＭＡ）効果を生成するように電圧がメモリセル１０４に印加される。ＶＣＭＡ効果は、スピン軌道の相互作用と関連して異方性の変化を結果的にもたらすメモリセル１０４のＭＴＪ内の境界面における原子軌道の占有の電界によって誘発される変化の観点で説明することができる。例えば、境界面における電子密度の減少は、垂直異方性を増大させる。この磁気電気結合は、歪によって媒介されていないことから、耐久性が制限されず、その結果、論理及びメモリ用途に適合している。ＳＯＴとＶＣＭＡとの組合せにより、書込みプロセス用の特定のメモリセル１０４が選択される。この場合、障壁層１１０の抵抗値は、リード１０２を通じて流れる電流が相対的に小さくなるように、十分大きくなるようにチューニングされている。読取りは、リード１０２を通じて電流を流し、且つトランジスタ１０６を使用して特定のメモリセル１０４を選択することにより、実行することができる。
別の実施形態では、障壁層１１０の抵抗値は、特定のメモリセル１０４のＭＴＪにわたる電流が、メモリセル１０４をスイッチングさせることになる電流の半分となるように、十分に小さくすることができる。この場合、ＳＯＴと電流からの直接的なスピントルク伝達との組合せにより、書込みプロセス用の特定のメモリセル１０４が選択される。
メモリセル１０４に作用するトルクを増大させるために、リード１０２の厚さは、ほぼ、使用されるＳＯＴ材料のスピン拡散長のレベルであってもよく、これは通常５〜１０ｎｍのレベルであり、且つリード１０２の幅Ｗは、ほぼ、（電流密度を増大させるために）メモリセル１０４の寸法であってもよい。リード１０２は、高電気抵抗率を有するＳＯＴ材料から製造され、且つリード１０２は、相対的に小さい厚さ及び幅を有していることから、熱の生成又は相対的に低い電力効率（高電気抵抗率に起因して印加される大きい電圧）などの課題が生じうる。電力効率を改善し、且つリード１０２内での熱の生成を低減するために、リード１０２は、リード１０２の電気抵抗値を低減するように変更されてもよい。
図２は、本明細書に記述されている別の実施形態によるリード１０２、複数のメモリセル１０４、及び複数のトランジスタ１０６の概略斜視図である。図２に示されているように、リード１０２は、複数の第１部分２０２と、第１部分２０２とは別個である複数の第２部分２０４とを含みうる。第１部分２０２及び第２部分２０４は、ＳＯＴ材料などの同一の材料から製造されてもよい。複数の第１部分２０２のうちのそれぞれの第１部分２０２は、幅Ｗを有し、且つ複数の第２部分２０４のうちのそれぞれの第２部分２０４は、幅Ｗ１を有する。幅Ｗ及びＷ１は、約１０ｎｍ〜約５００ｎｍの範囲を有してもよく、幅Ｗ１は、幅Ｗを上回っている。それぞれの第１部分２０２は、メモリセル１０４に電気的に結合されてもよく、且つそれぞれの第２部分２０４は、２つの第１部分２０２の間に位置してもよい。それぞれの第２部分２０４は、メモリセル１０４から離隔しており、且つメモリセル１０４と接触していない。換言すれば、それぞれの第２部分２０４は、隣接したメモリセル１０４の間に位置してもよい。メモリセル１０４に結合された第１部分２０２の相対的に小さい幅Ｗは、増大した電流密度に起因して、メモリセル１０４に作用するトルクを増大させる。第２部分２０４の相対的に大きい幅Ｗ１は、第２部分２０４の電気抵抗率を低減し、その結果、リード１０２の全体電気抵抗率の低減をもたらす。第１部分２０２よりも幅広である第２部分２０４を有するリード１０２の結果として、リード１０２に印加される相対的に小さい電圧に起因して、電力効率が増大する。
図３は、本明細書に記述されている別の実施形態によるリード１０２、複数のメモリセル１０４、及び複数のトランジスタ１０６の概略斜視図である。図３に示されているように、リード１０２は、複数の第１部分３０２と、第１部分３０２とは別個である複数の第２部分３０４とを含みうる。複数の第１部分３０２のうちのそれぞれの第１部分３０２は、幅Ｗを有し、且つ複数の第２部分３０４のうちのそれぞれの第２部分３０４は、同一の幅Ｗを有する。それぞれの第１部分３０２は、メモリセル１０４に電気的に接続されてもよく、且つそれぞれの第２部分３０４は、２つの第１部分３０２の間に位置してもよい。それぞれの第２部分３０４は、メモリセル１０４と接触していない。換言すれば、それぞれの第２部分３０４は、隣接するメモリセル１０４の間に位置してもよい。リード１０２の第１部分３０２は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、又はＡｕＷなどのＳＯＴ材料から製造されてもよい。リード１０２の第２部分３０４は、第１部分３０２よりも小さい電気抵抗率を有する材料から製造されてもよい。一実施形態では、リード１０２の第２部分３０４は、１つ又は複数の層から製造され、少なくとも１つの層は、第１部分３０２よりも小さい電気抵抗率を有する材料から構成されている。一実施形態では、第２部分３０４は、銅又はアルミニウムなどの導電性金属の単一の層から、又は導電性金属／ＳＯＴ材料の二重層から製造されており、この場合、ＳＯＴ材料は、第１部分３０２と同一の材料であってもよい。別の実施形態では、第２部分３０４は、Ｔａによってドーピングされた窒素などのドーピングされた材料から製造されている。第２部分３０４のドーピングされた材料は、ベース材料と、ドーパントとを含んでもよい。ベース材料は、第１部分３０２と同一の材料であってもよい。ベース材料にドーパントをドーピングすることにより、第２部分３０４の電気抵抗率は、第１部分３０２のものを下回る。いくつかの実施形態では、第１部分３０２は、ベース材料と、ドーパントとを含むドーピングされた材料から製造されている。ベース材料は、第２部分３０４と同一の材料であってもよい。ベース材料にドーパントをドーピングすることにより、第１部分３０２の電気抵抗率は、第２部分３０４のものを上回る。第１部分３０２を下回る電気抵抗値を有する材料から製造された第２部分３０４を有することにより、リード１０２の全体電気抵抗率の低減がもたらされる。第１部分３０２を下回る電気抵抗値を有する材料から製造された第２部分３０４を有するリード１０２の結果として、リード１０２に印加される相対的に小さい電圧に起因して、電力効率が増大する。
図２を再度参照すると、リード１０２の全体電気抵抗率は、第２部分２０４に相対的に高度な導電性を有する材料を使用することにより、更に低減されてもよい。一実施形態では、第１部分２０２は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、ＡｕＷなどのＳＯＴ材料から製造されてもよく、且つ第２部分２０４は、第２部分３０４（図３）と同一の材料から製造されてもよい。一実施形態では、第２部分２０４は、１つ又は複数の層から製造されてもよく、少なくとも１つの層は、第１部分２０２を下回る電気抵抗率を有する材料から構成されている。第２部分２０４の相対的に幅広の幅Ｗ１と相対的に高度な導電性を有する材料との組合せは、リード１０２の全体電気抵抗率の低減をもたらす。
図４Ａ〜図４Ｊは、本明細書に記述されている一実施形態によるリード１０２及び複数のメモリセル１０４のうちの１つのメモリセル１０４を形成するためのプロセスステップを概略的に示す。図４Ａに示されているように、金属パッド４０４を含む基材４０２が、トランジスタ１０６に電気的に結合されてもよい。基層４０６が、基材４０２上に形成されてもよい。基層４０６は、ＭＴＪ成長をシーディングするためのシード層及び基準層を固定するためのＡＦＭ層などの複数の層を含んでもよい。第１強磁性層４０８が、基層４０６上に形成されてもよく、且つこれと接触していてもよく、障壁層４１０が、第１強磁性層４０８上に形成されてもよく、且つこれと接触していてもよく、及び第２強磁性層４１２が、障壁層４１０上に形成されてもよく、且つこれと接触していてもよい。第１強磁性層４０８は、基準層１０８（図１）と同一の材料から製造されてもよく、障壁層４１０は、障壁層１１０（図１）と同一の材料から製造されてもよく、且つ第２強磁性層４１２は、自由層１１２（図１）と同一の材料から製造されてもよい。第１ＳＯＴ層４１４が、第２強磁性層４１２上に形成されてもよく、且つこれと接触していてもよい。第１ＳＯＴ層４１４は、ＳＯＴ材料から製造されてもよく、且つ約２ｎｍ〜約５ｎｍの厚さを有する。犠牲層４１６が、第１ＳＯＴ層４１４上に形成されてもよく、且つこれと接触していてもよい。犠牲層４１６は、銅、アルミニウム、又は銀などの容易にエッチングされる材料から製造されてもよい。犠牲層４１６の厚さは、約２ｎｍ〜約１０ｎｍであってもよい。ハードマスク４１８が、犠牲層４１６上に形成されてもよく、且つこれと接触していてもよい。ハードマスク４１８は、ダイアモンド状炭素、アルミナ、ＴａＮ、又はＷなどの低速のエッチングレートを有する材料から製造されてもよい。層４０６〜４１８は、物理蒸着、化学蒸着、又はプラズマ強化化学蒸着などの任意の適切な方法によって形成されてもよく、且つ同一の処理チャンバ内に形成されてもよい。
次に、図４Ｂに示されているように、フォトレジスト４２２が、ハードマスク４１８上に形成及びパターン化され、且つハードマスク４２０を形成するために、パターンが、反応イオンエッチング（ＲＩＥ）又はウェットエッチングを使用することにより、ハードマスク４１８に転写される。トランジスタ１０６は、積層体を相対的に良好に示すために省略されている。次に、図４Ｃに示されているように、パターンが、基材４０２上のすべての層に転写される。基層４２４を形成するために基層４０６の各部分が除去され、基準層４２６を形成するために第１強磁性層４０８の各部分が除去され、障壁層４２８を形成するために障壁層４１０の各部分が除去され、自由層４３０を形成するために第２強磁性層４１２の各部分が除去され、第２ＳＯＴ層４３２を形成するために第１ＳＯＴ層４１４の各部分が除去され、且つ犠牲層４３４を形成するために犠牲層４１６の各部分が除去される。基準層４２６は、基準層１０８（図１）であってもよく、障壁層４２８は、障壁層１１０（図１）であってもよく、且つ自由層４３０は、自由層１１２（図１）であってもよい。基準層４２６、障壁層４２８、及び自由層４３０は、メモリセル１０４を形成しうる。除去プロセスは、イオンミリング又はＲＩＥなどの任意の適切な除去プロセスであってもよい。誘電材料４２５が、基材４０２及び層の積層体上に堆積されてもよい。誘電材料４２５は、アルミナ、ＳｉＯ２、ＴａＯｘ、又は他の適切な誘電材料であってもよい。誘電材料４２５は、イオンビーム堆積、プラズマ強化化学蒸着、物理蒸着、原子層堆積、又はスピンオンなどの任意の適切な堆積方法を使用して堆積されてもよい。いくつかの実施形態では、誘電材料４２５は、図４Ｃに示されているように、平坦な上部表面４３６を有してはおらず、且つ誘電材料４２５の上部表面４３６を平坦化するために、化学機械研磨（ＣＭＰ）プロセスが実行されてもよい。図４Ｄに示されているように、平坦化プロセス後、誘電材料４２５の上部表面４３６は平坦である。一実施形態では、誘電材料４２５は、スピンオンガラスとして堆積され、且つ上部表面４３６は、ＣＭＰプロセスを実行することなしにほぼ平坦である。
次に、図４Ｅに示されているように、誘電材料４２５の各部分が、誘電材料の残りの部分４３８が犠牲層４３４と同じレベルとなるように除去される。誘電材料４２５の各部分は、イオンミリング又はＲＩＥによって除去されてもよい。図４Ｆに示されているように、ハードマスク４２０が、ＲＩＥによって除去されてもよい。次に、図４Ｇに示されているように、犠牲層４３４及び誘電材料４２５の残りの部分４３８の各部分が除去され、これにより、第２ＳＯＴ層４３２が曝露される。一実施形態では、犠牲層４３４及び誘電材料４２５の残りの部分４３８は、同一のエッチングレートを有しており、且つ上部表面４４０は、除去プロセス後に平坦である。除去プロセスは、イオンミリング又はＲＩＥであってもよい。
図４Ｈに示されているように、第３ＳＯＴ層４４２が、上部表面４４０上に形成される。第３ＳＯＴ層４４２は、リード１０２と同一の材料から製造されてもよい。図４Ｉに示されているように、フォトレジスト４４４が、第３ＳＯＴ層４４２上に形成されてもよい。フォトレジスト４４４は、一定の幅Ｗを有するストライプとして、又は相対的に狭い幅Ｗを有する複数の領域と相対的に広い幅Ｗ１を有する複数の領域とを有するように、パターン化されてもよい。図４Ｊに示されているように、フォトレジスト４４４によってカバーされていない第３ＳＯＴ層４４２の各部分を除去することにより、フォトレジスト４４４のパターンが第３ＳＯＴ層４４２に転写され、これにより、リード４４６が形成される。除去プロセスは、イオンミリング又はＲＩＥであってもよい。リード４４６は、図１に示されているように、一定の幅Ｗを有するリード１０２であってもよく、又は図２に示されているように、幅Ｗを有する複数の第１部分及び幅Ｗ１を有する複数の第２部分を有するリード１０２であってもよい。基準層４２６、障壁層４２８、及び自由層４３０は、メモリセル１０４を形成しうる。
図５Ａ〜図５Ｅは、本明細書に記述されている別の実施形態によるリード１０２及びメモリセル１０４を形成するためのプロセスステップを概略的に示す。図５Ａに示されているように、開始構造は、図４Ｉに示されている構造と同一であり、且つメモリセル１０４は、基準層４２６と、障壁層４２８と、自由層４３０とを含みうる。次に、図５Ｂに示されているように、フォトレジスト４４４のパターンが第３ＳＯＴ層４４２に転写され、これにより、ＳＯＴ層５０２が形成される。導電性層５０４が、ＳＯＴ層４４２の各部分が除去された領域内に堆積され、これにより、ＳＯＴ層５０２及び導電性層５０４を有する平坦な上部表面５０６が形成される。この代わりに、ＳＯＴ層５０２を形成するためにＳＯＴ層４４２の各部分を除去するのではなく、電気抵抗率を減少させるために、フォトレジスト４４４によってカバーされていないＳＯＴ層４４２の各部分が窒素などのドーパンドによってドーピングされる。従って、フォトレジスト４４４によってカバーされているＳＯＴ層４４２の各部分は、ＳＯＴ層５０２であり、且つＳＯＴ層４４２のドーピングされた部分は、導電性層５０４である。この代わりに、フォトレジスト４４４によってカバーされていないＳＯＴ層４４２の部分をドーピングするのではなく、相対的に小さい電気抵抗率を有する材料が、フォトレジスト４４４によってカバーされていないＳＯＴ層４４２の各部分上に堆積される。相対的に小さい電気抵抗率を有する材料は、導電性金属であってもよい。従って、導電性層５０４は、ＳＯＴ層及び導電性金属層を含む二重層であってもよい。導電性層５０４は、リード１０２（図３）の第２部分３０４と同一の材料から製造されてもよい。図５Ｃは、図５Ｂに示されている上部表面５０６の平面図である。図５Ｃに示されているように、上部表面５０６は、ＳＯＴ層５０２及び導電性層５０４の交互に変化するストライプを含む。ＳＯＴ層５０２のそれぞれのストライプは、破線によって示されている複数のメモリセル１０４の上方に位置してもよい。
次に、図５Ｄに示されているように、複数のフォトレジストストライプ５０８を形成するように、フォトレジストが上部表面５０６上に堆積及びパターン化されてもよい。それぞれのフォトレジストストライプ５０８は、複数のメモリセル１０４とアライメントされてもよく、且つＳＯＴ層５０２及び導電性層５０４のストライプに対して垂直であってもよい。図５Ｅに示されているように、フォトレジストストライプ５０８によってカバーされていないＳＯＴ層５０２及び導電性層５０４の各部分が除去され、これにより、複数のリード５１０が形成される。フォトレジストストライプ５０８は、リフトオフプロセスによって除去されてもよい。それぞれのリード５１０は、複数の第１部分５１２と、第１部分５１２とは別個である複数の第２部分５１４とを含んでもよい。第１部分５１２は、ＳＯＴ層５０２の残りの部分であってもよく、且つ第２部分５１４は、導電性層５０４の残りの部分であってもよい。リード５１０は、リード１０２であってもよく、第１部分５１２は、第１部分３０２（図３）であってもよく、且つ第２部分５１４は、第２部分３０４（図３）であってもよい。
図６Ａ〜図６Ｄは、本明細書に記述されている別の実施形態によるリード１０２及びメモリセル１０４を形成するためのプロセスステップを概略的に示す。図６Ａに示されているように、開始構造は、図４Ｊに示されている構造と同一であり、且つメモリセル１０４は、基準層４２６と、障壁層４２８と、自由層４３０とを含みうる。図６Ｂは、図６Ａに示されている構造の平面図である。図６Ｂに示されているように、複数のリード４４６が、誘電材料４２５の残りの部分４３８上に形成されている。次に、フォトレジストが、複数のリード４４６及び誘電体４２５の残りの部分４３８上に堆積されてもよい。図６Ｃに示されているように、フォトレジストは、複数のフォトレジストストライプ６０２を形成するように、パターン化されてもよい。それぞれのフォトレジストストライプ６０２は、複数のメモリセル１０４とアライメントされてもよく、且つリード４４６に対して垂直であってもよい。フォトレジストストライプ６０２によってカバーされていないリード４４６の各部分は、電気抵抗率を低減するために、ドーパントによってドーピングされてもよい。次に、フォトレジストストライプ６０２が、リフトオフプロセスによって除去されてもよく、且つ複数のリード６０４が、誘電材料４２５の残りの部分４３８上に形成される。それぞれのリード６０４は、複数の第１部分６０６と、第１部分６０６とは別個である複数の第２部分６０８とを含んでもよい。第１部分５１２は、フォトレジストストライプ６０２によってカバーされたリード４４６の各部分であってもよく、且つ第２部分５１４は、リード４４６のドーピングされた部分であってもよい。リード６０４は、リード１０２であってもよく、第１部分６０６は、第１部分３０２（図３）であってもよく、且つ第２部分６０８は、第２部分３０４（図３）であってもよい。
要約すると、複数のリードと、複数のメモリセルと、複数のトランジスタとを含むＳＯＴ−ＭＲＡＭチップアーキテクチャが開示されている。リードは、メモリセルに結合された第１部分と、メモリセルに結合されていない第２部分とを含んでもよい。第１部分は、大きいスピン軌道結合強度を有するＳＯＴ材料から製造されており、及び第１部分は、相対的に薄く且つ狭い。第２部分は、第１部分よりも、幅広であり、且つ／又は相対的に高度な導電性を有する材料から製造されている。第２部分を有することにより、リードの全体電気抵抗率が減少し、その結果、電力効率の増大をもたらす。
以上の内容は、本開示の実施形態を対象としているが、本開示の基本的な範囲を逸脱することなく他の及び更なる実施形態が考案されてもよく、従って、本開示の範囲は添付の請求項によって決定される。
１０２ リード
１０４ メモリセル
１０６ トランジスタ
１０８ 基準層
１１０ 障壁層
１１２ 自由層
２０２ 第１部分
２０４ 第２部分
３０２ 第１部分
３０４ 第２部分
４０６ 層
４０７ 層
４０８ 層
４０９ 層
４１０ 障壁層
４１１ 層
４１２ 層
４１３ 層
４１４ 層
４１５ 層
４１６ 層
４１７ 層
４１８ 層
４２６ 基準層
４２８ 障壁層
４３０ 自由層
４３８ 部分
４４６ リード
５１０ リード
５１２ 第１部分
５１４ 第２部分
６０４ リード
６０６ 第１部分
６０８ 第２部分

Claims (22)

  1. スピン軌道トルク磁気抵抗ランダムアクセスメモリ（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャであって、
    複数のリードであって、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択される材料から製造されている、複数のリードと、
    前記複数のリードのうちのそれぞれのリードに結合された複数のメモリセルと、
    複数のトランジスタであって、それぞれのトランジスタは、前記複数のメモリセルのうちの対応するメモリセルに結合されている、複数のトランジスタと
    を含む、スピン軌道トルク磁気抵抗ランダムアクセスメモリ（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  2. 前記複数のメモリセルのうちのそれぞれのメモリセルは、基準層と、障壁層と、自由層とを含む、請求項１に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  3. 前記自由層は、前記リードと接触しており、書込みプロセスは、前記複数のリードのうちのリードに沿って電流を通すことと、前記複数のメモリセルのうちのメモリセルに対して電圧を印加することとの組合せを含むハーフセレクトメカニズムによって実行される、請求項２に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  4. それぞれのメモリセルの前記自由層と前記リードとの間に配設されたスピン軌道トルク層を更に含む、請求項２に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  5. （ＳＯＴ−ＭＲＡＭ）チップアーキテクチャであって、
    複数のリードであって、前記複数のリードのうちのそれぞれのリードは、複数の第１部分と、前記第１部分とは別個である複数の第２部分とを含み、前記複数の第１部分のうちのそれぞれの第１部分は、第１幅を有し、且つ前記複数の第２部分のうちのそれぞれの第２部分は、第２幅を有し、前記第１幅は、前記第２幅を下回っている、複数のリードと、
    それぞれのリードの前記第１部分に結合された複数のメモリセルと、
    複数のトランジスタであって、それぞれのトランジスタは、前記複数のメモリセルのうちの対応するメモリセルに結合されている、複数のトランジスタと
    を含む、（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  6. 前記複数のメモリセルのうちのそれぞれのメモリセルは、基準層と、障壁層と、自由層とを含む、請求項５に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  7. 前記自由層は、前記リードの前記複数の第１部分のうちの第１部分と接触しており、書込みプロセスは、前記複数のリードのうちのリードに沿って電流を流すことと、前記複数のメモリセルのうちのメモリセルに対して電圧を印加することとの組合せを含むハーフセレクトメカニズムによって実行される、請求項６に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  8. それぞれのメモリセルの前記自由層と前記リードの前記複数の第１部分のうちの第１部分との間に配設されたスピン軌道トルク層を更に含む、請求項６に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  9. 前記リードは、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択される材料から製造される、請求項５に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  10. 前記複数の第１部分のうちのそれぞれの第１部分は、前記複数のメモリセルのうちのメモリセルと接触しており、且つ前記複数の第２部分のうちのそれぞれの第２部分は、前記複数のメモリセルのうちのメモリセルから離隔している、請求項５に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  11. 前記第１幅は、約１０ｎｍ〜約５００ｎｍの範囲であり、且つ前記第２幅は、約１０ｎｍ〜約５００ｎｍの範囲である、請求項５に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  12. （ＳＯＴ−ＭＲＡＭ）チップアーキテクチャであって、
    複数のリードであって、前記複数のリードのうちのそれぞれのリードは、複数の第１部分と、前記第１部分とは別個である複数の第２部分とを含み、前記複数の第１部分のうちのそれぞれの第１部分は、第１材料から製造され、且つ前記複数の第２部分のうちのそれぞれの第２部分は、第２材料から製造され、前記第１材料は、前記第２材料とは異なっている、複数のリードと、
    それぞれのリードの前記第１部分に結合された複数のメモリセルと、
    複数のトランジスタであって、それぞれのトランジスタは、前記複数のメモリセルのうちの対応するメモリセルに結合されている、複数のトランジスタと
    を含む、（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  13. 前記複数のメモリセルのうちのそれぞれのメモリセルは、基準層と、障壁層と、自由層とを含む、請求項１２に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  14. 前記複数の第１部分のうちのそれぞれの第１部分は、前記複数のメモリセルのうちのメモリセルの前記自由層と接触しており、且つ前記複数の第２部分のうちのそれぞれの第２部分は、前記複数のメモリセルのうちのメモリセルから離隔しており、書込みプロセスは、前記複数のリードのうちのリードに沿って電流を流すことと、前記複数のメモリセルのうちのメモリセルに対して電圧を印加することとの組合せを含むハーフセレクトメカニズムによって実行される、請求項１３に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  15. それぞれのメモリセルは、前記自由層上に配設されたスピン軌道トルク層を更に含み、前記複数の第１部分のうちのそれぞれの第１部分は、前記複数のメモリセルのうちのメモリセルの前記スピン軌道トルク層と接触しており、且つ前記複数の第２部分のうちのそれぞれの第２部分は、前記複数のメモリセルのうちのメモリセルから離隔している、請求項１３に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  16. 前記第１材料は、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択される、請求項１２に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  17. 前記第２材料は、銅、アルミニウム、又はドーパントによってドーピングされるＰｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択される材料を含む、請求項１６に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  18. 前記第２材料は、銅、アルミニウム、又はドーパントによってドーピングされるＰｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択される材料を含む、少なくとも１つの層を含む１つ又は複数の層を含む、請求項１６に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  19. 前記１つ又は複数の層は、銅又はアルミニウムを含む第１層と、Ｐｔ、Ｔａ、Ｗ、Ｈｆ、Ｉｒ、ＣｕＢｉ、ＣｕＩｒ、及びＡｕＷからなる群から選択される材料を含む第２層とを含む、請求項１８に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  20. 前記複数の第１部分のうちのそれぞれの第１部分は、第１幅を有し、且つ前記複数の第２部分のうちのそれぞれの第２部分は、第２幅を有し、前記第１幅は、前記第２幅を下回っている、請求項１２に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  21. 前記第２材料は、ドーパントを有する前記第１材料を含む、請求項１２に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
  22. 前記第１材料は、タンタルであり、且つ前記第２材料は、窒素によってドーピングされたタンタルである、請求項２１に記載の（ＳＯＴ−ＭＲＡＭ）チップアーキテクチャ。
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