JP2017097475A - グラフィックス機能を有する外部機器と接続可能な数値制御装置 - Google Patents
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Abstract
【課題】グラフィックス機能を有する外部機器と接続可能な数値制御装置の提供。【解決手段】サーボモータの位置指令値を出力するCPU1と、集積回路2と、CPUと集積回路間のシリアル通信インタフェース20と、を有し、集積回路は、モータ動作指令に基づいて生成したモータ電流の指令値をサーボアンプに出力すると共にサーボアンプからのセンサ信号を受信するサーボ制御部21と、シリアル通信インタフェースとの間の通信を、アドレスに応じて第1アドレス通信および第2アドレス通信に切り分けて入出力するシリアル通信スイッチ29と、表示器コントローラと、表示機能に関係する処理を実行するコア部32と、内部バス250と、シリアル通信スイッチに接続され、第1アドレス通信の入出力を行うシリアルインタフェース272と、第2アドレス通信の入出力を行うグラフィックインタフェース41と、を有する数値制御装置。【選択図】図1
Description
本発明は、モータ制御およびロボット制御等に使用される数値制御装置に関し、特にグラフィックス機能を有する外部機器と接続可能な数値制御装置に関する。
数値制御装置は、工作機械を制御するCNC制御に使用される。ロボットコントローラは、ロボット内のモータを制御することを行っており、CNC制御用の数値制御装置と類似の構成を有する。本発明に係る数値制御装置は、CNC制御用数値制御装置に限定されず、ロボットコントローラも含むものとする。
数値制御装置を製作する場合、全体の制御を行うメイン(主)制御部、機械への信号の入出力を制御するシーケンス機能を実行するPLC(Programmable Logic Control: PLC)部、サーボインタフェース(以下、I/Fと略称する場合がある)を介してサーボモータとの間で信号を入出力するサーボ制御部、サーボ制御信号の演算処理を行う演算部(DSP)と、装置内の他の部分とのデータ入出力(I/O)用I/F、ユーザI/Fおよび周辺機器I/F等をパラレルデータバス(以下、バスと略称する場合がある)で接続し、各部の間の通信を行っていた。バスは、配線サイズが大きい上、各部とバスの間で信号の入出力を行うバスI/F(バスブリッジ)もサイズが大きいため、これまでの数値制御装置のパラレルバスは、1系統であった。
数値制御装置は、コストを考慮しつつ、要求される仕様を十分満足する構成を実現することが求められるが、この際に使用する部品の性能向上および供給体制の変化等も考慮することが望ましい。数値制御装置を製作する場合、メイン制御部およびPLC部の形成に使用するプロセッサ(CPU)およびDSPは、汎用のものを使用するのが一般的である。一方、部品点数を減らすことはコスト低減に有効であり、そのためにCPU、DSP以外の部分、すなわちサーボ制御部とその他の回路を1つの集積回路(IC)に統合することが行われる。このようなICは、特定用途向けIC(ASIC)と呼ばれる。上記のバスで接続された構成でCPU、DSP以外の部分をASIC化する場合、CPUおよびDSPとASICの間をバスで接続し、ASIC内にもバスを設けることになる。
さらに、CPUのマルチコア化や、シリアルI/F化が行われている。CPUをマルチコア化することにより、メイン制御部およびPLC部を1個のCPUで容易に実現できる。CPUとASICからなる構成で、バスをPCIエクスプレス(PCI Express)(登録商標)等の高速シリアルI/F化する場合、CPUとASIC間の通信をシリアルI/F化するが、ASIC内の通信はバスで行う。
一方、数値制御装置でもマン・マシーンI/Fが重要であり、グラフィカルユーザI/F(GUI)を装備可能にすることが求められる。GUIは、表示機能を有し、比較的簡単なものから高機能のものまで各種あり、それに応じてグラフィカルエンジンの性能・規模が変化する。サーボ制御部を含むASICを設計する場合、サーボ制御部のみを搭載してもよいが、さらに他の機能部分を合わせて搭載することによりサーボ制御ICの多機能化を図ることが考えられ、中でもグラフィック機能を搭載することは、数値制御装置をスケーラブルに実現するためにも重要である。
上記のように、GUIを実現する表示機能は、簡単なものから高機能のものまで各種あり、サーボ制御ICに表示機能を搭載する場合、仕様に応じて決定される表示機能に柔軟な対応できることが求められる。
特許文献1は、CPUコアを含むIC(ASIC)が、画像データ用RAM(VRAM)のI/Fと、外部オプション(他のASIC)との接続I/Fを有し、低速機(ロウエンド機)と高速機(ミドルエンド機またはハイエンド機)で共通のソフト/ハードを採用する構成を記載している。特許文献1は、数値制御装置を記載しておらず、記載しているのは複数のASICが接続された場合に複数のASICが連携して高速機用の表示機能を実現するもので、サーボ制御ICに表示機能を統合するという数値制御装置への適用は難しい。
特許文献2は、プレビュー機能を有する画像処理装置を記載しており、低解像度または中高解像度のプレビュー画像がメインCPUにより生成される。しかし、対象とするモデルに応じて表示画像を変化させ、それに応じてハードウェアの構成も変化させるものではない。
特許文献3は、映像信号の出力先を内蔵のディスプレイと、外部の映像機器とに切り替える情報処理装置を記載している。情報処理装置と映像機器は共に画質調整処理機能を有し、映像信号の出力先に応じて画質調整機能を切り替えるが、モデルに応じて表示画像を変化させ、それに応じてハードウェアの構成も変化させるものではない。
数値制御装置のロウエンド機(低価格機)では、画像処理専用のGUIを搭載することはコストの関係で難しく、例えばサーボ制御部等を搭載したASICで比較的簡単な描画処理を行うことが求められる。一方、ハイエンド機(高価格機)では高い表示機能を必要とするが、サーボ制御部は上記のASICを使用して実現する部品の共通化が望ましい。
本発明の目的は、CPU、DSPおよびその他の部分を搭載したICを含む数値制御装置で、その他の部分を搭載したICで描画処理を行うと共に、グラフィックス機能を有する外部機器と接続可能とすることで、共通のハードウェア構成で、仕様に応じたグラフィックスのスケーラビリティを実現できる数値制御装置を提供することである。
本発明に係る数値制御装置は、サーボモータの位置指令値を出力するCPUと、集積回路と、CPUと集積回路間の通信を行うシリアル通信インタフェースと、を有し、集積回路は、モータ動作指令に基づいて生成したモータ電流の指令値をサーボアンプに出力すると共に、サーボアンプからのセンサ信号を受信するサーボ制御部と、シリアル通信インタフェースとの間の通信を、アドレスに応じて第1アドレス通信および第2アドレス通信に切り分けて入出力するシリアル通信スイッチと、外部との間で表示インタフェースを有する表示器コントローラと、少なくとも表示機能に関係する処理を実行するコア部と、表示器コントローラとコア部を接続する内部バスと、第1アドレス通信と内部バスを接続するシリアルインタフェースと、第2アドレス通信に接続され、集積回路外部のグラフィックカードと接続するグラフィックインタフェースと、集積回路外部の動作メモリと接続するメモリインタフェースと、を有することを特徴とする。
本発明に係る数値制御装置によれば、共通のハードウェア構成で、仕様に応じたグラフィックスのスケーラビリティを実現できる数値制御装置を提供することができる。
以下、図面を参照して、本発明に係る数値制御装置について説明する。
[実施例1]
まず、本発明の実施例1に係る数値制御装置について説明する。図1は、本発明の実施例1に係る数値制御装置の構成図である。本発明の実施例1に係る数値制御装置101は、マルチコアCPU1と、ASIC2と、マルチコアDSP3と、を実装した制御基板80を有する。マルチコアCPU1とASIC2は、高速シリアルインタフェース(I/F)ライン20で接続されている。ASIC2とマルチコアDSP3は、高速シリアルI/Fライン30で接続されている。高速シリアルI/Fライン20,30として、例えばPCIエクスプレス(PCI Express)(登録商標)を用いることができるが、このような例には限られない。制御基板80には、さらにカードスロット44およびディスプレイ端子45、メモリ実装部46が設けられており、メモリ実装部46にはDRAMを設けることが可能である。
まず、本発明の実施例1に係る数値制御装置について説明する。図1は、本発明の実施例1に係る数値制御装置の構成図である。本発明の実施例1に係る数値制御装置101は、マルチコアCPU1と、ASIC2と、マルチコアDSP3と、を実装した制御基板80を有する。マルチコアCPU1とASIC2は、高速シリアルインタフェース(I/F)ライン20で接続されている。ASIC2とマルチコアDSP3は、高速シリアルI/Fライン30で接続されている。高速シリアルI/Fライン20,30として、例えばPCIエクスプレス(PCI Express)(登録商標)を用いることができるが、このような例には限られない。制御基板80には、さらにカードスロット44およびディスプレイ端子45、メモリ実装部46が設けられており、メモリ実装部46にはDRAMを設けることが可能である。
本実施例では、マルチコアCPU1には、図示のように外部にCPU用の主記憶メモリであるDRAM13を接続しているが、ASIC2に外部接続する場合もある。マルチコアCPU1は、ソフトウェアにより主制御部およびPLC(Programmable Logic Control: PLC)部を形成する。主制御部は、加工プログラムまたはロボット動作プログラム等から指令される動作指令を解釈して各軸のサーボモータに対する移動指令を計算する機能および動作指令を解釈して機械との間でON/OFF信号の送受信を行う機能等を実行する。PLC部は、機械への信号の入出力を制御するシーケンス機能を実行する。主制御部とPLC部は、マルチコアCPU1内のそれぞれ対応するコアプロセッサで実現される。図示していないが、マルチコアCPU1は、外部機器およびネットワークとの接続インタフェース(I/F)を有することが望ましい。
ASIC2は、サーボ制御部21、I/O通信マスタ22、ペリフェラル23、I/O用RAM28、シリアル通信スイッチ29、シリアルI/F272、273、液晶表示器コントローラ(LCDC)31、CPUコア32、ASIC内部バス250、グラフィックI/F41、表示器I/F42およびメモリI/F43を有する。
サーボ制御部21は、シリアルI/F273および高速シリアルI/Fライン30を介してマルチコアDSP3に接続されている。
サーボ制御部21、I/O通信マスタ22、ペリフェラル23、I/O用RAM28、シリアルI/F272、LCDC31およびCPUコア32は、ASIC内部バス250に接続されている。シリアル通信スイッチ29は、高速シリアルI/Fライン20を介してマルチコアCPU1に接続されている。さらに、シリアル通信スイッチ29は、シリアルI/F272に接続されると共に、グラフィックI/F41に接続される。グラフィックI/F41は、高機能のグラフィックユニット等を搭載したオプションカードが接続されるカードスロット44に接続される。
オプションカードが接続されている場合には、マルチコアCPU1にはそのアドレスが登録されている。シリアル通信スイッチ29は、高速シリアルI/Fラインの分岐動作を行い、マルチコアCPU1の出力がASIC内部バス252に接続される要素のアドレスを示す場合には、シリアルI/F272と接続し、図示していないオプションカードに搭載された要素を示すアドレスを示す場合には、グラフィックI/F41に接続した状態にする。
I/O通信マスタ22は、I/O通信を制御するための回路であり、I/O通信用の外部I/F端子221を介してDI/DOを入出力するスレーブユニット(図示せず)が接続される。I/O通信マスタ22は、I/O用RAM28に格納されたDOを接続されたスレーブユニットに出力する。一方、スレーブユニットから入力されたDIは、I/O通信マスタ22を通じてI/O用RAM28にDIとして格納される。I/O用RAM28上のDI/DOは、マルチコアCPU1上で実行されるシーケンスプログラムにより、高速シリアルI/Fライン20、シリアル通信スイッチ29、シリアルI/F272および内部バス250を介してリード/ライトされる。なお、I/O用RAM28を設けず、I/O通信マスタ22が入出力するI/Oデータを記憶するメモリとして、DRAM13を利用することも可能である。また、ASIC2にRAMを接続して、それをI/O用RAM28およびASIC2内の処理の動作メモリとして利用してもよい。
ペリフェラル23には、CNCのソフトを格納したストレージデバイス60、バッテリィバックアップされたSRAM70が接続される。SRAM70は、動作中のデータを記憶し、電源が切れた場合等でも元の状態に復帰可能にするために使用される。さらに、ペリフェラル23は、キーボード用、アナログ入出力用、クロック用の外部I/F端子を有する。これらの端子を利用して、ユーザ入力、実行中の加工プログラムをスキップさせるための信号入力、タッチセンサの信号入力、クロック入力、アナログスピンドル出力(アナログ出力)等を行う。
LCDC31は、画面のイメージのデータを格納するためのVRAMと、VRAMに書かれたデータをLCDパネルなどのディスプレイに出力するコントローラ(LCDC)と、で構成される。LCDC31は、表示器I/F42を介してディスプレイ端子45に接続される。実施例1では、CPUコア32が、簡易なグラフィック機能を実現し、画面のイメージのデータをVRAMに書き込む。後述するように、制御基板80上に搭載されるメモリ実装部46に装着されるDRAM47は、メモリI/F43を介してCPUコア32に接続される。メモリ実装部46は、例えばDRAMモジュールを取り付けるソケットが考えられるが、基板にDRAMを直接実装できるよう、DRAMの部品パターンを基板上に配置しておくことでもよい。この場合、部品パターンに半田ペーストを印刷した後、リフローして半田付けする。
次に、サーボ制御について説明する。マルチコアCPU1は、サーボモータ(図示せず)の位置指令値をASIC2内のサーボ制御部21に出力する。このデータ転送は、高速シリアル通信I/Fライン20、シリアル通信スイッチ29、シリアルI/F272、ASIC内部バス250を介して行われる。サーボ制御部21は、サーボモータを駆動するアンプ(図示せず)に対して電流指令値を出力する。マルチコアDSP3は、位置指令値を読み取り、サーボモータを位置指令値の位置に移動させるための制御を行う。
サーボ制御部21には、サーボI/F26が設けられている。サーボI/F26は、サーボアンプまたはスピンドルアンプをサーボ制御部21に接続するためのインタフェースである。サーボアンプまたはスピンドアンプには、工作機械の各軸を動作させるサーボモータまたはスピンドルモータへの動力線と、各モータの位置/速度を検出するフィードバック入力信号が接続される。
サーボ制御部21には、内蔵のRAM領域にマルチコアCPU1からの位置指令値が書き込まれる。マルチコアDSP3は、位置指令値を読み取り、サーボモータを指令値の位置に移動させるための制御を行う。サーボモータの制御は、サーボ制御部21に接続されたサーボI/F26を通じて行う。
サーボ制御部21からは、サーボI/F26を通じて、アンプに対して電流の指令値を送る。アンプは、受け取った電流指令値に基づきPWM信号による電流制御を行い、アンプに内蔵された電流センサの値をサーボI/F26を介してサーボ制御部21に送る。また、サーボモータからのフィードバック信号も、サーボI/F26を介してサーボ制御部21に送られる。マルチコアDSP3は、受け取った電流センサの値やフィードバック信号の値を基に、次の電流制御指令値をサーボI/F26を通じてアンプに送る。マルチコアDSP3は、この電流制御を繰り返し行うことでサーボモータを制御し、マルチコアCPU1から指示された位置に各軸を到達させる。マルチコアDSP3は、フィードバック信号の値をサーボ制御部21に書き込み、マルチコアCPU1はこの値を読み、位置指令値に軸が到達したことを確認する。
図1に示す実施例1の数値制御装置101の形態では、ロウエンド向けの簡単な表示機能が実現される。マルチコアCPU1が描画データを生成し、生成された描画データはLCDC31に送られ、LCDC31が描画データに基づいてVRAMに画像を展開する。VRAMに展開された画像データは、接続される液晶表示器のI/F(例えば、SVGAまたはXGA等)に適合した形式の信号に変換されて表示器I/F42およびディスプレイ端子45を介して出力され、液晶表示器において表示が行われる。
図1に示す形態では、マルチコアCPU1が描画データを生成するが、この生成はマルチコアCPU1が主制御部やPLC部の処理を行う合間に行われるため、大規模な描画データや3D描画など高い演算能力を必要とする描画データの生成は難しく、生成できる描画データは制限されるが、一方で低コストで実現できる。
図2は、実施例1の数値制御装置101において、制御基板80上のメモリ実装部46に動作メモリとして機能するDRAM47を搭載し、メモリI/F43を介してCPUコア32に接続し、中程度の表示機能を実現した形態の概略構成図である。
上記のように、動作メモリを接続することにより、CPUコア32を動作させることができる。CPUコア32が描画データを生成し、生成された描画データはLCDC31に送られ、LCDC31が描画データに基づいてVRAMに画像を展開する。マルチコアCPU1の代わりに専用のCPUコア32が描画データを生成するため、生成する描画データのレベルを向上できる。また、マルチコアCPU1は描画データを生成する必要がなくなるので、マルチコアCPU1が主制御部及びPLC部の処理に割く時間を図1の場合よりも多く確保することができる。このように、サーボ制御部21を搭載する同じASIC2を使用して、レベルの異なる描画データを生成できる。なお、メモリI/Fは内部バス250に接続することもできる。
近年、ユーザインタフェースの一層の向上が求められており、ハイエンドの数値制御装置においては、ASIC2に内蔵したCPUコア32およびLCDC31で生成する描画データでは所望の高度な表示が行えない場合が起きる。
図3は、サーボ制御部21を搭載したASIC2を使用して高度な表示機能を実現した形態の概略構成図である。
図3に示すように、グラフィックI/F41を介してシリアル通信スイッチ29に接続されるカードスロット44にグラフィックカード50を接続する。
図3に示すように、グラフィックI/F41を介してシリアル通信スイッチ29に接続されるカードスロット44にグラフィックカード50を接続する。
グラフィックカード50は、GUI(Graphical User Interface)CPU51と、DRAM53と、を有する。DRAM53は、GUI CPU51に接続される。
GUI CPU51は、マルチコアCPU1からの指令に基づいて、ソフトウェアにより高度なグラフィカルユーザインタフェースを提供するグラフィックエンジン52を実現する。さらに、GUI CPU51は、ユーザが開発したアプリケーションなども実行する。DRAM53は、GUI CPU51の動作メモリである。グラフィックエンジン52は、VGA/SVGA/XGA/SXGA等のLCDインタフェースを介してLCD表示装置等の表示器に接続される。
図3の数値制御装置1では、表示に関係する処理は、グラフィックカード50に搭載されたグラフィックエンジン52により行われるので、マルチコアCPU1及びCPUコア32は描画に関係する処理を行う必要は無い。LCDC31は、動作する必要は無く、省電力のためにLCDC31への電源供給を停止してもよい。
グラフィックボード50が接続されることはシステム構築時に決定され、マルチコアCPU1のアドレス空間にはグラフィックカード50に搭載されたグラフィックエンジン52のアドレスが割り当てられ、LCDC31にはアドレスは割り当てられない(アドレスに余裕があればアドレスの割り当てを維持して使用しないようにしてもよい)。さらに、マルチコアCPU1は、上記の3つのグラフィックのレベル、すなわち、ロウエンド向けの簡単な表示機能、ミドルエンド向けの中程度の表示機能およびハイエンド向けの高機能の表示機能のいずれのレベルで表示を行うかを示すデータをLCDC31およびCPUコア32に(接続されている場合にはグラフィックエンジン52にも)送る。LCDC31およびCPUコア32は、グラフィックのレベルを示すデータを認識して対応する処理を行う。
以上説明したように、実施形態の数値制御装置では、共通のアーキテクチャで異なる品質レベルに対応するグラフィックスケーラビリティを実現できる。図1に示したロウエンドの構成は、CPUコア32にDRAMを接続しないため、最低コストになる。図2のミドルエンドの構成は、CPUコア32にDRAM47を接続するが、グラフィックカード50に搭載されるGUIGUI CPU51は不要であるから、中程度のコストになる。またマルチコアCPU1が描画処理から解放されるので、CNCの性能向上を図れる。図3のハイエンドの構成は、GUI CPU51を搭載するグラフィックカード50を使用するため高コストになるが、描画性能はもっとも高く、マルチコアCPU1及びASIC2内のCPUコア32が描画処理から解放されるので、CNCの性能向上が図れる。
[実施例2]
次に、本発明の実施例2に係る数値制御装置について説明する。図4は、本発明の実施例2に係る数値制御装置の構成図である。本発明の実施例2に係る数値制御装置102が、実施例1に係る数値制御装置101と異なっている点は、マルチコアDSP3がマルチコアCPU1に内蔵されている点である。それに伴い、ASIC2の内部バスは、第1ASIC内部バス251と、第2ASIC内部バス252と、に分割され、ASIC2内にシリアルI/F271が新たに設けられる。シリアルI/F271は、高速シリアルI/Fライン10を介してマルチコアCPU1に接続される。第1ASIC内部バス251には、サーボ制御部21と、I/O通信マスタ22と、I/O用RAM28と、シリアルI/F271が接続され、第2ASIC内部バス252には、残りのペリフェラル23、LCDC31、CPUコア32、シリアルI/F272が接続される。さらに、シリアルI/F273および高速シリアルI/Fライン30が除かれる。
次に、本発明の実施例2に係る数値制御装置について説明する。図4は、本発明の実施例2に係る数値制御装置の構成図である。本発明の実施例2に係る数値制御装置102が、実施例1に係る数値制御装置101と異なっている点は、マルチコアDSP3がマルチコアCPU1に内蔵されている点である。それに伴い、ASIC2の内部バスは、第1ASIC内部バス251と、第2ASIC内部バス252と、に分割され、ASIC2内にシリアルI/F271が新たに設けられる。シリアルI/F271は、高速シリアルI/Fライン10を介してマルチコアCPU1に接続される。第1ASIC内部バス251には、サーボ制御部21と、I/O通信マスタ22と、I/O用RAM28と、シリアルI/F271が接続され、第2ASIC内部バス252には、残りのペリフェラル23、LCDC31、CPUコア32、シリアルI/F272が接続される。さらに、シリアルI/F273および高速シリアルI/Fライン30が除かれる。
実施例2に係る数値制御装置102では、マルチコアCPU1とASIC2は、2本の高速シリアルI/Fライン10,20で接続され、ASIC2内のバスは、高速シリアルI/Fライン10,20に接続される2つのASIC内部バスに分けられる。したがって、サーボ制御部21とマルチコアCPU1の間のデータ通信(転送)およびI/O通信マスタ22とマルチコアCPU1の間のデータ通信(転送)は、ペリフェラル23およびCPUコア32とマルチコアCPU1の間のデータ通信に影響されずに行える。
実施例2では、マルチコアCPU1にマルチコアDSP3が設けられているため、移動指令値は、実施例1のようにサーボ制御部21に書き込まれるのではなく、マルチコアCPU1に接続されたDRAM13やCPU内部のキャッシュに書き込まれ、マルチコアDSP3がそれにアクセスすることにより、マルチコアDSP3とマルチコアCPU1の主制御部を形成するCPUコアとの間のデータ交換が行われる。
マルチコアDSP3は、移動指令値からアンプに対する電流指令値を生成し、高速シリアルI/Fライン10、シリアルI/F271およびASIC内部バス251を介してサーボ制御部21に送る。サーボ制御部21は、サーボI/Fを介してサーボアンプに電流指令値を送る。また、サーボI/Fを介して得た電流センサの値やモーターフィードバック信号の値は、サーボ制御部21に書き込まれる。マルチコアDSP3は、高速シリアルI/Fライン10、シリアルI/F271およびASIC内部バス251を介してサーボ制御部21に書き込まれた電流センサの値やフィードバック信号の値を元に、次の電流制御指令値を演算する。
実施例2の数値制御装置では、メイン制御部およびPLC部はマルチコアCPU1内のCPUコアで実現され、さらにマルチコアDSP3はマルチコアCPU1に内蔵されているため、相互に密接に通信可能であり、サーボ制御の応答性を改善できる。
以上、本発明の実施例を説明したが、各種の変形例があり得るのは言うまでもない。例えば、各ICにどのような機能部分を統合するか、ASIC内の複数のバスにそれぞれどのような機能部を接続するかは、仕様に応じて適宜定められるべきであり、それに応じて各種の変形例があり得る。
1 マルチコアCPU
2 ASIC
3 マルチコアDSP
10,20,30 高速シリアルI/Fライン
21 サーボ制御部
22 I/O通信マスタ
23 ペリフェラル
26 サーボI/F
29 シリアル通信スイッチ
31 LCDC
32 CPUコア
2 ASIC
3 マルチコアDSP
10,20,30 高速シリアルI/Fライン
21 サーボ制御部
22 I/O通信マスタ
23 ペリフェラル
26 サーボI/F
29 シリアル通信スイッチ
31 LCDC
32 CPUコア
Claims (4)
- サーボモータの位置指令値を出力するCPUと、
集積回路と、
前記CPUと前記集積回路間の通信を行うシリアル通信インタフェースと、を有し、
前記集積回路は、
前記モータ動作指令に基づいて生成したモータ電流の指令値をサーボアンプに出力すると共に、前記サーボアンプからのセンサ信号を受信するサーボ制御部と、
前記シリアル通信インタフェースとの間の通信を、アドレスに応じて第1アドレス通信および第2アドレス通信に切り分けて入出力するシリアル通信スイッチと、
外部との間で表示インタフェースを有する表示器コントローラと、
少なくとも表示機能に関係する処理を実行するコア部と、
前記表示器コントローラと前記コア部を接続する内部バスと、
前記第1アドレス通信と前記内部バスを接続するシリアルインタフェースと、
前記第2アドレス通信に接続され、前記集積回路外部のグラフィックカードと接続するグラフィックインタフェースと、
前記集積回路外部の動作メモリと接続するメモリインタフェースと、
を有することを特徴とする数値制御装置。 - 前記数値制御装置は、グラフィック機能のレベルを判定し、
グラフィック機能が低レベルと判定された場合は、前記CPUが描画データを生成し、生成された描画データは前記表示器コントローラに送られ、前記表示器コントローラが描画データに基づいて展開した画像データを出力し、
グラフィック機能が中レベルと判定された場合は、前記コア部が、前記メモリインタフェースを介して接続された前記集積回路外部の前記動作メモリを利用して前記CPUの代わりに描画を行い、
グラフィック機能が高レベルと判定された場合は、前記グラフィックインタフェースを介して接続された前記集積回路外部の前記グラフィックカードが前記CPUの代わりに描画を行うこと、
を特徴とする請求項1に記載の数値制御装置。 - 前記数値制御装置は、位置指令値を読み取り、サーボモータを位置指令値の位置に移動させるための制御を行うDSPを有し、
前記サーボ制御部は前記内部バスに接続され、
前記サーボ制御部と前記DSPは、前記集積回路内部で前記サーボ制御部と接続されたシリアルインタフェースを介して接続されていること、
を特徴とする請求項1または請求項2のいずれか一つの請求項に記載の数値制御装置。 - 前記グラフィックインタフェースに接続され、前記グラフィックカードを接続するグラフィックカードスロットと、
前記メモリインタフェースに接続され、前記動作メモリを実装するメモリ実装部を備え、
前記CPU,前記集積回路、前記DSP、前記グラフィックカードスロット、前記メモリ実装部は同一の制御基板上に実装されていること、
を特徴とする請求項1に記載の数値制御装置。
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2015
- 2015-11-19 JP JP2015226633A patent/JP2017097475A/ja active Pending
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