JP2017084955A - Interposer and method of manufacturing interposer - Google Patents
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Abstract
Description
本発明はインターポーザに関し、開示される一実施形態はインターポーザが有する配線層の構造に関する。 The present invention relates to an interposer, and one disclosed embodiment relates to a structure of a wiring layer included in the interposer.
これまで半導体装置は微細加工技術の進歩により高集積化が進み、高速、低消費電力を主体とした高性能化が達成されてきた。しかし、最近、リソグラフィー技術が限界に達したため、微細化による高集積化が困難になり、これに代わり、２．５Ｄ、３Ｄと呼ばれる実装化技術がさらなる高性能化を図る役割を果たそうとしている。 In the past, semiconductor devices have been highly integrated due to advances in microfabrication technology, and high performance, mainly high speed and low power consumption, has been achieved. However, recently, lithography technology has reached its limit, making it difficult to achieve high integration by miniaturization. Instead, mounting technology called 2.5D, 3D is going to play a role of achieving higher performance. Yes.
２．５Ｄ実装は、インターポーザ基板上に配置された多層配線上に複数、異種の半導体装置を実装し、これらの半導体装置間、例えば、ロジックとメモリーチップ間で、配線を介して高速の信号が送受信される。また、処理された結果は、インターポーザの基板となるシリコンまたはガラスを貫通した貫通孔に導体（主にＣｕ）を充填した貫通電極を介してパッケージ基板へ出力される。 In 2.5D mounting, a plurality of different types of semiconductor devices are mounted on a multi-layer wiring arranged on an interposer substrate, and high-speed signals are transmitted between these semiconductor devices, for example, between logic and memory chips via wiring. Sent and received. The processed result is output to the package substrate through a through electrode in which a through hole penetrating silicon or glass serving as a substrate of the interposer is filled with a conductor (mainly Cu).
今後、高速化のさらなる要求から、貫通電極を介した出力の伝送速度は現行の２８Ｇｂｐｓから５６Ｇｂｐｓに引き上げようとされているが、シリコンまたはガラスを基材とした貫通電極では、出力信号の伝送損出が大きく、５６Ｇｂｐｓの伝送速度を達成することは困難である。 In the future, due to the further demand for higher speed, the transmission rate of output through the through electrode is going to be increased from the current 28 Gbps to 56 Gbps. However, with the through electrode made of silicon or glass, the output signal transmission loss The output is large and it is difficult to achieve a transmission rate of 56 Gbps.
例えば、特許文献１には、支持基板上に熱可塑性樹脂からなる樹脂層を形成する工程と、前記樹脂層上に絶縁層及び配線層を順次に形成する工程と、前記絶縁層を貫通し、前記配線層に電気的に導通するようにして層間接続体を形成する工程と、前記配線層上に半導体チップを実装する工程と、前記樹脂層を加熱させ、前記支持基板及び前記絶縁層を、平行及び垂直方向に相対的に移動させて前記樹脂層をせん断し、前記支持基板及び前記絶縁層を分離する工程と、を具えることを特徴とする、半導体装置の製造方法が開示されている。 For example, Patent Document 1 discloses a step of forming a resin layer made of a thermoplastic resin on a support substrate, a step of sequentially forming an insulating layer and a wiring layer on the resin layer, and penetrating the insulating layer. Forming an interlayer connection so as to be electrically connected to the wiring layer; mounting a semiconductor chip on the wiring layer; heating the resin layer; and A method of manufacturing a semiconductor device, comprising: a step of shearing the resin layer by moving relative to each other in parallel and perpendicular directions and separating the support substrate and the insulating layer. .
また、特許文献２には、貫通電極を有さないインターポーザが開示されている。 Patent Document 2 discloses an interposer that does not have a through electrode.
上記特許文献１の方法で製造された半導体装置は、貫通電極を介さずにパッケージ基板に実装することが可能な構成を有している。しかし、この構成では、ＳｉＯ2膜やＳｉＮ膜等の無機膜に埋め込まれた配線と、ポリイミドに埋め込まれたビアが接続されている。このような構成を有していると、無機膜とポリイミドとの熱膨張率の不整合のため、配線とビアとの接合界面に残留応力が生じ、当該界面を境に両者が剥離してしまうことが懸念される。例えばＳｉＯ2の熱膨張率は０．５ｐｐｍ程度であるのに対して、有機材料の熱膨張率は２０〜５０ｐｐｍ程度であり、両者は最大で２桁程度異なる。 The semiconductor device manufactured by the method of Patent Document 1 has a configuration that can be mounted on a package substrate without a through electrode. However, in this configuration, a wiring embedded in an inorganic film such as a SiO 2 film or a SiN film and a via embedded in polyimide are connected. With such a configuration, the thermal expansion coefficient mismatch between the inorganic film and the polyimide causes residual stress at the bonding interface between the wiring and the via, and the two peel off at the boundary. There is concern. For example, the thermal expansion coefficient of SiO 2 is about 0.5 ppm, whereas the thermal expansion coefficient of the organic material is about 20 to 50 ppm, and both differ by about two digits at the maximum.
また、上記特許文献２に開示されたインターポーザの構造も、貫通電極を持たずに半田ボールに接続されているため、伝送損出が小さい。しかし、半田ボールと接続する導体の周囲は単層のＳｉＯまたは他の絶縁材料が配置されている。絶縁材料がＳｉＯである場合、半田ボールをリフローするための２００℃以上の高温処理時、パッケージ基板はエポキシやポリイミドなどの有機絶縁材料から構成されているため、上述した絶縁材料ＳｉＯとの熱膨張率の差によって半田ボールに応力歪が発生し、接合不良を引き起こすことが懸念される。 The structure of the interposer disclosed in Patent Document 2 is also connected to a solder ball without having a through electrode, so that transmission loss is small. However, a single layer of SiO or other insulating material is disposed around the conductor connected to the solder ball. When the insulating material is SiO, the package substrate is made of an organic insulating material such as epoxy or polyimide at the time of a high temperature treatment of 200 ° C. or higher for reflowing the solder balls. There is a concern that stress strain may occur in the solder balls due to the difference in rate, resulting in poor bonding.
従来のインターポーザーは、基板と多層配線層から構成され、基板の材料としてはシリコンやガラスが用いられる。また、多層配線層は再配線層とも呼ばれ、ダマシン法やセミアディティブと呼ばれる方法で形成される。多層配線層上（インターポーザ表面）には、例えば、ロジックＬＳＩとしてＡＰＵ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、メモリーＬＳＩとしてＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）規格のＤＲＡＭが積層された状態で実装されている。両ＬＳＩは半田バンプ、Ｃｕピラーバンプ等を介して接続されている。ＡＰＵとＨＢＭ間は多層配線層の配線を介して高速で信号の送受信が行われ、演算処理が実行される。実行結果の信号は、基板に形成された貫通電極を介してパッケージ基板に出力されるが、貫通電極は出力信号の波形を大きく変形させてしまい、伝送損出を大きくする要因となっている。次世代の半導体装置には５６Ｇｂｐｓの処理能力が要求されているが、貫通電極で発生する伝送損出によってこの処理速度を達成することは困難である。 A conventional interposer is composed of a substrate and a multilayer wiring layer, and silicon or glass is used as the material of the substrate. The multilayer wiring layer is also called a rewiring layer, and is formed by a method called damascene method or semi-additive. On the multilayer wiring layer (interposer surface), for example, an APU (Application Processor Unit) is mounted as a logic LSI and an HBM (High Bandwidth Memory) standard DRAM is stacked as a memory LSI. Both LSIs are connected via solder bumps, Cu pillar bumps, or the like. Signals are transmitted and received between the APU and the HBM at high speed via the wiring of the multilayer wiring layer, and the arithmetic processing is executed. The execution result signal is output to the package substrate through the through electrode formed on the substrate. However, the through electrode greatly deforms the waveform of the output signal, which causes transmission loss to increase. A next-generation semiconductor device is required to have a processing capacity of 56 Gbps, but it is difficult to achieve this processing speed due to transmission loss generated in the through electrode.
また、従来のインターポーザにおいて、配線となる導体としては銅などの金属、配線間の絶縁層はエポキシ樹脂など炭素結合を骨格とする有機材料が用いられる。前述のように、このようなインターポーザを半田バンプをリフローさせてパッケージ基板に接合するとき、２００℃以上の温度に曝される。このとき、多層配線を構成する有機材料からガスが発生し、リフロー時に発生したガスが半田バンプ内に拡散してバンプの高さや形状を変化させてしまい、パッケージ基板との接合不良を引き起こす。接合した場合でも、接合力が弱く信頼性の低下の原因となり得る。 In a conventional interposer, a metal such as copper is used as a conductor to be a wiring, and an organic material having a carbon bond skeleton such as an epoxy resin is used as an insulating layer between the wirings. As described above, when such an interposer is joined to the package substrate by reflowing the solder bumps, it is exposed to a temperature of 200 ° C. or higher. At this time, gas is generated from the organic material constituting the multilayer wiring, and the gas generated at the time of reflowing diffuses into the solder bumps and changes the height and shape of the bumps, resulting in poor bonding with the package substrate. Even when bonded, the bonding force is weak and may cause a decrease in reliability.
本発明は上記問題に鑑み、信号の高速伝送が可能であり、信頼性の高いインターポーザを提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a highly reliable interposer capable of high-speed signal transmission.
本発明の一態様は、少なくとも一層の配線層が積層され、配線層の各々は、配線及び配線を被覆し、有機絶縁層を含む第１絶縁層を有する多層配線と、多層配線の最下層側の表面及び最上層側の表面の内、少なくとも一方の表面を被覆し、有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い少なくとも一層の第２絶縁層と、第２絶縁層に被覆され、多層配線の配線層の内、前記第２絶縁層に隣接する配線層が有する第２配線と電気的に接続され、各々の表面の一部が外部に露出した少なくとも一つの第１配線とを備えるインターポーザである。 In one embodiment of the present invention, at least one wiring layer is stacked, and each of the wiring layers covers the wiring and the wiring, and includes a multilayer wiring having a first insulating layer including an organic insulating layer, and a lowermost layer side of the multilayer wiring. At least one of the surface and the surface of the uppermost layer side, having a gas permeability lower than that of the organic insulating layer and a gas release rate of at least one second insulating layer, and a second insulating layer At least one of the wiring layers of the multilayer wiring that is electrically connected to the second wiring of the wiring layer adjacent to the second insulating layer, and a part of each surface is exposed to the outside. It is an interposer provided with one wiring.
このような構成を有することによって、シリコン基板、ガラス基板等を用いた貫通電極を介さずに、半導体装置の出力信号をパッケージ基板に伝送することができる。これによって、信号の送受信の高速化、及び出力信号の伝送損失の低減が可能になる。 With such a configuration, an output signal of the semiconductor device can be transmitted to the package substrate without using a through electrode using a silicon substrate, a glass substrate, or the like. This makes it possible to increase the speed of signal transmission and reception and reduce the transmission loss of output signals.
更に、このような構成を有することによって、インターポーザ及びパッケージ基板の熱膨張率の差を低減することができ、両者に介在する半田バンプ内の残留応力が軽減され、半田バンプの変形や接合不良を抑制することができる。これによって、安定した半導体実装が可能になる。 Furthermore, by having such a configuration, the difference in coefficient of thermal expansion between the interposer and the package substrate can be reduced, the residual stress in the solder bumps interposed between them can be reduced, and the solder bumps can be deformed or have poor bonding. Can be suppressed. Thereby, stable semiconductor mounting becomes possible.
本発明の一態様は、少なくとも一層の配線層が積層され、配線層の各々は、配線及び配線を被覆し、有機絶縁層を含む第１絶縁層を有する多層配線と、多層配線の最下層側の表面及び最上層側の表面の内、少なくとも一方の表面を被覆し、有機絶縁層よりもガスを透過率が低く、且つガスの放出率が低い少なくとも一層の第２絶縁層と、第２絶縁層を貫通し、多層配線の配線層の内、前記第２絶縁層に隣接する配線層が有する第２配線と電気的に接続され、各々の表面の一部が外部に露出した少なくとも一つの第１配線とを備えるインターポーザである。 In one embodiment of the present invention, at least one wiring layer is stacked, and each of the wiring layers covers the wiring and the wiring, and includes a multilayer wiring having a first insulating layer including an organic insulating layer, and a lowermost layer side of the multilayer wiring. And at least one surface of the surface of the uppermost layer and the surface of the uppermost layer, at least one second insulating layer having a lower gas permeability and lower gas release rate than the organic insulating layer, and a second insulating layer At least one first layer that is electrically connected to a second wiring included in a wiring layer adjacent to the second insulating layer among the wiring layers of the multilayer wiring and has a part of each surface exposed to the outside. It is an interposer provided with one wiring.
このような構成を有することによって、シリコン基板、ガラス基板等を用いた貫通電極を介さずに、半導体装置の出力信号をパッケージ基板に伝送することができる。これによって、信号の送受信の高速化、及び出力信号の伝送損失の低減が可能になる。 With such a configuration, an output signal of the semiconductor device can be transmitted to the package substrate without using a through electrode using a silicon substrate, a glass substrate, or the like. This makes it possible to increase the speed of signal transmission and reception and reduce the transmission loss of output signals.
更に、このような構成を有することによって、インターポーザ及びパッケージ基板の熱膨張率の差を低減することができ、両者に介在する半田バンプ内の残留応力が軽減され、半田バンプの変形や接合不良を抑制することができる。これによって、安定した半導体実装が可能になる。 Furthermore, by having such a configuration, the difference in coefficient of thermal expansion between the interposer and the package substrate can be reduced, the residual stress in the solder bumps interposed between them can be reduced, and the solder bumps can be deformed or have poor bonding. Can be suppressed. Thereby, stable semiconductor mounting becomes possible.
第２絶縁層は、無機絶縁層を含んでもよい。 The second insulating layer may include an inorganic insulating layer.
このような構成を有することによって、製造工程における半田バンプのリフロー時に、有機絶縁層中で発生するガスが半田バンプに到達及び拡散することを更に効果的に抑制することができる。 By having such a configuration, it is possible to more effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the solder bump during reflow of the solder bump in the manufacturing process.
第１配線の外部に露出した表面は、第２絶縁層の外部に露出した表面と同一の平面上に存在する。 The surface exposed to the outside of the first wiring exists on the same plane as the surface exposed to the outside of the second insulating layer.
このような構成を有することによって、パッケージ基板への実装が容易になる。 By having such a configuration, mounting on the package substrate is facilitated.
第１配線は、バリア層を含み、バリア層は外部に露出した表面を有する。 The first wiring includes a barrier layer, and the barrier layer has a surface exposed to the outside.
このような構成を有することによって、第１導電層の酸化を防止し、パッケージ基板との導通部における抵抗の増大を回避することができる。これによって、安定した半導体実装が可能になり、信頼性の改善した半導体装置を提供することができる。 By having such a configuration, it is possible to prevent the first conductive layer from being oxidized and to avoid an increase in resistance at the conductive portion with the package substrate. As a result, stable semiconductor mounting is possible, and a semiconductor device with improved reliability can be provided.
第１配線に導通する複数の半田バンプを更に備えてもよい。 A plurality of solder bumps conducting to the first wiring may be further provided.
このような構成を有することによって、半田バンプのリフロー時に、有機絶縁層中で発生するガスが半田バンプに到達及び拡散することによる半田バンプの変形や接合不良を抑制することができる。これによって、安定した半導体実装が可能になり、信頼性の改善した半導体装置を提供することができる。 By having such a configuration, it is possible to suppress solder bump deformation and poor bonding due to the gas generated in the organic insulating layer reaching and diffusing into the solder bump during reflow of the solder bump. As a result, stable semiconductor mounting is possible, and a semiconductor device with improved reliability can be provided.
第１配線に導通する複数のピラーを更に備えてもよい。 A plurality of pillars conducting to the first wiring may be further provided.
このような構成を有することによって、パッケージ基板の微細化に伴う電極パッドの狭ピッチ化に対応することができる。 By having such a configuration, it is possible to cope with a narrow pitch of the electrode pads accompanying the miniaturization of the package substrate.
本発明の一態様は、基板上に配線を形成し、基板上に配線を被覆する絶縁層を成膜し、絶縁層上に有機絶縁層を含む第１絶縁層を形成し、第１絶縁層上に複数の配線層を形成し、基板を除去して配線と絶縁層を露出させることを含むインターポーザの製造方法である。 According to one embodiment of the present invention, a wiring is formed over a substrate, an insulating layer that covers the wiring is formed over the substrate, a first insulating layer including an organic insulating layer is formed over the insulating layer, and the first insulating layer The interposer manufacturing method includes forming a plurality of wiring layers on the substrate and removing the substrate to expose the wiring and the insulating layer.
このような製造方法によって、シリコン基板、ガラス基板等による貫通電極を用いないインターポーザを容易に製造することができる。 By such a manufacturing method, an interposer that does not use a through electrode made of a silicon substrate, a glass substrate, or the like can be easily manufactured.
更に、このような製造方法によって、有機絶縁層を含む第１絶縁層が外部に露出しないインターポーザを容易に製造することができる。 Furthermore, an interposer in which the first insulating layer including the organic insulating layer is not exposed to the outside can be easily manufactured by such a manufacturing method.
絶縁層を成膜することは、第２無機絶縁層を成膜し、第２無機絶縁層被覆する第１無機絶縁層を成膜することを含んでもよい。 Forming the insulating layer may include forming the second inorganic insulating layer and forming the first inorganic insulating layer covering the second inorganic insulating layer.
このような製造方法によって、後述する半田バンプのリフロー時に、有機絶縁層中で発生するガスが半田バンプに到達及び拡散することを更に効果的に抑制することができる。 With such a manufacturing method, it is possible to further effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the solder bumps during reflow of the solder bumps described later.
本発明の一態様は、基板上に第２絶縁層を成膜し、絶縁層上に有機絶縁層を含む第１絶縁層を成膜し、第１絶縁層及び第２絶縁層を貫通する開口部を形成し、開口部を導体で充填すると共に配線を形成し、配線上に複数の配線層を形成し、基板を除去して配線と第２絶縁層を露出させることを含むインターポーザの製造方法である。 According to one embodiment of the present invention, a second insulating layer is formed over a substrate, a first insulating layer including an organic insulating layer is formed over the insulating layer, and an opening penetrating the first insulating layer and the second insulating layer is formed. Forming a portion, filling the opening with a conductor, forming a wiring, forming a plurality of wiring layers on the wiring, removing the substrate to expose the wiring and the second insulating layer, and manufacturing method of interposer It is.
このような製造方法によって、シリコン基板、ガラス基板等による貫通電極を用いないインターポーザを容易に製造することができる。 By such a manufacturing method, an interposer that does not use a through electrode made of a silicon substrate, a glass substrate, or the like can be easily manufactured.
更に、このような製造方法によって、有機絶縁層を含む第１絶縁層が外部に露出しないインターポーザを容易に製造することができる。 Furthermore, an interposer in which the first insulating layer including the organic insulating layer is not exposed to the outside can be easily manufactured by such a manufacturing method.
絶縁層を成膜することは、第２無機絶縁層を成膜し、第２無機絶縁層被覆する第１無機絶縁層を成膜することを含んでもよい。 Forming the insulating layer may include forming the second inorganic insulating layer and forming the first inorganic insulating layer covering the second inorganic insulating layer.
このような製造方法によって、後述する半田バンプのリフロー時に、有機絶縁層中で発生するガスが半田バンプに到達及び拡散することを更に効果的に抑制することができる。 With such a manufacturing method, it is possible to further effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the solder bumps during reflow of the solder bumps described later.
信号の高速伝送が可能であり、信頼性の高いインターポーザを提供することができる。 It is possible to provide a highly reliable interposer that can transmit signals at high speed.
以下、本発明の実施形態に係るインターポーザ１００の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
Hereinafter, a configuration of an
＜第１実施形態＞
図面を用いて、本実施形態に係るインターポーザ１００の構成及び製造方法について詳細に説明する。
［構成］
先ず、本実施形態に係るインターポーザ１００の構成について詳細に説明する。図１は、インターポーザ１００の構成を説明する断面図である。図１ａは、インターポーザ１００の概略構成を説明する断面図であり、図１ｂは、パッケージ基板１０２に実装したインターポーザ１００の表面付近の構成を説明する拡大断面図である。
<First Embodiment>
The configuration and manufacturing method of the
[Constitution]
First, the configuration of the
本実施形態に係るインターポーザ１００は、少なくとも多層配線１０４と、絶縁層１０６と、第１配線１０８と、複数の半田バンプ１１０とを備えている。
The
多層配線１０４は、少なくとも一層の配線層が積層されている。配線層の各々は、配線１０８及び第１絶縁層１１２を有している。
In the
複数の配線１０８の各々は、複数種の導電層の積層構造であってもよく、単層構造であってもよい。本実施形態においては、複数の配線１０８の各々は、第１導電層１０８ａ及び第２導電層１０８ｂを有する２層構造を有している。
Each of the plurality of
第１導電層１０８ａは、第２導電層１０８ｂの上に配置されている。第１導電層１０８ａの材料としては、電気抵抗が低い金属材料が好ましい。例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）などを用いることができる。また、アルミニウム−ネオジウム合金（Ａｌ−Ｎｄ）やアルミニウム−銅合金（Ａｌ−Ｃｕ）などのアルミニウム合金を使用することができる。
The first
第２導電層１０８ｂは、第１導電層１０８ａの下に配置されている。第２導電層１０８ｂの材料としては、密着性や、第１導電層１０８ａに対するバリア性を有する材料を使用することが好ましい。例えば、第１導電層１０８ａとしてＣｕを使用した場合、第２導電層１０８ｂとしては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、Ｃｒ（クロム）等を使用することができる。
The second
複数の第１絶縁層１１２は、複数の配線１０８の各々を絶縁している。複数の第１絶縁層１１２の各々は、複数種の絶縁層の積層構造であってもよく、単層構造であってもよい。複数の第１絶縁層１１２の各々は、少なくとも有機絶縁層を含む。有機絶縁層としては、例えばポリイミドを用いることができる。本実施形態においては、第１絶縁層１１２としてポリイミドを用いる。
The plurality of first insulating
第２絶縁層１０６は、多層配線１０４の少なくとも一方の表面を被覆している。第２絶縁層１０６は、複数種の絶縁層の積層構造であってもよく、単層構造であってもよい。第２絶縁層１０６としては、第１絶縁層１１２が有する有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い材料を用いる。
The second
ここで言うガスとは、後述する半田バンプ１１０のリフロー時に有機絶縁層が放出するガスを指す。有機絶縁層から放出されるガスは主に、水分や炭素と酸素の結合化合物である。
The gas here refers to a gas released from the organic insulating layer when the
有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散すると、半田バンプ１１０の変形や接合不良が生じ、半導体実装が不安定となり、半導体装置の信頼性が低下してしまうという問題がある。 When the gas generated in the organic insulating layer reaches and diffuses to the solder bumps 110, the solder bumps 110 are deformed or bonded poorly, the semiconductor mounting becomes unstable, and the reliability of the semiconductor device is lowered. .
有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い材料としては、例えば酸化珪素（ＳｉＯ2）や窒化珪素（ＳｉＮ）等の無機絶縁材料、又はテフロン（登録商標）等の有機絶縁材料が挙げられる。本実施形態においては、第２絶縁層１０６は、第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂの２層構造を有しており、第１無機絶縁層１０６ａは、第２無機絶縁層１０６ｂの上に配置されている。第１無機絶縁層１０６ａとしてＳｉＯ2、第２無機絶縁層１０６ｂとしてＳｉＮを用いている。
Examples of materials having a lower gas permeability and lower gas release rate than the organic insulating layer include inorganic insulating materials such as silicon oxide (SiO 2 ) and silicon nitride (SiN), and Teflon (registered trademark). An organic insulating material is mentioned. In the present embodiment, the second insulating
このような構成を有することによって、製造工程における半田バンプ１１０のリフロー時に、有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散することを更に効果的に抑制することができる。
By having such a configuration, it is possible to more effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the
第１配線１０８は、最下層の配線層に配置された配線１０８であり、第２絶縁層１０６に埋設されている。本実施形態においては、第１配線１０８の側壁及び上面が第２絶縁層１０６に被覆されている。更に、第１配線１０８の上面において、多層配線１０４の配線層の内、第２絶縁層に隣接する配線層が有する第２配線と電気的に接続されている。
The
このような構成を有することによって、シリコン基板、ガラス基板等を用いた貫通電極を介さずに、半導体装置の出力信号をパッケージ基板に伝送することができる。これによって、信号の送受信の高速化、及び出力信号の伝送損失の低減が可能になる。 With such a configuration, an output signal of the semiconductor device can be transmitted to the package substrate without using a through electrode using a silicon substrate, a glass substrate, or the like. This makes it possible to increase the speed of signal transmission and reception and reduce the transmission loss of output signals.
更に、このような構成を有することによって、インターポーザ１００及びパッケージ基板１０２の熱膨張率の差を低減することができ、両者に介在する半田バンプ１１０内の残留応力が軽減され、半田バンプ１１０の変形や接合不良を抑制することができる。これによって、安定した半導体実装が可能になる。
Furthermore, by having such a configuration, the difference in coefficient of thermal expansion between the
従来のインターポーザは、ＳｉＯ2等の無機材料と配線のみから構成され、パッケージ基板はエポキシ等の有機材料から構成されるため、両者の熱膨張率の差に起因し、両者を介在する半田バンプ内に残留応力が生じて接続強度が低下するという問題があった。これによって、信頼性が低下してしまう。例えばＳｉＯ2の熱膨張率は０．５ｐｐｍ程度であるのに対して、有機材料の熱膨張率は２０〜５０ｐｐｍ程度であり、両者は最大で２桁程度異なる。 The conventional interposer is composed of only inorganic material such as SiO 2 and wiring, and the package substrate is composed of organic material such as epoxy. There is a problem that the connection strength is reduced due to residual stress. As a result, the reliability decreases. For example, the thermal expansion coefficient of SiO 2 is about 0.5 ppm, whereas the thermal expansion coefficient of the organic material is about 20 to 50 ppm, and both differ by about two digits at the maximum.
本実施形態によれば、インターポーザ１００の配線層は、有機絶縁層及び無機絶縁層の積層構造を有するため、インターポーザ１００全体の熱膨張率としては有機絶縁層の熱膨張率よりも小さくなり、インターポーザ１００及びパッケージ基板１０２の熱膨張率の差が低減される。
According to this embodiment, since the wiring layer of the
本実施形態においては、第１配線１０８は、第２絶縁層１０６の外部に露出した表面と同一の平面上に存在する表面を有する。つまり、インターポーザ１００の表面のうち、第１配線１０８が配置された側はほぼ平坦である。尚、インターポーザ１００の内部の領域に対して、それ以外の領域を外部という。
In the present embodiment, the
このような構成を有することによって、パッケージ基板１０２への実装が容易になる。
By having such a configuration, mounting on the
第１配線１０８は、複数種の導電層の積層構造であってもよく、単層構造であってもよい。本実施形態においては、第１配線１０８は、第１導電層１０８ａ及び第２導電層１０８ｂを有する２層構造としている。以下では、特に第２導電層１０８ｂをバリア層１０８ｂとも呼び、バリア層１０８ｂは外部に露出している。これによって第１導電層１０８ａは、第２絶縁層１０６及びバリア層１０８ｂによって表面を被覆され、外部に露出しない構成となっている。
The
第１導電層１０８ａの材料としては、電気抵抗が低い金属材料が好ましい。例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）などを用いることができる。また、アルミニウム−ネオジウム合金（Ａｌ−Ｎｄ）やアルミニウム−銅合金（Ａｌ−Ｃｕ）などのアルミニウム合金を使用することができる。
As a material of the first
バリア層１０８ｂの材料としては、密着性や、第１導電層１０８ａに対するバリア性を有する材料を使用することが好ましい。例えば、第１導電層１０８ａとしてＣｕを使用した場合、第２導電層１０８ｂとしては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）等の高融点金属を使用することができる。また、Ｎｉ／Ａｕ等の複数層を有する構成としてもよい。
As a material for the
このような構成を有することによって、第１導電層１０８ａの酸化を防止し、パッケージ基板１０２との導通部における抵抗の増大を回避することができる。これによって、安定した半導体実装が可能になり、信頼性の改善した半導体装置を提供することができる。
With such a configuration, oxidation of the first
本実施形態に係るインターポーザ１００は、複数の半田バンプ１１０を更に備えてもよい。複数の半田バンプ１１０の各々は、第１配線１０８に導通している。
The
以上、本実施形態に係るインターポーザの構成について説明した。以上のような構成を有することによって、後述する半田バンプ１１０のリフロー時に、有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散することによる半田バンプ１１０の変形や接合不良を抑制することができる。これによって、安定した半導体実装が可能になり、信頼性の改善した半導体装置を提供することができる。
The configuration of the interposer according to this embodiment has been described above. By having the above-described configuration, it is possible to suppress deformation and bonding failure of the
［製造方法］
次いで、本実施形態に係るインターポーザ１００の製造方法について詳細に説明する。図２乃至図１３は、本実施形態に係るインターポーザ１００の構成を説明する断面図である。
[Production method]
Next, a method for manufacturing the
先ず、支持基板としての基板１１６上にＳｉＯ2層１１８、バリア層１０８ｂ、及び導電層１０８ｃをこの順で成膜する（図２（a））。支持基板としての基板１１６としては、本実施形態においてはＳｉ基板を用いる。ＳｉＯ2層１１８は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜することができる。バリア層１０８ｂは、スパッタリング法を用いて成膜することができる。導電層１０８ｃは、めっき給電のためのシード層であり、スパッタリング法又は無電解めっき法を用いて成膜することができる。本実施形態においては、導電層１０８ｃとして銅（Ｃｕ）を用いる。
First, an SiO 2 layer 118, a
次いで、第１配線１０８のパターンを形成するために、導電層１０８ｃ上にフォトレジスト１２０を塗布し、第１配線１０８を形成する領域のフォトレジスト１２０を選択的に露光して除去する（図２（ｂ））。
Next, in order to form a pattern of the
次いで、電解めっき法により、既に成膜した導電層１０８ｃをシード層として、めっき成長させる（図３（ａ））。
Next, plating growth is performed by electrolytic plating using the already formed
次いで、フォトレジスト１２０を剥離し、フォトレジスト１２０に覆われていた領域のバリア層１０８ｂ及び導電層１０８ｃをウェットエッチングにより除去する。以上の工程によって、基板上１１６に第１配線１０８のパターンを形成する（図３（ｂ））。
Next, the
次いで、基板上１１６に第１配線１０８のパターンを被覆する第２絶縁層１０６を成膜する。
Next, the second insulating
第２絶縁層１０６の成膜は、第２無機絶縁層１０６ｂを成膜し、第２無機絶縁層１０６ｂを被覆する第１無機絶縁層１０６ａを成膜することを含んでもよい。本実施形態においては、第２絶縁層１０６は第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂの２層構造を有し、第１無機絶縁層１０６ａとして珪素（ＳｉＯ2）、第２無機絶縁層１０６ｂとして窒化珪素（ＳｉＮ）を用いる。
The formation of the second insulating
このような製造方法によって、後述する半田バンプ１１０のリフロー時に、有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散することを更に効果的に抑制することができる。
By such a manufacturing method, it is possible to more effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the
次いで、第２絶縁層１０６上に有機絶縁層を含む第１絶縁層１１２を成膜する（図４（ａ））。第１絶縁層１１２は、複数種の絶縁層の積層構造であってもよく、単層構造であってもよい。第１絶縁層１１２は、少なくとも有機絶縁層を含む。本実施形態においては、第１絶縁層１１２としてポリイミドを用いる。
Next, a first insulating
次いで、第１絶縁層１１２上に複数の配線層を形成する。以下では、２層目の配線層を形成する工程について説明するが、３層目以降の配線層についても２層目と同様にして形成することができる。
Next, a plurality of wiring layers are formed on the first insulating
第１絶縁層１１２上に、プラズマＣＶＤ法によってＳｉＯ2層１１９を成膜する。更に、ＳｉＯ2層１１９上にフォトレジスト１２０を塗布し、フォトリソグラフィ工程によって、２層目の配線層が有する第２配線１０８と第１配線１０８とを接続するためのビア１２２についてパターニングを行う（図４（ｂ））。次いで、フォトレジスト１２０をマスクとしてＳｉＯ2層１１９をプラズマエッチングする（図５（ａ））。
A SiO 2 layer 119 is formed on the first insulating
次いで、第１絶縁層１１２、第１無機絶縁層１０６ａ、第２無機絶縁層１０６ｂの順にプラズマエッチングによって除去する（図５（ｂ））。このエッチング工程において、フォトレジスト１２０は第１絶縁層１１２のエッチング時に除去される。フォトレジスト１２０が除去された後は、第１絶縁層１１２がマスクとなり、第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂがエッチングされる。
Next, the first insulating
尚、第１絶縁層１１２として感光性の有機材料を用いる場合は、上述のエッチング工程に替えて、第１絶縁層１１２を露光及び現像してパターニングし、第１絶縁層１１２をマスクとして第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂをエッチングしてもよい。
In the case where a photosensitive organic material is used as the first insulating
次いで、第２配線１０８及びビア１２２を以下の手順で形成する。第２配線１０８が有するバリア層１０８ｂ及び導電層１０８ｃを成膜する。バリア層１０８ｂは、第１配線のバリア層１０８ｂと同様の材料を用いてよく、スパッタリング法によって成膜することができる。導電層１０８ｃは電解めっき法によって成長させるためのシード層であり、最下層の配線１０８が有する第１導電層１０８ａと同様の材料を用いてよい。導電層１０８ｃは、スパッタリング法によって成膜することができる。
Next, the
次いで、フォトレジスト１２０を塗布し、第２配線１０８のパターニングを行う（図６（ａ））。次いで、電解めっき法により、導電層１０９ｃを成長させる（図６（ｂ））。
Next, a
次いで、フォトレジストを除去し、フォトレジストに覆われていたバリア層１０８ｂ及び導電層１０８ｃをウェットエッチングにより除去して第２配線１０８を形成する（図７）。尚、ウェットエッチングの他に、イオンミリングして除去してもよい。第２配線１０８を形成した後、２層目の第１絶縁層１１２を形成する。ここで、最下層の配線層と同様に、２層の第２絶縁層１０６（第１絶縁層１０６ａ及び第２絶縁層１０６ｂ）及び第１絶縁層１１２を形成して２層目の配線層としてもよい。また、第２配線１０８の上に直接第１絶縁層１１２を形成して２層目の配線層としてもよい。
Next, the photoresist is removed, and the
次いで、２層目の配線層と同様にして、その上に複数の配線層を形成する（図８）。尚、最上層の配線１０８は、実装用に例えばＣｕ／Ｎｉ／Ａｕといった層構造を有していてもよい。また、最上層の配線１０８に例えばＣｕピラーを形成してもよい。
Next, in the same manner as the second wiring layer, a plurality of wiring layers are formed thereon (FIG. 8). The
次いで、基板１１６を除去して、第１配線１０８及び第２絶縁層１０６を露出させる。基板１１６を除去する工程としては、先ず、接着剤１２４を介してインターポーザ１００の最上層にサポート基板１２６を貼り付ける。サポート基板１２６としては、例えばＳｉ基板を用いることができる。
Next, the
次いで、支持基板としての基板１１６の裏面を研磨し、薄膜化する（図９）。ここで、基板１１６が１０μｍ程度まで薄膜化することが望ましい。尚、本実施形態においては、基板１１６としてＳｉ基板を用いている。
Next, the back surface of the
次いで、ＳｉとＳｉＯ2との選択比が５以上となるよう、ＣＦ系、ＣＨＦ系を含む混合ガスを用いたプラズマエッチングによって、残存した基板１１６を除去してＳｉＯ2層１１８を露出させる（図１０）。
Next, the remaining
尚、ここでのプラズマエッチングにおいて、Ｃｌ2、ＢＣｌ3等の塩素を含むガスを用いてもよい。または、ＴＭＡＨやＫＯＨ等の薬液を用いて、残存した基板１１６を除去してもよい。
In this plasma etching, a gas containing chlorine such as Cl 2 or BCl 3 may be used. Alternatively, the remaining
次いで、ＳｉＯ2層１１８と第２無機絶縁層１０６ｂとの選択比が５以上のＣＦ系、ＣＨＦ系を含む混合ガスを用いて、プラズマエッチングによってＳｉＯ2層１１８を除去して、第１配線１０８の表面と第２無機絶縁層１０６ｂの表面を露出させる（図１１）。または、ＨＦ溶液を用いてＳｉＯ2層１１８を除去して第１配線１０８の表面と第２無機絶縁層１０６ｂの表面を露出させても良い。このような製造方法によって、第１配線１０８の表面と第２無機絶縁層１０６ｂの表面とは同一平面上に存在するように仕上がる。
Next, the selection ratio of the SiO 2 layer 118 and the second inorganic insulating
ここで、最下層の配線層が有する第１配線１０８のバリア層１０８ｂをエッチング液で除去しても良い。または、そのままバリア層１０８ｂとしてバンプ形成用に用いても良い。
Here, the
次いで、バリア層１０８ｂ上にスクリーン印刷を用いてフラックス１２８を塗布し、メタルマスク１３０を介して半田ボール１１０を配置する（図１２）。
Next,
次いで、半田ボール１１０をリフローさせて半田バンプ１１０を形成した後、ＩＰＡなどの有機溶剤でフラックス１２８を除去し、最後にサポート基板１２６と接着材１２４を除去する（図１３）。この状態で、半田バンプ１１０を介してパッケージ基板１０２または、半導体装置を接続することが可能となる。
Next, after the
以上、本実施形態に係るインターポーザの製造方法について説明した。以上のような製造方法によって、シリコン基板、ガラス基板等による貫通電極を用いないインターポーザ１００を容易に製造することができる。
The method for manufacturing the interposer according to the present embodiment has been described above. By the manufacturing method as described above, the
更に、このような製造方法によって、有機絶縁層を含む第１絶縁層１１２が外部に露出しないインターポーザ１００を容易に製造することができる。
Furthermore, the
＜変形例＞
図面を用いて、本変形例に係るインターポーザ１５０の構成及び製造方法について詳細に説明する。
［構成］
先ず、本変形例に係るインターポーザ１５０の構成について詳細に説明する。図１４は、インターポーザ１５０の構成を説明する断面図である。
<Modification>
The configuration and manufacturing method of the interposer 150 according to this modification will be described in detail with reference to the drawings.
[Constitution]
First, the configuration of the interposer 150 according to this modification will be described in detail. FIG. 14 is a cross-sectional view illustrating the configuration of the interposer 150.
本変形例に係るインターポーザ１５０と、第１実施形態に係るインターポーザ１００とを比較すると、本変形例に係るインターポーザ１５０は、最下層の配線層が有する第１配線１０８に導通する複数のピラー１３２を更に備えている。ピラー１３２はパッケージ基板１０２とインターポーザ１００とを電気的に接続する柱状の端子である。
When comparing the interposer 150 according to the present modification and the
このような構成を有することによって、パッケージ基板１０２の微細化に伴う電極パッドの狭ピッチ化に対応することができる。
By having such a configuration, it is possible to cope with a narrow pitch of the electrode pads accompanying the miniaturization of the
［製造方法］
本変形例に係るインターポーザの製造方法１５０は、第１実施形態に係るインターポーザ１００の製造方法において、図１１に示したＳｉＯ2層１１８を除去する工程までは共通するため、その説明は省略する。
[Production method]
The interposer manufacturing method 150 according to this modification is common to the method of manufacturing the
図１５に示すように、ＳｉＯ2層１１８を除去した後、最下層の配線層側からスパッタリング法によりバリア層１３２ｂ及び導電層１３２ａを成膜する（図示せず）。次いでフォトレジスト１２０を塗布し、露光、現像してピラー１３２についてパターンニングする。導電層１３２ａに給電し、電解めっき法により導電層１３２ａを成長させる。
As shown in FIG. 15, after the SiO 2 layer 118 is removed, a
次いで、フォトレジスト１２０を剥離し、導電層１３２ａ及びバリア層１３２ｂをウエットエッチングによって除去してピラー１３２を形成する。次いで、ピラー１３２上に半田ボール１１０を配置し、リフローさせることにより半田バンプ１１０を形成する（図１６）。
Next, the
次いで、サポート基板１２６と接着剤１２４とを除去し、図１４に示した本変形例に係るインターポーザ１５０が完成する。この状態で、半田バンプ１１０を介してパッケージ基板１０２や半導体装置と接合することができる。
Next, the
＜第２実施形態＞
図面を用いて、本実施形態に係るインターポーザ２００の構成及び製造方法について詳細に説明する。
［構成］
先ず、本実施形態に係るインターポーザ２００の構成について詳細に説明する。図１７は、インターポーザ２００の構成を説明する断面図である。図１７ａは、インターポーザ２００の概略構成を説明する断面図であり、図１７ｂは、パッケージ基板１０２に実装したインターポーザ２００の表面付近の構成を説明する拡大断面図である。
Second Embodiment
The configuration and manufacturing method of the
[Constitution]
First, the configuration of the
本実施形態に係るインターポーザ２００は、少なくとも多層配線１０４と、第２絶縁層１０６と、第１配線１０８とを備えている。
The
多層配線１０４は、少なくとも一層の配線層が積層されて構成されている。配線層の各々は、配線１０８及び複数の第１絶縁層１１２を有している。
The
複数の配線１０８の各々は、複数種の導電層の積層構造であってもよく、単層構造であってもよい。本実施形態においては、複数の配線１０８の各々は、第１導電層１０８ａ及び第２導電層１０８ｂを有する２層構造を有している。第１導電層１０８ａ及び第２導電層１０８ｂの材料としては、それぞれ第１実施形態において説明した材料を用いることができ、本実施形態においても同様の材料を用いる。
Each of the plurality of
第２絶縁層１０６は、多層配線１０４の最下層側の表面及び最上層側の表面の内、少なくとも一方の表面を被覆している。第２絶縁層１０６は、複数種の絶縁層の積層構造であってもよく、単層構造であってもよい。第２絶縁層１０６としては、第１絶縁層１１２が有する有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い材料を用いる。
The second
ここで言うガスとは、後述する半田バンプ１１０のリフロー時に有機絶縁層が放出するガスを指す。有機絶縁層から放出されるガスは主に、水分や炭素と酸素の結合化合物である。
The gas here refers to a gas released from the organic insulating layer when the
有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散すると、半田バンプ１１０の変形や接合不良が生じ、半導体実装が不安定となり、半導体装置の信頼性が低下してしまうという問題がある。 When the gas generated in the organic insulating layer reaches and diffuses to the solder bumps 110, the solder bumps 110 are deformed or bonded poorly, the semiconductor mounting becomes unstable, and the reliability of the semiconductor device is lowered. .
有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い材料としては、例えば酸化珪素（ＳｉＯ2）や窒化珪素（ＳｉＮ）等の無機絶縁材料、又はテフロン（登録商標）等の有機絶縁材料が挙げられる。本実施形態においては、第２絶縁層１０６は、第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂの２層構造を有しており、第１無機絶縁層１０６ａは、第２無機絶縁層１０６ｂの上に配置されている。第１無機絶縁層１０６ａとしてＳｉＯ2、第２無機絶縁層１０６ｂとしてＳｉＮを用いている。尚、第２絶縁層１０６は必ずしもこれらの２層構造を要するわけではなく、ＳｉＯ2又はＳｉＮのいずれか一方の単層構造でも構わない。
Examples of materials having a lower gas permeability and lower gas release rate than the organic insulating layer include inorganic insulating materials such as silicon oxide (SiO 2 ) and silicon nitride (SiN), and Teflon (registered trademark). An organic insulating material is mentioned. In the present embodiment, the second insulating
配線１０８がＣｕであって、Ｃｕとの密着力を高めたい場合には、ＳｉＮをＣｕと密着させることが好ましい。また、他の絶縁材料として、Ｓｉを含有する酸化炭化珪素（ＳｉＯＣ）、炭化珪素（ＳｉＣ）でも良い。両者ともＣｕとの密着力が強く、有機材料からの脱ガスを抑える効果もある。
In the case where the
このような構成を有することによって、製造工程における半田バンプ１１０のリフロー時に、有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散することを更に効果的に抑制することができる。
By having such a configuration, it is possible to more effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the
第１配線１０８は、第２絶縁層１０６を貫通している。これに伴い、第１配線１０８の一部の表面が外部に露出している。本実施形態においては、第１配線１０８の側壁が第２絶縁層１０６と接触している。
The
このような構成を有することによって、シリコン基板、ガラス基板等を用いた貫通電極を介さずに、半導体装置の出力信号をパッケージ基板１０２に伝送することができる。これによって、信号の送受信の高速化、及び出力信号の伝送損失の低減が可能になる。
With such a configuration, an output signal of the semiconductor device can be transmitted to the
本実施形態においては、第１配線１０８の外部に露出した表面は、第２絶縁層１０６の外部に露出した表面と同一の平面上に存在する。つまり、インターポーザ１００の表面のうち、第１配線１０８が配置された側は平坦である。
In the present embodiment, the surface exposed to the outside of the
このような構成を有することによって、パッケージ基板１０２への実装が容易になる。
By having such a configuration, mounting on the
第１配線１０８は、複数種の導電層の積層構造であってもよく、単層構造であってもよい。本実施形態においては、第１配線１０８は、第１導電層１０８ａ及び第２導電層１０８ｂを有する２層構造としている。以下では、特に第２導電層１０８ｂをバリア層１０８ｂとも呼び、バリア層１０８ｂは外部に露出している。これによって第１導電層１０８ａは絶縁層１０６及びバリア層１０８ｂによって表面を被覆され、外部に露出しない構成となっている。
The
このような構成を有することによって、第１導電層１０８ａの酸化を防止し、パッケージ基板１０２との導通部における抵抗の増大を回避することができる。これによって、安定した半導体実装が可能になり、信頼性の改善した半導体装置を提供することができる。
With such a configuration, oxidation of the first
本実施形態に係るインターポーザ２００は、複数の半田バンプ１１０を更に備えてもよい。複数の半田バンプ１１０の各々は、第１配線１０８に導通している。
The
以上、本実施形態に係るインターポーザ２００の構成について説明した。以上のような構成を有することによって、半田バンプ１１０のリフロー時に、有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散することによる半田バンプ１１０の変形や接合不良を抑制することができる。これによって、安定した半導体実装が可能になり、信頼性の改善した半導体装置を提供することができる。
The configuration of the
［製造方法］
次いで、本実施形態に係るインターポーザ２００の製造方法について詳細に説明する。図１８乃至図２４は、本実施形態に係るインターポーザ２００の構成を説明する断面図である。
[Production method]
Next, a method for manufacturing the
先ず、支持基板としての基板１１６上にＳｉＯ2層１１８、第２絶縁層１０６、第１絶縁層１１２としての有機絶縁層をこの順で成膜する（図１８）。支持基板としては例えばＳｉ基板を用いることができる。ＳｉＯ2層１１８は、プラズマＣＶＤ法やスパッタリング法等を用いて成膜することができる。
First, an SiO 2 layer 118, a second insulating
第２絶縁層１０６の成膜は、第２無機絶縁層１０６ｂを成膜し、第２無機絶縁層１０６ｂを被覆する第１無機絶縁層１０６ａを成膜することを含んでもよい。本実施形態においては、第２絶縁層１０６は第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂの２層構造を有し、第１無機絶縁層１０６ａとして酸化珪素（ＳｉＯ2）、第２無機絶縁層１０６ｂとして窒化珪素（ＳｉＮ）を形成する。
The formation of the second insulating
このような製造方法によって、後述する半田バンプ１１０のリフロー時に、有機絶縁層中で発生するガスが半田バンプ１１０に到達及び拡散することを更に効果的に抑制することができる。
By such a manufacturing method, it is possible to more effectively suppress the gas generated in the organic insulating layer from reaching and diffusing into the
次いで、第２絶縁層１０６上に有機絶縁層を含む第１絶縁層１１２を成膜する。第１絶縁層１１２は、複数種の絶縁層の積層構造であってもよく、単層構造であってもよい。第１絶縁層１１２は、少なくとも有機絶縁層を含む。本実施形態においては、第１絶縁層１１２としてポリイミドを用いる。
Next, a first insulating
次いで、第１絶縁層１１２及び第２絶縁層１０６を貫通する開口パターンを形成する。当該開口パターンの形成として、本実施形態においては、第１絶縁層１１２上にプラズマＣＶＤ法によってＳｉＯ2層１１９を成膜する。更に、ＳｉＯ2層１１９上にフォトレジスト１２０を塗布し、フォトリソグラフィ工程によって、第１配線１０８についてパターニングを行う（図１９）。次いで、フォトレジスト１２０をマスクとしてＳｉＯ2層１１９をプラズマエッチングする（図２０）。
Next, an opening pattern penetrating the first insulating
次いで、第１絶縁層１１２、第１無機絶縁層１０６ａ、第２無機絶縁層１０６ｂの順にプラズマエッチングし、開口部を形成する（図２１）。このエッチング工程において、フォトレジスト１２０は第１絶縁層１１２のエッチング時に除去される。フォトレジスト１２０が除去された後は、第１絶縁層１１２がマスクとなり、第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂがエッチングされる。
Next, plasma etching is performed in the order of the first insulating
尚、第１絶縁層１１２として感光性の有機膜を用いる場合は、第１絶縁層１１２を露光及び現像してパターニングし、第１絶縁層１１２をマスクとして第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂをエッチングしてもよい。
In the case where a photosensitive organic film is used as the first insulating
次いで、最下層の配線層が有する第１配線１０８を形成するために、基板１１６上にバリア層１０８ｂ、導電層１０８ｃをこの順で成膜する。バリア層１０８ｂは、スパッタリング法を用いて成膜することができる。導電層１０８ｃは、めっき給電のためのシード層であり、スパッタリング法又は無電解めっき法を用いて成膜することができる。本実施形態においては、導電層１０８ｃとして銅（Ｃｕ）を用いている。
Next, in order to form the
次いで、２層目の配線層が有する第２配線１０９のパターンを形成するために、基板１１６上にフォトレジスト１２０を塗布し、第２配線１０８を形成する領域のフォトレジスト１２０を選択的に露光して除去する（図２２（ａ））。
Next, in order to form a pattern of the
次いで、電解めっき法により、既に成膜した導電層１０８ｃをシード層として、めっき成長させる（図２２（ｂ））。これによって、開口部を導体で充填すると共に第１配線１０８を形成する。
Next, plating growth is performed by electrolytic plating using the already formed
次いで、フォトレジスト１２０を剥離し（図２３（ａ））、フォトレジスト１２０に覆われていたバリア層１０８ｂ及び導電層１０８ｃをウェットエッチングにより除去する。尚、ウェットエッチングの他に、イオンミリングして除去してもよい。以上の工程によって、基板１１６上に第２配線１０８を形成することができる（図２３（ｂ））。
Next, the
２層目の配線層が有する第２配線１０８を形成した後、２層目の配線層が有する第１絶縁層１１２を形成する。ここで、最下層の配線層と同様に、２層の絶縁層１０６（第１無機絶縁層１０６ａ及び第２無機絶縁層１０６ｂ）及び第１絶縁層１１２を形成して２層目の配線層としてもよい。また、第２配線１０８の上に直接第１絶縁層１１２を形成して２層目の配線層としてもよい。
After the
次いで、２層目の配線層と同様にして、その上に複数の配線層を形成する。尚、最上層の配線１０８は、実装用に例えばＣｕ／Ｎｉ／Ａｕといった層構造を有していてもよい。また、最上層の配線１０８に例えばＣｕピラーを形成してもよい。
Next, in the same manner as the second wiring layer, a plurality of wiring layers are formed thereon. The
次いで、基板１１６を除去して、第１配線１０８及び第２絶縁層１０６を露出させる（図２４）。基板１１６を除去する方法は、第１実施形態で説明した方法と同様の方法を用いることができるため、詳細な説明は省略する。また、本実施形態においても、第１実施形態と同等に、最下層の配線層が有する第１配線１０８と導通する複数の半田バンプ１１０を配置することができる。
Next, the
以上、本実施形態に係るインターポーザ２００の製造方法について説明した。このような製造方法によって、シリコン基板、ガラス基板等による貫通電極を用いないインターポーザ２００を容易に製造することができる。
The manufacturing method of the
更に、このような製造方法によって、有機絶縁層を含む第１絶縁層１１２が外部に露出しないインターポーザ２００を容易に製造することができる。
Furthermore, the
＜第３実施形態＞
図面を用いて、本実施形態に係るインターポーザ３００の構成及び製造方法について詳細に説明する。
［構成］
先ず、本実施形態に係るインターポーザ３００の構成について詳細に説明する。図２５は、インターポーザ３００の構成を説明する断面図である。
<Third Embodiment>
The configuration and manufacturing method of the
[Constitution]
First, the configuration of the
本実施形態に係るインターポーザ３００は、第１実施形態に係るインターポーザ１００と比較すると、以下の点で異なっている。インターポーザ３００の最上層及び最下層の配線層１０８の表面を、それぞれ第３絶縁層１０７及び第２絶縁層１０６が被覆している。更に、最上層と最下層に半田バンプ１１０が配置されている。
The
このような構成を有することによって、一方の表面をパッケージ基板に、他方の表面を半導体装置に接続することができる。 With such a structure, one surface can be connected to the package substrate and the other surface can be connected to the semiconductor device.
［製造方法］
本変形例に係るインターポーザの製造方法３００は、第１実施形態に係るインターポーザ１００の製造方法において、図７に示した第２配線１０９を形成する工程までは共通するため、その説明は省略する。
[Production method]
The
第１実施形態に係るインターポーザ１００と同様の製造方法において、２層目の配線層が有する第２配線１０８を形成した後、最上層の配線層の直下の配線層まで形成する（図２６）。
In the same manufacturing method as the
次いで、以下のようにして最上層の配線層を形成する。最上層の直下の配線層が有する配線１０８を覆う第１絶縁層１１２、第１無機絶縁層１０６a、第２無機絶縁層１０６ｂをこの順で成膜する（図２７）。第１無機絶縁層１０６ａ、第２無機絶縁層１０６ｂ、第１絶縁層１１２の材料としては、第１実施形態に係るインターポーザ１００において用いた材料を用いることができ、それぞれＳｉＮ、ＳｉＯ2、ポリイミドを用いる。
Next, the uppermost wiring layer is formed as follows. A first insulating
次いで、第２絶縁層１０６ｂ上にフォトレジスト１２０を塗布し、露光及び現像してパターニングする。次いで、フォトレジスト１２０をマスクとして第１無機絶縁層１０６ａ、第２無機絶縁層１０６ｂをプラズマエッチングする（図２８）。次いで、最上層の直下の配線層が有する配線１０８が露出するまで、第１絶縁層１１２をプラズマエッチングする（図２９）。フォトレジスト１２０は、第１絶縁層１１２のプラズマエッチングと共に除去される。
Next, a
次いで、バリア層１０９ｂ、導電層１０９ｃをこの順で成膜する（図３０）。バリア層１０９ｂは、スパッタリング法を用いて成膜することができる。導電層１０９ｃは、めっき給電のためのシード層であり、スパッタリング法又は無電解めっき法を用いて成膜することができる。本実施形態においては、導電層１０９ｃとして銅（Ｃｕ）を用いている。
Next, a
次いで、電解めっき法により、既に成膜した導電層１０９ｃをシード層として、めっき成長させる（図３３）。
Next, plating growth is performed by electrolytic plating using the already formed
次いで、表面に成長した導電層１０９ｃ及びバリア層１０９ｂを、第２無機絶縁層１０６ｂが露出するまでＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨する（図３２）。
Next, the
次いで、表面に露出した導電層１０９ａの表面に、バリア層１０９ｄを形成する（図３３）。バリア層１０９ｄとしては導電層１０８ａ側から、例えばＮｉ及びＡｕの２層構造とし、無電解めっき法を用いて形成することができる。
Next, a
次いで、Ａｕ上に半田バンプ１１０を形成する（図３４）。半田バンプ１１０の形成は、第１実施形態で説明した方法を用いることができる。
Next, solder bumps 110 are formed on Au (FIG. 34). The
次いで、基板１１６を除去する。基板１１６の除去は、第１実施形態で説明した方法を用いることができる。裏面にも半田バンプ１１６を形成して図２５に示した本実施形態に係るインターポーザ３００が完成する。
Next, the
最上層に半導体（Ｓｉ）チップを搭載した場合、ＳｉとＳｉＯ２／ＳｉＮの熱膨張率の差が小さいことから、半田バンプを介した接続で、熱サイクル試験などの信頼性が高くなる。Ｓｉの熱膨張率は３ｐｐｍ、ＳｉＯ２の熱膨張率はは０．５ｐｐｍ、ＳｉＮの熱膨張率は３ｐｐｍと比較的近い。有機材料は一般に数十ｐｐｍと大きく、搭載したＳｉチップとの熱膨張差に起因して接続の信頼性が低下する。 When a semiconductor (Si) chip is mounted on the uppermost layer, since the difference in thermal expansion coefficient between Si and SiO 2 / SiN is small, the reliability through a thermal cycle test or the like is increased by connection via solder bumps. The thermal expansion coefficient of Si is 3 ppm, the thermal expansion coefficient of SiO 2 is 0.5 ppm, and the thermal expansion coefficient of SiN is relatively close to 3 ppm. The organic material is generally as large as several tens of ppm, and connection reliability decreases due to a difference in thermal expansion from the mounted Si chip.
以上、本発明の好ましい態様を第１実施形態乃至第３実施形態によって説明した。しかし、これらは単なる例示に過ぎず、本発明の技術的範囲はそれらには限定されない。当業者であれば、本発明の要旨を逸脱することなく、種々の変更が可能であろう。よって、それらの変更も当然に、本発明の技術的範囲に属すると解されるべきである。 In the above, the preferable aspect of this invention was demonstrated by 1st Embodiment thru | or 3rd Embodiment. However, these are merely examples, and the technical scope of the present invention is not limited thereto. Those skilled in the art will be able to make various modifications without departing from the spirit of the present invention. Therefore, it should be understood that these changes also belong to the technical scope of the present invention.
本発明に係るインターポーザと、従来構造のインターポーザを作製し、熱サイクル試験を行った結果について説明する。 An interposer according to the present invention and an interposer having a conventional structure will be described, and the results of a thermal cycle test will be described.
図３５は、熱サイクル試験に用いたインターポーザの構造を説明する断面図である。この試験では、パッケージ基板とインタポーザを作製し、半田バンプで両者を接続した。 FIG. 35 is a cross-sectional view illustrating the structure of the interposer used in the thermal cycle test. In this test, a package substrate and an interposer were produced, and both were connected by solder bumps.
図３５の構造を使用して−４５〜１２５℃の温度サイクル試験を行った。１０００回の熱サイクル後、パケージ基板とインターポーザ間を図中の点線に沿って通電し、半田バンプ部の接続状態を調べた。半田バンプがパッケージ基板とインターポーザに対して十分な強度で接合をしていないと、接続不良により抵抗値の増加が起こる。 A temperature cycle test of −45 to 125 ° C. was performed using the structure of FIG. After 1000 thermal cycles, the package substrate and the interposer were energized along the dotted lines in the figure, and the connection state of the solder bumps was examined. If the solder bump is not bonded to the package substrate and the interposer with sufficient strength, the resistance value increases due to poor connection.
各サンプルの第１配線層の構造を図３６にした。図３６（a）は、第１実施形態において、配線１０８を銅の単層とし、第１配線層を有機膜（ポリイミド）の層間絶縁層１１３で形成した構造（実施例１）である。図３６（ｂ）は、第２実施形態の構造において配線を銅の単層とし、第１配線層を有機膜（ポリイミド）の層間絶縁層１１３で形成した構造（実施例２）である。図３６（ｃ）は、第１配線層を有機膜（ポリイミド）の層間絶縁層１１３で形成した従来構造（比較例１）である。図３６（ｄ）は、第１配線層をプラズマＣＶＤ法で成膜したＳｉＯ2の層間絶縁層１１２で形成した従来構造（比較例２）である。
The structure of the first wiring layer of each sample is shown in FIG. FIG. 36A shows a structure (Example 1) in which the
上記の実施例及び比較例の構造において、インターポーザの多層配線は４層の配線を有する。最上層の配線層には層間絶縁層を形成せず、配線は露出している。第２〜第３配線層はポリイミドで形成した。 In the structures of the above-described embodiments and comparative examples, the multilayer wiring of the interposer has four layers of wiring. An interlayer insulating layer is not formed in the uppermost wiring layer, and the wiring is exposed. The second to third wiring layers were made of polyimide.
１サンプルで、半田バンプ数1万個を介して通電できる構造となっている。また、サンプル数は１００個で不良率を調べた。 One sample can be energized through 10,000 solder bumps. The number of samples was 100 and the defect rate was examined.
熱サイクル試験の後の不良率は、実施例１の構造で０％、実施例２の構造で６％の不良が発生したのに対して、比較例１の構造では６５％、比較例２では８８％の不良が発生した。 The defect rate after the heat cycle test was 0% in the structure of Example 1 and 6% in the structure of Example 2, whereas 65% in the structure of Comparative Example 1 and in Comparative Example 2 88% of defects occurred.
比較例１は、半田ボールのリフロー時、第１配線層で用いた有機膜からの脱ガスにより半田ボールが酸化、あるいは変形によって接続強度が不足しており、熱サイクル試験で高い不良率を示した。比較例２では、第１配線層で用いたＳｉＯ2とパッケージ基板を構成するエポキシ材料との熱膨張率の差から、半田バンプ内に残留応力による歪が発生し、接合強度が低下して高い不良率が発生した。 In Comparative Example 1, when the solder balls are reflowed, the solder balls are oxidized or deformed due to degassing from the organic film used in the first wiring layer, and the connection strength is insufficient due to the thermal cycle test. It was. In Comparative Example 2, distortion due to residual stress occurs in the solder bump due to the difference in thermal expansion coefficient between SiO 2 used in the first wiring layer and the epoxy material constituting the package substrate, and the bonding strength is reduced and high. A defective rate occurred.
実施例１と実施例２の構造は、第１配線層の有機膜からの脱ガスを第１絶縁層（ＳｉＯ2）と第２絶縁層（ＳｉＯ2）が防止して、半田バンプの酸化や変形を抑えた。また、第１配線層のポリイミドとパッケージ基板のエポキシの熱膨張率の差が小さいため、半田ボール内に残留応力が発生しないため、歪による接続強度の低下が起こらず高い強度を保つことができたため、不良率が低くなった。 In the structures of the first and second embodiments, the first insulating layer (SiO 2 ) and the second insulating layer (SiO 2 ) prevent degassing from the organic film of the first wiring layer, and the solder bumps are oxidized. Deformation was suppressed. In addition, since the difference in thermal expansion coefficient between the polyimide of the first wiring layer and the epoxy of the package substrate is small, no residual stress is generated in the solder ball, so that high strength can be maintained without lowering the connection strength due to strain. As a result, the defect rate decreased.
実施例２の構造は、わずかに不良が発生したことから、実施例１の構造の方が更に強い接合強度を維持できたと考えられる。 Since the structure of Example 2 was slightly defective, it is considered that the structure of Example 1 could maintain stronger bonding strength.
１００：インターポーザ、 １０２：パッケージ基板、 １０４：多層配線、 １０６：第２絶縁層、 １０６ａ、１０６ｂ：無機絶縁層、 １０８、１０９：配線、 １１０：半田バンプ、 １１２、１１３：第１絶縁層、 １１６：基板、 １１８、１１９：ＳｉＯ2層、 １２０：フォトレジスト、 １２０ａ：開口部、 １２２：ビア、 １２４：接着剤、 １２６：サポート基板、 １２８：フラックス、 １３０：メタルマスク、 １３２：ピラー 100: Interposer, 102: Package substrate, 104: Multilayer wiring, 106: Second insulating layer, 106a, 106b: Inorganic insulating layer, 108, 109: Wiring, 110: Solder bump, 112, 113: First insulating layer, 116 : Substrate, 118, 119: SiO 2 layer, 120: photoresist, 120a: opening, 122: via, 124: adhesive, 126: support substrate, 128: flux, 130: metal mask, 132: pillar
Claims (11)
前記多層配線の最下層側の表面及び最上層側の表面の内、少なくとも一方の表面を被覆し、前記有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い少なくとも一層の第２絶縁層と、
前記第２絶縁層に埋設され、前記多層配線の配線層の内、前記第２絶縁層に隣接する配線層が有する第２配線と電気的に接続され、各々の表面の一部が外部に露出した少なくとも一つの第１配線とを備えたインターポーザ。 At least one wiring layer is laminated, each of the wiring layers covering the wiring and the wiring, and a multilayer wiring having a first insulating layer including an organic insulating layer;
At least one of the surfaces of the lowermost layer side and the uppermost layer side of the multilayer wiring that covers at least one surface, has a lower gas permeability than the organic insulating layer, and has a lower gas release rate. Two insulating layers;
Embedded in the second insulating layer and electrically connected to the second wiring of the wiring layer adjacent to the second insulating layer among the wiring layers of the multilayer wiring, a part of each surface is exposed to the outside. An interposer comprising at least one first wiring.
前記多層配線の最下層側の表面及び最上層側の表面の内、少なくとも一方の表面を被覆し、前記有機絶縁層よりもガスの透過率が低く、且つガスの放出率が低い少なくとも一層の第２絶縁層と、
前記第２絶縁層を貫通し、前記多層配線の配線層の内、前記第２絶縁層に隣接する配線層が有する第２配線と電気的に接続され、各々の表面の一部が外部に露出した少なくとも一つの第１配線とを備えたインターポーザ。 At least one wiring layer is laminated, each of the wiring layers covering the wiring and the wiring, and a multilayer wiring having a first insulating layer including an organic insulating layer;
At least one of the surfaces of the lowermost layer side and the uppermost layer side of the multilayer wiring that covers at least one surface, has a lower gas permeability than the organic insulating layer, and has a lower gas release rate. Two insulating layers;
The second insulating layer penetrates the second insulating layer and is electrically connected to a second wiring included in a wiring layer adjacent to the second insulating layer among the wiring layers of the multilayer wiring, and a part of each surface is exposed to the outside. An interposer comprising at least one first wiring.
前記基板上に前記配線を被覆する第２絶縁層を成膜し、
前記第２絶縁層上に有機絶縁層を含む第１絶縁層を形成し、
前記第１絶縁層上に複数の配線層を形成し、
前記基板を除去して前記配線と前記第２絶縁層を露出させることを含むインターポーザの製造方法。 Form wiring on the board,
Forming a second insulating layer covering the wiring on the substrate;
Forming a first insulating layer including an organic insulating layer on the second insulating layer;
Forming a plurality of wiring layers on the first insulating layer;
A method for manufacturing an interposer, comprising removing the substrate to expose the wiring and the second insulating layer.
第２無機絶縁層を成膜し、
前記第２無機絶縁層を被覆する第１無機絶縁層を成膜することを含む請求項８に記載のインターポーザの製造方法。 Forming the second insulating layer includes
Forming a second inorganic insulating layer;
The manufacturing method of the interposer of Claim 8 including forming the 1st inorganic insulating layer which coat | covers the said 2nd inorganic insulating layer into a film.
前記第２絶縁層上に有機絶縁層を含む第１絶縁層を成膜し、
前記第１絶縁層及び前記第２絶縁層を貫通する開口部を形成し、
前記開口部を導体で充填すると共に配線を形成し、
前記配線上に複数の配線層を形成し、
前記基板を除去して前記配線と前記第２絶縁層を露出させることを含むインターポーザの製造方法。 Forming a second insulating layer on the substrate;
Forming a first insulating layer including an organic insulating layer on the second insulating layer;
Forming an opening that penetrates the first insulating layer and the second insulating layer;
Filling the opening with a conductor and forming a wiring;
Forming a plurality of wiring layers on the wiring;
A method for manufacturing an interposer, comprising removing the substrate to expose the wiring and the second insulating layer.
第２無機絶縁層を成膜し、
前記第２無機絶縁層を被覆する第１無機絶縁層を成膜することを含む請求項１０に記載のインターポーザの製造方法。 Forming the second insulating layer includes
Forming a second inorganic insulating layer;
The manufacturing method of the interposer of Claim 10 including forming the 1st inorganic insulating layer which coat | covers the said 2nd inorganic insulating layer into a film.
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|---|---|---|---|---|
| JP2018183221A (en) * | 2017-04-24 | 2018-11-22 | 株式会社ユニバーサルエンターテインメント | Game machine |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335464A (en) * | 2006-06-12 | 2007-12-27 | Nec Corp | Wiring board provided with metal post, semiconductor device, semiconductor device module, and manufacturing method therefor |
| US20090175023A1 (en) * | 2007-12-28 | 2009-07-09 | Ibiden Co., Ltd. | Interposer and method for manufacturing interposer |
| JP2010157690A (en) * | 2008-12-29 | 2010-07-15 | Ibiden Co Ltd | Board for mounting electronic component thereon, and method of manufacturing the same |
| WO2014069662A1 (en) * | 2012-11-05 | 2014-05-08 | 大日本印刷株式会社 | Wiring structure |
-
2015
- 2015-10-28 JP JP2015211463A patent/JP6699131B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335464A (en) * | 2006-06-12 | 2007-12-27 | Nec Corp | Wiring board provided with metal post, semiconductor device, semiconductor device module, and manufacturing method therefor |
| US20090175023A1 (en) * | 2007-12-28 | 2009-07-09 | Ibiden Co., Ltd. | Interposer and method for manufacturing interposer |
| WO2009084301A1 (en) * | 2007-12-28 | 2009-07-09 | Ibiden Co., Ltd. | Interposer and interposer manufacturing method |
| JP2010157690A (en) * | 2008-12-29 | 2010-07-15 | Ibiden Co Ltd | Board for mounting electronic component thereon, and method of manufacturing the same |
| US20100200279A1 (en) * | 2008-12-29 | 2010-08-12 | Ibiden Co., Ltd. | Electronic component mounting substrate and method for manufacturing electronic component mounting substrate |
| WO2014069662A1 (en) * | 2012-11-05 | 2014-05-08 | 大日本印刷株式会社 | Wiring structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018183221A (en) * | 2017-04-24 | 2018-11-22 | 株式会社ユニバーサルエンターテインメント | Game machine |
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