JP2017062429A - Timing control device for display unit, display unit, and television receiver - Google Patents
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Abstract
Description
本発明は、表示装置のタイミング制御装置、それを備えた表示装置およびテレビジョン受像機に関するものである。 The present invention relates to a timing control device for a display device, a display device including the timing control device, and a television receiver.
従来、複数の表示領域をそれぞれ別々の回路基板に備えられた制御回路で駆動する表示装置において、各表示領域の映像の同期ずれによる表示品位の低下を抑制するための技術が開発されている。 2. Description of the Related Art Conventionally, in a display device in which a plurality of display areas are driven by control circuits provided on separate circuit boards, a technique for suppressing a reduction in display quality due to a video synchronization shift in each display area has been developed.
例えば、特許文献１には、複数の表示手段が相互に隣接して配置されて１枚の表示領域を形成する表示装置において、表示手段毎に設けられた画像補正手段と、各画像補正手段から出力される画像信号間の位相差を補正するジッタ抑制手段と、位相補正された画像信号を前記複数の表示手段によって表示される１枚の画像の画像合成信号として合成処理し、当該画像合成信号を前記複数の表示装置に供給する合成手段とを備えた表示装置が開示されている。
For example, in
しかしながら、特許文献１の技術では、クロック信号および同期信号が各画像補正手段に対する画像データの供給源で分配されて各画像補正手段に入力され、各画像補正手段は互いに独立して動作するようになっている。
However, in the technique of
このため、各画像補正手段においてクロック信号の位相ずれが発生し、同期のタイミングがずれやすいため、各表示領域の映像の同期ずれにより表示品位が低下するという問題がある。 For this reason, a phase shift of the clock signal occurs in each image correction means, and the synchronization timing tends to shift, and there is a problem that the display quality deteriorates due to the video synchronization shift in each display area.
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、タイミングコントローラ回路を有する回路基板を複数備えた表示装置のタイミング制御装置において、各回路基板の動作を簡単な構成で適切に同期させることにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a simple configuration for the operation of each circuit board in a timing control apparatus for a display device including a plurality of circuit boards each having a timing controller circuit. It is to synchronize properly.
本発明の一態様にかかる表示装置のタイミング制御装置は、タイミング制御信号に基づいて表示装置の動作タイミングを制御するタイミングコントローラ回路を有する回路基板を複数備えた表示装置のタイミング制御装置であって、前記回路基板は前記表示装置の表示領域を走査信号線の延伸方向に並ぶ複数の領域に分割した分割領域毎に設けられており、かつ、前記各回路基板は走査信号線の延伸方向に並べて配置されており、前記タイミング制御信号が、複数の前記回路基板を、走査信号線の延伸方向の一端側に配置された回路基板から他端側に配置された回路基板に向かって順次伝送されることを特徴としている。 A timing control device for a display device according to one aspect of the present invention is a timing control device for a display device including a plurality of circuit boards each having a timing controller circuit that controls operation timing of the display device based on a timing control signal. The circuit board is provided for each divided area obtained by dividing the display area of the display device into a plurality of areas arranged in the extending direction of the scanning signal lines, and the circuit boards are arranged in the extending direction of the scanning signal lines. The timing control signal is sequentially transmitted from the circuit board arranged on one end side in the extending direction of the scanning signal line toward the circuit board arranged on the other end side of the plurality of circuit boards. It is characterized by.
上記の構成によれば、表示装置の動作タイミングを制御するためのタイミング制御信号が走査信号線の延伸方向の一端側に配置された回路基板から他端側に配置された回路基板に向かって順次伝送される。すなわち、タイミング制御信号は、走査信号線を伝送される走査信号の伝送方向と同じ方向に順次伝送される。これにより、回路基板間の伝送に伴うタイミング制御信号の遅延と、走査信号線を伝送される走査信号の遅延とを相殺させることができるので、各回路基板の動作を簡単な構成で適切に同期させ、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。 According to the above configuration, the timing control signal for controlling the operation timing of the display device is sequentially directed from the circuit board arranged on one end side in the extending direction of the scanning signal line toward the circuit board arranged on the other end side. Is transmitted. That is, the timing control signal is sequentially transmitted in the same direction as the transmission direction of the scanning signal transmitted through the scanning signal line. As a result, the delay of the timing control signal associated with the transmission between the circuit boards and the delay of the scanning signal transmitted through the scanning signal lines can be offset, so that the operation of each circuit board can be appropriately synchronized with a simple configuration. Accordingly, it is possible to suppress a decrease in display quality due to a deviation between the timing control signal and the scanning signal.
〔実施形態１〕
本発明の一実施形態について説明する。
An embodiment of the present invention will be described.
（１−１．テレビジョン受像機１の構成）
図１は、本実施形態にかかるテレビジョン受像機１の概略構成を示す分解斜視図である。
(1-1. Configuration of Television Receiver 1)
FIG. 1 is an exploded perspective view showing a schematic configuration of a
図１に示すように、テレビジョン受像機１は、表示装置２と、表示装置２を収容する背面側キャビネット４と、表示装置２を収容した背面側キャビネットの前面側に取り付けられる額縁状の前面側キャビネット３とを備えている。
As shown in FIG. 1, a
表示装置２は、図示しないチューナが受信した映像信号に応じた映像を表示させる。本実施形態では、表示装置２として、液晶表示パネル５、ゲートドライバ６、およびソースドライバ７ａ〜７ｄなどを備えた液晶表示装置を用いている。なお、表示装置２には、矩形形状の液晶表示パネル５における長辺部分に沿って４つのソースドライバ７ａ〜７ｄが配置されており、短辺部分に沿って１つのゲートドライバ６が設けられている。
The
なお、本実施形態では、本発明を、表示装置２とチューナとを備えたテレビジョン受像機に適用する場合について説明するが、本発明の適用対象はこれに限るものではない。例えば、本発明は、パソコン用のモニタ、各種録画装置や各種記録媒体等に記録された映像の再生用モニタ等として用いられる表示装置にも適用できる。
In the present embodiment, the case where the present invention is applied to a television receiver including the
また、本実施形態では、表示装置２として液晶表示装置を用いる場合について説明するが、これに限るものではない。表示装置２は、走査信号線を順次走査することにより各画素の駆動タイミングを制御する表示装置であればよく、例えば、有機ＥＬディスプレイやプラズマディスプレイなどを用いてもよい。
Moreover, although this embodiment demonstrates the case where a liquid crystal display device is used as the
（１−２．テレビジョン受像機１の制御系の構成）
図２は、テレビジョン受像機１の制御系の構成を示す説明図である。この図に示すように、テレビジョン受像機１は、映像処理基板１１と、Ｔ−ＣＯＮ（タイミングコントローラ）基板１２ａ〜１２ｄを有するタイミング制御装置１０と、ゲートドライバ６と、ソースドライバ７ａ〜７ｄとを備えている。
(1-2. Configuration of Control System of Television Receiver 1)
FIG. 2 is an explanatory diagram showing the configuration of the control system of the
ゲートドライバ６は、液晶表示パネル５に備えられる各ゲートバスライン（図示せず）に対して走査信号を順次出力する。 The gate driver 6 sequentially outputs a scanning signal to each gate bus line (not shown) provided in the liquid crystal display panel 5.
ソースドライバ７ａ〜７ｄは、液晶表示パネル５に備えられる各ソースバスライン（図示せず）に対して、ゲートドライバ６によるゲートバスラインの走査と同期したタイミングで映像データに応じたデータ信号を出力する。これにより、ゲートドライバ６によって走査されたゲートバスライン上の各画素に対して映像データに応じた電位を印加し、映像データに応じた表示を行う。
The
なお、本実施形態では、図２に示したように、液晶表示パネル５の表示画面をソースバスラインの延伸方向（以下、垂直方向と称する）に延伸し、かつゲートバスラインの延伸方向（以下、水平方向と称する）に沿って並ぶ４つの表示領域５ａ〜５ｄに分割している。具体的には、本実施形態では、８Ｋ４Ｋ（水平方向約８０００画素×垂直方向約４０００画素）クラスの解像度を有する液晶表示パネル５を用い、各表示領域５ａ〜５ｄのサイズを水平方向約２０００画素×垂直方向約４０００画素に設定している。
In the present embodiment, as shown in FIG. 2, the display screen of the liquid crystal display panel 5 is extended in the extending direction of the source bus line (hereinafter referred to as the vertical direction) and the extending direction of the gate bus line (hereinafter referred to as the vertical direction). Are divided into four
そして、ソースドライバ７ａは表示領域５ａ、ソースドライバ７ｂは表示領域５ｂ、ソースドライバ７ｃは表示領域５ｃ、ソースドライバ７ｄは表示領域５ｄに備えられるソースバスライン（図示せず）に接続されている。また、これら各表示領域５ａ〜５ｄに備えられるゲートバスラインの走査タイミングは、共通のゲートドライバ６によって制御される。
The
映像処理基板１１は、図示しないチューナから入力される映像データに基づいて当該映像データに応じた映像をテレビジョン受像機１に表示させるための信号（映像データ、クロック信号ＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＫ、およびデータイネーブル信号ＤＥなど）を生成し、タイミング制御装置１０に備えられている各Ｔ−ＣＯＮ基板１２ａ〜１２ｄのＴ−ＣＯＮ回路１３ａ，１３ｂに出力する。
The
Ｔ−ＣＯＮ基板（Ｔ−ＣＯＮマスター基板）１２ａは、Ｔ−ＣＯＮ回路（Ｔ−ＣＯＮマスター回路）１３ａと、Ｔ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１３ｂと、同期回路１４ａとを備えている。また、Ｔ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１２ｂはＴ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１３ｃ，１３ｄと同期回路１４ｂとを備えており、Ｔ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１２ｃはＴ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１３ｅ，１３ｆと同期回路１４ｃとを備えており、Ｔ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１２ｄはＴ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１３ｇ，１３ｈと同期回路１４ｃとを備えている。
The T-CON substrate (T-CON master substrate) 12a includes a T-CON circuit (T-CON master circuit) 13a, a T-CON substrate (T-CON slave substrate) 13b, and a
Ｔ−ＣＯＮ回路（Ｔ−ＣＯＮマスター回路）１３ａは、映像処理基板１１から信号線１５ａを介して入力される信号に応じて、（ｉ）ゲートドライバ６を駆動するためのゲートドライバ駆動信号を生成して信号線１６を介してゲートドライバ６に出力し、（ｉｉ）ソースドライバ７ａの一部を駆動するためのソースドライバ駆動信号とソースドライバ７ａで利用されているフォーマットに応じた映像データとを生成して信号線１７ａを介してソースドライバ７ａに出力し、（ｉｉｉ）Ｔ−ＣＯＮ回路１３ｂ〜１３ｈの信号出力タイミング（表示装置２における各表示領域５ａ〜５ｂの動作タイミング）を同期させるための出力クロック信号（タイミング制御信号）および出力同期信号（タイミング制御信号）を生成してＴ−ＣＯＮ回路１３ｂおよび同期回路１４ａに出力する。
The T-CON circuit (T-CON master circuit) 13a generates (i) a gate driver drive signal for driving the gate driver 6 in accordance with a signal input from the
Ｔ−ＣＯＮ回路（Ｔ−ＣＯＮスレーブ回路）１３ｂは、映像処理基板１１から信号線１５ｂを介して入力される信号に基づいてソースドライバ制御信号およびソースドライバ７ａで採用されているフォーマットに応じた映像データを生成し、Ｔ−ＣＯＮ回路１３ａから入力される出力クロック信号および出力同期信号に応じた出力タイミングで信号線１７ｂを介してソースドライバ７ｂに出力する。
The T-CON circuit (T-CON slave circuit) 13b is based on the signal input from the
Ｔ−ＣＯＮ回路（Ｔ−ＣＯＮスレーブ回路）１３ｃ〜１３ｈは、映像処理基板１１から信号線１５ｃ〜１５ｈを介して入力される信号に基づいてソースドライバ制御信号およびソースドライバ７ｂ〜７ｄで利用されているフォーマットに応じた映像データを生成し、信号線１７ｂ〜１７ｈを介して当該Ｔ−ＣＯＮ回路１３ｃ〜１３ｈに対応するソースドライバ７ｂ〜７ｄに出力する。なお、Ｔ−ＣＯＮ回路１３ｃ〜１３ｈは、Ｔ−ＣＯＮ基板１２ａのＴ−ＣＯＮ回路１３ａで生成され、後述するようにＴ−ＣＯＮ基板１２ｂ、Ｔ−ＣＯＮ基板１２ｃ、Ｔ−ＣＯＮ基板１２ｄの順で順次転送される出力クロック信号および出力同期信号に応じた出力タイミングでソースドライバ制御信号および映像データをソースドライバ７ｂ〜７ｄに出力する。
T-CON circuits (T-CON slave circuits) 13c to 13h are used as source driver control signals and
Ｔ−ＣＯＮ基板１２ａに備えられる同期回路１４ａは、Ｔ−ＣＯＮ回路１３ａから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を後段のＴ−ＣＯＮ基板１２ｂに備えられる同期回路１４ｂに出力する。
The
Ｔ−ＣＯＮ基板１２ｂに備えられる同期回路１４ｂは、Ｔ−ＣＯＮ基板１２ａから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を、Ｔ−ＣＯＮ回路１３ｃ，１３ｄ、およびＴ−ＣＯＮ基板１２ｃに備えられる同期回路１４ｃに出力する。
The
Ｔ−ＣＯＮ基板１２ｃに備えられる同期回路１４ｃは、Ｔ−ＣＯＮ基板１２ｂから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を、Ｔ−ＣＯＮ回路１３ｅ，１３ｆ、およびＴ−ＣＯＮ基板１２ｄに備えられる同期回路１４ｄに出力する。
The
Ｔ−ＣＯＮ基板１２ｄに備えられる同期回路１４ｄは、Ｔ−ＣＯＮ基板１２ｃから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を、Ｔ−ＣＯＮ回路１３ｇ，１３ｈに出力する。
The
（１−３．Ｔ−ＣＯＮ回路１３ａ〜１３ｈの構成）
図３は、Ｔ−ＣＯＮ回路１３ａ〜１３ｈの構成を示す説明図である。この図に示すように、Ｔ−ＣＯＮ回路１３ａ〜１３ｈは、メモリ２１、フォーマット変換部２２、書込制御部２３、タイミング制御部２４、セレクタ２５、セレクタ２６、および出力同期信号補正部２７を備えている。
(1-3. Configuration of T-
FIG. 3 is an explanatory diagram showing the configuration of the T-
メモリ２１は、映像処理基板１１から入力される信号を一時的に記憶する記憶手段である。メモリ２１としては、例えば、ＦＩＦＯ（ファーストインファーストアウト）型の２ポートＳＲＡＭ（スタティックランダムアクセスメモリ）を用いることができる。
The
フォーマット変換部２２は、メモリ２１から読み出した映像データを、ソースドライバ７ａ〜７ｄで利用されているフォーマットに応じた映像データに変換し、ソースドライバ７ａ〜７ｄに出力する。
The
書込制御部２３は、映像処理基板１１から入力される制御信号（クロック信号ＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号ＤＥ）に応じて、メモリ２１に対するデータの書き込みを制御する。
The
タイミング制御部２４は、映像処理基板１１から入力される制御信号に基づいて、メモリ２１からのデータの読み出しを制御する読出制御部２４ａを備えている。なお、Ｔ−ＣＯＮ回路１３ａのタイミング制御部２４は、映像処理基板１１から入力される制御信号に基づいて、各Ｔ−ＣＯＮ回路１３ａ〜１３ｈの信号出力タイミングを同期させるための出力クロック信号および出力同期信号を生成する。
The
セレクタ２５およびセレクタ２６は、Ｔ−ＣＯＮ回路１３ａ〜１３ｈがＴ−ＣＯＮ回路１３ａ（Ｔ−ＣＯＮマスター回路）であるのかＴ−ＣＯＮ回路１３ｂ〜１３ｈ（Ｔ−ＣＯＮスレーブ回路）であるのかに応じて接続状態が切り替えられる。
The
具体的には、Ｔ−ＣＯＮ回路１３ａに備えられるセレクタ２５およびセレクタ２６は、図３に示したＡの接続状態に切り替えられる。これにより、Ｔ−ＣＯＮ回路１３ａのタイミング制御部２４に映像処理基板１１からの信号が入力されるとともに、Ｔ−ＣＯＮ回路１３ａのタイミング制御部２４で生成された出力同期信号および出力クロック信号がＴ−ＣＯＮ基板１２ａのＴ−ＣＯＮ回路１３ｂおよび同期回路１４ａに出力される。
Specifically, the
また、Ｔ−ＣＯＮ回路１３ｂ〜１３ｈのセレクタ２５およびセレクタ２６は、図３に示したＢの接続状態に切り替えられる。これにより、Ｔ−ＣＯＮ回路１３ｂ〜１３ｈのタイミング制御部２４にはＴ−ＣＯＮ回路１３ａまたは同期回路１４ｂ〜１４ｄから出力同期信号および出力クロック信号が入力され、これら出力同期信号および出力クロック信号に基づく制御が行われる。
Further, the
Ｔ−ＣＯＮ回路１３ａにおいて、発信回路２８はＴ−ＣＯＮ回路１３ａからの出力クロック信号の位相を制御し、出力同期信号補正部２７は出力同期信号をタイミング制御部２４から出力される出力クロック信号に同期させるように出力同期信号の立上り／立下りタイミングを補正する。発信回路２８によって位相制御された出力クロック信号および出力同期信号は、Ｔ−ＣＯＮ回路１３ａからＴ−ＣＯＮ回路１３ｂおよび同期回路１４ａに出力される。
In the T-
なお、本実施形態では、Ｔ−ＣＯＮ回路１３ａおよびＴ−ＣＯＮ回路１３ｂ〜１３ｈの回路構成を共通にしているが、これに限らず、両者の回路構成を異ならせてもよい。例えば、Ｔ−ＣＯＮ回路１３ａおよびＴ−ＣＯＮ回路１３ｂ〜１３ｈにおいてセレクタ２５およびセレクタ２６を省略し、Ｔ−ＣＯＮ回路１３ａおよびＴ−ＣＯＮ回路１３ｂ〜１３ｈのそれぞれにおいて、上述した信号の入出力が行われる回路構成としてもよい。
In the present embodiment, the T-
（１−４．同期回路１４ａ〜１４ｄの構成）
図４は、同期回路１４ａ〜１４ｄの構成を示す説明図である。この図に示すように、同期回路１４ａ〜１４ｄは、差動信号復元部３１、セレクタ３２、差動信号生成部３３、およびバッファ３４，３５を備えている。
(1-4. Configuration of
FIG. 4 is an explanatory diagram showing the configuration of the
本実施形態では、図２に示したように、Ｔ−ＣＯＮ基板１２ａに備えられる同期回路１４ａには、Ｔ−ＣＯＮ回路１３ａから出力クロック信号ＣＬＫと出力同期信号（垂直同期信号ＶＳＹＮＣ）とが入力される。また、Ｔ−ＣＯＮ基板１２ｂ〜１２ｄに備えられる同期回路１４ｂ〜１４ｄには、前段のＴ−ＣＯＮ基板１２ａ〜１２ｃに備えられる同期回路１４ａ〜１４ｃから出力クロック信号ＣＬＫ（差動信号）と出力同期信号とが入力される。
In the present embodiment, as shown in FIG. 2, the output clock signal CLK and the output synchronization signal (vertical synchronization signal VSYNC) are input from the T-
Ｔ−ＣＯＮ基板１２ｂ〜１２ｄの同期回路１４ｂ〜１４ｄに備えられる差動信号復元部３１は、前段のＴ−ＣＯＮ基板１２ａ〜１２ｃに備えられる同期回路１４ａ〜１４ｃから入力される出力クロック信号ＣＬＫ（差動信号）を受け、Ｔ−ＣＯＮ回路１３ｃ〜１３ｈに備えられる部材の動作特性に応じた信号レベル（例えばＣＭＯＳ信号レベル）の出力クロック信号に変換してセレクタ３２に出力する。なお、Ｔ−ＣＯＮ基板１２ａの同期回路１４ａには、Ｔ−ＣＯＮ回路１３ａからの出力クロック信号ＣＬＫが入力され、同期回路１４ａの差動信号復元部３１には出力クロック信号ＣＬＫ（差動信号）は入力されない。
The differential
セレクタ３２は、当該セレクタ３２が備えられる同期回路が同期回路１４ａであるのか同期回路１４ｂ〜１４ｄであるのかに応じて接続状態が切り替えられる。
The connection state of the
具体的には、同期回路１４ａに備えられるセレクタ３２は、Ｔ−ＣＯＮ回路１３ａからの出力クロック信号ＣＬＫをＴ−ＣＯＮ回路１３ｂおよび差動信号生成部３３に出力する。また、同期回路１４ｂ〜１４ｄに備えられるセレクタ３２は、差動信号復元部３１から出力された出力クロック信号を当該同期回路１４ｂ〜１４ｄが備えられているＴ−ＣＯＮ基板１２ｂ〜１２ｄのＴ−ＣＯＮ回路１３ｃ〜１３ｈおよび差動信号生成部３３に出力する。
Specifically, the
なお、同期回路１４ａにおいて差動信号復元部３１およびセレクタ３２を省略し、Ｔ−ＣＯＮ回路１３ａからの出力クロック信号ＣＬＫをＴ−ＣＯＮ回路１３ｂおよび差動信号生成部３３に直接出力するようにしてもよい。また、同期回路１４ｂ〜１４ｄにおいてセレクタ３２を省略し、差動信号復元部３１から出力された出力クロック信号を当該同期回路１４ｂ〜１４ｄが備えられているＴ−ＣＯＮ基板１２ｂ〜１２ｄのＴ−ＣＯＮ回路１３ｃ〜１３ｈおよび差動信号生成部３３に出力するようにしてもよい。
Note that the differential
差動信号生成部３３は、セレクタ３２から出力された出力クロック信号を受け、差動伝送に適した信号レベルの差動信号に変換して後段のＴ−ＣＯＮ基板１２ｂ〜１２ｄに備えられる同期回路１４に差動伝送により出力する。
The differential
同期回路１４ａのバッファ３４は、Ｔ−ＣＯＮ回路１３ａから入力される出力同期信号を受け、Ｔ−ＣＯＮ回路１３ｂおよびバッファ３５に出力する。また、同期回路１４ｂ〜１４ｄのバッファ３４は、前段のＴ−ＣＯＮ基板１２ａ〜１２ｄに備えられる同期回路１４ａ〜１４ｃから入力される出力同期信号を受け、当該同期回路に対応するＴ−ＣＯＮ回路１３ｃ〜１３ｈおよびバッファ３５に出力する。
The
バッファ３５は、バッファ３４から入力された出力同期信号を受け、後段のＴ−ＣＯＮ基板１２ｂ〜１２ｄの同期回路１４ｂ〜１４ｄに出力する。なお、Ｔ−ＣＯＮ基板間における出力同期信号の伝送を、出力クロック信号と同様、差動伝送により行ってもよい。
The
以上の構成により、ゲートバスラインを介して伝送される走査信号の伝送方向の最上流側に位置するＴ−ＣＯＮ基板（Ｔ−ＣＯＮマスター基板）１２ａで生成された出力クロック信号および出力同期信号が、ゲートバスラインの延伸方向に沿って配置された他のＴ−ＣＯＮ基板（Ｔ−ＣＯＮスレーブ基板）１２ｂ〜１２ｄに順次伝送される。そして、各Ｔ−ＣＯＮ基板１２ａ〜１２ｄでは、ゲートバスラインの延伸方向に沿って順次転送される上記の出力クロック信号および出力同期信号に基づいてソースドライバ７ａ〜７ｄへの信号出力タイミングが制御される。
With the above configuration, the output clock signal and the output synchronization signal generated by the T-CON substrate (T-CON master substrate) 12a located on the most upstream side in the transmission direction of the scanning signal transmitted via the gate bus line are And sequentially transmitted to the other T-CON substrates (T-CON slave substrates) 12b to 12d arranged along the extending direction of the gate bus line. In each of the T-
（１−５．出力同期信号および出力クロック信号の信号波形）
図５は、同期回路１４ａ〜１４ｄにおける出力クロック信号ＣＬＫおよび出力同期信号（垂直同期信号）ＶＳＹＮＣの信号波形を示す説明図である。具体的には、図５は、以下の（ａ）〜（ｒ）の信号波形を示している。ただし、説明の都合上、出力同期信号ＶＳＹＮＣは１ＣＬＫの信号として考えるものとする。
（ａ）Ｔ−ＣＯＮ回路１３ａから同期回路１４ａに入力される出力クロック信号ＣＬＫ、
（ｂ）Ｔ−ＣＯＮ回路１３ａから同期回路１４ａに入力される出力同期信号ＶＳＹＮＣ、
（ｃ）同期回路１４ａから同期回路１４ｂに出力される出力クロック信号ＣＬＫ、
（ｄ）同期回路１４ａから同期回路１４ｂに出力される出力同期信号ＶＳＹＮＣ、
（ｅ）同期回路１４ｂに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｆ）同期回路１４ｂに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｇ）同期回路１４ｂからＴ−ＣＯＮ回路１３ｃ，１３ｄに出力される出力クロック信号ＣＬＫ、
（ｈ）同期回路１４ｂから同期回路１４ｃに出力される出力クロック信号ＣＬＫ、
（ｉ）同期回路１４ｂから同期回路１４ｃに出力される出力同期信号ＶＳＹＮＣ、
（ｊ）同期回路１４ｃに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｋ）同期回路１４ｃに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｌ）同期回路１４ｃからＴ−ＣＯＮ回路１３ｅ，１３ｆに出力される出力クロック信号ＣＬＫ、
（ｍ）同期回路１４ｃから同期回路１４ｄに出力される出力クロック信号ＣＬＫ、
（ｎ）同期回路１４ｃから同期回路１４ｄに出力される出力同期信号ＶＳＹＮＣ、
（ｏ）同期回路１４ｄに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｐ）同期回路１４ｄに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｑ）同期回路１４ｄからＴ−ＣＯＮ回路１３ｇ，１３ｈに出力される出力クロック信号ＣＬＫ、
（ｒ）同期回路１４ｄからＴ−ＣＯＮ回路１３ｇ，１３ｈに出力される出力同期信号ＶＳＹＮＣ。
(1-5. Signal waveforms of output synchronization signal and output clock signal)
FIG. 5 is an explanatory diagram showing signal waveforms of the output clock signal CLK and the output synchronization signal (vertical synchronization signal) VSYNC in the
(A) an output clock signal CLK input from the T-
(B) an output synchronization signal VSYNC input from the T-
(C) an output clock signal CLK output from the
(D) an output synchronization signal VSYNC output from the
(E) an output clock signal CLK (including a transmission delay between T-CON boards) input to the
(F) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(G) an output clock signal CLK output from the
(H) an output clock signal CLK output from the
(I) an output synchronization signal VSYNC output from the
(J) Output clock signal CLK (including transmission delay between T-CON boards) input to the
(K) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(L) Output clock signal CLK output from the
(M) an output clock signal CLK output from the
(N) an output synchronization signal VSYNC output from the
(O) Output clock signal CLK (including transmission delay between T-CON boards) input to the
(P) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(Q) an output clock signal CLK output from the
(R) An output synchronization signal VSYNC output from the
図５に示したように、出力クロック信号および出力同期信号は、Ｔ−ＣＯＮ基板１２ａ、１２ｂ，１２ｃ，１２ｄを順次転送されるのに伴って徐々に遅延していく。
As shown in FIG. 5, the output clock signal and the output synchronization signal are gradually delayed as the T-
しかしながら、本実施形態では、Ｔ−ＣＯＮ基板１２ａ、１２ｂ，１２ｃ，１２ｄを、ゲートバスラインの延伸方向に沿って並べて配置している。このため、各Ｔ−ＣＯＮ基板間の距離は短いので、出力クロック信号および出力同期信号の伝送遅延時間は比較的短い。また、出力クロック信号および出力同期信号の伝送方向はゲートバスラインの延伸方向と同じなので、ゲートバスラインを伝搬する走査信号の遅延と、Ｔ−ＣＯＮ基板間を伝送される出力クロック信号および出力同期信号の遅延とが相殺される。このため、出力クロック信号および出力同期信号の伝送遅延による表示品位の低下を最低限に抑制することができる。
However, in this embodiment, the T-
これにより、Ｔ−ＣＯＮ基板１２ｂ〜１２ｄの出力クロック信号ＣＬＫをＴ−ＣＯＮ基板１２ａの出力クロック信号ＣＬＫに同期させ、同期ずれに起因する表示品位の低下を抑制することができる。すなわち、各Ｔ−ＣＯＮ基板間の動作を適切に同期させることができるので、各表示領域５ａ〜５ｄにおける表示画面の更新タイミングのばらつきに起因する表示ズレを抑制し、表示品位を向上させることができる。
As a result, the output clock signal CLK of the T-
なお、表示画面を左上、左下、右下、および右上の４つの分割領域（田の字型の分割領域）に分割して表示制御を行う従来の表示装置の場合、各分割領域は、タイミング制御信号（出力クロック信号および出力同期信号）の伝送方向に隣接する分割領域だけでなく、タイミング制御信号の伝送方向に直交する方向に隣接する分割領域にも接することになる。このため、タイミング制御信号を各分割領域に順次伝送すると、隣接する分割領域間におけるタイミング制御信号の伝送遅延が大きくなる分割領域が生じる。例えば、タイミング制御信号を左上→左下→右下→右上の順に伝送する場合、左上の分割領域と右上の分割領域との間におけるタイミング制御信号の伝送遅延が大きくなる。このため、タイミング信号の伝送遅延により表示タイミングのズレが視認されやすくなり、表示品位が低下してしまう。 In the case of a conventional display device that performs display control by dividing the display screen into four upper left, lower left, lower right, and upper right divided areas (field-shaped divided areas), each divided area has a timing control. Not only the divided areas adjacent to the transmission direction of the signals (output clock signal and output synchronization signal) but also the adjacent divided areas in the direction orthogonal to the transmission direction of the timing control signal. For this reason, when the timing control signal is sequentially transmitted to each divided region, a divided region in which the transmission delay of the timing control signal between adjacent divided regions becomes large is generated. For example, when the timing control signal is transmitted in the order of upper left → lower left → lower right → upper right, the transmission delay of the timing control signal between the upper left divided region and the upper right divided region increases. For this reason, the display timing shift is easily recognized due to the transmission delay of the timing signal, and the display quality is deteriorated.
これに対して、本実施形態では、各分割領域は、他の分割領域のうち、タイミング制御信号の伝送方向に平行な方向（タイミング制御信号の伝送方向の上流側および／または下流側）に隣接して配置された分割領域のみに接している。 On the other hand, in this embodiment, each divided region is adjacent to the direction parallel to the transmission direction of the timing control signal (upstream side and / or downstream side in the transmission direction of the timing control signal) among the other divided regions. Are in contact with only the divided areas.
このため、隣接する分割領域に対するタイミング制御信号の伝送遅延量の差を小さくすることができるので、タイミング制御信号の伝送遅延に起因する表示タイミングのズレを視認されにくくすることができ、表示品位の低下を抑制することができる。 For this reason, since the difference in the transmission delay amount of the timing control signal with respect to the adjacent divided areas can be reduced, it is possible to make the display timing shift caused by the transmission delay of the timing control signal less visible, and the display quality is improved. The decrease can be suppressed.
〔実施形態２〕
本発明の他の実施形態について説明する。なお、説明の便宜上、上述した実施形態で説明した部材と同じ機能を有する部材には同じ符号を付し、その説明を省略する。
[Embodiment 2]
Another embodiment of the present invention will be described. For convenience of explanation, members having the same functions as those described in the above-described embodiment are given the same reference numerals, and descriptions thereof are omitted.
図６は、本実施形態におけるテレビジョン受像機１の制御系の構成を示す説明図である。実施形態１で図２に示した構成とは、タイミング制御装置１０が、（ｉ）同期回路１４ａ〜１４ｄに代えて同期回路１４ｅ〜１４ｈを備えている点、および（ｉｉ）Ｔ−ＣＯＮ回路１３ａが出力クロック信号および出力同期信号を、Ｔ−ＣＯＮ回路１３ｂには出力せずに同期回路１４ｅに出力する点が異なっている。
FIG. 6 is an explanatory diagram showing the configuration of the control system of the
図７は、同期回路１４ｅ〜１４ｈの構成を示す説明図である。この図に示したように、同期回路１４ｅ〜１４ｈと実施形態１で図４に示した同期回路１４ａ〜１４ｄとは、バッファ３４に代えて、遅延回路３６を備えている点が異なっている。
FIG. 7 is an explanatory diagram showing the configuration of the
遅延回路３６は、ラッチ回路３７ａ〜３７ｄからなるシフトレジスタ３７と、セレクタ３７とを備えている。
The
本実施形態では、ラッチ回路３７ａ〜３７ｄとして、Ｄ端子とＳＴＢ端子とＱ端子とを備えたＤラッチ回路を用いている。これら各Ｄラッチ回路は、（ｉ）ＳＴＢ端子の入力信号がローレベルであり、かつＤ端子の入力信号がハイレベルである場合にはＱ端子からハイレベルの信号を出力し、（ｉｉ）ＳＴＢ端子の入力信号がローレベルであり、かつＤ端子の入力信号がローレベルである場合にはＱ端子からローレベルの信号を出力し、（ｉｉｉ）ＳＴＢ端子の入力信号がハイレベルである場合には当該入力信号がその直前にハイレベルに切り替わった時にＱ端子から出力していた信号をＳＴＢ端子の入力信号がローレベルに切り替わるまで保持する。
In this embodiment, D latch circuits each having a D terminal, an STB terminal, and a Q terminal are used as the
ラッチ回路３７ａ〜３７ｄのＳＴＢ端子には、セレクタ３２から出力される出力クロック信号ＣＬＫが入力される。
The output clock signal CLK output from the
また、ラッチ回路３７ａのＤ端子には、同期回路１４ｅの場合にはＴ−ＣＯＮ回路１３ａ、同期回路１４ｆ〜１４ｈの場合には前段のＴ−ＣＯＮ基板１２ａ〜１２ｃに備えられる同期回路１４ｅ〜１４ｇから出力された出力同期信号が入力される。また、ラッチ回路３７ａのＱ端子は、セレクタ３７の００端子およびラッチ回路３７ｂのＤ端子に接続されている。
Further, the D terminal of the
また、ラッチ回路３７ｂのＱ端子はセレクタ３７の０１端子およびラッチ回路３７ｃのＤ端子に接続され、ラッチ回路３７ｃのＱ端子はセレクタ３８の１０端子およびラッチ回路３７ｄのＤ端子に接続され、ラッチ回路３７ｄのＱ端子はセレクタ３７の１１端子に接続されている。
The Q terminal of the
これにより、各ラッチ回路３７ａ〜３７ｄにおいて、出力同期信号が出力クロック信号の立下りでラッチされる。
As a result, in each of the
セレクタ３８は、入力端子としての００端子、０１端子、１０端子、および１１端子と、出力端子と、設定入力端子とを備えている。そして、設定入力端子から入力される信号により、同期回路１４ｅのセレクタ３７は００端子に対する入力信号、同期回路１４ｅのセレクタ３８は０１端子に対する入力信号、同期回路１４ｅのセレクタ３８は１０端子に対する入力信号、同期回路１４ｅのセレクタ３７は１１端子に対する入力信号をそれぞれ出力端子から出力するように設定されている。セレクタ３８の出力端子は、当該セレクタ３８が備えられる同期回路と同じＴ−ＣＯＮ基板に備えられている各Ｔ−ＣＯＮ回路に出力される。したがって、各Ｔ−ＣＯＮ回路１３ａ〜１３ｈには、当該Ｔ−ＣＯＮ回路と同じＴ−ＣＯＮ基板に備えられた同期回路１４ｅ〜１４ｈから、出力クロック信号と出力同期信号とが入力される。
The
図８は、同期回路１４ｅ〜１４ｈにおける出力クロック信号ＣＬＫおよび出力同期信号（垂直同期信号）ＶＳＹＮＣの信号波形を示す説明図である。具体的には、図８は、以下の（ａ）〜（ｚ）の信号波形を示している。ただし、説明の都合上、出力同期信号ＶＳＹＮＣは１ＣＬＫの信号として考えるものとする。
（ａ）Ｔ−ＣＯＮ回路１３ａから同期回路１４ｅに入力される出力クロック信号ＣＬＫ、
（ｂ）Ｔ−ＣＯＮ回路１３ａから同期回路１４ｅに入力される出力同期信号ＶＳＹＮＣ、
（ｃ）同期回路１４ｅからＴ−ＣＯＮ回路１３ａ，１３ｂに出力される出力クロック信号ＣＬＫ、
（ｄ）同期回路１４ｅのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｅ）同期回路１４ｅのバッファ３５から出力される出力同期信号ＶＳＹＮＣ、
（ｆ）同期回路１４ｅからＴ−ＣＯＮ回路１３ａ，１３ｂに入力される出力同期信号ＶＳＹＮＣ、
（ｇ）同期回路１４ｅから同期回路１４ｆへ出力される出力クロック信号ＣＬＫ、
（ｈ）同期回路１４ｆに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｉ）同期回路１４ｆに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｊ）同期回路１４ｆからＴ−ＣＯＮ回路１３ｃ，１３ｄに出力される出力クロック信号ＣＬＫ、
（ｋ）同期回路１４ｆのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｌ）同期回路１４ｆのバッファ３５から出力される出力同期信号ＶＳＹＮＣ、
（ｍ）同期回路１４ｆからＴ−ＣＯＮ回路１３ｃ，１３ｄに入力される出力同期信号ＶＳＹＮＣ、
（ｎ）同期回路１４ｆから同期回路１４ｇへ出力される出力クロック信号ＣＬＫ、
（ｏ）同期回路１４ｇに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｐ）同期回路１４ｇに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｑ）同期回路１４ｇからＴ−ＣＯＮ回路１３ｅ，１３ｆに出力される出力クロック信号ＣＬＫ、
（ｒ）同期回路１４ｇのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｓ）同期回路１４ｇのバッファ３５から出力される出力同期信号ＶＳＹＮＣ、
（ｔ）同期回路１４ｇからＴ−ＣＯＮ回路１３ｅ，１３ｆに入力される出力同期信号ＶＳＹＮＣ、
（ｕ）同期回路１４ｇから同期回路１４ｈへ出力される出力クロック信号ＣＬＫ、
（ｖ）同期回路１４ｈに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｗ）同期回路１４ｈに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｘ）同期回路１４ｈからＴ−ＣＯＮ回路１３ｇ，１３ｈに出力される出力クロック信号ＣＬＫ、
（ｙ）同期回路１４ｈのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｚ）同期回路１４ｈからＴ−ＣＯＮ回路１３ｇ，１３ｈに入力される出力同期信号ＶＳＹＮＣ。
FIG. 8 is an explanatory diagram showing signal waveforms of the output clock signal CLK and the output synchronization signal (vertical synchronization signal) VSYNC in the
(A) an output clock signal CLK input from the T-
(B) an output synchronization signal VSYNC input from the T-
(C) an output clock signal CLK output from the
(D) an output synchronization signal VSYNC output from the
(E) an output synchronization signal VSYNC output from the
(F) an output synchronization signal VSYNC input from the
(G) an output clock signal CLK output from the
(H) an output clock signal CLK (including a transmission delay between T-CON boards) input to the synchronization circuit 14f;
(I) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the synchronization circuit 14f.
(J) an output clock signal CLK output from the synchronization circuit 14f to the T-
(K) an output synchronization signal VSYNC output from the
(L) an output synchronization signal VSYNC output from the
(M) an output synchronization signal VSYNC input from the synchronization circuit 14f to the T-
(N) an output clock signal CLK output from the synchronization circuit 14f to the
(O) Output clock signal CLK (including transmission delay between T-CON boards) input to the
(P) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(Q) an output clock signal CLK output from the
(R) an output synchronization signal VSYNC output from the
(S) an output synchronization signal VSYNC output from the
(T) an output synchronization signal VSYNC input from the
(U) an output clock signal CLK output from the
(V) an output clock signal CLK (including a transmission delay between T-CON boards) input to the
(W) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(X) an output clock signal CLK output from the
(Y) an output synchronization signal VSYNC output from the
(Z) An output synchronization signal VSYNC input from the
以上のように、本実施形態では、Ｔ−ＣＯＮ基板１２ａ〜１２ｄへ順次伝送される出力同期信号を、Ｔ−ＣＯＮ基板１２ａ〜１２ｄへ順次伝送される出力クロック信号ＣＬＫでラッチし、各Ｔ−ＣＯＮ基板１２ａ〜１２ｃの同期回路１４ｅ〜１４ｇから出力される出力同期信号を遅延回路３６で遅延させて最終段に配置されたＴ−ＣＯＮ基板１２ｄの同期回路１４ｇから出力される出力同期信号と同期させる。
As described above, in this embodiment, the output synchronization signal sequentially transmitted to the T-
これにより、各Ｔ−ＣＯＮ基板間の動作をより適切に同期させることができる。すなわち、本実施形態では、Ｔ−ＣＯＮ基板間における出力クロック信号ＣＬＫの伝送を差動伝送で行っているので、各Ｔ−ＣＯＮ基板において、差動信号からＴ−ＣＯＮ回路１３ｃ〜１３ｈに備えられる部材の動作特性に応じた信号レベル（例えばＣＭＯＳ信号レベル）の信号への変換、およびその逆の変換を行う必要があるため、Ｔ−ＣＯＮ基板間の伝送を重ねるにつれて出力クロック信号と出力同期信号との位相のズレが拡大していく。
Thereby, the operation | movement between each T-CON board | substrate can be synchronized more appropriately. That is, in this embodiment, since the transmission of the output clock signal CLK between the T-CON boards is performed by differential transmission, the T-
これに対して、本実施形態では、各Ｔ−ＣＯＮ基板において出力同期信号を出力クロック信号でラッチするとともに、各Ｔ−ＣＯＮ基板の出力同期信号を遅延回路３６で同期させることにより、出力クロック信号と出力同期信号との位相ズレを抑制し、各Ｔ−ＣＯＮ基板間の動作をより適切に同期させることができる。
On the other hand, in the present embodiment, the output synchronization signal is latched by the output clock signal in each T-CON board, and the output clock signal is synchronized by the
〔実施形態３〕
本発明のさらに他の実施形態について説明する。なお、説明の便宜上、上述した実施形態で説明した部材と同じ機能を有する部材には同じ符号を付し、その説明を省略する。
[Embodiment 3]
Still another embodiment of the present invention will be described. For convenience of explanation, members having the same functions as those described in the above-described embodiment are given the same reference numerals, and descriptions thereof are omitted.
図９は、本実施形態におけるテレビジョン受像機１の制御系の構成を示す説明図である。この図に示すように、本実施形態にかかるテレビジョン受像機１の制御系は、実施形態２で図６および図７に示した同期回路１４ｅ〜１４ｈに代えて、同期回路１４ｉ〜１４ｌを備えている。
FIG. 9 is an explanatory diagram showing the configuration of the control system of the
図１０は、本実施形態のテレビジョン受像機１のタイミング制御装置１０における各Ｔ−ＣＯＮ基板１２ａ〜１２ｄに備えられる同期回路１４ｉ〜１４ｌの構成を示す説明図である。この図に示すように、同期回路１４ｉ〜１４ｌは、同期回路１４ｅ〜１４ｈの構成に加えて、セレクタ３２の出力側に位相補正回路３９を備えている。
FIG. 10 is an explanatory diagram illustrating a configuration of the
位相補正回路３９は、セレクタ３２から出力される出力クロック信号ＣＬＫの位相を、Ｔ−ＣＯＮ基板間の伝送に伴う伝送遅延分も含めて補正する。また、位相補正回路３９は、位相補正後の出力クロック信号ＣＬＫを、遅延回路３６のラッチ回路３７ａ〜３７ｄ、差動信号生成部３３、および当該位相補正回路３９と同じＴ−ＣＯＮ基板に備えられている各Ｔ−ＣＯＮ回路に出力する。
The
図１１は、位相補正回路３９の構成を示す説明図である。この図に示すように、位相補正回路３９は、ＰＬＬ回路４１と、複数のラッチ回路４２ａ〜４２ｉ（ｉは任意の整数）を備えたシフトレジスタ４２と、セレクタ４３とを備えている。ＰＬＬ回路４１はセレクタ３２から入力される出力クロック信号ＣＬＫの逓倍波を作成し、各ラッチ回路４２ａ〜４２ｉに出力する。各ラッチ回路４２ａ〜４２ｉはセレクタ３２から入力される出力クロック信号ＣＬＫをＰＬＬ回路４１から入力される上記逓倍波に応じてラッチする。各ラッチ回路４２ａ〜４２ｉによってラッチされた出力クロック信号ＣＬＫは、セレクタ４３に入力される。セレクタ４３は各ラッチ回路４２ａ〜４２ｉから出力される出力クロック信号ＣＬＫのうち、Ｔ−ＣＯＮ回路１３ａから出力される出力クロック信号ＣＬＫの位相と同期させるための出力クロック信号ＣＬＫを選択して遅延回路３６、差動信号生成部３３、および当該セレクタ４３と同じＴ−ＣＯＮ基板に備えられている各Ｔ−ＣＯＮ回路に出力する。
FIG. 11 is an explanatory diagram showing the configuration of the
図１２は、同期回路１４ｉ〜１４ｌにおける出力クロック信号ＣＬＫおよび出力同期信号（垂直同期信号）ＶＳＹＮＣの信号波形を示す説明図である。具体的には、図１２は、以下の（ａ）〜（Ｄ）の信号波形を示している。ただし、説明の都合上、出力同期信号ＶＳＹＮＣは１ＣＬＫの信号として考えるものとする。
（ａ）Ｔ−ＣＯＮ回路１３ａから同期回路１４ｉに入力される出力クロック信号ＣＬＫ、
（ｂ）Ｔ−ＣＯＮ回路１３ａから同期回路１４ｉに入力される出力同期信号ＶＳＹＮＣ、
（ｃ）同期回路１４ｉの位相補正回路３９に入力される出力クロック信号、
（ｄ）同期回路１４ｉの位相補正回路３９からＴ−ＣＯＮ回路１３ａ，１３ｂおよび差動信号生成部３３に出力される出力クロック信号、
（ｅ）同期回路１４ｉのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｆ）同期回路１４ｉのバッファ３５から同期回路１４ｊに出力される出力同期信号ＶＳＹＮＣ、
（ｇ）同期回路１４ｉからＴ−ＣＯＮ回路１３ａ，１３ｂに入力される出力同期信号ＶＳＹＮＣ、
（ｈ）同期回路１４ｉから同期回路１４ｊへ出力される出力クロック信号ＣＬＫ、
（ｉ）同期回路１４ｊに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｊ）同期回路１４ｊに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｋ）同期回路１４ｊの位相補正回路３９に入力される出力クロック信号ＣＬＫ、
（ｌ）同期回路１４ｊの位相補正回路３９からＴ−ＣＯＮ回路１３ｃ，１３ｄおよび差動信号生成部３３に出力される出力される出力クロック信号ＣＬＫ、
（ｍ）同期回路１４ｊのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｎ）同期回路１４ｊのバッファ３５から同期回路１４ｋに出力される出力同期信号ＶＳＹＮＣ、
（ｏ）同期回路１４ｊからＴ−ＣＯＮ回路１３ｃ，１３ｄに入力される出力同期信号ＶＳＹＮＣ、
（ｐ）同期回路１４ｊから同期回路１４ｋへ出力される出力クロック信号ＣＬＫ、
（ｑ）同期回路１４ｋに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｒ）同期回路１４ｋに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｓ）同期回路１４ｋの位相補正回路３９に入力される出力クロック信号ＣＬＫ、
（ｔ）同期回路１４ｋの位相補正回路３９からＴ−ＣＯＮ回路１３ｅ，１３ｆおよび差動信号生成部３３に出力される出力される出力クロック信号ＣＬＫ、
（ｕ）同期回路１４ｋのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（ｖ）同期回路１４ｋのバッファ３５から同期回路１４ｌに出力される出力同期信号ＶＳＹＮＣ、
（ｗ）同期回路１４ｋからＴ−ＣＯＮ回路１３ｅ，１３ｆに入力される出力同期信号ＶＳＹＮＣ、
（ｘ）同期回路１４ｋから同期回路１４ｌへ出力される出力クロック信号ＣＬＫ、
（ｙ）同期回路１４ｌに入力される出力クロック信号ＣＬＫ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（ｚ）同期回路１４ｌに入力される出力同期信号ＶＳＹＮＣ（Ｔ−ＣＯＮ基板間の伝送遅延が含まれる）、
（Ａ）同期回路１４ｌの位相補正回路３９に入力される出力クロック信号ＣＬＫ、
（Ｂ）同期回路１４ｋの位相補正回路３９からＴ−ＣＯＮ回路１３ｇ，１３ｈに出力される出力される出力クロック信号ＣＬＫ、
（Ｃ）同期回路１４ｋのラッチ回路３７ａから出力される出力同期信号ＶＳＹＮＣ、
（Ｄ）同期回路１４ｋからＴ−ＣＯＮ回路１３ｇ，１３ｈに入力される出力同期信号ＶＳＹＮＣ。
FIG. 12 is an explanatory diagram showing signal waveforms of the output clock signal CLK and the output synchronization signal (vertical synchronization signal) VSYNC in the
(A) an output clock signal CLK input from the T-
(B) an output synchronization signal VSYNC input from the T-
(C) an output clock signal input to the
(D) an output clock signal output from the
(E) an output synchronization signal VSYNC output from the
(F) an output synchronization signal VSYNC output from the
(G) an output synchronization signal VSYNC input from the
(H) an output clock signal CLK output from the
(I) an output clock signal CLK (including a transmission delay between T-CON boards) input to the
(J) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(K) an output clock signal CLK input to the
(L) The output clock signal CLK output from the
(M) an output synchronization signal VSYNC output from the
(N) an output synchronization signal VSYNC output from the
(O) an output synchronization signal VSYNC input from the
(P) an output clock signal CLK output from the
(Q) An output clock signal CLK (including a transmission delay between T-CON boards) input to the
(R) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(S) an output clock signal CLK input to the
(T) The output clock signal CLK output from the
(U) an output synchronization signal VSYNC output from the
(V) an output synchronization signal VSYNC output from the
(W) an output synchronization signal VSYNC input from the
(X) an output clock signal CLK output from the
(Y) an output clock signal CLK (including a transmission delay between T-CON boards) input to the synchronization circuit 14l;
(Z) Output synchronization signal VSYNC (including a transmission delay between T-CON boards) input to the synchronization circuit 14l;
(A) an output clock signal CLK input to the
(B) An output clock signal CLK output from the
(C) an output synchronization signal VSYNC output from the
(D) An output synchronization signal VSYNC input from the
以上のように、本実施形態では、実施形態２で示した構成に加えて、各Ｔ−ＣＯＮ基板１２ａ〜１２ｄの同期回路１４ｉ〜１４ｌが、入力された出力クロック信号ＣＬＫの位相を同期させるための位相補正回路３９を備えている。
As described above, in this embodiment, in addition to the configuration shown in the second embodiment, the
これにより、各Ｔ−ＣＯＮ基板における出力クロック信号の位相を同期させることができるので、各Ｔ−ＣＯＮ基板間の動作をより適切に同期させることができる。なお、本実施形態ではＴ−ＣＯＮ基板を４枚備えている構成について説明したが、これに限らず、原理的にはＴ−ＣＯＮ基板を何枚連結した場合であっても各Ｔ−ＣＯＮ基板の出力クロック信号の位相を同期させることができる。 Thereby, since the phase of the output clock signal in each T-CON board | substrate can be synchronized, the operation | movement between each T-CON board | substrate can be synchronized more appropriately. In the present embodiment, the configuration including four T-CON substrates has been described. However, the present invention is not limited to this, and in principle, each T-CON substrate can be connected to any number of T-CON substrates. The phase of the output clock signal can be synchronized.
〔まとめ〕
本発明の態様１にかかるタイミング制御装置１０は、タイミング制御信号に基づいて表示装置２の動作タイミングを制御するタイミングコントローラ回路（Ｔ−ＣＯＮ回路１３ａ〜１３ｈ）を有する回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）を複数備えた表示装置２のタイミング制御装置１０であって、前記回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）は前記表示装置２の表示領域を走査信号線の延伸方向に並ぶ複数の領域に分割した分割領域（表示領域５ａ〜５ｄ）毎に設けられており、かつ、前記各回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）は走査信号線の延伸方向に並べて配置されており、前記タイミング制御信号が、複数の前記回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）を、走査信号線の延伸方向の一端側に配置された回路基板（Ｔ−ＣＯＮ基板１２ａ）から他端側に配置された回路基板（Ｔ−ＣＯＮ基板１２ｄ）に向かって順次伝送されることを特徴としている。
[Summary]
The
上記の構成によれば、表示装置２の動作タイミングを制御するためのタイミング制御信号が走査信号線の延伸方向の一端側に配置された回路基板（Ｔ−ＣＯＮ基板１２ａ）から他端側に配置された回路基板（Ｔ−ＣＯＮ基板１２ｄ）に向かって順次伝送される。すなわち、タイミング制御信号は、走査信号線を伝送される走査信号の伝送方向と同じ方向に順次伝送される。これにより、回路基板間の伝送に伴うタイミング制御信号の遅延と、走査信号線を伝送される走査信号の遅延とを相殺させることができるので、各回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）の動作を簡単な構成で適切に同期させ、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。
According to said structure, the timing control signal for controlling the operation timing of the
本発明の態様２にかかるタイミング制御装置１０は、上記態様１において、前記タイミング制御信号には、クロック信号ＣＬＫと同期信号ＶＳＹＮＣとが含まれており、前記回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）は、前記クロック信号ＣＬＫに基づいて前記同期信号ＶＳＹＮＣをラッチし、ラッチした前記同期信号ＶＳＹＮＣを前記タイミング制御信号の伝送方向の最も下流側に配置された前記回路基板（Ｔ−ＣＯＮ基板１２ｄ）からの前記同期信号ＶＳＹＮＣの出力タイミングと同期するタイミングで出力する遅延回路３６を備えている構成である。
In the
上記の構成によれば、各回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）からの同期信号の出力タイミングを、伝送方向の最も下流側に配置された前記回路基板（Ｔ−ＣＯＮ基板１２ｄ）からの同期信号の出力タイミングに合わせることができるので、同期信号のズレに起因する表示品位の低下を適切に抑制することができる。
According to said structure, the output timing of the synchronizing signal from each circuit board (T-CON board |
本発明の態様３にかかるタイミング制御装置１０は、上記態様２において、複数の前記回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）のうち、他の回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｃ）から伝送される前記タイミング制御信号を受信する回路基板（Ｔ−ＣＯＮ基板１２ｂ〜１２ｄ）は、当該回路基板（Ｔ−ＣＯＮ基板１２ｂ〜１２ｄ）から出力する前記クロック信号ＣＬＫの位相を、前記タイミング制御信号の伝送方向の最も上流側に配置された前記回路基板（Ｔ−ＣＯＮ基板１２ａ）から出力される前記クロック信号ＣＬＫの位相と一致させるように補正する位相補正回路３９を備えている構成である。
In the
上記の構成によれば、各回路基板から出力されるクロック信号の位相を同期させることができるので、同期ズレに起因する表示品位の低下をより適切に抑制することができる。 According to said structure, since the phase of the clock signal output from each circuit board can be synchronized, the fall of the display quality resulting from a synchronization shift can be suppressed more appropriately.
本発明の態様４にかかるタイミング制御装置１０は、上記態様１から３のいずれかにおいて、前記タイミング制御信号には、クロック信号ＣＬＫと同期信号ＶＳＹＮＣとが含まれており、前記クロック信号ＣＬＫは前記回路基板間（Ｔ−ＣＯＮ基板１２ａ−１２ｂ間、Ｔ−ＣＯＮ基板１２ｂ−１２ｃ間、およびＴ−ＣＯＮ基板１２ｃ−１２ｄ間、）を差動伝送により伝送される構成である。
In the
上記の構成によれば、回路基板間の伝送に伴うノイズによるクロック信号の劣化を防止し、各回路基板を正確に動作させることができる。 According to said structure, deterioration of the clock signal by the noise accompanying the transmission between circuit boards can be prevented, and each circuit board can be operated correctly.
本発明の態様５にかかるタイミング制御装置１０は、上記態様１から４のいずれかにおいて、前記各回路基板（Ｔ−ＣＯＮ基板１２ａ〜１２ｄ）は、前記タイミングコントローラ回路（Ｔ−ＣＯＮ回路１３ａ〜１３ｈ）を複数備えている構成である。
The
上記の構成によれば、各タイミングコントローラ回路（Ｔ−ＣＯＮ回路１３ａ〜１３ｈ）に伝送されるタイミング制御信号の遅延と、走査信号線を伝送される走査信号の遅延とを相殺させることができるので、タイミング制御信号と走査信号とのズレによる表示品位の低下を簡単な構成で抑制することができる。
According to the above configuration, the delay of the timing control signal transmitted to each timing controller circuit (T-
本発明の態様６にかかるタイミング制御装置は、上記態様１から５のいずれかにおいて、前記各分割領域（表示領域５ａ〜５ｄ）は、他の分割領域のうち、前記タイミング制御信号の伝送方向に平行な方向に隣接して配置された分割領域のみに接している構成である。
The timing control device according to aspect 6 of the present invention is the timing control device according to any one of the
上記の構成によれば、隣接する分割領域間におけるタイミング制御信号の伝送遅延量の差を小さくすることができるので、タイミング制御信号の伝送遅延による表示品位の低下を抑制することができる。 According to said structure, since the difference of the transmission delay amount of the timing control signal between adjacent division areas can be made small, the fall of the display quality by the transmission delay of a timing control signal can be suppressed.
本発明の態様７にかかる表示装置２は、上記態様１から６のいずれかに記載のタイミング制御装置１０を備えている構成である。
A
上記の構成によれば、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。 According to said structure, the fall of the display quality by the shift | offset | difference of a timing control signal and a scanning signal can be suppressed.
本発明の態様８にかかるテレビジョン受像機１は、上記態様７に記載の表示装置２を備えている構成である。
The
上記の構成によれば、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。 According to said structure, the fall of the display quality by the shift | offset | difference of a timing control signal and a scanning signal can be suppressed.
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention. Furthermore, a new technical feature can be formed by combining the technical means disclosed in each embodiment.
１ テレビジョン受像機
２ 表示装置
５ 液晶表示パネル
５ａ〜５ｄ 表示領域（分割領域）
６ ゲートドライバ
７ａ〜７ｄ ソースドライバ
１０ タイミング制御装置
１１ 映像処理基板
１２ａ Ｔ−ＣＯＮ基板（マスターＴ−ＣＯＮ基板）
１２ｂ〜１２ｄ Ｔ−ＣＯＮ基板（スレーブＴ−ＣＯＮ基板）
１３ａ Ｔ−ＣＯＮ回路（マスターＴ−ＣＯＮ回路）
１３ｂ〜１３ｈ Ｔ−ＣＯＮ回路（スレーブＴ−ＣＯＮ回路）
１４ａ〜１４ｌ 同期回路
３１ 差動信号復元部
３３ 差動信号生成部
３４、３５ バッファ
３６ 遅延回路
３９ 位相補正回路
ＣＬＫ 出力クロック信号（クロック信号）
ＶＳＹＮＣ 出力同期信号（同期信号）
DESCRIPTION OF
6
12b-12d T-CON board (slave T-CON board)
13a T-CON circuit (master T-CON circuit)
13b to 13h T-CON circuit (slave T-CON circuit)
14a to 14l
VSYNC output synchronization signal (synchronization signal)
Claims (8)
前記回路基板は前記表示装置の表示領域を走査信号線の延伸方向に並ぶ複数の領域に分割した分割領域毎に設けられており、かつ、前記各回路基板は走査信号線の延伸方向に並べて配置されており、
前記タイミング制御信号が、複数の前記回路基板を、走査信号線の延伸方向の一端側に配置された回路基板から他端側に配置された回路基板に向かって順次伝送されることを特徴とするタイミング制御装置。 A timing control device for a display device comprising a plurality of circuit boards having a timing controller circuit for controlling the operation timing of the display device based on a timing control signal,
The circuit board is provided for each divided area obtained by dividing the display area of the display device into a plurality of areas arranged in the extending direction of the scanning signal lines, and the circuit boards are arranged in the extending direction of the scanning signal lines. Has been
The timing control signal is sequentially transmitted from the circuit board arranged on one end side in the extending direction of the scanning signal line toward the circuit board arranged on the other end side of the plurality of circuit boards. Timing control device.
前記回路基板は、前記クロック信号に基づいて前記同期信号をラッチし、ラッチした前記同期信号を前記タイミング制御信号の伝送方向の最も下流側に配置された前記回路基板からの前記同期信号の出力タイミングと同期するタイミングで出力する遅延回路を備えていることを特徴とする請求項１に記載のタイミング制御装置。 The timing control signal includes a clock signal and a synchronization signal,
The circuit board latches the synchronization signal based on the clock signal, and the output timing of the synchronization signal from the circuit board disposed on the most downstream side in the transmission direction of the timing control signal. The timing control device according to claim 1, further comprising a delay circuit that outputs at a timing synchronized with the timing control circuit.
当該回路基板から出力する前記クロック信号の位相を、前記タイミング制御信号の伝送方向の最も上流側に配置された前記回路基板から出力される前記クロック信号の位相と一致させるように補正する位相補正回路を備えていることを特徴とする請求項２に記載のタイミング制御装置。 Among the plurality of circuit boards, a circuit board that receives the timing control signal transmitted from another circuit board is:
A phase correction circuit for correcting the phase of the clock signal output from the circuit board so as to coincide with the phase of the clock signal output from the circuit board disposed on the most upstream side in the transmission direction of the timing control signal The timing control device according to claim 2, further comprising:
前記クロック信号は前記回路基板間を差動伝送により伝送されることを特徴とする請求項１から３のいずれか１項に記載のタイミング制御装置。 The timing control signal includes a clock signal and a synchronization signal,
4. The timing control device according to claim 1, wherein the clock signal is transmitted between the circuit boards by differential transmission. 5.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019209600A (en) * | 2018-06-05 | 2019-12-12 | エスアイアイ・プリンテック株式会社 | Liquid jet head and liquid jet recording device |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107081A (en) * | 1993-09-30 | 1995-04-21 | Kokusai Electric Co Ltd | Video signal transmission method and video signal transmitter |
| JP2002175065A (en) * | 2000-12-08 | 2002-06-21 | Hitachi Ltd | Method and device for packet display signal control |
| JP2004127509A (en) * | 1996-05-23 | 2004-04-22 | Sharp Corp | Shift register circuit and image display device |
| JP2004233581A (en) * | 2003-01-29 | 2004-08-19 | Nec Electronics Corp | Display device driving circuit |
| JP2004310132A (en) * | 2000-07-24 | 2004-11-04 | Sharp Corp | Driving circuit for a plurality of column electrodes, and display device |
| JP2006133795A (en) * | 2005-12-09 | 2006-05-25 | Hitachi Displays Ltd | Display apparatus |
| WO2006100988A1 (en) * | 2005-03-18 | 2006-09-28 | Sharp Kabushiki Kaisha | Image display device, image display monitor, and television receiver |
| JP2009032714A (en) * | 2007-07-24 | 2009-02-12 | Renesas Technology Corp | Semiconductor integrated circuit, display device, and electronic circuit |
| JP2014085614A (en) * | 2012-10-26 | 2014-05-12 | Mitsubishi Electric Corp | Display device |
| WO2015140861A1 (en) * | 2014-03-17 | 2015-09-24 | 株式会社Ｊｏｌｅｄ | Image display device and method for controlling display |
-
2015
- 2015-09-25 JP JP2015188737A patent/JP2017062429A/en active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107081A (en) * | 1993-09-30 | 1995-04-21 | Kokusai Electric Co Ltd | Video signal transmission method and video signal transmitter |
| JP2004127509A (en) * | 1996-05-23 | 2004-04-22 | Sharp Corp | Shift register circuit and image display device |
| JP2004310132A (en) * | 2000-07-24 | 2004-11-04 | Sharp Corp | Driving circuit for a plurality of column electrodes, and display device |
| JP2002175065A (en) * | 2000-12-08 | 2002-06-21 | Hitachi Ltd | Method and device for packet display signal control |
| JP2004233581A (en) * | 2003-01-29 | 2004-08-19 | Nec Electronics Corp | Display device driving circuit |
| WO2006100988A1 (en) * | 2005-03-18 | 2006-09-28 | Sharp Kabushiki Kaisha | Image display device, image display monitor, and television receiver |
| JP2006133795A (en) * | 2005-12-09 | 2006-05-25 | Hitachi Displays Ltd | Display apparatus |
| JP2009032714A (en) * | 2007-07-24 | 2009-02-12 | Renesas Technology Corp | Semiconductor integrated circuit, display device, and electronic circuit |
| JP2014085614A (en) * | 2012-10-26 | 2014-05-12 | Mitsubishi Electric Corp | Display device |
| WO2015140861A1 (en) * | 2014-03-17 | 2015-09-24 | 株式会社Ｊｏｌｅｄ | Image display device and method for controlling display |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019209600A (en) * | 2018-06-05 | 2019-12-12 | エスアイアイ・プリンテック株式会社 | Liquid jet head and liquid jet recording device |
| JP7105621B2 (en) | 2018-06-05 | 2022-07-25 | エスアイアイ・プリンテック株式会社 | LIQUID JET HEAD AND LIQUID JET RECORDING APPARATUS |
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