JP2017062429A - Timing control device for display unit, display unit, and television receiver - Google Patents
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Abstract
Description
本発明は、表示装置のタイミング制御装置、それを備えた表示装置およびテレビジョン受像機に関するものである。 The present invention relates to a timing control device for a display device, a display device including the timing control device, and a television receiver.
従来、複数の表示領域をそれぞれ別々の回路基板に備えられた制御回路で駆動する表示装置において、各表示領域の映像の同期ずれによる表示品位の低下を抑制するための技術が開発されている。 2. Description of the Related Art Conventionally, in a display device in which a plurality of display areas are driven by control circuits provided on separate circuit boards, a technique for suppressing a reduction in display quality due to a video synchronization shift in each display area has been developed.
例えば、特許文献1には、複数の表示手段が相互に隣接して配置されて1枚の表示領域を形成する表示装置において、表示手段毎に設けられた画像補正手段と、各画像補正手段から出力される画像信号間の位相差を補正するジッタ抑制手段と、位相補正された画像信号を前記複数の表示手段によって表示される1枚の画像の画像合成信号として合成処理し、当該画像合成信号を前記複数の表示装置に供給する合成手段とを備えた表示装置が開示されている。
For example, in
しかしながら、特許文献1の技術では、クロック信号および同期信号が各画像補正手段に対する画像データの供給源で分配されて各画像補正手段に入力され、各画像補正手段は互いに独立して動作するようになっている。
However, in the technique of
このため、各画像補正手段においてクロック信号の位相ずれが発生し、同期のタイミングがずれやすいため、各表示領域の映像の同期ずれにより表示品位が低下するという問題がある。 For this reason, a phase shift of the clock signal occurs in each image correction means, and the synchronization timing tends to shift, and there is a problem that the display quality deteriorates due to the video synchronization shift in each display area.
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、タイミングコントローラ回路を有する回路基板を複数備えた表示装置のタイミング制御装置において、各回路基板の動作を簡単な構成で適切に同期させることにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a simple configuration for the operation of each circuit board in a timing control apparatus for a display device including a plurality of circuit boards each having a timing controller circuit. It is to synchronize properly.
本発明の一態様にかかる表示装置のタイミング制御装置は、タイミング制御信号に基づいて表示装置の動作タイミングを制御するタイミングコントローラ回路を有する回路基板を複数備えた表示装置のタイミング制御装置であって、前記回路基板は前記表示装置の表示領域を走査信号線の延伸方向に並ぶ複数の領域に分割した分割領域毎に設けられており、かつ、前記各回路基板は走査信号線の延伸方向に並べて配置されており、前記タイミング制御信号が、複数の前記回路基板を、走査信号線の延伸方向の一端側に配置された回路基板から他端側に配置された回路基板に向かって順次伝送されることを特徴としている。 A timing control device for a display device according to one aspect of the present invention is a timing control device for a display device including a plurality of circuit boards each having a timing controller circuit that controls operation timing of the display device based on a timing control signal. The circuit board is provided for each divided area obtained by dividing the display area of the display device into a plurality of areas arranged in the extending direction of the scanning signal lines, and the circuit boards are arranged in the extending direction of the scanning signal lines. The timing control signal is sequentially transmitted from the circuit board arranged on one end side in the extending direction of the scanning signal line toward the circuit board arranged on the other end side of the plurality of circuit boards. It is characterized by.
上記の構成によれば、表示装置の動作タイミングを制御するためのタイミング制御信号が走査信号線の延伸方向の一端側に配置された回路基板から他端側に配置された回路基板に向かって順次伝送される。すなわち、タイミング制御信号は、走査信号線を伝送される走査信号の伝送方向と同じ方向に順次伝送される。これにより、回路基板間の伝送に伴うタイミング制御信号の遅延と、走査信号線を伝送される走査信号の遅延とを相殺させることができるので、各回路基板の動作を簡単な構成で適切に同期させ、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。 According to the above configuration, the timing control signal for controlling the operation timing of the display device is sequentially directed from the circuit board arranged on one end side in the extending direction of the scanning signal line toward the circuit board arranged on the other end side. Is transmitted. That is, the timing control signal is sequentially transmitted in the same direction as the transmission direction of the scanning signal transmitted through the scanning signal line. As a result, the delay of the timing control signal associated with the transmission between the circuit boards and the delay of the scanning signal transmitted through the scanning signal lines can be offset, so that the operation of each circuit board can be appropriately synchronized with a simple configuration. Accordingly, it is possible to suppress a decrease in display quality due to a deviation between the timing control signal and the scanning signal.
〔実施形態1〕
本発明の一実施形態について説明する。
An embodiment of the present invention will be described.
(1−1.テレビジョン受像機1の構成)
図1は、本実施形態にかかるテレビジョン受像機1の概略構成を示す分解斜視図である。
(1-1. Configuration of Television Receiver 1)
FIG. 1 is an exploded perspective view showing a schematic configuration of a
図1に示すように、テレビジョン受像機1は、表示装置2と、表示装置2を収容する背面側キャビネット4と、表示装置2を収容した背面側キャビネットの前面側に取り付けられる額縁状の前面側キャビネット3とを備えている。
As shown in FIG. 1, a
表示装置2は、図示しないチューナが受信した映像信号に応じた映像を表示させる。本実施形態では、表示装置2として、液晶表示パネル5、ゲートドライバ6、およびソースドライバ7a〜7dなどを備えた液晶表示装置を用いている。なお、表示装置2には、矩形形状の液晶表示パネル5における長辺部分に沿って4つのソースドライバ7a〜7dが配置されており、短辺部分に沿って1つのゲートドライバ6が設けられている。
The
なお、本実施形態では、本発明を、表示装置2とチューナとを備えたテレビジョン受像機に適用する場合について説明するが、本発明の適用対象はこれに限るものではない。例えば、本発明は、パソコン用のモニタ、各種録画装置や各種記録媒体等に記録された映像の再生用モニタ等として用いられる表示装置にも適用できる。
In the present embodiment, the case where the present invention is applied to a television receiver including the
また、本実施形態では、表示装置2として液晶表示装置を用いる場合について説明するが、これに限るものではない。表示装置2は、走査信号線を順次走査することにより各画素の駆動タイミングを制御する表示装置であればよく、例えば、有機ELディスプレイやプラズマディスプレイなどを用いてもよい。
Moreover, although this embodiment demonstrates the case where a liquid crystal display device is used as the
(1−2.テレビジョン受像機1の制御系の構成)
図2は、テレビジョン受像機1の制御系の構成を示す説明図である。この図に示すように、テレビジョン受像機1は、映像処理基板11と、T−CON(タイミングコントローラ)基板12a〜12dを有するタイミング制御装置10と、ゲートドライバ6と、ソースドライバ7a〜7dとを備えている。
(1-2. Configuration of Control System of Television Receiver 1)
FIG. 2 is an explanatory diagram showing the configuration of the control system of the
ゲートドライバ6は、液晶表示パネル5に備えられる各ゲートバスライン(図示せず)に対して走査信号を順次出力する。 The gate driver 6 sequentially outputs a scanning signal to each gate bus line (not shown) provided in the liquid crystal display panel 5.
ソースドライバ7a〜7dは、液晶表示パネル5に備えられる各ソースバスライン(図示せず)に対して、ゲートドライバ6によるゲートバスラインの走査と同期したタイミングで映像データに応じたデータ信号を出力する。これにより、ゲートドライバ6によって走査されたゲートバスライン上の各画素に対して映像データに応じた電位を印加し、映像データに応じた表示を行う。
The
なお、本実施形態では、図2に示したように、液晶表示パネル5の表示画面をソースバスラインの延伸方向(以下、垂直方向と称する)に延伸し、かつゲートバスラインの延伸方向(以下、水平方向と称する)に沿って並ぶ4つの表示領域5a〜5dに分割している。具体的には、本実施形態では、8K4K(水平方向約8000画素×垂直方向約4000画素)クラスの解像度を有する液晶表示パネル5を用い、各表示領域5a〜5dのサイズを水平方向約2000画素×垂直方向約4000画素に設定している。
In the present embodiment, as shown in FIG. 2, the display screen of the liquid crystal display panel 5 is extended in the extending direction of the source bus line (hereinafter referred to as the vertical direction) and the extending direction of the gate bus line (hereinafter referred to as the vertical direction). Are divided into four
そして、ソースドライバ7aは表示領域5a、ソースドライバ7bは表示領域5b、ソースドライバ7cは表示領域5c、ソースドライバ7dは表示領域5dに備えられるソースバスライン(図示せず)に接続されている。また、これら各表示領域5a〜5dに備えられるゲートバスラインの走査タイミングは、共通のゲートドライバ6によって制御される。
The
映像処理基板11は、図示しないチューナから入力される映像データに基づいて当該映像データに応じた映像をテレビジョン受像機1に表示させるための信号(映像データ、クロック信号CLK、水平同期信号HSYNC、垂直同期信号VSYNK、およびデータイネーブル信号DEなど)を生成し、タイミング制御装置10に備えられている各T−CON基板12a〜12dのT−CON回路13a,13bに出力する。
The
T−CON基板(T−CONマスター基板)12aは、T−CON回路(T−CONマスター回路)13aと、T−CON基板(T−CONスレーブ基板)13bと、同期回路14aとを備えている。また、T−CON基板(T−CONスレーブ基板)12bはT−CON基板(T−CONスレーブ基板)13c,13dと同期回路14bとを備えており、T−CON基板(T−CONスレーブ基板)12cはT−CON基板(T−CONスレーブ基板)13e,13fと同期回路14cとを備えており、T−CON基板(T−CONスレーブ基板)12dはT−CON基板(T−CONスレーブ基板)13g,13hと同期回路14cとを備えている。
The T-CON substrate (T-CON master substrate) 12a includes a T-CON circuit (T-CON master circuit) 13a, a T-CON substrate (T-CON slave substrate) 13b, and a
T−CON回路(T−CONマスター回路)13aは、映像処理基板11から信号線15aを介して入力される信号に応じて、(i)ゲートドライバ6を駆動するためのゲートドライバ駆動信号を生成して信号線16を介してゲートドライバ6に出力し、(ii)ソースドライバ7aの一部を駆動するためのソースドライバ駆動信号とソースドライバ7aで利用されているフォーマットに応じた映像データとを生成して信号線17aを介してソースドライバ7aに出力し、(iii)T−CON回路13b〜13hの信号出力タイミング(表示装置2における各表示領域5a〜5bの動作タイミング)を同期させるための出力クロック信号(タイミング制御信号)および出力同期信号(タイミング制御信号)を生成してT−CON回路13bおよび同期回路14aに出力する。
The T-CON circuit (T-CON master circuit) 13a generates (i) a gate driver drive signal for driving the gate driver 6 in accordance with a signal input from the
T−CON回路(T−CONスレーブ回路)13bは、映像処理基板11から信号線15bを介して入力される信号に基づいてソースドライバ制御信号およびソースドライバ7aで採用されているフォーマットに応じた映像データを生成し、T−CON回路13aから入力される出力クロック信号および出力同期信号に応じた出力タイミングで信号線17bを介してソースドライバ7bに出力する。
The T-CON circuit (T-CON slave circuit) 13b is based on the signal input from the
T−CON回路(T−CONスレーブ回路)13c〜13hは、映像処理基板11から信号線15c〜15hを介して入力される信号に基づいてソースドライバ制御信号およびソースドライバ7b〜7dで利用されているフォーマットに応じた映像データを生成し、信号線17b〜17hを介して当該T−CON回路13c〜13hに対応するソースドライバ7b〜7dに出力する。なお、T−CON回路13c〜13hは、T−CON基板12aのT−CON回路13aで生成され、後述するようにT−CON基板12b、T−CON基板12c、T−CON基板12dの順で順次転送される出力クロック信号および出力同期信号に応じた出力タイミングでソースドライバ制御信号および映像データをソースドライバ7b〜7dに出力する。
T-CON circuits (T-CON slave circuits) 13c to 13h are used as source driver control signals and
T−CON基板12aに備えられる同期回路14aは、T−CON回路13aから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を後段のT−CON基板12bに備えられる同期回路14bに出力する。
The
T−CON基板12bに備えられる同期回路14bは、T−CON基板12aから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を、T−CON回路13c,13d、およびT−CON基板12cに備えられる同期回路14cに出力する。
The
T−CON基板12cに備えられる同期回路14cは、T−CON基板12bから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を、T−CON回路13e,13f、およびT−CON基板12dに備えられる同期回路14dに出力する。
The
T−CON基板12dに備えられる同期回路14dは、T−CON基板12cから入力される出力クロック信号および出力同期信号に応じた出力クロック信号および出力同期信号を、T−CON回路13g,13hに出力する。
The
(1−3.T−CON回路13a〜13hの構成)
図3は、T−CON回路13a〜13hの構成を示す説明図である。この図に示すように、T−CON回路13a〜13hは、メモリ21、フォーマット変換部22、書込制御部23、タイミング制御部24、セレクタ25、セレクタ26、および出力同期信号補正部27を備えている。
(1-3. Configuration of T-
FIG. 3 is an explanatory diagram showing the configuration of the T-
メモリ21は、映像処理基板11から入力される信号を一時的に記憶する記憶手段である。メモリ21としては、例えば、FIFO(ファーストインファーストアウト)型の2ポートSRAM(スタティックランダムアクセスメモリ)を用いることができる。
The
フォーマット変換部22は、メモリ21から読み出した映像データを、ソースドライバ7a〜7dで利用されているフォーマットに応じた映像データに変換し、ソースドライバ7a〜7dに出力する。
The
書込制御部23は、映像処理基板11から入力される制御信号(クロック信号CLK、水平同期信号HSYNC、垂直同期信号VSYNC、データイネーブル信号DE)に応じて、メモリ21に対するデータの書き込みを制御する。
The
タイミング制御部24は、映像処理基板11から入力される制御信号に基づいて、メモリ21からのデータの読み出しを制御する読出制御部24aを備えている。なお、T−CON回路13aのタイミング制御部24は、映像処理基板11から入力される制御信号に基づいて、各T−CON回路13a〜13hの信号出力タイミングを同期させるための出力クロック信号および出力同期信号を生成する。
The
セレクタ25およびセレクタ26は、T−CON回路13a〜13hがT−CON回路13a(T−CONマスター回路)であるのかT−CON回路13b〜13h(T−CONスレーブ回路)であるのかに応じて接続状態が切り替えられる。
The
具体的には、T−CON回路13aに備えられるセレクタ25およびセレクタ26は、図3に示したAの接続状態に切り替えられる。これにより、T−CON回路13aのタイミング制御部24に映像処理基板11からの信号が入力されるとともに、T−CON回路13aのタイミング制御部24で生成された出力同期信号および出力クロック信号がT−CON基板12aのT−CON回路13bおよび同期回路14aに出力される。
Specifically, the
また、T−CON回路13b〜13hのセレクタ25およびセレクタ26は、図3に示したBの接続状態に切り替えられる。これにより、T−CON回路13b〜13hのタイミング制御部24にはT−CON回路13aまたは同期回路14b〜14dから出力同期信号および出力クロック信号が入力され、これら出力同期信号および出力クロック信号に基づく制御が行われる。
Further, the
T−CON回路13aにおいて、発信回路28はT−CON回路13aからの出力クロック信号の位相を制御し、出力同期信号補正部27は出力同期信号をタイミング制御部24から出力される出力クロック信号に同期させるように出力同期信号の立上り/立下りタイミングを補正する。発信回路28によって位相制御された出力クロック信号および出力同期信号は、T−CON回路13aからT−CON回路13bおよび同期回路14aに出力される。
In the T-
なお、本実施形態では、T−CON回路13aおよびT−CON回路13b〜13hの回路構成を共通にしているが、これに限らず、両者の回路構成を異ならせてもよい。例えば、T−CON回路13aおよびT−CON回路13b〜13hにおいてセレクタ25およびセレクタ26を省略し、T−CON回路13aおよびT−CON回路13b〜13hのそれぞれにおいて、上述した信号の入出力が行われる回路構成としてもよい。
In the present embodiment, the T-
(1−4.同期回路14a〜14dの構成)
図4は、同期回路14a〜14dの構成を示す説明図である。この図に示すように、同期回路14a〜14dは、差動信号復元部31、セレクタ32、差動信号生成部33、およびバッファ34,35を備えている。
(1-4. Configuration of
FIG. 4 is an explanatory diagram showing the configuration of the
本実施形態では、図2に示したように、T−CON基板12aに備えられる同期回路14aには、T−CON回路13aから出力クロック信号CLKと出力同期信号(垂直同期信号VSYNC)とが入力される。また、T−CON基板12b〜12dに備えられる同期回路14b〜14dには、前段のT−CON基板12a〜12cに備えられる同期回路14a〜14cから出力クロック信号CLK(差動信号)と出力同期信号とが入力される。
In the present embodiment, as shown in FIG. 2, the output clock signal CLK and the output synchronization signal (vertical synchronization signal VSYNC) are input from the T-
T−CON基板12b〜12dの同期回路14b〜14dに備えられる差動信号復元部31は、前段のT−CON基板12a〜12cに備えられる同期回路14a〜14cから入力される出力クロック信号CLK(差動信号)を受け、T−CON回路13c〜13hに備えられる部材の動作特性に応じた信号レベル(例えばCMOS信号レベル)の出力クロック信号に変換してセレクタ32に出力する。なお、T−CON基板12aの同期回路14aには、T−CON回路13aからの出力クロック信号CLKが入力され、同期回路14aの差動信号復元部31には出力クロック信号CLK(差動信号)は入力されない。
The differential
セレクタ32は、当該セレクタ32が備えられる同期回路が同期回路14aであるのか同期回路14b〜14dであるのかに応じて接続状態が切り替えられる。
The connection state of the
具体的には、同期回路14aに備えられるセレクタ32は、T−CON回路13aからの出力クロック信号CLKをT−CON回路13bおよび差動信号生成部33に出力する。また、同期回路14b〜14dに備えられるセレクタ32は、差動信号復元部31から出力された出力クロック信号を当該同期回路14b〜14dが備えられているT−CON基板12b〜12dのT−CON回路13c〜13hおよび差動信号生成部33に出力する。
Specifically, the
なお、同期回路14aにおいて差動信号復元部31およびセレクタ32を省略し、T−CON回路13aからの出力クロック信号CLKをT−CON回路13bおよび差動信号生成部33に直接出力するようにしてもよい。また、同期回路14b〜14dにおいてセレクタ32を省略し、差動信号復元部31から出力された出力クロック信号を当該同期回路14b〜14dが備えられているT−CON基板12b〜12dのT−CON回路13c〜13hおよび差動信号生成部33に出力するようにしてもよい。
Note that the differential
差動信号生成部33は、セレクタ32から出力された出力クロック信号を受け、差動伝送に適した信号レベルの差動信号に変換して後段のT−CON基板12b〜12dに備えられる同期回路14に差動伝送により出力する。
The differential
同期回路14aのバッファ34は、T−CON回路13aから入力される出力同期信号を受け、T−CON回路13bおよびバッファ35に出力する。また、同期回路14b〜14dのバッファ34は、前段のT−CON基板12a〜12dに備えられる同期回路14a〜14cから入力される出力同期信号を受け、当該同期回路に対応するT−CON回路13c〜13hおよびバッファ35に出力する。
The
バッファ35は、バッファ34から入力された出力同期信号を受け、後段のT−CON基板12b〜12dの同期回路14b〜14dに出力する。なお、T−CON基板間における出力同期信号の伝送を、出力クロック信号と同様、差動伝送により行ってもよい。
The
以上の構成により、ゲートバスラインを介して伝送される走査信号の伝送方向の最上流側に位置するT−CON基板(T−CONマスター基板)12aで生成された出力クロック信号および出力同期信号が、ゲートバスラインの延伸方向に沿って配置された他のT−CON基板(T−CONスレーブ基板)12b〜12dに順次伝送される。そして、各T−CON基板12a〜12dでは、ゲートバスラインの延伸方向に沿って順次転送される上記の出力クロック信号および出力同期信号に基づいてソースドライバ7a〜7dへの信号出力タイミングが制御される。
With the above configuration, the output clock signal and the output synchronization signal generated by the T-CON substrate (T-CON master substrate) 12a located on the most upstream side in the transmission direction of the scanning signal transmitted via the gate bus line are And sequentially transmitted to the other T-CON substrates (T-CON slave substrates) 12b to 12d arranged along the extending direction of the gate bus line. In each of the T-
(1−5.出力同期信号および出力クロック信号の信号波形)
図5は、同期回路14a〜14dにおける出力クロック信号CLKおよび出力同期信号(垂直同期信号)VSYNCの信号波形を示す説明図である。具体的には、図5は、以下の(a)〜(r)の信号波形を示している。ただし、説明の都合上、出力同期信号VSYNCは1CLKの信号として考えるものとする。
(a)T−CON回路13aから同期回路14aに入力される出力クロック信号CLK、
(b)T−CON回路13aから同期回路14aに入力される出力同期信号VSYNC、
(c)同期回路14aから同期回路14bに出力される出力クロック信号CLK、
(d)同期回路14aから同期回路14bに出力される出力同期信号VSYNC、
(e)同期回路14bに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(f)同期回路14bに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(g)同期回路14bからT−CON回路13c,13dに出力される出力クロック信号CLK、
(h)同期回路14bから同期回路14cに出力される出力クロック信号CLK、
(i)同期回路14bから同期回路14cに出力される出力同期信号VSYNC、
(j)同期回路14cに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(k)同期回路14cに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(l)同期回路14cからT−CON回路13e,13fに出力される出力クロック信号CLK、
(m)同期回路14cから同期回路14dに出力される出力クロック信号CLK、
(n)同期回路14cから同期回路14dに出力される出力同期信号VSYNC、
(o)同期回路14dに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(p)同期回路14dに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(q)同期回路14dからT−CON回路13g,13hに出力される出力クロック信号CLK、
(r)同期回路14dからT−CON回路13g,13hに出力される出力同期信号VSYNC。
(1-5. Signal waveforms of output synchronization signal and output clock signal)
FIG. 5 is an explanatory diagram showing signal waveforms of the output clock signal CLK and the output synchronization signal (vertical synchronization signal) VSYNC in the
(A) an output clock signal CLK input from the T-
(B) an output synchronization signal VSYNC input from the T-
(C) an output clock signal CLK output from the
(D) an output synchronization signal VSYNC output from the
(E) an output clock signal CLK (including a transmission delay between T-CON boards) input to the
(F) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(G) an output clock signal CLK output from the
(H) an output clock signal CLK output from the
(I) an output synchronization signal VSYNC output from the
(J) Output clock signal CLK (including transmission delay between T-CON boards) input to the
(K) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(L) Output clock signal CLK output from the
(M) an output clock signal CLK output from the
(N) an output synchronization signal VSYNC output from the
(O) Output clock signal CLK (including transmission delay between T-CON boards) input to the
(P) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(Q) an output clock signal CLK output from the
(R) An output synchronization signal VSYNC output from the
図5に示したように、出力クロック信号および出力同期信号は、T−CON基板12a、12b,12c,12dを順次転送されるのに伴って徐々に遅延していく。
As shown in FIG. 5, the output clock signal and the output synchronization signal are gradually delayed as the T-
しかしながら、本実施形態では、T−CON基板12a、12b,12c,12dを、ゲートバスラインの延伸方向に沿って並べて配置している。このため、各T−CON基板間の距離は短いので、出力クロック信号および出力同期信号の伝送遅延時間は比較的短い。また、出力クロック信号および出力同期信号の伝送方向はゲートバスラインの延伸方向と同じなので、ゲートバスラインを伝搬する走査信号の遅延と、T−CON基板間を伝送される出力クロック信号および出力同期信号の遅延とが相殺される。このため、出力クロック信号および出力同期信号の伝送遅延による表示品位の低下を最低限に抑制することができる。
However, in this embodiment, the T-
これにより、T−CON基板12b〜12dの出力クロック信号CLKをT−CON基板12aの出力クロック信号CLKに同期させ、同期ずれに起因する表示品位の低下を抑制することができる。すなわち、各T−CON基板間の動作を適切に同期させることができるので、各表示領域5a〜5dにおける表示画面の更新タイミングのばらつきに起因する表示ズレを抑制し、表示品位を向上させることができる。
As a result, the output clock signal CLK of the T-
なお、表示画面を左上、左下、右下、および右上の4つの分割領域(田の字型の分割領域)に分割して表示制御を行う従来の表示装置の場合、各分割領域は、タイミング制御信号(出力クロック信号および出力同期信号)の伝送方向に隣接する分割領域だけでなく、タイミング制御信号の伝送方向に直交する方向に隣接する分割領域にも接することになる。このため、タイミング制御信号を各分割領域に順次伝送すると、隣接する分割領域間におけるタイミング制御信号の伝送遅延が大きくなる分割領域が生じる。例えば、タイミング制御信号を左上→左下→右下→右上の順に伝送する場合、左上の分割領域と右上の分割領域との間におけるタイミング制御信号の伝送遅延が大きくなる。このため、タイミング信号の伝送遅延により表示タイミングのズレが視認されやすくなり、表示品位が低下してしまう。 In the case of a conventional display device that performs display control by dividing the display screen into four upper left, lower left, lower right, and upper right divided areas (field-shaped divided areas), each divided area has a timing control. Not only the divided areas adjacent to the transmission direction of the signals (output clock signal and output synchronization signal) but also the adjacent divided areas in the direction orthogonal to the transmission direction of the timing control signal. For this reason, when the timing control signal is sequentially transmitted to each divided region, a divided region in which the transmission delay of the timing control signal between adjacent divided regions becomes large is generated. For example, when the timing control signal is transmitted in the order of upper left → lower left → lower right → upper right, the transmission delay of the timing control signal between the upper left divided region and the upper right divided region increases. For this reason, the display timing shift is easily recognized due to the transmission delay of the timing signal, and the display quality is deteriorated.
これに対して、本実施形態では、各分割領域は、他の分割領域のうち、タイミング制御信号の伝送方向に平行な方向(タイミング制御信号の伝送方向の上流側および/または下流側)に隣接して配置された分割領域のみに接している。 On the other hand, in this embodiment, each divided region is adjacent to the direction parallel to the transmission direction of the timing control signal (upstream side and / or downstream side in the transmission direction of the timing control signal) among the other divided regions. Are in contact with only the divided areas.
このため、隣接する分割領域に対するタイミング制御信号の伝送遅延量の差を小さくすることができるので、タイミング制御信号の伝送遅延に起因する表示タイミングのズレを視認されにくくすることができ、表示品位の低下を抑制することができる。 For this reason, since the difference in the transmission delay amount of the timing control signal with respect to the adjacent divided areas can be reduced, it is possible to make the display timing shift caused by the transmission delay of the timing control signal less visible, and the display quality is improved. The decrease can be suppressed.
〔実施形態2〕
本発明の他の実施形態について説明する。なお、説明の便宜上、上述した実施形態で説明した部材と同じ機能を有する部材には同じ符号を付し、その説明を省略する。
[Embodiment 2]
Another embodiment of the present invention will be described. For convenience of explanation, members having the same functions as those described in the above-described embodiment are given the same reference numerals, and descriptions thereof are omitted.
図6は、本実施形態におけるテレビジョン受像機1の制御系の構成を示す説明図である。実施形態1で図2に示した構成とは、タイミング制御装置10が、(i)同期回路14a〜14dに代えて同期回路14e〜14hを備えている点、および(ii)T−CON回路13aが出力クロック信号および出力同期信号を、T−CON回路13bには出力せずに同期回路14eに出力する点が異なっている。
FIG. 6 is an explanatory diagram showing the configuration of the control system of the
図7は、同期回路14e〜14hの構成を示す説明図である。この図に示したように、同期回路14e〜14hと実施形態1で図4に示した同期回路14a〜14dとは、バッファ34に代えて、遅延回路36を備えている点が異なっている。
FIG. 7 is an explanatory diagram showing the configuration of the
遅延回路36は、ラッチ回路37a〜37dからなるシフトレジスタ37と、セレクタ37とを備えている。
The
本実施形態では、ラッチ回路37a〜37dとして、D端子とSTB端子とQ端子とを備えたDラッチ回路を用いている。これら各Dラッチ回路は、(i)STB端子の入力信号がローレベルであり、かつD端子の入力信号がハイレベルである場合にはQ端子からハイレベルの信号を出力し、(ii)STB端子の入力信号がローレベルであり、かつD端子の入力信号がローレベルである場合にはQ端子からローレベルの信号を出力し、(iii)STB端子の入力信号がハイレベルである場合には当該入力信号がその直前にハイレベルに切り替わった時にQ端子から出力していた信号をSTB端子の入力信号がローレベルに切り替わるまで保持する。
In this embodiment, D latch circuits each having a D terminal, an STB terminal, and a Q terminal are used as the
ラッチ回路37a〜37dのSTB端子には、セレクタ32から出力される出力クロック信号CLKが入力される。
The output clock signal CLK output from the
また、ラッチ回路37aのD端子には、同期回路14eの場合にはT−CON回路13a、同期回路14f〜14hの場合には前段のT−CON基板12a〜12cに備えられる同期回路14e〜14gから出力された出力同期信号が入力される。また、ラッチ回路37aのQ端子は、セレクタ37の00端子およびラッチ回路37bのD端子に接続されている。
Further, the D terminal of the
また、ラッチ回路37bのQ端子はセレクタ37の01端子およびラッチ回路37cのD端子に接続され、ラッチ回路37cのQ端子はセレクタ38の10端子およびラッチ回路37dのD端子に接続され、ラッチ回路37dのQ端子はセレクタ37の11端子に接続されている。
The Q terminal of the
これにより、各ラッチ回路37a〜37dにおいて、出力同期信号が出力クロック信号の立下りでラッチされる。
As a result, in each of the
セレクタ38は、入力端子としての00端子、01端子、10端子、および11端子と、出力端子と、設定入力端子とを備えている。そして、設定入力端子から入力される信号により、同期回路14eのセレクタ37は00端子に対する入力信号、同期回路14eのセレクタ38は01端子に対する入力信号、同期回路14eのセレクタ38は10端子に対する入力信号、同期回路14eのセレクタ37は11端子に対する入力信号をそれぞれ出力端子から出力するように設定されている。セレクタ38の出力端子は、当該セレクタ38が備えられる同期回路と同じT−CON基板に備えられている各T−CON回路に出力される。したがって、各T−CON回路13a〜13hには、当該T−CON回路と同じT−CON基板に備えられた同期回路14e〜14hから、出力クロック信号と出力同期信号とが入力される。
The
図8は、同期回路14e〜14hにおける出力クロック信号CLKおよび出力同期信号(垂直同期信号)VSYNCの信号波形を示す説明図である。具体的には、図8は、以下の(a)〜(z)の信号波形を示している。ただし、説明の都合上、出力同期信号VSYNCは1CLKの信号として考えるものとする。
(a)T−CON回路13aから同期回路14eに入力される出力クロック信号CLK、
(b)T−CON回路13aから同期回路14eに入力される出力同期信号VSYNC、
(c)同期回路14eからT−CON回路13a,13bに出力される出力クロック信号CLK、
(d)同期回路14eのラッチ回路37aから出力される出力同期信号VSYNC、
(e)同期回路14eのバッファ35から出力される出力同期信号VSYNC、
(f)同期回路14eからT−CON回路13a,13bに入力される出力同期信号VSYNC、
(g)同期回路14eから同期回路14fへ出力される出力クロック信号CLK、
(h)同期回路14fに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(i)同期回路14fに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(j)同期回路14fからT−CON回路13c,13dに出力される出力クロック信号CLK、
(k)同期回路14fのラッチ回路37aから出力される出力同期信号VSYNC、
(l)同期回路14fのバッファ35から出力される出力同期信号VSYNC、
(m)同期回路14fからT−CON回路13c,13dに入力される出力同期信号VSYNC、
(n)同期回路14fから同期回路14gへ出力される出力クロック信号CLK、
(o)同期回路14gに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(p)同期回路14gに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(q)同期回路14gからT−CON回路13e,13fに出力される出力クロック信号CLK、
(r)同期回路14gのラッチ回路37aから出力される出力同期信号VSYNC、
(s)同期回路14gのバッファ35から出力される出力同期信号VSYNC、
(t)同期回路14gからT−CON回路13e,13fに入力される出力同期信号VSYNC、
(u)同期回路14gから同期回路14hへ出力される出力クロック信号CLK、
(v)同期回路14hに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(w)同期回路14hに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(x)同期回路14hからT−CON回路13g,13hに出力される出力クロック信号CLK、
(y)同期回路14hのラッチ回路37aから出力される出力同期信号VSYNC、
(z)同期回路14hからT−CON回路13g,13hに入力される出力同期信号VSYNC。
FIG. 8 is an explanatory diagram showing signal waveforms of the output clock signal CLK and the output synchronization signal (vertical synchronization signal) VSYNC in the
(A) an output clock signal CLK input from the T-
(B) an output synchronization signal VSYNC input from the T-
(C) an output clock signal CLK output from the
(D) an output synchronization signal VSYNC output from the
(E) an output synchronization signal VSYNC output from the
(F) an output synchronization signal VSYNC input from the
(G) an output clock signal CLK output from the
(H) an output clock signal CLK (including a transmission delay between T-CON boards) input to the synchronization circuit 14f;
(I) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the synchronization circuit 14f.
(J) an output clock signal CLK output from the synchronization circuit 14f to the T-
(K) an output synchronization signal VSYNC output from the
(L) an output synchronization signal VSYNC output from the
(M) an output synchronization signal VSYNC input from the synchronization circuit 14f to the T-
(N) an output clock signal CLK output from the synchronization circuit 14f to the
(O) Output clock signal CLK (including transmission delay between T-CON boards) input to the
(P) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(Q) an output clock signal CLK output from the
(R) an output synchronization signal VSYNC output from the
(S) an output synchronization signal VSYNC output from the
(T) an output synchronization signal VSYNC input from the
(U) an output clock signal CLK output from the
(V) an output clock signal CLK (including a transmission delay between T-CON boards) input to the
(W) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(X) an output clock signal CLK output from the
(Y) an output synchronization signal VSYNC output from the
(Z) An output synchronization signal VSYNC input from the
以上のように、本実施形態では、T−CON基板12a〜12dへ順次伝送される出力同期信号を、T−CON基板12a〜12dへ順次伝送される出力クロック信号CLKでラッチし、各T−CON基板12a〜12cの同期回路14e〜14gから出力される出力同期信号を遅延回路36で遅延させて最終段に配置されたT−CON基板12dの同期回路14gから出力される出力同期信号と同期させる。
As described above, in this embodiment, the output synchronization signal sequentially transmitted to the T-
これにより、各T−CON基板間の動作をより適切に同期させることができる。すなわち、本実施形態では、T−CON基板間における出力クロック信号CLKの伝送を差動伝送で行っているので、各T−CON基板において、差動信号からT−CON回路13c〜13hに備えられる部材の動作特性に応じた信号レベル(例えばCMOS信号レベル)の信号への変換、およびその逆の変換を行う必要があるため、T−CON基板間の伝送を重ねるにつれて出力クロック信号と出力同期信号との位相のズレが拡大していく。
Thereby, the operation | movement between each T-CON board | substrate can be synchronized more appropriately. That is, in this embodiment, since the transmission of the output clock signal CLK between the T-CON boards is performed by differential transmission, the T-
これに対して、本実施形態では、各T−CON基板において出力同期信号を出力クロック信号でラッチするとともに、各T−CON基板の出力同期信号を遅延回路36で同期させることにより、出力クロック信号と出力同期信号との位相ズレを抑制し、各T−CON基板間の動作をより適切に同期させることができる。
On the other hand, in the present embodiment, the output synchronization signal is latched by the output clock signal in each T-CON board, and the output clock signal is synchronized by the
〔実施形態3〕
本発明のさらに他の実施形態について説明する。なお、説明の便宜上、上述した実施形態で説明した部材と同じ機能を有する部材には同じ符号を付し、その説明を省略する。
[Embodiment 3]
Still another embodiment of the present invention will be described. For convenience of explanation, members having the same functions as those described in the above-described embodiment are given the same reference numerals, and descriptions thereof are omitted.
図9は、本実施形態におけるテレビジョン受像機1の制御系の構成を示す説明図である。この図に示すように、本実施形態にかかるテレビジョン受像機1の制御系は、実施形態2で図6および図7に示した同期回路14e〜14hに代えて、同期回路14i〜14lを備えている。
FIG. 9 is an explanatory diagram showing the configuration of the control system of the
図10は、本実施形態のテレビジョン受像機1のタイミング制御装置10における各T−CON基板12a〜12dに備えられる同期回路14i〜14lの構成を示す説明図である。この図に示すように、同期回路14i〜14lは、同期回路14e〜14hの構成に加えて、セレクタ32の出力側に位相補正回路39を備えている。
FIG. 10 is an explanatory diagram illustrating a configuration of the
位相補正回路39は、セレクタ32から出力される出力クロック信号CLKの位相を、T−CON基板間の伝送に伴う伝送遅延分も含めて補正する。また、位相補正回路39は、位相補正後の出力クロック信号CLKを、遅延回路36のラッチ回路37a〜37d、差動信号生成部33、および当該位相補正回路39と同じT−CON基板に備えられている各T−CON回路に出力する。
The
図11は、位相補正回路39の構成を示す説明図である。この図に示すように、位相補正回路39は、PLL回路41と、複数のラッチ回路42a〜42i(iは任意の整数)を備えたシフトレジスタ42と、セレクタ43とを備えている。PLL回路41はセレクタ32から入力される出力クロック信号CLKの逓倍波を作成し、各ラッチ回路42a〜42iに出力する。各ラッチ回路42a〜42iはセレクタ32から入力される出力クロック信号CLKをPLL回路41から入力される上記逓倍波に応じてラッチする。各ラッチ回路42a〜42iによってラッチされた出力クロック信号CLKは、セレクタ43に入力される。セレクタ43は各ラッチ回路42a〜42iから出力される出力クロック信号CLKのうち、T−CON回路13aから出力される出力クロック信号CLKの位相と同期させるための出力クロック信号CLKを選択して遅延回路36、差動信号生成部33、および当該セレクタ43と同じT−CON基板に備えられている各T−CON回路に出力する。
FIG. 11 is an explanatory diagram showing the configuration of the
図12は、同期回路14i〜14lにおける出力クロック信号CLKおよび出力同期信号(垂直同期信号)VSYNCの信号波形を示す説明図である。具体的には、図12は、以下の(a)〜(D)の信号波形を示している。ただし、説明の都合上、出力同期信号VSYNCは1CLKの信号として考えるものとする。
(a)T−CON回路13aから同期回路14iに入力される出力クロック信号CLK、
(b)T−CON回路13aから同期回路14iに入力される出力同期信号VSYNC、
(c)同期回路14iの位相補正回路39に入力される出力クロック信号、
(d)同期回路14iの位相補正回路39からT−CON回路13a,13bおよび差動信号生成部33に出力される出力クロック信号、
(e)同期回路14iのラッチ回路37aから出力される出力同期信号VSYNC、
(f)同期回路14iのバッファ35から同期回路14jに出力される出力同期信号VSYNC、
(g)同期回路14iからT−CON回路13a,13bに入力される出力同期信号VSYNC、
(h)同期回路14iから同期回路14jへ出力される出力クロック信号CLK、
(i)同期回路14jに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(j)同期回路14jに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(k)同期回路14jの位相補正回路39に入力される出力クロック信号CLK、
(l)同期回路14jの位相補正回路39からT−CON回路13c,13dおよび差動信号生成部33に出力される出力される出力クロック信号CLK、
(m)同期回路14jのラッチ回路37aから出力される出力同期信号VSYNC、
(n)同期回路14jのバッファ35から同期回路14kに出力される出力同期信号VSYNC、
(o)同期回路14jからT−CON回路13c,13dに入力される出力同期信号VSYNC、
(p)同期回路14jから同期回路14kへ出力される出力クロック信号CLK、
(q)同期回路14kに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(r)同期回路14kに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(s)同期回路14kの位相補正回路39に入力される出力クロック信号CLK、
(t)同期回路14kの位相補正回路39からT−CON回路13e,13fおよび差動信号生成部33に出力される出力される出力クロック信号CLK、
(u)同期回路14kのラッチ回路37aから出力される出力同期信号VSYNC、
(v)同期回路14kのバッファ35から同期回路14lに出力される出力同期信号VSYNC、
(w)同期回路14kからT−CON回路13e,13fに入力される出力同期信号VSYNC、
(x)同期回路14kから同期回路14lへ出力される出力クロック信号CLK、
(y)同期回路14lに入力される出力クロック信号CLK(T−CON基板間の伝送遅延が含まれる)、
(z)同期回路14lに入力される出力同期信号VSYNC(T−CON基板間の伝送遅延が含まれる)、
(A)同期回路14lの位相補正回路39に入力される出力クロック信号CLK、
(B)同期回路14kの位相補正回路39からT−CON回路13g,13hに出力される出力される出力クロック信号CLK、
(C)同期回路14kのラッチ回路37aから出力される出力同期信号VSYNC、
(D)同期回路14kからT−CON回路13g,13hに入力される出力同期信号VSYNC。
FIG. 12 is an explanatory diagram showing signal waveforms of the output clock signal CLK and the output synchronization signal (vertical synchronization signal) VSYNC in the
(A) an output clock signal CLK input from the T-
(B) an output synchronization signal VSYNC input from the T-
(C) an output clock signal input to the
(D) an output clock signal output from the
(E) an output synchronization signal VSYNC output from the
(F) an output synchronization signal VSYNC output from the
(G) an output synchronization signal VSYNC input from the
(H) an output clock signal CLK output from the
(I) an output clock signal CLK (including a transmission delay between T-CON boards) input to the
(J) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(K) an output clock signal CLK input to the
(L) The output clock signal CLK output from the
(M) an output synchronization signal VSYNC output from the
(N) an output synchronization signal VSYNC output from the
(O) an output synchronization signal VSYNC input from the
(P) an output clock signal CLK output from the
(Q) An output clock signal CLK (including a transmission delay between T-CON boards) input to the
(R) Output synchronization signal VSYNC (including transmission delay between T-CON boards) input to the
(S) an output clock signal CLK input to the
(T) The output clock signal CLK output from the
(U) an output synchronization signal VSYNC output from the
(V) an output synchronization signal VSYNC output from the
(W) an output synchronization signal VSYNC input from the
(X) an output clock signal CLK output from the
(Y) an output clock signal CLK (including a transmission delay between T-CON boards) input to the synchronization circuit 14l;
(Z) Output synchronization signal VSYNC (including a transmission delay between T-CON boards) input to the synchronization circuit 14l;
(A) an output clock signal CLK input to the
(B) An output clock signal CLK output from the
(C) an output synchronization signal VSYNC output from the
(D) An output synchronization signal VSYNC input from the
以上のように、本実施形態では、実施形態2で示した構成に加えて、各T−CON基板12a〜12dの同期回路14i〜14lが、入力された出力クロック信号CLKの位相を同期させるための位相補正回路39を備えている。
As described above, in this embodiment, in addition to the configuration shown in the second embodiment, the
これにより、各T−CON基板における出力クロック信号の位相を同期させることができるので、各T−CON基板間の動作をより適切に同期させることができる。なお、本実施形態ではT−CON基板を4枚備えている構成について説明したが、これに限らず、原理的にはT−CON基板を何枚連結した場合であっても各T−CON基板の出力クロック信号の位相を同期させることができる。 Thereby, since the phase of the output clock signal in each T-CON board | substrate can be synchronized, the operation | movement between each T-CON board | substrate can be synchronized more appropriately. In the present embodiment, the configuration including four T-CON substrates has been described. However, the present invention is not limited to this, and in principle, each T-CON substrate can be connected to any number of T-CON substrates. The phase of the output clock signal can be synchronized.
〔まとめ〕
本発明の態様1にかかるタイミング制御装置10は、タイミング制御信号に基づいて表示装置2の動作タイミングを制御するタイミングコントローラ回路(T−CON回路13a〜13h)を有する回路基板(T−CON基板12a〜12d)を複数備えた表示装置2のタイミング制御装置10であって、前記回路基板(T−CON基板12a〜12d)は前記表示装置2の表示領域を走査信号線の延伸方向に並ぶ複数の領域に分割した分割領域(表示領域5a〜5d)毎に設けられており、かつ、前記各回路基板(T−CON基板12a〜12d)は走査信号線の延伸方向に並べて配置されており、前記タイミング制御信号が、複数の前記回路基板(T−CON基板12a〜12d)を、走査信号線の延伸方向の一端側に配置された回路基板(T−CON基板12a)から他端側に配置された回路基板(T−CON基板12d)に向かって順次伝送されることを特徴としている。
[Summary]
The
上記の構成によれば、表示装置2の動作タイミングを制御するためのタイミング制御信号が走査信号線の延伸方向の一端側に配置された回路基板(T−CON基板12a)から他端側に配置された回路基板(T−CON基板12d)に向かって順次伝送される。すなわち、タイミング制御信号は、走査信号線を伝送される走査信号の伝送方向と同じ方向に順次伝送される。これにより、回路基板間の伝送に伴うタイミング制御信号の遅延と、走査信号線を伝送される走査信号の遅延とを相殺させることができるので、各回路基板(T−CON基板12a〜12d)の動作を簡単な構成で適切に同期させ、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。
According to said structure, the timing control signal for controlling the operation timing of the
本発明の態様2にかかるタイミング制御装置10は、上記態様1において、前記タイミング制御信号には、クロック信号CLKと同期信号VSYNCとが含まれており、前記回路基板(T−CON基板12a〜12d)は、前記クロック信号CLKに基づいて前記同期信号VSYNCをラッチし、ラッチした前記同期信号VSYNCを前記タイミング制御信号の伝送方向の最も下流側に配置された前記回路基板(T−CON基板12d)からの前記同期信号VSYNCの出力タイミングと同期するタイミングで出力する遅延回路36を備えている構成である。
In the
上記の構成によれば、各回路基板(T−CON基板12a〜12d)からの同期信号の出力タイミングを、伝送方向の最も下流側に配置された前記回路基板(T−CON基板12d)からの同期信号の出力タイミングに合わせることができるので、同期信号のズレに起因する表示品位の低下を適切に抑制することができる。
According to said structure, the output timing of the synchronizing signal from each circuit board (T-CON board |
本発明の態様3にかかるタイミング制御装置10は、上記態様2において、複数の前記回路基板(T−CON基板12a〜12d)のうち、他の回路基板(T−CON基板12a〜12c)から伝送される前記タイミング制御信号を受信する回路基板(T−CON基板12b〜12d)は、当該回路基板(T−CON基板12b〜12d)から出力する前記クロック信号CLKの位相を、前記タイミング制御信号の伝送方向の最も上流側に配置された前記回路基板(T−CON基板12a)から出力される前記クロック信号CLKの位相と一致させるように補正する位相補正回路39を備えている構成である。
In the
上記の構成によれば、各回路基板から出力されるクロック信号の位相を同期させることができるので、同期ズレに起因する表示品位の低下をより適切に抑制することができる。 According to said structure, since the phase of the clock signal output from each circuit board can be synchronized, the fall of the display quality resulting from a synchronization shift can be suppressed more appropriately.
本発明の態様4にかかるタイミング制御装置10は、上記態様1から3のいずれかにおいて、前記タイミング制御信号には、クロック信号CLKと同期信号VSYNCとが含まれており、前記クロック信号CLKは前記回路基板間(T−CON基板12a−12b間、T−CON基板12b−12c間、およびT−CON基板12c−12d間、)を差動伝送により伝送される構成である。
In the
上記の構成によれば、回路基板間の伝送に伴うノイズによるクロック信号の劣化を防止し、各回路基板を正確に動作させることができる。 According to said structure, deterioration of the clock signal by the noise accompanying the transmission between circuit boards can be prevented, and each circuit board can be operated correctly.
本発明の態様5にかかるタイミング制御装置10は、上記態様1から4のいずれかにおいて、前記各回路基板(T−CON基板12a〜12d)は、前記タイミングコントローラ回路(T−CON回路13a〜13h)を複数備えている構成である。
The
上記の構成によれば、各タイミングコントローラ回路(T−CON回路13a〜13h)に伝送されるタイミング制御信号の遅延と、走査信号線を伝送される走査信号の遅延とを相殺させることができるので、タイミング制御信号と走査信号とのズレによる表示品位の低下を簡単な構成で抑制することができる。
According to the above configuration, the delay of the timing control signal transmitted to each timing controller circuit (T-
本発明の態様6にかかるタイミング制御装置は、上記態様1から5のいずれかにおいて、前記各分割領域(表示領域5a〜5d)は、他の分割領域のうち、前記タイミング制御信号の伝送方向に平行な方向に隣接して配置された分割領域のみに接している構成である。
The timing control device according to aspect 6 of the present invention is the timing control device according to any one of the
上記の構成によれば、隣接する分割領域間におけるタイミング制御信号の伝送遅延量の差を小さくすることができるので、タイミング制御信号の伝送遅延による表示品位の低下を抑制することができる。 According to said structure, since the difference of the transmission delay amount of the timing control signal between adjacent division areas can be made small, the fall of the display quality by the transmission delay of a timing control signal can be suppressed.
本発明の態様7にかかる表示装置2は、上記態様1から6のいずれかに記載のタイミング制御装置10を備えている構成である。
A
上記の構成によれば、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。 According to said structure, the fall of the display quality by the shift | offset | difference of a timing control signal and a scanning signal can be suppressed.
本発明の態様8にかかるテレビジョン受像機1は、上記態様7に記載の表示装置2を備えている構成である。
The
上記の構成によれば、タイミング制御信号と走査信号とのズレによる表示品位の低下を抑制することができる。 According to said structure, the fall of the display quality by the shift | offset | difference of a timing control signal and a scanning signal can be suppressed.
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention. Furthermore, a new technical feature can be formed by combining the technical means disclosed in each embodiment.
1 テレビジョン受像機
2 表示装置
5 液晶表示パネル
5a〜5d 表示領域(分割領域)
6 ゲートドライバ
7a〜7d ソースドライバ
10 タイミング制御装置
11 映像処理基板
12a T−CON基板(マスターT−CON基板)
12b〜12d T−CON基板(スレーブT−CON基板)
13a T−CON回路(マスターT−CON回路)
13b〜13h T−CON回路(スレーブT−CON回路)
14a〜14l 同期回路
31 差動信号復元部
33 差動信号生成部
34、35 バッファ
36 遅延回路
39 位相補正回路
CLK 出力クロック信号(クロック信号)
VSYNC 出力同期信号(同期信号)
DESCRIPTION OF
6
12b-12d T-CON board (slave T-CON board)
13a T-CON circuit (master T-CON circuit)
13b to 13h T-CON circuit (slave T-CON circuit)
14a to 14l
VSYNC output synchronization signal (synchronization signal)
Claims (8)
前記回路基板は前記表示装置の表示領域を走査信号線の延伸方向に並ぶ複数の領域に分割した分割領域毎に設けられており、かつ、前記各回路基板は走査信号線の延伸方向に並べて配置されており、
前記タイミング制御信号が、複数の前記回路基板を、走査信号線の延伸方向の一端側に配置された回路基板から他端側に配置された回路基板に向かって順次伝送されることを特徴とするタイミング制御装置。 A timing control device for a display device comprising a plurality of circuit boards having a timing controller circuit for controlling the operation timing of the display device based on a timing control signal,
The circuit board is provided for each divided area obtained by dividing the display area of the display device into a plurality of areas arranged in the extending direction of the scanning signal lines, and the circuit boards are arranged in the extending direction of the scanning signal lines. Has been
The timing control signal is sequentially transmitted from the circuit board arranged on one end side in the extending direction of the scanning signal line toward the circuit board arranged on the other end side of the plurality of circuit boards. Timing control device.
前記回路基板は、前記クロック信号に基づいて前記同期信号をラッチし、ラッチした前記同期信号を前記タイミング制御信号の伝送方向の最も下流側に配置された前記回路基板からの前記同期信号の出力タイミングと同期するタイミングで出力する遅延回路を備えていることを特徴とする請求項1に記載のタイミング制御装置。 The timing control signal includes a clock signal and a synchronization signal,
The circuit board latches the synchronization signal based on the clock signal, and the output timing of the synchronization signal from the circuit board disposed on the most downstream side in the transmission direction of the timing control signal. The timing control device according to claim 1, further comprising a delay circuit that outputs at a timing synchronized with the timing control circuit.
当該回路基板から出力する前記クロック信号の位相を、前記タイミング制御信号の伝送方向の最も上流側に配置された前記回路基板から出力される前記クロック信号の位相と一致させるように補正する位相補正回路を備えていることを特徴とする請求項2に記載のタイミング制御装置。 Among the plurality of circuit boards, a circuit board that receives the timing control signal transmitted from another circuit board is:
A phase correction circuit for correcting the phase of the clock signal output from the circuit board so as to coincide with the phase of the clock signal output from the circuit board disposed on the most upstream side in the transmission direction of the timing control signal The timing control device according to claim 2, further comprising:
前記クロック信号は前記回路基板間を差動伝送により伝送されることを特徴とする請求項1から3のいずれか1項に記載のタイミング制御装置。 The timing control signal includes a clock signal and a synchronization signal,
4. The timing control device according to claim 1, wherein the clock signal is transmitted between the circuit boards by differential transmission. 5.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019209600A (en) * | 2018-06-05 | 2019-12-12 | エスアイアイ・プリンテック株式会社 | Liquid jet head and liquid jet recording device |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07107081A (en) * | 1993-09-30 | 1995-04-21 | Kokusai Electric Co Ltd | Video signal transmission method and video signal transmitter |
JP2002175065A (en) * | 2000-12-08 | 2002-06-21 | Hitachi Ltd | Method and device for packet display signal control |
JP2004127509A (en) * | 1996-05-23 | 2004-04-22 | Sharp Corp | Shift register circuit and image display device |
JP2004233581A (en) * | 2003-01-29 | 2004-08-19 | Nec Electronics Corp | Display device driving circuit |
JP2004310132A (en) * | 2000-07-24 | 2004-11-04 | Sharp Corp | Driving circuit for a plurality of column electrodes, and display device |
JP2006133795A (en) * | 2005-12-09 | 2006-05-25 | Hitachi Displays Ltd | Display apparatus |
WO2006100988A1 (en) * | 2005-03-18 | 2006-09-28 | Sharp Kabushiki Kaisha | Image display device, image display monitor, and television receiver |
JP2009032714A (en) * | 2007-07-24 | 2009-02-12 | Renesas Technology Corp | Semiconductor integrated circuit, display device, and electronic circuit |
JP2014085614A (en) * | 2012-10-26 | 2014-05-12 | Mitsubishi Electric Corp | Display device |
WO2015140861A1 (en) * | 2014-03-17 | 2015-09-24 | 株式会社Joled | Image display device and method for controlling display |
-
2015
- 2015-09-25 JP JP2015188737A patent/JP2017062429A/en active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07107081A (en) * | 1993-09-30 | 1995-04-21 | Kokusai Electric Co Ltd | Video signal transmission method and video signal transmitter |
JP2004127509A (en) * | 1996-05-23 | 2004-04-22 | Sharp Corp | Shift register circuit and image display device |
JP2004310132A (en) * | 2000-07-24 | 2004-11-04 | Sharp Corp | Driving circuit for a plurality of column electrodes, and display device |
JP2002175065A (en) * | 2000-12-08 | 2002-06-21 | Hitachi Ltd | Method and device for packet display signal control |
JP2004233581A (en) * | 2003-01-29 | 2004-08-19 | Nec Electronics Corp | Display device driving circuit |
WO2006100988A1 (en) * | 2005-03-18 | 2006-09-28 | Sharp Kabushiki Kaisha | Image display device, image display monitor, and television receiver |
JP2006133795A (en) * | 2005-12-09 | 2006-05-25 | Hitachi Displays Ltd | Display apparatus |
JP2009032714A (en) * | 2007-07-24 | 2009-02-12 | Renesas Technology Corp | Semiconductor integrated circuit, display device, and electronic circuit |
JP2014085614A (en) * | 2012-10-26 | 2014-05-12 | Mitsubishi Electric Corp | Display device |
WO2015140861A1 (en) * | 2014-03-17 | 2015-09-24 | 株式会社Joled | Image display device and method for controlling display |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019209600A (en) * | 2018-06-05 | 2019-12-12 | エスアイアイ・プリンテック株式会社 | Liquid jet head and liquid jet recording device |
JP7105621B2 (en) | 2018-06-05 | 2022-07-25 | エスアイアイ・プリンテック株式会社 | LIQUID JET HEAD AND LIQUID JET RECORDING APPARATUS |
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