JP6500198B2

JP6500198B2 - Gaming machine

Info

Publication number: JP6500198B2
Application number: JP2017004158A
Authority: JP
Inventors: 宏文岩戸
Original assignee: Axell Corp
Current assignee: Axell Corp
Priority date: 2017-01-13
Filing date: 2017-01-13
Publication date: 2019-04-17
Anticipated expiration: 2037-01-13
Also published as: JP2018112694A

Description

本発明は、複数の表示装置に画像を表示させる画像処理装置を備えたパチンコ機・パチスロ機等の遊技機に関する。 The present invention relates to a gaming machine such as a pachinko machine or a pachislot machine provided with an image processing device for displaying an image on a plurality of display devices.

カーナビゲーションシステム等の画像表示を行う機器においては、複数のディスプレイの夫々に異なる画像を表示したり、各ディスプレイに分割した画像を表示させて、複数のディスプレイで一画面を形成したりすることがある。特にパチンコ機では遊興度を高めるためにメインディスプレイ以外に複数のサブディスプレイを利用し、様々なコンテンツを表示している。
従来、複数のディスプレイに画像を同期して表示させるためには、ディスプレイ毎にグラフィックディスプレイコントローラ（ＧＤＣ）を用意し、各ＧＤＣはＲＧＢの画面データ、他のディスプレイと表示を同期させるための同期信号、及び一走査ライン当たりの画面データを転送する基準となる基準クロック信号を生成して、対応するディスプレイに出力するのが一般的である。
また、特許文献１に記載されているように、二台のディスプレイの画面表示に係る制御を単一のＧＤＣで行うことで、ＧＤＣ及びそのメモリ（ＲＯＭ・ＲＡＭ）を削減し、実装コストを低減した二画面ディスプレイシステムも提案されている。しかし、表１に示すように、ディスプレイの解像度によってドットクロック、水平走査周波数、及び垂直走査周波数が異なるため、複数のディスプレイを制御する場合には、種々の問題が生じる。 In a device that displays an image, such as a car navigation system, a different image may be displayed on each of a plurality of displays, or the divided images may be displayed on each display to form one screen with a plurality of displays. is there. In the pachinko machine in particular, in order to increase the degree of excitement, a plurality of sub-displays are used in addition to the main display to display various contents.
Conventionally, to display images synchronously on multiple displays, a graphic display controller (GDC) is prepared for each display, and each GDC is an RGB screen data, and a synchronization signal for synchronizing display with other displays It is general to generate a reference clock signal as a reference for transferring screen data per scan line and to output to a corresponding display.
Further, as described in Patent Document 1, by performing control related to the screen display of two displays with a single GDC, the GDC and its memory (ROM, RAM) are reduced, and the mounting cost is reduced. A dual screen display system has also been proposed. However, as shown in Table 1, since the dot clock, the horizontal scanning frequency, and the vertical scanning frequency are different depending on the resolution of the display, various problems occur when controlling a plurality of displays.

表１はビデオ規格毎の水平・垂直周波数である。 Table 1 shows horizontal and vertical frequencies for each video standard.

ここで、遊技機の演出映像には遊興性が重視されるため、演出映像のコマ落ちは許されず、演出映像そのものについても滑らかな再生が求められる（第一の要求）。更に、各ディスプレイに表示される演出映像のコンテンツが同一の場合は勿論、コンテンツが異なっていても、各演出映像はイベント（例えば、大当たり）と連動しているので、各ディスプレイに表示される演出映像の開始から終了まで全てのディスプレイで動画再生速度が一致し、同期していることが要求される（第二の要求）。
第一の要求を満たすために各ディスプレイは、ＧＤＣから出力される各ディスプレイ用の垂直同期信号をトリガーとして演出映像のデコードを行えばよい。しかし、表１に示したように、解像度が異なるディスプレイ間では垂直同期信号の発生タイミングが一致しないため、徐々に演出映像がずれていくという問題がある。図８は、解像度の異なるディスプレイのフレーム画像がずれていく様子を示す図である。図示するように、ＳＶＧＡのディスプレイにおいては１６．５８ｍｓ毎にフレーム画像が描画され、ＶＧＡのディスプレイにおいては１６．６８ｍｓ毎にフレーム画像が描画されるので、両規格間では１フレーム毎に０．１ｍｓずつのズレが生ずる。このように、単一のＧＤＣで解像度が異なるディスプレイに演出映像を表示するとディスプレイ間で動画再生速度が一致せず、演出映像のズレが発生してしまい、演出設計者の意図通りの映像を表示できないという問題が生じる。 Here, since the entertainment image is emphasized in the effect image of the gaming machine, frame omission of the effect image is not permitted, and smooth reproduction is also required for the effect image itself (first request). Furthermore, even if the content of the effect video displayed on each display is the same, of course, even if the content is different, since each effect video is linked with the event (for example, a big hit), the effect displayed on each display It is required that the moving image playback speeds match and be synchronized on all displays from the start to the end of the video (second request).
In order to satisfy the first requirement, each display may decode the effect image by using the vertical synchronization signal for each display output from the GDC as a trigger. However, as shown in Table 1, since the generation timing of the vertical synchronization signal does not coincide between displays having different resolutions, there is a problem that the effect image is gradually shifted. FIG. 8 is a diagram showing how frame images of displays with different resolutions are shifted. As shown, a frame image is drawn every 16.58 ms in the SVGA display, and a frame image is drawn every 16.68 ms in the VGA display, so 0.1 ms for each frame between both standards. There is a gap between each other. As described above, when a rendering image is displayed on a display with different resolutions with a single GDC, the moving image reproduction speed does not match between the displays, and a displacement of the rendering image occurs, and the image according to the intention of the performance designer is displayed The problem of not being done arises.

第二の要求である動画の再生速度を一致させることを目的として、解像度が異なる複数のディスプレイの間で垂直同期信号を強制的に一致させることも考えられるが、この場合は、垂直同期信号を強制的に一致させられるスレーブ側表示回路に入力される垂直同期信号のタイミングが、スレーブ側表示回路が発生する本来の垂直同期信号のタイミングと異なってしまうという問題がある。 In order to match the playback speed of the moving image, which is the second requirement, it is also conceivable to force the vertical sync signal to be matched between a plurality of displays of different resolutions. In this case, the vertical sync signal There is a problem that the timing of the vertical synchronization signal input to the slave side display circuit which is forcibly made to match is different from the timing of the original vertical synchronization signal generated by the slave side display circuit.

図９は、強制的に入力された垂直同期信号ＶＳ０と、スレーブ側表示回路の本来の垂直同期信号ＶＳ１のタイミングとの関係を示した模式図である。なお、本図では説明の便宜上、アクティブビデオ期間を左上角部に示している。図示するように、強制的に入力された垂直同期信号が水平１ラインの中間に位置するため、垂直ブランキング期間がライン単位（整数）とならず、端数（小数点を含む値）となる。このため、ｅＤＰ（Embedded Display Port）のような水平１ラインの中間における同期信号の発生を許さない表示インターフェースを利用している場合には、映像が乱れたり映像を再生できないといった不具合が発生する。
また、強制される垂直同期信号に応じてスレーブ側表示回路のドットクロックを変更すれば上記のような端数の問題は回避できるが、ＧＤＣ内部のクロック発生源や分周器の精度が有限であることから、ディスプレイの組み合わせはごくわずかに限られてしまうという問題がある。 FIG. 9 is a schematic diagram showing the relationship between the forcibly input vertical synchronization signal VS0 and the timing of the original vertical synchronization signal VS1 of the slave side display circuit. In the drawing, for convenience of explanation, the active video period is shown in the upper left corner. As illustrated, since the forcibly input vertical synchronization signal is positioned at the middle of one horizontal line, the vertical blanking period is not a line unit (integer) but a fraction (a value including a decimal point). Therefore, when using a display interface such as eDP (Embedded Display Port) which does not allow generation of a synchronization signal in the middle of one horizontal line, there occurs a problem that the image is disturbed or the image can not be reproduced.
In addition, changing the dot clock of the slave display circuit according to the forced vertical synchronization signal can avoid the above fractional problems, but the accuracy of the GDC internal clock generator and divider is limited. Therefore, there is a problem that the combination of displays is only slightly limited.

特開２０１０−１６９７５３公報Unexamined-Japanese-Patent No. 2010-169753

このように、複数のディスプレイの表示を同期させようとすると、種々の問題が発生する。
本発明は上述の事情に鑑みてなされたものであり、映像再生上の不具合の発生を防止しつつ、複数の画像表示装置の画像を同期して表示させることを目的とする。 As such, when trying to synchronize the displays of multiple displays, various problems occur.
The present invention has been made in view of the above-described circumstances, and has an object of synchronously displaying images of a plurality of image display devices while preventing occurrence of a defect in video reproduction.

上記の課題を解決するために、請求項１に記載の発明は、マスタ用同期信号を生成するマスタ側画像表示回路と、前記マスタ用同期信号に基づいてマスタ画像を表示するマスタ側画像表示手段と、スレーブ用同期信号を生成するスレーブ側画像表示回路と、前記スレーブ用同期信号に基づいてスレーブ画像を表示する複数のスレーブ側画像表示手段と、を備えた遊技機であって、前記スレーブ側画像表示回路と前記各スレーブ側画像表示手段との間に配置され、前記各スレーブ側画像表示手段用の画像データが交互に合成された合成データから前記各スレーブ側画像表示手段に画像データを分配する画像分配手段を備え、前記スレーブ側画像表示回路は、ドットクロックを分周して水平走査周期信号を生成する水平カウンタと、前記水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタと、前記マスタ側画像表示回路からマスタ用垂直同期信号が供給され、且つ前記水平カウンタから前記水平走査周期信号が出力された場合に前記垂直カウンタをリセットするリセット手段と、前記画像分配手段に接続された前記スレーブ側画像表示手段の個数に応じた数のドットクロックを計数するごとにサイクルカウント信号を出力するサイクルカウンタと、を備え、前記リセット手段は、前記マスタ側画像表示回路から前記マスタ用垂直同期信号が供給され、且つ前記サイクルカウンタから前記サイクルカウント信号が出力された場合に前記水平カウンタ及び前記垂直カウンタをリセットすることを特徴とする。

In order to solve the above problems, the invention according to claim 1 is a master-side image display circuit that generates a master synchronization signal, and a master-side image display unit that displays a master image based on the master synchronization signal. And a slave side image display circuit for generating a slave synchronization signal, and a plurality of slave side image display means for displaying a slave image based on the slave synchronization signal, the slave side Image data is distributed to each of the slave-side image display means from composition data which is disposed between the image display circuit and each of the slave-side image display means, and the image data for each of the slave-side image display means are alternately synthesized. comprising an image distribution means for the slave side image display circuit includes a horizontal counter for generating a horizontal scanning periodic signal by dividing the dot clock, the horizontal scanning A vertical counter that divides a clock signal to generate a vertical scanning cycle signal, and a master vertical synchronization signal supplied from the master-side image display circuit, and the horizontal scanning cycle signal is output from the horizontal counter. It comprises: reset means for resetting the vertical counter; and a cycle counter for outputting a cycle count signal each time the dot clocks of the number corresponding to the number of the slave side image display means connected to the image distribution means are counted. The reset unit may reset the horizontal counter and the vertical counter when the master vertical synchronization signal is supplied from the master side image display circuit and the cycle count signal is output from the cycle counter. It features .

本発明によれば、映像再生上の不具合の発生を防止しつつ、複数の画像表示装置の画像を同期して表示させることができる。 According to the present invention, it is possible to synchronously display images of a plurality of image display devices while preventing occurrence of a defect in video reproduction.

本発明の第一の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。It is a hardware block diagram which shows the example of a schematic structure of the game machine which concerns on 1st embodiment of this invention. 本発明の第一の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。FIG. 2 is a block diagram showing a hardware configuration around a display circuit according to the first embodiment of the present invention. （ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。(A), (b) is a timing chart for demonstrating the output timing of VSYNC of a master side and a slave side. １フレームを構成する画像信号の配置例を示す模式図である。It is a schematic diagram which shows the example of arrangement | positioning of the image signal which comprises 1 frame. 本発明の第二の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。It is a hardware block diagram which shows the example of a schematic structure of the game machine which concerns on 2nd embodiment of this invention. 本発明の第二の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。FIG. 7 is a block diagram showing a hardware configuration around a display circuit according to a second embodiment of the present invention. （ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。(A), (b) is a timing chart for demonstrating the output timing of VSYNC of a master side and a slave side. 解像度の異なるディスプレイのフレーム画像がずれていく様子を示す図である。It is a figure which shows a mode that the frame image of the display from which resolution differs differs. 強制的に入力された垂直同期信号ＶＳ０と、スレーブ側表示回路の本来の垂直同期信号ＶＳ１のタイミングとの関係を示した模式図である。FIG. 7 is a schematic diagram showing a relationship between a forcibly input vertical synchronization signal VS0 and timing of the original vertical synchronization signal VS1 of the slave side display circuit. 画像分配器の動作を説明する模式図である。It is a schematic diagram explaining operation | movement of an image distributor. 画像分配器を使用する場合の従来の問題点を説明する模式図である。It is a schematic diagram explaining the conventional problem in the case of using an image distributor.

本発明は、マスタ側のディスプレイを駆動する表示回路で利用する垂直同期信号をスレーブ側のディスプレイを駆動する表示回路に供給して、両者の垂直同期信号を同期させることを前提とする。特に、本発明は、マスタ側から垂直同期信号が供給された後、スレーブ用の垂直同期信号の発生を遅延させることで、スレーブ側のディスプレイの画像表示に不具合が発生しないようにした点に特徴がある。
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。 The present invention presupposes that the vertical synchronization signal used by the display circuit for driving the display on the master side is supplied to the display circuit for driving the display on the slave side to synchronize both vertical synchronization signals. In particular, the present invention is characterized in that no problem occurs in the image display of the display on the slave side by delaying the generation of the vertical synchronization signal for the slave after the vertical synchronization signal is supplied from the master side. There is.
Hereinafter, the present invention will be described in detail using embodiments shown in the drawings. However, the constituent elements, types, combinations, shapes, relative arrangements, and the like described in this embodiment are not intended to limit the scope of the present invention thereto alone, as long as they are not specifically described, and are merely illustrative examples. .

〔第一の実施形態〕
＜遊技機＞
図１は、本発明の第一の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。
遊技機１は、画像処理装置１０と、画像処理装置１０に接続された複数の表示部１５＿０、１５＿１、１２＿２と、画像処理装置１０とバスＢを介して接続されたプログラムＲＯＭ（Program Read Only Memory）１６、外部メモリ１７、及びデータＲＯＭ（Read Only Memory）１８を備える。画像処理装置１０は、制御部１１、描画部１２、内部メモリ１３、及び複数の画像表示回路１００＿０、１００＿１、１００＿２を有する表示回路部１４を備える。 First Embodiment
<A game machine>
FIG. 1 is a hardware configuration diagram showing an example of a schematic configuration of a gaming machine according to the first embodiment of the present invention.
The game machine 1 includes an image processing apparatus 10, a plurality of display units 15_0, 15_1, and 12_2 connected to the image processing apparatus 10, and a program ROM (Program Read Only Memory) connected to the image processing apparatus 10 via a bus B. 16), an external memory 17, and a data ROM (Read Only Memory) 18. The image processing apparatus 10 includes a control unit 11, a drawing unit 12, an internal memory 13, and a display circuit unit 14 having a plurality of image display circuits 100_0, 100_1, and 100_2.

制御部１１は、画像処理装置１０の各部を制御する手段であり、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）等を備える。制御部１１のＣＰＵは、プログラムＲＯＭ１６に格納されたプログラムを読み出してＲＡＭに展開することにより各種の制御を実行する。
描画部１２は、制御部１１から出力されるディスプレイリストに従ってデータＲＯＭ１８に格納された画像データを読み出してデコードし、ＲＧＢの画像データを描画する回路である。ここで、ディスプレイリストは、描画するべき１フレーム分の画像について、描画部１２が解釈可能な描画制御コマンド群や設定データが時系列に記述されたものである。
内部メモリ１３は、ＳＲＡＭ（Static RAM）やｅＤＲＡＭ（Embedded Dynamic RAM）等の高速動作可能な揮発性の記憶手段である。内部メモリ１３は、描画部１２が描画した画像データ（ＲＧＢ画像データ）を一時的に格納するフレームバッファ２２（図２）及びラインバッファ１０１（図２）としての機能を有し、描画された１フレーム分の画像データを格納すると共に、ライン毎に画像データを出力することができる。
表示回路部１４は、マスタとして機能する１つの画像表示回路１００＿０（マスタ側画像表示回路）と、スレーブとして機能する少なくとも１つの画像表示回路１００＿１、１００＿２…（スレーブ側画像表示回路）とを備える。各画像表示回路１００（１００＿０、１００＿１、１００＿２）は、夫々の表示部１５用の水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及びＤＥ（Data Enable）信号を生成する。
各画像表示回路１００＿０、１００＿１、１００＿２には、それぞれ表示部１５＿０、１５＿１、１５＿２が１対１で対応するように接続されている。表示部１５＿０はマスタ側画像表示手段であり、表示部１５＿１、１５＿２はスレーブ側画像表示手段である。各表示部１５（１５＿０、１５＿１、１５＿２）は、ＬＣＤ（Liquid Crystal Display）等の画像を表示する装置である。各表示部１５は、各画像表示回路１００が出力するＲＧＢ画像データ（マスタ画像データ、スレーブ画像データ）を各画像表示回路１００が出力する同期信号（マスタ用同期信号、スレーブ用同期信号）に従って表示する。各表示部１５は、互いに解像度が同一であってもよいし、解像度が異なっていてもよい。 The control unit 11 is a unit that controls each unit of the image processing apparatus 10, and includes a central processing unit (CPU), a random access memory (RAM), and the like. The CPU of the control unit 11 executes various controls by reading the program stored in the program ROM 16 and developing the program in the RAM.
The drawing unit 12 is a circuit that reads and decodes the image data stored in the data ROM 18 according to the display list output from the control unit 11, and draws the RGB image data. Here, in the display list, drawing control commands that can be interpreted by the drawing unit 12 and setting data are described in time series for an image of one frame to be drawn.
The internal memory 13 is volatile storage means capable of high speed operation such as SRAM (Static RAM) or eDRAM (Embedded Dynamic RAM). The internal memory 13 has functions as a frame buffer 22 (FIG. 2) for temporarily storing image data (RGB image data) drawn by the drawing unit 12 and a line buffer 101 (FIG. 2). Image data can be output line by line, as well as storing image data for a frame.
The display circuit unit 14 includes one image display circuit 100_0 (master side image display circuit) functioning as a master, and at least one image display circuit 100_1, 100_2... (Slave side image display circuit) functioning as a slave. Each image display circuit 100 (100_0, 100_1, 100_2) generates a horizontal synchronization signal (HSYNC), a vertical synchronization signal (VSYNC), and a DE (Data Enable) signal for each display unit 15.
The display units 15_0, 15_1, and 15_2 are connected to the image display circuits 100_0, 100_1, and 100_2, respectively, in a one-to-one correspondence. The display unit 15_0 is a master-side image display unit, and the display units 15_1 and 15_2 are slave-side image display units. Each display unit 15 (15_0, 15_1, 15_2) is a device that displays an image such as an LCD (Liquid Crystal Display). Each display unit 15 displays RGB image data (master image data, slave image data) output from each image display circuit 100 according to synchronization signals (master synchronization signal, slave synchronization signal) output from each image display circuit 100. Do. The display units 15 may have the same resolution or different resolutions.

プログラムＲＯＭ１６は、制御部１１が実行するプログラムや、画像処理装置１０の制御に必要な制御データや設定データ等を格納する不揮発性メモリである。
外部メモリ１７は、ＤＤＲＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic RAM）等の揮発性メモリから構成され、データＲＯＭ１８から読み出された画像データ等を一時的に格納する。なお、遊技機１は、外部メモリ１７を省略した構成としてもよい。
データＲＯＭ１８は、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリ等によって構成される不揮発性の記憶手段である。データＲＯＭ１８は、画像や音声等の符号化されたコンテンツデータを格納する。 The program ROM 16 is a non-volatile memory that stores a program executed by the control unit 11 and control data and setting data required for controlling the image processing apparatus 10.
The external memory 17 is composed of volatile memory such as DDR SDRAM (Double-Data-Rate Synchronous Dynamic RAM), and temporarily stores image data and the like read from the data ROM 18. The gaming machine 1 may have a configuration in which the external memory 17 is omitted.
The data ROM 18 is a non-volatile storage unit configured by a NAND flash memory, a NOR flash memory, or the like. The data ROM 18 stores encoded content data such as images and sounds.

＜基本的な動作＞
画像処理装置に関わる遊技機の基本的な動作について説明する。
まず、制御部１１のＣＰＵがプログラムＲＯＭ１６からプログラム及び制御データを読み出して制御部１１のＲＡＭに展開する。続いて、制御部１１は、描画すべき画像について、設定データ及び制御コマンド群からなるディスプレイリストを生成して、描画部１２に出力する。描画部１２はディスプレイリストに基づいて、例えば１フレーム分の画像形成に必要な画像データのリードリクエストをデータＲＯＭ１８に出力し、データＲＯＭ１８から当該画像データを読み出す。また、描画部１２は、読み出した画像データに対してデコード処理及び描画処理を行って、描画データを内部メモリ１３に書き込む。
表示回路部１４の各画像表示回路１００は、内部メモリ１３から描画データを読み出して、表示画面としてのデータを各表示部１５に出力する。各表示部１５は、画像表示回路１００から出力されたデータに基づく画像を表示する。 <Basic operation>
The basic operation of the gaming machine related to the image processing apparatus will be described.
First, the CPU of the control unit 11 reads the program and control data from the program ROM 16 and develops the program and control data in the RAM of the control unit 11. Subsequently, the control unit 11 generates a display list including setting data and a control command group for the image to be drawn, and outputs the display list to the drawing unit 12. Based on the display list, the drawing unit 12 outputs a read request of image data necessary for image formation of one frame, for example, to the data ROM 18, and reads the image data from the data ROM 18. Further, the drawing unit 12 performs the decoding process and the drawing process on the read image data, and writes the drawing data to the internal memory 13.
Each image display circuit 100 of the display circuit unit 14 reads the drawing data from the internal memory 13 and outputs data as a display screen to each display unit 15. Each display unit 15 displays an image based on the data output from the image display circuit 100.

＜画像処理装置＞
本発明の第一の実施形態に係る画像処理装置について説明する。図２は、本発明の第一の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。なお、以下ではスレーブ側に一組の画像表示回路と表示部を備えた構成例に基づいて説明する。 <Image processing device>
An image processing apparatus according to a first embodiment of the present invention will be described. FIG. 2 is a block diagram showing a hardware configuration around a display circuit according to the first embodiment of the present invention. The following description will be made based on a configuration example in which a pair of image display circuits and a display unit are provided on the slave side.

画像処理装置１０は、図１に示した構成の他、マスタ側のドットクロック生成部２１＿０、スレーブ側のドットクロック生成部２１＿１、及び、フレームバッファ２２を備える。
ドットクロック生成部２１＿０は、制御部１１内のクロック発振回路から供給されるベースクロックＣＬＫ０から、マスタ側の画像表示回路１００＿０に供給するドットクロック（Ｄｏｔ＿ＣＬＫ０）を生成する。ドットクロック生成部２１＿１は、制御部１１内のクロック発振回路から供給されるベースクロックＣＬＫ１から、スレーブ側の画像表示回路１００＿１に供給するドットクロック（Ｄｏｔ＿ＣＬＫ１）を生成する。両ドットクロック生成部２１は、何れもＰＬＬ（Phase-Locked Loop：位相同期回路）によって構成される。なお、各ドットクロック生成部２１に供給されるベースクロックＣＬＫ０とＣＬＫ１は同一のクロック（同一の供給源から供給されるクロック）であってもよいし、異なるクロック（異なる供給源から供給されるクロック）であってもよい。なお、各ドットクロック生成部２１は、表示回路部１４（又は対応する画像表示回路１００）に配置されていてもよい。 The image processing apparatus 10 includes a dot clock generation unit 21_0 on the master side, a dot clock generation unit 21_1 on the slave side, and a frame buffer 22 in addition to the configuration shown in FIG.
The dot clock generation unit 21_0 generates a dot clock (Dot_CLK0) to be supplied to the image display circuit 100_0 on the master side from the base clock CLK0 supplied from the clock oscillation circuit in the control unit 11. The dot clock generation unit 21_1 generates a dot clock (Dot_CLK1) to be supplied to the image display circuit 100_1 on the slave side from the base clock CLK1 supplied from the clock oscillation circuit in the control unit 11. Both dot clock generation units 21 are each configured by a PLL (Phase-Locked Loop). The base clocks CLK0 and CLK1 supplied to the dot clock generation units 21 may be the same clock (clocks supplied from the same supply source) or different clocks (clocks supplied from different supply sources). ) May be. Each dot clock generation unit 21 may be disposed in the display circuit unit 14 (or the corresponding image display circuit 100).

フレームバッファ２２は、描画部１２においてデコード処理及び描画処理された１又は複数のフレームの画像データ（例えばＲＧＢデータ）を格納する。本例においてフレームバッファ２２は内部メモリ１３によって構成されるが、外部メモリ１７から構成してもよいし、上記各メモリとは異なるＶＲＡＭ（Video RAM）から構成してもよい。 The frame buffer 22 stores image data (for example, RGB data) of one or a plurality of frames subjected to decoding processing and drawing processing in the drawing unit 12. Although the frame buffer 22 is configured by the internal memory 13 in this example, it may be configured by the external memory 17 or may be configured by a VRAM (Video RAM) different from each of the above memories.

＜スレーブ側の画像表示回路＞
画像処理装置１０を構成するスレーブ側の画像表示回路１００＿１は、タイミング生成部１１０、ラインバッファ１０１、及びＲＧＢ生成部１０２を備える。
タイミング生成部１１０は、同期信号（水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣ）を生成して表示部１５＿１に出力する。タイミング生成部１１０の詳細な構成については後述する。
ラインバッファ１０１は、フレームバッファ２２から出力される画像データをライン毎に格納する。ラインバッファ１０１に格納するライン数は任意に設計できるが、１、２、４、８ライン等が好適に用いられる。本例においてラインバッファ１０１は内部メモリ１３から構成されるが、外部メモリ１７から構成してもよい。
ＲＧＢ生成部１０２は、表示部１５＿１に対して、ラインバッファ１０１から入力される画像データ（ＲＧＢデータ）と、画像データがアクティブビデオ期間にあるかブランキング期間にあるかを示すデータイネーブル信号（ＤＥ信号）とを出力する。また、ＲＧＢ生成部１０２は、ラインバッファ１０１に対して水平／垂直走査周期信号の状態に応じて画像データの出力を待機させる待機信号（ｗａｉｔ）を出力する。ＤＥ信号及び待機信号は、水平同期信号及び垂直同期信号に基づいて生成される。
なお、マスタ側の画像表示回路１００＿０の構成は、スレーブ側の画像表示回路１００＿１と同一の構成であってもよいし、リセット生成部１１５を省略した構成であってもよい。 <Image display circuit on slave side>
The slave-side image display circuit 100_1 configuring the image processing apparatus 10 includes a timing generation unit 110, a line buffer 101, and an RGB generation unit 102.
The timing generation unit 110 generates synchronization signals (horizontal synchronization signal HSYNC and vertical synchronization signal VSYNC) and outputs the synchronization signals to the display unit 15_1. The detailed configuration of the timing generation unit 110 will be described later.
The line buffer 101 stores the image data output from the frame buffer 22 line by line. Although the number of lines stored in the line buffer 101 can be arbitrarily designed, 1, 2, 4, 8 lines, etc. are preferably used. Although the line buffer 101 is composed of the internal memory 13 in this example, it may be composed of the external memory 17.
The RGB generation unit 102 transmits to the display unit 15_1 a data enable signal (DE) indicating whether the image data (RGB data) input from the line buffer 101 and the image data are in the active video period or in the blanking period. Signal). Further, the RGB generation unit 102 outputs to the line buffer 101 a wait signal (wait) for causing the output of image data to wait in accordance with the state of the horizontal / vertical scanning periodic signal. The DE signal and the standby signal are generated based on the horizontal synchronization signal and the vertical synchronization signal.
The configuration of the image display circuit 100_0 on the master side may be the same as that of the image display circuit 100_1 on the slave side, or may be a configuration in which the reset generation unit 115 is omitted.

＜タイミング生成部＞
タイミング生成部について説明する。
タイミング生成部１１０は、水平カウンタ１１１、ＨＳＹＮＣ生成部１１２、垂直カウンタ１１３、ＶＳＹＮＣ生成部１１４、及びリセット生成部１１５（リセット手段）を備える。 <Timing generation unit>
The timing generation unit will be described.
The timing generation unit 110 includes a horizontal counter 111, an HSYNC generation unit 112, a vertical counter 113, a VSYNC generation unit 114, and a reset generation unit 115 (reset means).

水平カウンタ１１１は、ドットクロック生成部２１＿１から入力されるドットクロックＤＯＴ＿ＣＬＫ１を表示部１５＿１の解像度に応じた水平総ピクセル数（Ｈ＿Ｔｏｔａｌ）で分周することにより、複数ビットから構成される水平走査周期信号を生成する。水平カウンタ１１１により生成された水平走査周期信号は、ＲＧＢ生成部１０２、ＨＳＹＮＣ生成部１１２、及びリセット生成部１１５に供給される。また、水平カウンタ１１１は、水平総ピクセル数（Ｈ＿Ｔｏｔａｌ）をカウントする毎に垂直カウンタ１１３に対して垂直カウントアップ出力を送出する。また、水平カウンタ１１１は、垂直カウントアップ出力を送出する毎に自身のカウント値をゼロにリセットする。 The horizontal counter 111 divides the dot clock DOT_CLK1 input from the dot clock generation unit 21_1 by the total number of horizontal pixels (H_Total) according to the resolution of the display unit 15_1 to form a horizontal scanning periodic signal composed of a plurality of bits. Generate The horizontal scanning cycle signal generated by the horizontal counter 111 is supplied to the RGB generation unit 102, the HSYNC generation unit 112, and the reset generation unit 115. Also, the horizontal counter 111 sends a vertical count-up output to the vertical counter 113 each time the horizontal total number of pixels (H_Total) is counted. Also, the horizontal counter 111 resets its own count value to zero each time it sends a vertical count-up output.

ＨＳＹＮＣ生成部１１２は、水平カウンタ１１１の出力に基づき水平同期信号（Ｈｓｙｎｃ）を生成し、表示部１５＿１に出力する。 The HSYNC generation unit 112 generates a horizontal synchronization signal (Hsync) based on the output of the horizontal counter 111, and outputs the horizontal synchronization signal (Hsync) to the display unit 15_1.

垂直カウンタ１１３は、水平カウンタ１１１から出力される水平走査周期信号を表示部１５＿１の解像度に応じた垂直総ライン数（Ｖ＿Ｔｏｔａｌ）で分周することにより、複数ビットから構成される垂直走査周期信号を生成する。垂直カウンタ１１３により生成された垂直走査周期信号は、ＲＧＢ生成部１０２、ＨＳＹＮＣ生成部１１２、及びリセット生成部１１５に供給される。また、垂直カウンタ１１３は、垂直総ライン数（Ｖ＿Ｔｏｔａｌ）をカウントする毎に自身のカウント値をゼロにリセットする。 The vertical counter 113 divides the horizontal scanning cycle signal output from the horizontal counter 111 by the total number of vertical lines (V_Total) according to the resolution of the display unit 15_1, thereby forming a vertical scanning cycle signal composed of a plurality of bits. Generate The vertical scanning cycle signal generated by the vertical counter 113 is supplied to the RGB generation unit 102, the HSYNC generation unit 112, and the reset generation unit 115. Also, the vertical counter 113 resets its own count value to zero each time the vertical total line number (V_Total) is counted.

ＶＳＹＮＣ生成部１１４は、垂直カウンタ１１３の出力に基づき垂直同期信号（Ｖｓｙｎｃ）を生成し、表示部１５＿１に出力する。 The VSYNC generation unit 114 generates a vertical synchronization signal (Vsync) based on the output of the vertical counter 113, and outputs the vertical synchronization signal (Vsync) to the display unit 15_1.

リセット生成部１１５は、画像表示回路１００＿０から入力される垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ：マスタ用垂直同期信号）に基づいて、水平カウンタ１１１と垂直カウンタ１１３のカウンタ値をゼロにリセットするリセット信号（ｒｅｓｅｔ）を出力する。画像表示回路１００＿０からＭａｓｔｅｒ＿ＶＳＹＮＣが出力された場合、リセット生成部１１５は、水平カウンタ１１１からの水平走査周期信号の入力を待ってから、リセット信号を出力する。即ち、リセット生成部１１５は、水平１ラインの終端となるタイミングでリセット信号を出力することによって、表示部１５＿１の画像表示に悪影響が出ないタイミングでの画像同期を実現する。
ここで、画像表示回路１００＿１が画像表示回路１００＿０との同期を必要としない場合、水平カウンタ１１１と垂直カウンタ１１３は、自身の出力のみによりカウント値をゼロにリセットする。一方、画像表示回路１００＿１が画像表示回路１００＿０のスレーブとして機能する場合、水平カウンタ１１１と垂直カウンタ１１３は、自身の出力があった場合、又はリセット生成部１１５からリセット信号を入力した場合にカウント値をゼロにリセットする。なお、画像表示回路１００＿１が画像表示回路１００＿０との同期を行うスレーブモードの場合、垂直カウンタ１１３はリセット生成部１１５からのリセット信号によりリセットされる。 The reset generation unit 115 resets the counter values of the horizontal counter 111 and the vertical counter 113 to zero based on a vertical synchronization signal (Master_VSYNC: master vertical synchronization signal) input from the image display circuit 100_0. Output When Master_VSYNC is output from the image display circuit 100_0, the reset generation unit 115 outputs a reset signal after waiting for the input of the horizontal scanning cycle signal from the horizontal counter 111. That is, the reset generation unit 115 realizes the image synchronization at the timing at which the image display of the display unit 15_1 is not adversely affected by outputting the reset signal at the end timing of one horizontal line.
Here, when the image display circuit 100_1 does not require synchronization with the image display circuit 100_0, the horizontal counter 111 and the vertical counter 113 reset the count value to zero only by their own output. On the other hand, when the image display circuit 100_1 functions as a slave of the image display circuit 100_0, the horizontal counter 111 and the vertical counter 113 count values when their own output is received or when a reset signal is input from the reset generation unit 115. Reset to zero. In the slave mode in which the image display circuit 100_1 performs synchronization with the image display circuit 100_0, the vertical counter 113 is reset by the reset signal from the reset generation unit 115.

＜タイミングチャート＞
図３（ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。図３（ａ）は、ＶＳＹＮＣの出力サイクルを示す図であり、（ｂ）は（ａ）の部分拡大図である。以下、マスタ側がＳＶＧＡ、スレーブ側がＶＧＡである場合の例により説明する。また、便宜上、水平１ライン目の先頭クロックでＶＳＹＮＣが発生するものとして説明する。 <Timing chart>
FIGS. 3A and 3B are timing charts for explaining output timings of VSYNC on the master side and the slave side. FIG. 3A is a diagram showing an output cycle of VSYNC, and FIG. 3B is a partially enlarged view of FIG. Hereinafter, an example where the master side is SVGA and the slave side is VGA will be described. Further, for convenience, it is assumed that VSYNC occurs at the leading clock of the first horizontal line.

ＳＶＧＡはドットクロックの一周期が２５ｎｓであるので、図３（ａ）に示すようにマスタ側のＶＳＹＮＣは１６．５８ｍｓごとに出力される。同様に、ＶＧＡはドットクロックの一周期が３９．７２ｎｓであるので、スレーブ側のＶＳＹＮＣは１６．６８ｍｓごとに出力される。マスタ側とスレーブ側のＶＳＹＮＣが非同期である場合、スレーブ側のＶＳＹＮＣはマスタ側に対して０．１ｍｓ遅延する。即ち、スレーブをマスタに同期させないとすれば、スレーブ側の映像はマスタ側の映像に対して１フレームあたり０．１ｍｓずつ遅延する。 Since one cycle of the dot clock is 25 ns in SVGA, VSYNC on the master side is output every 16.58 ms as shown in FIG. Similarly, since one cycle of dot clock is 39.72 ns in VGA, VSYNC on the slave side is output every 16.68 ms. If VSYNC on the master side and slave side is asynchronous, VSYNC on the slave side is delayed by 0.1 ms with respect to the master side. That is, assuming that the slave is not synchronized with the master, the video on the slave side is delayed by 0.1 ms per frame with respect to the video on the master side.

図３（ｂ）の拡大図に示すように、マスタ側のＶＳＹＮＣが発生した時、スレーブ側の水平カウンタは５２２ライン目の６２２クロック目をカウントしている。仮に、ｅＤＰ（Embeded Display Port）のようにライン途中でのＶＳＹＮＣの発生を許容しない表示インターフェースを利用している場合、ラインの途中でＶＳＹＮＣを発生させると、映像が乱れたり映像を再生できないといった不具合が発生する。 As shown in the enlarged view of FIG. 3B, when VSYNC on the master side occurs, the horizontal counter on the slave side counts the 622th clock on the 522nd line. If a display interface that does not allow generation of VSYNC in the middle of a line like eDP (Embeded Display Port) is used, if VSYNC is generated in the middle of a line, the video may be disturbed or the video can not be reproduced. Occurs.

そこで、本実施形態においてリセット生成部１１５は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、水平カウンタ１１１からの水平走査周期信号の入力があるまでリセット信号の出力を遅延させる。このように処理することで、図３（ｂ）に示すように、１ラインの終了後に水平カウンタ１１１及び垂直カウンタ１１３のカウント値をゼロにリセットすることができ、ｅＤＰのように水平１ラインの中間における同期信号の発生を許さない表示インターフェースを利用する場合に、映像が乱れたり映像を再生できないといった不具合を防止することができる。 Therefore, in the present embodiment, after the input of MASTER_VSYNC, the reset generation unit 115 delays the output of the reset signal until the horizontal scanning cycle signal from the horizontal counter 111 is input. By processing in this manner, as shown in FIG. 3B, the count values of the horizontal counter 111 and the vertical counter 113 can be reset to zero after the end of one line, and as in eDP, one horizontal line of In the case of using a display interface which does not allow generation of a synchronization signal in the middle, it is possible to prevent problems such as disturbance of the image or failure to reproduce the image.

なお、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとの間にはズレが発生するが、このズレは最大でも７０８０ｎｓであるため、遊戯者に認知されるほどのズレではなく、かつ、フレーム毎に同期処理が行われるので、表示部における画像表示は上記最大ズレ量以上ズレることはない。またＶＳＹＮＣに同期して描画部１２におけるデコード処理が行われるが、そのデコード処理もほぼ同期して実施されるので、デコード処理が間に合わない等による映像のコマ落ちも防止できる。 Although a gap occurs between the VSYNC on the master side and the VSYNC on the slave side, this gap is at most 7080 ns, so it is not a gap that can be recognized by the player, and synchronization is performed frame by frame. Since the process is performed, the image display on the display unit does not shift more than the above-mentioned maximum shift amount. In addition, although the decoding process in the drawing unit 12 is performed in synchronization with VSYNC, the decoding process is also performed substantially in synchronization, so that it is possible to prevent frame dropping of the video due to the decoding process not being in time.

以上のように本実施形態によれば、映像再生上の不具合の発生を防止しつつ、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとを実質的に同期させることができる。 As described above, according to this embodiment, it is possible to substantially synchronize VSYNC on the master side and VSYNC on the slave side while preventing occurrence of a defect in video reproduction.

＜画像信号の配置例＞
図４は、１フレームを構成する画像信号の配置例を示す模式図である。１フレームを構成する画像信号は、画像データを出力するアクティブビデオ期間と、画像データを出力しないブランキング期間とを含んで構成される。
水平ブランキング期間は、水平フロントポーチ、水平同期期間（水平同期信号：ＨＳＹＮＣ）、水平バックポーチを含む。画像規格がＶＧＡの場合、水平ブランキング期間は１６０ピクセル（ドットクロック）であり、水平フロントポーチを４８ピクセル、ＨＳＹＮＣのパルス幅を３２ピクセル、水平バックポーチを８０ピクセルのように設定できる。
垂直ブランキング期間は、垂直フロントポーチ、垂直同期期間（垂直同期信号：ＶＳＹＮＣ）、垂直バックポーチを含む。画像規格がＶＧＡの場合、垂直ブランキング期間は４５ピクセルであり、垂直フロントポーチを３１＋３ピクセル、ＶＳＹＮＣのパルス幅を４ピクセル、垂直バックポーチを７ピクセルのように設定できる。
図示する例のような画像信号を生成する場合、ＨＳＹＮＣ生成部１１２はリセット生成部１１５からリセット信号を入力後、カウント値として４８ドットクロック後にＨＳＹＮＣを出力し、ＶＳＹＮＣ生成部１１４はリセット生成部１１５からリセット信号を入力後、カウント値として３ライン後にＨＳＹＮＣを出力する。
なお、水平ブランキング期間と垂直ブランキング期間に含まれる各期間のピクセル数は自由に設計することができる。 <Example of arrangement of image signal>
FIG. 4 is a schematic view showing an arrangement example of image signals constituting one frame. An image signal constituting one frame is configured to include an active video period for outputting image data and a blanking period for not outputting image data.
The horizontal blanking period includes a horizontal front porch, a horizontal synchronization period (horizontal synchronization signal: HSYNC), and a horizontal back porch. When the image standard is VGA, the horizontal blanking period is 160 pixels (dot clock), and the horizontal front porch can be set to 48 pixels, the pulse width of HSYNC to 32 pixels, and the horizontal back porch to 80 pixels.
The vertical blanking period includes a vertical front porch, a vertical synchronization period (vertical synchronization signal: VSYNC), and a vertical back porch. When the image standard is VGA, the vertical blanking period is 45 pixels, the vertical front porch can be set to 31 + 3 pixels, the pulse width of VSYNC can be set to 4 pixels, and the vertical back porch to 7 pixels.
When generating an image signal like the example shown, the HSYNC generation unit 112 outputs a reset signal from the reset generation unit 115 and then outputs HSYNC after 48 dot clocks as a count value, and the VSYNC generation unit 114 outputs the reset generation unit 115 After the reset signal is input, HSYNC is output after 3 lines as the count value.
Note that the number of pixels in each period included in the horizontal blanking period and the vertical blanking period can be freely designed.

〔第二の実施形態〕
本発明の第二の実施形態に係る遊技機について説明する。図５は、本発明の第二の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。以下、第一の実施形態と同一の構成には同一の符号を付して適宜その説明を省略する。
遊技機２は、マスタ側の画像表示回路１００＿０に接続された１つの表示部１５＿０と、画像分配器２３（画像分配手段）を介してスレーブ側の１つの画像表示回路１００＿１に接続された複数の表示部１５＿１、１５＿２とを備える。共通の画像分配器２３を使用する表示部１５＿１と表示部１５＿２の解像度は同一である。
本実施形態における画像処理装置１０と表示部１５との間の接続には、ＬＶＤＳ（Low voltage differential signaling）インターフェースや、ＲＧＢインターフェース等が用いられる。なお、画像分配器２３に接続される表示部の数量は、画像表示回路１００と画像分配器２３が許容する範囲内に制限される。 Second Embodiment
A gaming machine according to a second embodiment of the present invention will be described. FIG. 5 is a hardware configuration diagram showing a schematic configuration example of a gaming machine according to a second embodiment of the present invention. Hereinafter, the same components as in the first embodiment are denoted by the same reference numerals, and the description thereof will be appropriately omitted.
The gaming machine 2 has a plurality of display units 15_0 connected to the image display circuit 100_0 on the master side and a plurality of image display circuits 100_1 on the slave side connected via the image distributor 23 (image distribution means). The display units 15_1 and 15_2 are provided. The resolutions of the display unit 15_1 and the display unit 15_2 using the common image distributor 23 are the same.
A low voltage differential signaling (LVDS) interface, an RGB interface, or the like is used for connection between the image processing apparatus 10 and the display unit 15 in the present embodiment. The number of display units connected to the image distributor 23 is limited within the range permitted by the image display circuit 100 and the image distributor 23.

＜画像分配器の動作＞
図１０は、画像分配器の動作を説明する模式図である。本図は、同一解像度の２つの表示部（表示部１、表示部２）に対して画像を分配する例を示している。
画像表示回路１００＿１からは、表示部１５＿１用のピクセルデータ又は制御データと、表示部１５＿２用のピクセルデータ又は制御データとを、スレーブのドットクロック（ｄｏｔ＿ＣＬＫ１）の２逓倍のクロックを用いて交互に合成した合成データが画像分配器２３に出力される。１サイクル分の合成データの中には、複数の表示部において同期して処理されるデータが含まれている。
画像分配器２３は、ｄｏｔ＿ＣＬＫ１の２逓倍のクロックを用いて合成データを分割し、各表示部１５＿１、１５＿２に夫々のデータを出力する。 <Operation of image distributor>
FIG. 10 is a schematic view for explaining the operation of the image distributor. This figure shows an example in which an image is distributed to two display units (display unit 1 and display unit 2) of the same resolution.
From the image display circuit 100_1, the pixel data or control data for the display unit 15_1 and the pixel data or control data for the display unit 15_2 are alternately synthesized using a clock of 2 times of the dot clock (dot_CLK1) of the slave. The synthesized data is output to the image distributor 23. The synthetic data for one cycle includes data to be processed synchronously in a plurality of display units.
The image distributor 23 divides the synthesized data using the clock of double of dot_CLK1, and outputs the respective data to the display units 15_1 and 15_2.

このように画像分配器２３に接続されている表示部の数だけドットクロックを逓倍したクロックを用いることによって、合成データの合成と分配が正しく行われる。 By using a clock obtained by multiplying the dot clock by the number of display units connected to the image distributor 23 in this manner, synthesis and distribution of synthesized data can be correctly performed.

＜画像分配器を用いる場合の従来の問題点＞
図１１は、画像分配器を使用する場合の従来の問題点を説明する模式図である。なお、本図は、スレーブ側のＶＳＹＮＣをマスタ側のＶＳＹＮＣに強制的に同期させた場合に発生する画像分配上の問題点を説明する図である。
通常、マスタ側のドットクロックとスレーブ側のドットクロックは、互いに非同期である。このため、マスタ側のＶＳＹＮＣに同期してスレーブ側のＶＳＹＮＣを調整すると、画像分配器が使用するクロックの位相とは一致しないタイミングでＶＳＹＮＣが発生する。
仮に、図１１に示すようにデータの途中でＶＳＹＮＣが入力された場合、そのデータ（図ではＤ２＿００４＿００）は消滅してしまう。消滅後のデータの分配先はデータ１つ分ずつずれることとなり、その結果、分配先の表示部１５＿１、１５＿２との間で、表示するべき画像が入れ替わることとなる。 <Conventional problems when using an image distributor>
FIG. 11 is a schematic view for explaining the conventional problems in the case of using an image distributor. This figure is a diagram for explaining the problem in image distribution that occurs when the VSYNC on the slave side is forcibly synchronized with the VSYNC on the master side.
Usually, the dot clock on the master side and the dot clock on the slave side are asynchronous with each other. For this reason, when the VSYNC on the slave side is adjusted in synchronization with the VSYNC on the master side, VSYNC occurs at a timing that does not match the phase of the clock used by the image distributor.
If VSYNC is input in the middle of data as shown in FIG. 11, the data (D2_004_00 in the figure) disappears. The distribution destination of the data after the disappearance is shifted by one data, and as a result, the image to be displayed is replaced with the display portions 15_1 and 15_2 of the distribution destination.

＜画像処理装置＞
本発明の第二の実施形態に係る画像処理装置について説明する。本実施形態に係る画像処理装置は、データの消滅及びデータの入れ替わりを防止するため、表示回路部に接続されている表示部の数量の倍数となったタイミングでリセット信号を出力する点に特徴がある。
図６は、本発明の第二の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。
画像処理装置１０を構成するスレーブ側の画像表示回路１００＿１においてＲＧＢ生成部１０２は、描画部１２で作成された表示部１及び２で表示する合成データをＲＧＢデータに変換して画像分配器２３に出力する。
また、画像表示回路１００＿１は、第一の実施形態に示した構成に加えてサイクルカウンタ１１６を備えている。サイクルカウンタ１１６は、ドットクロック生成部２１＿１から入力されるドットクロックをカウントし、カウント数が画像分配器２３に接続された表示部の数に応じた数となったときに、リセット生成部１１５に対してサイクルカウント信号を出力する。例えばサイクルカウンタ１１６は、画像分配器２３に２つの表示部が接続されている場合に２ドットクロックごとにサイクルカウント信号を出力し、３つの表示部が接続されている場合に３ドットクロックごとにサイクルカウント信号を出力する。
サイクルカウンタ１１６は、ドットクロックをカウントアップし続けるカウンタであってもよく、この場合、サイクルカウンタ１１６はカウント数が表示部の数に応じた数の倍数となったときにサイクルカウント信号を出力する。また、サイクルカウンタ１１６は、表示部の数に応じたサイクル数ごとにサイクルカウント信号の出力とリセットを繰り返すカウンタであってもよい。 <Image processing device>
An image processing apparatus according to a second embodiment of the present invention will be described. The image processing apparatus according to the present embodiment is characterized in that the reset signal is output at a timing that is a multiple of the number of display units connected to the display circuit unit in order to prevent the disappearance of data and the replacement of data. is there.
FIG. 6 is a block diagram showing a hardware configuration around a display circuit according to a second embodiment of the present invention.
In the image display circuit 100_1 on the slave side configuring the image processing apparatus 10, the RGB generation unit 102 converts the composite data to be displayed on the display units 1 and 2 created by the drawing unit 12 into RGB data and outputs the RGB data to the image distributor 23. Output.
The image display circuit 100_1 further includes a cycle counter 116 in addition to the configuration shown in the first embodiment. The cycle counter 116 counts the dot clock input from the dot clock generation unit 21_1, and when the count number becomes the number according to the number of display units connected to the image distributor 23, the reset generation unit 115 The cycle count signal is output. For example, the cycle counter 116 outputs a cycle count signal every two dot clocks when two display units are connected to the image distributor 23, and every three dot clocks when three display units are connected. Output cycle count signal.
The cycle counter 116 may be a counter that continues to count up the dot clock. In this case, the cycle counter 116 outputs a cycle count signal when the count number becomes a multiple of the number corresponding to the number of display portions. . Further, the cycle counter 116 may be a counter that repeats the output of the cycle count signal and the reset every cycle number corresponding to the number of display units.

リセット生成部１１５は、画像表示回路１００＿０から垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）を入力した場合、サイクルカウンタ１１６からのサイクルカウンタ信号の入力を待ってから、リセット信号を出力する。なお、ＬＶＤＳやＲＧＢインターフェースを用いる場合、ライン途中でＶＳＹＮＣが発生しても構わない。
なお、マスタ側の画像表示回路１００＿０の構成は、スレーブ側の画像表示回路１００＿１と同一の構成であってもよいし、リセット生成部１１５とサイクルカウンタ１１６の一方又は双方を省略した構成であってもよい。 When the vertical synchronization signal (Master_VSYNC) is input from the image display circuit 100_0, the reset generation unit 115 waits for the input of the cycle counter signal from the cycle counter 116, and then outputs a reset signal. When using the LVDS or RGB interface, VSYNC may occur in the middle of the line.
The configuration of the image display circuit 100_0 on the master side may be the same as that of the image display circuit 100_1 on the slave side, or one or both of the reset generation unit 115 and the cycle counter 116 may be omitted. It is also good.

＜タイミングチャート＞
図７（ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。図７（ａ）は、ＶＳＹＮＣの出力サイクルを示す図であり、（ｂ）は（ａ）の部分拡大図である。なお、図７（ａ）は、図３（ａ）と同様の図である。以下、マスタ側がＳＶＧＡ、スレーブ側がＶＧＡである場合の例により説明する。また、便宜上、水平１ライン目の先頭クロックでＶＳＹＮＣが発生するものとして説明する。 <Timing chart>
FIGS. 7A and 7B are timing charts for explaining output timings of VSYNC on the master side and the slave side. FIG. 7A is a diagram showing an output cycle of VSYNC, and FIG. 7B is a partially enlarged view of FIG. 7 (a) is the same as FIG. 3 (a). Hereinafter, an example where the master side is SVGA and the slave side is VGA will be described. Further, for convenience, it is assumed that VSYNC occurs at the leading clock of the first horizontal line.

図７（ｂ）の拡大図に示すように、マスタ側のＶＳＹＮＣが発生した時、スレーブ側の水平カウンタは５２２ライン目の６２２クロック目をカウントしている。仮に、分配器を用いて複数の表示部用の画像を分配する場合、サイクルの途中でＶＳＹＮＣが発生すると画像データを正常に分配できなかったり、データの消滅による画像の入れ替えが発生するといった不具合が発生する。 As shown in the enlarged view of FIG. 7B, when VSYNC on the master side occurs, the horizontal counter on the slave side counts the 622th clock on the 522nd line. If the image for a plurality of display units is distributed using a distributor, if VSYNC occurs in the middle of a cycle, the image data can not be properly distributed, or the image may be replaced due to the disappearance of the data. Occur.

そこで、本実施形態においてリセット生成部１１５は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、サイクルカウンタ１１６からのサイクルカウント信号の入力があるまでリセット信号の出力を遅延させる。このように処理することで、図７（ｂ）に示すように、１サイクルの終了後に水平カウンタ１１１及び垂直カウンタ１１３の各カウント値をゼロにリセットすることができ、データを消滅させることなく、画像データを正常に分配することができるようになる。 Therefore, in the present embodiment, the reset generation unit 115 delays the output of the reset signal until the cycle count signal is input from the cycle counter 116 after the input of the MASTER_VSYNC. By processing in this manner, as shown in FIG. 7B, the count values of the horizontal counter 111 and the vertical counter 113 can be reset to zero after completion of one cycle, and data is not lost. Image data can be properly distributed.

なお、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとの間にはズレが発生するが、このズレは最大でも１サイクル分、即ち、画像の分配先が２つの場合は最大で２×３９．７２ｎｓ＝７９．４４ｎｓ、画像の分配先が３つの場合は最大で３×３９．７２ｎｓ＝１１９．１６ｎｓであるため、遊戯者に認知されるほどのズレではなく、かつ、フレーム毎に同期処理が行われるので、表示部における画像表示は上記最大ズレ量以上ズレることはない。またＶＳＹＮＣに同期して描画部１２におけるデコード処理が行われるが、そのデコード処理もほぼ同期して実施されるので、デコード処理が間に合わない等による映像のコマ落ちも防止できる。
以上のように本実施形態によれば、映像分配上の不具合の発生を防止しつつ、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとを実質的に同期させることができる。
なお、リセット生成部１１５の動作を、使用される表示インターフェースに応じて切り替えるようにしてもよい。即ち、リセット生成部１１５は、ＭＡＳＴＥＲ＿ＶＳＹＮＣと水平走査周期信号の入力に基づいてリセット信号を出力するように動作するか（第一の実施形態）、ＭＡＳＴＥＲ＿ＶＳＹＮＣとサイクルカウント信号の入力に基づいてリセット信号を出力するように動作するか（第二の実施形態）、を切り替えられるようにしてもよい。 Although a shift occurs between VSYNC on the master side and VSYNC on the slave side, this shift is a maximum of one cycle, that is, 2 × 39.72 ns at the maximum in the case of two image distribution destinations. Since 79.44 ns and the image distribution destination is 3 at most, 3 × 39.72 ns = 119.16 ns, the shift is not enough to be recognized by the player, and synchronization processing is performed for each frame. Therefore, the image display on the display unit does not shift more than the above-mentioned maximum shift amount. In addition, although the decoding process in the drawing unit 12 is performed in synchronization with VSYNC, the decoding process is also performed substantially in synchronization, so that it is possible to prevent frame dropping of the video due to the decoding process not being in time.
As described above, according to this embodiment, it is possible to substantially synchronize VSYNC on the master side and VSYNC on the slave side while preventing occurrence of a defect in video distribution.
The operation of the reset generation unit 115 may be switched according to the display interface to be used. That is, the reset generation unit 115 operates to output a reset signal based on the input of MASTER_VSYNC and the horizontal scanning cycle signal (first embodiment), or a reset signal based on the input of MASTER_VSYNC and the cycle count signal. It may be possible to switch whether to operate to output (the second embodiment).

〔本発明の実施態様例と作用、効果のまとめ〕
＜第一の実施態様＞
本態様は、マスタ用同期信号（ＨＳＹＮＣとＶＳＹＮＣ）を生成するマスタ側画像表示回路１００＿０と、マスタ用同期信号に基づいてマスタ画像を表示するマスタ側画像表示手段（表示部１５＿０）と、スレーブ用同期信号（ＨＳＹＮＣとＶＳＹＮＣ）を生成するスレーブ側画像表示回路１００＿１と、スレーブ用同期信号に基づいてスレーブ画像を表示するスレーブ側画像表示手段（表示部１５＿１）と、を備えた遊技機１であって、スレーブ側画像表示回路は、ドットクロックを分周して水平走査周期信号を生成する水平カウンタ１１１と、水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタ１１３と、マスタ側画像表示回路からマスタ用垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）が供給され、且つ水平カウンタから水平走査周期信号が出力された場合に垂直カウンタをリセットするリセット手段（リセット生成部１１５）と、を備えることを特徴とする。
本態様において、リセット生成手段は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、水平カウンタからの水平走査周期信号の出力があるまでリセット信号の出力を遅延させる。このように処理することで、１ラインの終了後に垂直カウンタのカウント値をゼロにリセットすることができ、ｅＤＰのように水平１ラインの中間における同期信号の発生を許さない表示インターフェースを利用する場合に、映像が乱れたり映像を再生できないといった不具合を防止することができる。 [Example of embodiment of the present invention, action, summary of effects]
First Embodiment
In this aspect, a master side image display circuit 100_0 that generates master synchronization signals (HSYNC and VSYNC), a master side image display unit (display unit 15_0) that displays a master image based on the master synchronization signal, and a slave The gaming machine 1 includes a slave side image display circuit 100_1 generating a synchronization signal (HSYNC and VSYNC), and a slave side image display means (display unit 15_1) displaying a slave image based on the slave synchronization signal. The slave side image display circuit divides the dot clock to generate a horizontal scanning cycle signal, the horizontal counter 111 divides the horizontal scanning cycle signal to generate a vertical scanning cycle signal, and the master Master vertical synchronization signal (Master_VSYNC) is supplied from the side image display circuit, and a horizontal counter And resetting means for resetting the vertical counter when Luo horizontal scanning period signal is output (reset generator 115), characterized in that it comprises a.
In this aspect, after the input of MASTER_VSYNC, the reset generation means delays the output of the reset signal until there is an output of the horizontal scanning cycle signal from the horizontal counter. By processing in this way, it is possible to reset the count value of the vertical counter to zero after the end of one line, and when using a display interface that does not allow generation of a synchronization signal in the middle of one horizontal line like eDP. In addition, it is possible to prevent such a problem that the video is disturbed or the video can not be reproduced.

＜第二の実施態様＞
本態様に係る遊技機２は、複数のスレーブ側画像表示手段（表示部１５＿１、１５＿２）と、スレーブ側画像表示回路１００＿１と各スレーブ側画像表示手段との間に配置され、複数の画像表示手段用の画像データが交互に合成された合成データから各スレーブ側画像表示手段に画像データを分配する画像分配手段（画像分配器２３）と、を備え、スレーブ側画像表示回路は、スレーブ側画像表示手段に応じた数のドットクロックを計数するごとにサイクルカウント信号を出力するサイクルカウンタ１１６を備え、リセット手段（リセット生成部１１５）は、マスタ側画像表示回路１００＿０からマスタ用垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）が供給され、且つサイクルカウンタからサイクルカウント信号が出力された場合に水平カウンタ１１１及び垂直カウンタ１１３をリセットすることを特徴とする。
本態様においてリセット生成手段は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、サイクルカウンタからのサイクルカウント信号の出力があるまでリセット信号の出力を遅延させる。このように処理することで、１サイクルの終了後に水平カウンタ及び垂直カウンタの各カウント値をゼロにリセットすることができ、データを消滅させることなく、画像データを正常に分配することができるようになる。 Second Embodiment
The gaming machine 2 according to this aspect is disposed between a plurality of slave side image display means (display units 15_1 and 15_2), a slave side image display circuit 100_1 and each slave side image display means, and a plurality of image display means Image distribution means (image distributor 23) for distributing image data to each slave-side image display means from composite data in which image data for each image is alternately synthesized, and the slave-side image display circuit performs slave-side image display The cycle counter 116 outputs a cycle count signal each time it counts dot clocks according to the means, and the reset means (reset generation unit 115) receives the master vertical synchronization signal (Master_VSYNC) from the master side image display circuit 100_0. Horizontal clock when the cycle count signal is output from the cycle counter. Characterized by resetting the data 111 and vertical counter 113.
In this aspect, after the input of MASTER_VSYNC, the reset generation means delays the output of the reset signal until there is an output of the cycle count signal from the cycle counter. By processing in this way, each count value of the horizontal counter and vertical counter can be reset to zero after completion of one cycle, and image data can be normally distributed without erasing the data. Become.

１、２…遊技機、１０…画像処理装置、１１…制御部、１２…描画部、１３…内部メモリ、１４…表示回路部、１５…表示部、１００…画像表示回路、１０１…ラインバッファ、１０２…ＲＧＢ生成部、１１０…タイミング生成部、１１１…水平カウンタ、１１２…ＨＳＹＮＣ生成部、１１３…垂直カウンタ、１１４…ＶＳＹＮＣ生成部、１１５…リセット生成部（リセット手段）、１１６…サイクルカウンタ、１５…表示部、１６…プログラムＲＯＭ、１７…外部メモリ、１８…データＲＯＭ、２１…ドットクロック生成部、２２…フレームバッファ、２３…画像分配器（画像分配手段） 1, 2 ... game machine, 10 ... image processing device, 11 ... control unit, 12 ... drawing unit, 13 ... internal memory, 14 ... display circuit unit, 15 ... display unit, 100 ... image display circuit, 101 ... line buffer, 102: RGB generation unit, 110: timing generation unit, 111: horizontal counter, 112: HSYNC generation unit, 113: vertical counter, 114: VSYNC generation unit, 115: reset generation unit (reset means), 116: cycle counter, 15 .. Display unit 16 program ROM 17 external memory 18 data ROM 21 dot clock generation unit 22 frame buffer 23 image distributor (image distribution means)

Claims

マスタ用同期信号を生成するマスタ側画像表示回路と、前記マスタ用同期信号に基づいてマスタ画像を表示するマスタ側画像表示手段と、
スレーブ用同期信号を生成するスレーブ側画像表示回路と、前記スレーブ用同期信号に基づいてスレーブ画像を表示する複数のスレーブ側画像表示手段と、を備えた遊技機であって、
前記スレーブ側画像表示回路と前記各スレーブ側画像表示手段との間に配置され、前記各スレーブ側画像表示手段用の画像データが交互に合成された合成データから前記各スレーブ側画像表示手段に画像データを分配する画像分配手段を備え、
前記スレーブ側画像表示回路は、
ドットクロックを分周して水平走査周期信号を生成する水平カウンタと、
前記水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタと、
前記マスタ側画像表示回路からマスタ用垂直同期信号が供給され、且つ前記水平カウンタから前記水平走査周期信号が出力された場合に前記垂直カウンタをリセットするリセット手段と、
前記画像分配手段に接続された前記スレーブ側画像表示手段の個数に応じた数のドットクロックを計数するごとにサイクルカウント信号を出力するサイクルカウンタと、
を備え、
前記リセット手段は、前記マスタ側画像表示回路から前記マスタ用垂直同期信号が供給され、且つ前記サイクルカウンタから前記サイクルカウント信号が出力された場合に前記水平カウンタ及び前記垂直カウンタをリセットすることを特徴とする遊技機。 A master-side image display circuit that generates a master synchronization signal; master-side image display means that displays a master image based on the master synchronization signal;
A gaming machine comprising: a slave side image display circuit for generating a slave synchronization signal; and a plurality of slave side image display means for displaying a slave image based on the slave synchronization signal,
It is arranged between the slave side image display circuit and each of the slave side image display means, and an image is generated to each of the slave side image display means from composite data in which the image data for each of the slave side image display means is alternately synthesized. Image distribution means for distributing data,
The slave side image display circuit
A horizontal counter that divides a dot clock to generate a horizontal scanning cycle signal;
A vertical counter that divides the horizontal scanning cycle signal to generate a vertical scanning cycle signal;
Reset means for resetting the vertical counter when the master vertical synchronization signal is supplied from the master side image display circuit and the horizontal scanning cycle signal is output from the horizontal counter;
A cycle counter which outputs a cycle count signal each time it counts dot clocks according to the number of the slave side image display means connected to the image distribution means;
Equipped with
The reset means resets the horizontal counter and the vertical counter when the master vertical synchronization signal is supplied from the master side image display circuit and the cycle count signal is output from the cycle counter. A gaming machine to be.