JP2017054859A

JP2017054859A - Semiconductor light emitting device

Info

Publication number: JP2017054859A
Application number: JP2015175825A
Authority: JP
Inventors: 紘崇上村; Hirotaka Uemura; 江崎　瑞仙; Zuisen Ezaki; 瑞仙江崎; 紀夫飯塚; Norio Iizuka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-09-07
Filing date: 2015-09-07
Publication date: 2017-03-16

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor light emitting device which is small sized and has favorable heat dissipation characteristics.SOLUTION: According to an embodiment, a semiconductor light emitting device comprising a substrate and a first conductivity type first contact layer provided on and in contact with the substrate is provided. The semiconductor light emitting device comprises: a ring resonator which is provided in contact with the first contact layer and has a double heterostructure including an active layer, and a first clad layer of a first conductivity type and a second clad layer of a second conductivity type opposite to the first conductivity type on both sides of the active layer; a second conductivity type second contact layer provided to be connected to the second clad layer; and a first electrode provided to be connected to the first contact layer; and a second electrode provided to be connected to the second contact layer.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体発光デバイスに関する。 Embodiments described herein relate generally to a semiconductor light emitting device.

近年、ＬＳＩの高集積化に伴い、ＬＳＩ内部の回路の微細化が進んでいる。この微細化に伴い、電気配線の断面積が減少し、隣接する電気配線間の距離は狭くなる。そのため、ＬＳＩ内部の配線抵抗が増大し、配線間の容量が増大する。その結果、配線抵抗と配線間容量とにより決定される配線遅延時間が増大し、更なるＬＳＩの高速化が困難となっている。 In recent years, along with the high integration of LSI, the miniaturization of the circuit inside the LSI is progressing. Along with this miniaturization, the cross-sectional area of the electrical wiring decreases and the distance between adjacent electrical wirings becomes narrower. Therefore, the wiring resistance inside the LSI increases, and the capacitance between the wirings increases. As a result, the wiring delay time determined by the wiring resistance and the inter-wiring capacitance increases, and it is difficult to further speed up the LSI.

このようなＬＳＩの高集積化に伴う配線遅延の問題を解決する技術として、光配線技術が注目されている。光配線技術は、電気信号を光信号に変換し、電気配線の代わりに光導波路を介して光信号を伝送する技術である。 Optical wiring technology has attracted attention as a technology for solving the wiring delay problem associated with high integration of LSIs. The optical wiring technique is a technique for converting an electrical signal into an optical signal and transmitting the optical signal via an optical waveguide instead of the electrical wiring.

光配線技術をＬＳＩの配線に適用することにより、前述の微細化に伴う電気配線における配線抵抗や配線間容量の増大が発生せず、更なるＬＳＩの動作速度の高速化が期待できる。光配線を用いて信号伝送を行うＬＳＩとして、光電気混載ＬＳＩが提案されている。光電気混載ＬＳＩでは、コアやメモリ等の各機能ブロックによる信号処理は電気で行われ、これらの機能ブロック間のデータ伝送は光信号で行われる。このような光電気混載ＬＳＩにおいては、各機能ブロックの電気信号を光信号に変換する発光デバイスが必要である。 By applying the optical wiring technology to the LSI wiring, the wiring resistance and the inter-wiring capacitance in the electric wiring accompanying the above-described miniaturization do not increase, and further increase in the operation speed of the LSI can be expected. An opto-electric hybrid LSI has been proposed as an LSI that performs signal transmission using optical wiring. In an opto-electric hybrid LSI, signal processing by each functional block such as a core and a memory is performed by electricity, and data transmission between these functional blocks is performed by an optical signal. In such an opto-electric hybrid LSI, a light emitting device that converts an electrical signal of each functional block into an optical signal is required.

特開２００４−８５８６８号公報JP 2004-85868 A 特開平６−２３２１２６号公報JP-A-6-232126 特開２００２−２９９５９８号公報JP 2002-299598 A

ＴｈｉｊｓＳｐｕｅｓｅｎｓｅｔａｌ．，“ＩｍｐｒｏｖｅｄｄｅｓｉｇｎｏｆａｎＩｎＰ−ｂａｓｅｄｍｉｃｒｏｄｉｓｋｌａｓｅｒｈｅｔｅｒｏｇｅｎｅｏｕｓｌｙｉｎｔｅｇｒａｔｅｄｗｉｔｈＳＯＩ”，ＧｒｏｕｐＩＶＰｈｏｔｏｎｉｃｓ（２００９），ｐｐ２０２−２０４，ＦＡ３．Thijs Suesens et al. "Improved design of an InP-based microdisk laser heterogeneously integrated with SOI", Group IV Photonics (2009), pp 202-204, FA3. Ａ．Ｗ．Ｆａｎｇｅｔａｌ．，“ＥｌｅｃｔｒｉｃａｌｌｙｐｕｍｐｅｄｈｙｂｒｉｄＡｌＧａＩｎＡｓ−ｓｉｌｉｃｏｎｅｖａｎｅｓｃｅｎｔｌａｓｅｒ”，ＯｐｔｉｃｓＥｘｐｒｅｓｓ９２０３，Ｖｏｌ．１４，Ｎｏ．２０，（２００６）．A. W. Fang et al. "Electrically pumped hybrid AlGaInAs-silicone evanescent laser", Optics Express 9203, Vol. 14, no. 20, (2006).

ＬＳＩチップ間の光信号の伝送のためにはＬＳＩに発光デバイスを集積する必要があり、小型で消費電力が少ない半導体発光デバイスが必要である。そこで、半導体発光デバイスとしてリング共振器を用いたリングレーザも知られているが、小型化に伴う熱抵抗の増大を避けることはできない。一般的に、半導体発光デバイスは、熱抵抗の増大に伴って寿命及び信頼性が低下し、発光効率が低下する。特に、リングレーザの熱抵抗は、リング共振器の直径を小さくすると増大するため、小型化に対する障害となる。 In order to transmit an optical signal between LSI chips, it is necessary to integrate a light emitting device in the LSI, and a semiconductor light emitting device that is small and consumes less power is required. Therefore, a ring laser using a ring resonator is also known as a semiconductor light emitting device, but an increase in thermal resistance due to miniaturization cannot be avoided. In general, a semiconductor light emitting device has a reduced lifetime and reliability with an increase in thermal resistance, resulting in a decrease in luminous efficiency. In particular, the thermal resistance of the ring laser increases when the diameter of the ring resonator is reduced, which is an obstacle to miniaturization.

本発明の実施形態は、小型で、良好な放熱性を有する半導体発光デバイスを提供することを目的とする。 An object of the present invention is to provide a semiconductor light emitting device that is small and has good heat dissipation.

実施形態によれば、基板と、前記基板上に、前記基板と接して設けられた第１導電型の第１のコンタクト層とを備えた半導体発光デバイスが提供される。前記第１のコンタクト層に接して、活性層と、前記活性層の両側に設けられた第１導電型の第１のクラッド層及び第１導電型とは反対導電型の第２導電型の第２のクラッド層とを含むダブルヘテロ構造を有するリング共振器が設けられている。前記第２のクラッド層に接続して、第２導電型の第２のコンタクト層が設けられている。前記第１のコンタクト層に接続して第１の電極と、前記第２のコンタクト層に接続して第２の電極とが設けられている。 According to the embodiment, there is provided a semiconductor light emitting device including a substrate and a first contact layer of a first conductivity type provided on the substrate in contact with the substrate. An active layer in contact with the first contact layer, a first clad layer of the first conductivity type provided on both sides of the active layer, and a second conductivity type second conductivity type opposite to the first conductivity type. A ring resonator having a double heterostructure including two cladding layers is provided. A second contact layer of the second conductivity type is provided in connection with the second cladding layer. A first electrode connected to the first contact layer and a second electrode connected to the second contact layer are provided.

第１の実施形態の半導体発光デバイスを概略断面図である。It is a schematic sectional drawing of the semiconductor light-emitting device of 1st Embodiment. 第１の実施形態の半導体発光デバイスの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the semiconductor light-emitting device of 1st Embodiment in process order. 第２の実施形態の半導体発光デバイスを概略断面図である。It is a schematic sectional drawing of the semiconductor light-emitting device of 2nd Embodiment. 第２の実施形態の半導体発光デバイスの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the semiconductor light-emitting device of 2nd Embodiment in order of a process.

以下、いくつかの実施の形態について、図面を参照して説明する。 Several embodiments will be described below with reference to the drawings.

図１は、第１の実施形態に係る半導体発光デバイス１０の概略断面図である。 FIG. 1 is a schematic cross-sectional view of a semiconductor light emitting device 10 according to the first embodiment.

半導体発光デバイス１０は、基板１１と、基板１１上に基板１１と接して設けられた第１導電型の第１のコンタクト層１３とを備える。第１のコンタクト層１３に接して、ダブルヘテロ構造を有するリング共振器１４が設けられ、リング共振器１４に接続して、第２導電型の第２のコンタクト層１５が設けられている。第１のコンタクト層１３に接続して第１の電極１６が、及び第２のコンタクト層１５に接続して、第２の電極１７が設けられている。 The semiconductor light emitting device 10 includes a substrate 11 and a first contact layer 13 of a first conductivity type provided on the substrate 11 in contact with the substrate 11. A ring resonator 14 having a double hetero structure is provided in contact with the first contact layer 13, and a second contact layer 15 of the second conductivity type is provided in connection with the ring resonator 14. A first electrode 16 is connected to the first contact layer 13, and a second electrode 17 is connected to the second contact layer 15.

基板１１は、通常、半導体基板であり、例えば、シリコン基板である。基板１１は、例えば、ＧａＡｓ基板やＩｎＰ基板であってもよい。 The substrate 11 is usually a semiconductor substrate, for example, a silicon substrate. The substrate 11 may be, for example, a GaAs substrate or an InP substrate.

基板１１上に第１の誘電体層１２が、設けられており、第１のコンタクト層１３の下方部分、すなわち第１の部分１３１を取り囲んでいる。すなわち、第１の誘電体層１２は、基板１１の表面を部分的に露出させる貫通孔１２ａを有し、その貫通孔１２ａは、第１のコンタクト層１３の第１の部分１３１により満たされている。第１の誘電体層１２は、例えば、酸化シリコン（ＳｉＯ_２）層、窒化シリコン（ＳｉＮ）層等である。第１の誘電体層１２は、例えば、１００ｎｍ以上の厚さを有し得る。貫通孔１２ａは、通常、円形であり、１μｍ〜２μｍの直径を有し得る。 A first dielectric layer 12 is provided on the substrate 11 and surrounds a lower portion of the first contact layer 13, that is, a first portion 131. That is, the first dielectric layer 12 has a through hole 12 a that partially exposes the surface of the substrate 11, and the through hole 12 a is filled with the first portion 131 of the first contact layer 13. Yes. The first dielectric layer 12 is, for example, a silicon oxide (SiO ₂ ) layer, a silicon nitride (SiN) layer, or the like. The first dielectric layer 12 may have a thickness of 100 nm or more, for example. The through-hole 12a is usually circular and may have a diameter of 1 μm to 2 μm.

第１のコンタクト層１３は、第１の部分１３１とともに、第１の部分１３１から一体的に第１の誘電体層１２上に延出し、第１の部分１３１を取り囲むリング形態の第２の部分１３２を有している。第２の部分は、例えば円環状、楕円環状等であり、例えば、内径２μｍ、外径１０μｍ、厚さ２００ｎｍ〜５００ｎｍの円環形状を有し得る。 The first contact layer 13, together with the first portion 131, integrally extends from the first portion 131 onto the first dielectric layer 12 and surrounds the first portion 131. 132. The second portion is, for example, an annular shape or an elliptical shape, and may have an annular shape having an inner diameter of 2 μm, an outer diameter of 10 μm, and a thickness of 200 nm to 500 nm, for example.

第１のコンタクト層１３は、ＩＩＩ−Ｖ族化合物半導体層であり、例えば、インジウムヒ素（ＩｎＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）又はそれらの組合せで形成されている。一つの実施形態において、第１の部分１３１は、ＩｎＡｓで形成され、第２の部分１３２はＩｎＧａＡｓで形成されている。第１のコンタクト層１３は、例えば、ｎ型である。第１の部分１３１は、例えば、ＩｎＰ、ＧａＡｓで形成されていてもよい。 The first contact layer 13 is a III-V group compound semiconductor layer, and is formed of, for example, indium arsenide (InAs), indium gallium arsenide (InGaAs), or a combination thereof. In one embodiment, the first portion 131 is made of InAs and the second portion 132 is made of InGaAs. The first contact layer 13 is, for example, n-type. The first portion 131 may be made of, for example, InP or GaAs.

リング共振器１４は、ダブルヘテロ構造がリング形状を持つことによって提供され、従って符号１４は、リング共振器を示すものとしても、ダブルヘテロ構造を示すものとしても使用されている。リング共振器１４は、第１のコンタクト層１３の第２の部分１３２上に設けられている。リング共振器１４は、第１のコンタクト層１３の第２の部分１３２と同様、リングとして閉じた形状であれば特に限定されないが、例えば、円環状、楕円状等である。ダブルヘテロ構造１４は、活性層１４２と、活性層１４２の両側に設けられた第１導電型の第１のクラッド層１４１及び第１導電型とは反対導電型の第２導電型の第２のクラッド層１４３とを含む。ダブルヘテロ構造１４は、例えば、第１のクラッド層１４１から第２のクラッド層１４３までの各層が基板１１の面に垂直な方向に重なり合っている。リング共振器１４のサイズは、例えば、外径１０μｍ、内径７μｍ、厚さ２μｍ〜３μｍである。ダブルヘテロ構造１４は、ＩＩＩ−Ｖ族の化合物半導体によって形成されていれば特に限定されないが、例えば、ヒ化ガリウム系化合物半導体で形成される場合には、クラッド層として第１導電型、第２導電型のＡｌｘＧａ（１−ｘ）Ａｓ（ｘは０．２〜０．３５）、活性層としてＩｎＧａＡｓ、ＧａＡｓからなる多重量子井戸を用いることができる。 The ring resonator 14 is provided by the fact that the double heterostructure has a ring shape, so that the reference numeral 14 is used both to indicate a ring resonator and to indicate a double heterostructure. The ring resonator 14 is provided on the second portion 132 of the first contact layer 13. The ring resonator 14 is not particularly limited as long as it has a closed shape as the second portion 132 of the first contact layer 13. For example, the ring resonator 14 has an annular shape or an elliptical shape. The double heterostructure 14 includes an active layer 142, a first conductivity type first cladding layer 141 provided on both sides of the active layer 142, and a second conductivity type second conductivity type opposite to the first conductivity type. A cladding layer 143. In the double heterostructure 14, for example, each layer from the first cladding layer 141 to the second cladding layer 143 overlaps in a direction perpendicular to the surface of the substrate 11. The size of the ring resonator 14 is, for example, an outer diameter of 10 μm, an inner diameter of 7 μm, and a thickness of 2 μm to 3 μm. The double heterostructure 14 is not particularly limited as long as it is formed of a III-V group compound semiconductor. For example, when the double heterostructure 14 is formed of a gallium arsenide compound semiconductor, the first conductivity type, the second A multi-quantum well made of conductive type AlxGa (1-x) As (x is 0.2 to 0.35) and InGaAs or GaAs can be used as an active layer.

第１のクラッド層１４１は、第１導電型であり、第１のコンタクト層１３の第２の部分１３２上に形成されている。第１のクラッド層１４１は、例えば、１６００ｎｍの厚さを有し得る。第１のクラッド層１４１は、例えば、ｎ型のアルミニウムガリウムヒ素（ＡｌＧａＡｓ）層である。 The first cladding layer 141 is of the first conductivity type and is formed on the second portion 132 of the first contact layer 13. The first cladding layer 141 may have a thickness of 1600 nm, for example. The first cladding layer 141 is, for example, an n-type aluminum gallium arsenide (AlGaAs) layer.

活性層１４２は、例えば、単一量子井戸構造、又は多重量子井戸構造を持つ。活性層１４２は、例えば、インジウムガリウムヒ素（ＩｎＧａＡｓ）井戸層と、ガリウムヒ素（ＧａＡｓ）障壁層とを交互に積層した構造を有し、ここで各井戸層は障壁層により挟まれている。活性層１４２は、例えば、３０ｎｍ〜２００ｎｍの厚さを有し得る。 The active layer 142 has, for example, a single quantum well structure or a multiple quantum well structure. The active layer 142 has, for example, a structure in which indium gallium arsenide (InGaAs) well layers and gallium arsenide (GaAs) barrier layers are alternately stacked, where each well layer is sandwiched between barrier layers. The active layer 142 may have a thickness of 30 nm to 200 nm, for example.

第２のクラッド層１４３は、第２導電型であり、活性層１４２上に設けられている。第２のクラッド層１４３は、例えば、１００ｎｍ〜２００ｎｍの厚さを有し得る。第２のクラッド層１４３は、例えば、ｐ型のアルミニウムガリウムヒ素（ＡｌＧａＡｓ）層である。 The second cladding layer 143 is of the second conductivity type and is provided on the active layer 142. The second cladding layer 143 may have a thickness of 100 nm to 200 nm, for example. The second cladding layer 143 is, for example, a p-type aluminum gallium arsenide (AlGaAs) layer.

第２のコンタクト層１５は、第２導電型であり、第２のクラッド層１４３上に設けられている。第２のコンタクト層１５は、例えば、リング共振器１４と同様のリング形状を有する。第２のコンタクト層１５は、ＩＩＩ−Ｖ族の化合物半導体層であり、例えば、１５０ｎｍ〜２００ｎｍの厚さを有し得る。第２のコンタクト層１５は、例えば、ｐ型のガリウムヒ素（ＧａＡｓ）層である。 The second contact layer 15 is of the second conductivity type and is provided on the second cladding layer 143. For example, the second contact layer 15 has a ring shape similar to that of the ring resonator 14. The second contact layer 15 is a group III-V compound semiconductor layer, and may have a thickness of 150 nm to 200 nm, for example. The second contact layer 15 is, for example, a p-type gallium arsenide (GaAs) layer.

第１の電極１６は、第１のコンタクト層１３に電気的に接続している。第１の電極１６は、例えば、円盤状に形成されている。第１の電極１６は、例えば、負極として用いられる。第１の電極１６は、例えばＡｕＧｅ／Ｎｉ／Ａｕ電極である。 The first electrode 16 is electrically connected to the first contact layer 13. The first electrode 16 is formed in a disk shape, for example. The first electrode 16 is used as a negative electrode, for example. The first electrode 16 is, for example, an AuGe / Ni / Au electrode.

第２の電極１７は、第２のコンタクト層１５に電気的に接続している。第２の電極１７は、例えば、第２のコンタクト層１５上に円環状に形成されている。第２の電極１７は、例えば、円環状の第２のコンタクト層１５の上面であって、内周寄りの領域に円環状に設けられる。第２の電極１７は、例えば、正極として用いられる。第２の電極１７は、例えば、Ｔｉ／Ｐｔ／Ａｕ電極である。 The second electrode 17 is electrically connected to the second contact layer 15. The second electrode 17 is formed in an annular shape on the second contact layer 15, for example. For example, the second electrode 17 is provided on the upper surface of the annular second contact layer 15 in an annular shape in a region near the inner periphery. The second electrode 17 is used as a positive electrode, for example. The second electrode 17 is, for example, a Ti / Pt / Au electrode.

第１のコンタクト層１３、ダブルヘテロ構造１４、第２のコンタクト層１５、第１の誘電体層１２を覆って第２の誘電体層１８が設けられている。第２の誘電体層１８は、第１の誘電体層１２上において第１のコンタクト層１３の第２の部分１３２、ダブルヘテロ構造１４、及び第２のコンタクト層１５のそれぞれの外周面を覆い、リング共振器１４の内周面と第１の電極１６の外周面との間のスペースを埋め、かつ第２のコンタクト層１５の上面を覆っている。第２の誘電体層１８は、例えば、上面が平坦である。第２の誘電体層１８は、低屈折率の誘電体層であり、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）等で形成されている。 A second dielectric layer 18 is provided so as to cover the first contact layer 13, the double heterostructure 14, the second contact layer 15, and the first dielectric layer 12. The second dielectric layer 18 covers the outer peripheral surfaces of the second portion 132 of the first contact layer 13, the double heterostructure 14, and the second contact layer 15 on the first dielectric layer 12. The space between the inner peripheral surface of the ring resonator 14 and the outer peripheral surface of the first electrode 16 is filled, and the upper surface of the second contact layer 15 is covered. The second dielectric layer 18 has a flat upper surface, for example. The second dielectric layer 18 is a low refractive index dielectric layer, and is formed of, for example, silicon oxide (SiO ₂ ), silicon nitride (SiN), or the like.

第１の電極１６及び第２の電極１７は、第２の誘電体層１８から露出（例えば、突出）している。すなわち、第１の電極１６は、第２の誘電体層１８内に第１のコンタクト層の第１の部分１３１の表面を露出させるように設けられた第１のコンタクト孔１８ａ内に第２の誘電体層１８から突出して設けられている。他方、第２の電極１７は、第２の誘電体層１８内に第２のコンタクト層１５の表面を露出するように設けられた円環状の第２のコンタクト孔１８ｂ内に第２の誘電体層１８から突出して設けられている。 The first electrode 16 and the second electrode 17 are exposed (for example, protruded) from the second dielectric layer 18. That is, the first electrode 16 has a second contact hole 18a provided in the second dielectric layer 18 so as to expose the surface of the first portion 131 of the first contact layer. It protrudes from the dielectric layer 18. On the other hand, the second electrode 17 has a second dielectric material in an annular second contact hole 18b provided in the second dielectric layer 18 so as to expose the surface of the second contact layer 15. Protruding from the layer 18.

リング共振器１４に光学的に接続して、光導波路１９が設けられている。光導波路１９は、例えば、リング共振器１４のリング形状の外周寄りの領域の上を通るように配置されている。光導波路１９は、例えば、第２の誘電体層１８の上に、幅０．３μｍ〜１．２μｍ、厚さ０．２μｍ〜０．４μｍの帯状に設けられている。光導波路１９は、例えば、図１において紙面に垂直な方向に延びている。 An optical waveguide 19 is provided in optical connection with the ring resonator 14. For example, the optical waveguide 19 is disposed so as to pass over a region near the outer periphery of the ring shape of the ring resonator 14. For example, the optical waveguide 19 is provided on the second dielectric layer 18 in a strip shape having a width of 0.3 μm to 1.2 μm and a thickness of 0.2 μm to 0.4 μm. For example, the optical waveguide 19 extends in a direction perpendicular to the paper surface in FIG.

光導波路１９は、第２の誘電体層１８よりも高い屈折率を有する材料であれば特に限定されないが、例えば、アモルファスシリコン又は多結晶シリコンで形成されている。光導波路１９は、第２のコンタクト層１５との間に屈折率の低い層、例えば、第２の誘電体層１８からなる層が３０〜５０ｎｍ程度設けられることが好ましい。この構成によれば、第２の誘電体層１８の層厚と光導波路１９の配置によって、共振器１４から光導波路１９に取り出される光の量を制御することが可能となる。 The optical waveguide 19 is not particularly limited as long as it is a material having a higher refractive index than that of the second dielectric layer 18. For example, the optical waveguide 19 is made of amorphous silicon or polycrystalline silicon. The optical waveguide 19 is preferably provided with a layer having a low refractive index, for example, a layer made of the second dielectric layer 18 between about 30 to 50 nm between the second contact layer 15. According to this configuration, the amount of light extracted from the resonator 14 to the optical waveguide 19 can be controlled by the thickness of the second dielectric layer 18 and the arrangement of the optical waveguide 19.

半導体発光デバイス１０は、第１の電極１６と第２の電極１７との間に通電されることによって、活性層１４２にキャリアが注入される。注入されたキャリアは、活性層１４２において再結合することで光を放出し誘導放出が生ずる。誘導放出された光は、リング共振器１４内を導波し、周回によって帰還することで、レーザ発振に至る。レーザ発振によって得られた光は、リング共振器１４にエバネッセント結合する光導波路１９に取り出され、光信号として伝搬する。 In the semiconductor light emitting device 10, carriers are injected into the active layer 142 by being energized between the first electrode 16 and the second electrode 17. The injected carriers recombine in the active layer 142 to emit light and stimulated emission occurs. The stimulated emission light is guided through the ring resonator 14 and fed back by circulation, thereby leading to laser oscillation. The light obtained by laser oscillation is extracted to an optical waveguide 19 that is evanescently coupled to the ring resonator 14 and propagates as an optical signal.

第１の実施形態の半導体発光デバイス１０において、第１のコンタクト層１３は、シリコン基板１１に直接的に接して設けられている。また、ダブルヘテロ構造は、第１のコンタクト層１３に接して設けられている。その結果、リング共振器１４から発生する熱は、第１のコンタクト層１３を介して基板１１に対して放熱されることが可能となる。すなわち、第１の実施形態によれば、良好な放熱性の半導体発光デバイスが得られ、そのためデバイスのより一層の小型化が可能となる。 In the semiconductor light emitting device 10 of the first embodiment, the first contact layer 13 is provided in direct contact with the silicon substrate 11. The double hetero structure is provided in contact with the first contact layer 13. As a result, the heat generated from the ring resonator 14 can be dissipated to the substrate 11 through the first contact layer 13. That is, according to the first embodiment, a semiconductor light emitting device having good heat dissipation can be obtained, and thus the device can be further downsized.

図２は、図１に示す第１の実施形態に係る半導体発光デバイス１０の製造方法を工程順に示す概略断面図である。 FIG. 2 is a schematic cross-sectional view showing the method of manufacturing the semiconductor light emitting device 10 according to the first embodiment shown in FIG.

まず、図２（ａ）に示すように、基板１１上に、第１の誘電体層１２を形成する。続いて、フォトリソグラフィー、及び反応性イオンエッチング（ＲＩＥ）により第１の誘電体層１２に貫通孔１２ａを形成する。 First, as shown in FIG. 2A, the first dielectric layer 12 is formed on the substrate 11. Subsequently, a through hole 12a is formed in the first dielectric layer 12 by photolithography and reactive ion etching (RIE).

次に、貫通孔１２ａによって露出した基板１１の表面部分上に、例えば有機金属気相エピタキシー（ＭＯＶＰＥ）法により、ＩＩＩ−Ｖ族化合物半導体を成長させる。ＩＩＩ−Ｖ族化合物半導体が貫通孔１２ａ内を満たすまで成長した後（すなわち、第１のコンタクト層１３の第１の部分１３１が形成された後）、ＩＩＩ−Ｖ族化合物半導体を第１の誘電体層１２上を横方向に成長させる。こうして、第１の誘電体層１２上に延出してリング状に成長したＩＩＩ−Ｖ族化合物半導体層１３２が得られる。 Next, a group III-V compound semiconductor is grown on the surface portion of the substrate 11 exposed by the through hole 12a, for example, by metal organic vapor phase epitaxy (MOVPE). After the group III-V compound semiconductor is grown until it fills the through hole 12a (that is, after the first portion 131 of the first contact layer 13 is formed), the group III-V compound semiconductor is transformed into the first dielectric. The body layer 12 is grown laterally. In this way, the III-V compound semiconductor layer 132 extending on the first dielectric layer 12 and growing in a ring shape is obtained.

上記横方向成長を含む、ＩＩＩ−Ｖ族化合物半導体部分１３１と１３２の形成方法の一例をより具体的に説明する。まず、酸化シリコン層１２に形成された貫通孔１２ａによって露出したシリコン基板１１の表面部分上に、トリメチルインジウム（ＴＭＩｎ）及びｔｅｒｔ−ブチルヒ素（ＴＢＡｓ）を用いるＭＯＶＰＥ法により、インジウムヒ素（ＩｎＡｓ）を成長させる。インジウムヒ素が貫通孔１２ａを満たすまで成長した後、ＴＭＩｎ及びＴＢＡｓにトリメチルガリウム（ＴＭＧａ）を追加して供給し、インジウムガリウムヒ素（ＩｎＧａＡｓ）の横方向成長を開始させる。この方法については、文献ＪｏｕｒｎａｌｏｆＣｒｙｓｔａｌＧｒｏｗｔｈ３５２（２０１２）２２９−２３４を参考にすることができる。この横方向成長によれば、シリコン基板と格子整合しないＩＩＩ−Ｖ族化合物半導体であっても、誘電体層上に転位欠陥の非常に少ない層（第１のコンタクト層１３の第２の部分１３２）を生成することができる。したがって、その転位欠陥の非常に少ない層の上に形成されたダブルヘテロ構造１４の各層も転位欠陥が非常に少ない。 An example of a method for forming the III-V compound semiconductor portions 131 and 132 including the lateral growth will be described more specifically. First, indium arsenide (InAs) is formed on the surface portion of the silicon substrate 11 exposed by the through-hole 12a formed in the silicon oxide layer 12 by MOVPE using trimethylindium (TMIn) and tert-butylarsenic (TBAs). Grow. After the indium arsenide grows until it fills the through hole 12a, trimethylgallium (TMGa) is additionally supplied to TMIn and TBAs to start lateral growth of indium gallium arsenide (InGaAs). For this method, reference can be made to the document Journal of Crystal Growth 352 (2012) 229-234. According to this lateral growth, even in the case of a III-V group compound semiconductor that is not lattice-matched with the silicon substrate, a layer having very few dislocation defects on the dielectric layer (the second portion 132 of the first contact layer 13). ) Can be generated. Therefore, each layer of the double heterostructure 14 formed on the layer having very few dislocation defects also has very few dislocation defects.

次に、図２（ｂ）に示すように、第２の部分１３２を含む第１のコンタクト層１３を覆って、例えばＭＯＶＰＥ法により、第１のクラッド層１４１、活性層１４２、第２のクラッド層１４３及び第２のコンタクト層１５を順次形成する。 Next, as shown in FIG. 2B, the first contact layer 13 including the second portion 132 is covered, and the first cladding layer 141, the active layer 142, the second cladding, for example, by MOVPE method. The layer 143 and the second contact layer 15 are sequentially formed.

ついで、図２（ｃ）に示すように、ダブルヘテロ構造１４及び第２のコンタクト層１５を、それらが第１のコンタクト層１３の第２の部分１３２上に残るように、リング状に加工する。このリング加工は、例えばフォトリソグラフィー及び誘導結合型ＲＩＥにより２段階で行うことができる。第１段階では、リングの外周面を形成するように第２のコンタクト層１５、ダブルヘテロ構造１４及び第１のコンタクト層１３をエッチングして第１の誘電体層１２を露出させる。第２段階では、リングの内周面を形成するように第２のコンタクト層１５、ダブルヘテロ構造１４及び第１のコンタクト層１３の一部をエッチングして第１のコンタクト層１３を露出させる。 Next, as shown in FIG. 2C, the double heterostructure 14 and the second contact layer 15 are processed into a ring shape so that they remain on the second portion 132 of the first contact layer 13. . This ring processing can be performed in two stages by, for example, photolithography and inductively coupled RIE. In the first step, the first dielectric layer 12 is exposed by etching the second contact layer 15, the double heterostructure 14 and the first contact layer 13 so as to form the outer peripheral surface of the ring. In the second step, the second contact layer 15, the double heterostructure 14, and a part of the first contact layer 13 are etched to form the inner peripheral surface of the ring to expose the first contact layer 13.

上記リング加工の後、図２（ｄ）に示すように、露出した第１の誘電体層１２の表面、リング加工されたダブルヘテロ構造１４及び第２のコンタクト層１５並びに第１のコンタクト層１３の表面を覆って第２の誘電体層１８を形成する。その後、第２の誘電体層を、化学的機械的研磨（ＣＭＰ）により表面を平坦化する。この平坦化は、第２のコンタクト層上に３０ｎｍ〜５０ｎｍの厚さの誘電体が残るように行うことが好ましい。第２のコンタクト層１５の上にこのような厚さの誘電体が存在することにより、リング共振器１４から光導波路１９に取り出される光の量を容易に制御することが可能となる。 After the ring processing, as shown in FIG. 2D, the exposed surface of the first dielectric layer 12, the ring-processed double heterostructure 14, the second contact layer 15, and the first contact layer 13 are formed. A second dielectric layer 18 is formed so as to cover the surface. Thereafter, the surface of the second dielectric layer is planarized by chemical mechanical polishing (CMP). This planarization is preferably performed so that a dielectric with a thickness of 30 nm to 50 nm remains on the second contact layer. The presence of such a dielectric on the second contact layer 15 makes it possible to easily control the amount of light extracted from the ring resonator 14 to the optical waveguide 19.

次に、平坦化した第２の誘電体層１８の上に、常法により高屈折率材料を形成する。高屈折率材料は、例えば、アモルファスシリコンや多結晶シリコンを挙げることができる。次いで、高屈折率材料を常法により光導波路１９の形状に加工する。 Next, a high refractive index material is formed on the planarized second dielectric layer 18 by a conventional method. Examples of the high refractive index material include amorphous silicon and polycrystalline silicon. Next, the high refractive index material is processed into the shape of the optical waveguide 19 by a conventional method.

次に、フォトリソグラフィー及びＲＩＥにより、第２の誘電体層１８内に、第１のコンタクト層１３を露出させる第１のコンタクト孔１８ａを形成する。次いで、第１のコンタクト孔１８ａ内に、第１のコンタクト層１３と接触する第１の電極１６を形成する。次いで、フォトリソグラフィー及びＲＩＥにより、第２の誘電体層１８内に、第２のコンタクト層１５を露出させる第２のコンタクト孔１８ｂを形成する。次いで、第２のコンタクト孔１８ｂ内に、第２のコンタクト層１５と接触する第２の電極１７を形成する。このようにして、図１に示す半導体発光デバイス１０を製造することができる。 Next, a first contact hole 18 a that exposes the first contact layer 13 is formed in the second dielectric layer 18 by photolithography and RIE. Next, the first electrode 16 that contacts the first contact layer 13 is formed in the first contact hole 18a. Next, a second contact hole 18b for exposing the second contact layer 15 is formed in the second dielectric layer 18 by photolithography and RIE. Next, the second electrode 17 in contact with the second contact layer 15 is formed in the second contact hole 18b. In this way, the semiconductor light emitting device 10 shown in FIG. 1 can be manufactured.

以上の説明からわかるように、上述した第１の実施形態の半導体発光デバイスの製造方法によれば、リング共振器１４と光導波路１９とのアライメントは、フォトリソグラフィーの精度で行うことができるため、均一な光結合を得ることができる。 As can be seen from the above description, according to the semiconductor light emitting device manufacturing method of the first embodiment described above, the alignment between the ring resonator 14 and the optical waveguide 19 can be performed with the accuracy of photolithography. Uniform optical coupling can be obtained.

図３は、第２の実施形態に係る半導体発光デバイス２０の概略断面図である。 FIG. 3 is a schematic cross-sectional view of the semiconductor light emitting device 20 according to the second embodiment.

半導体発光デバイス２０も、半導体発光デバイス１０のように、基板２１と、基板２１上に基板２１と接して設けられた第１導電型の第１のコンタクト層２３とを備える。第１のコンタクト層２３に接して、ダブルヘテロ構造を有するリング共振器２４が設けられ、リング共振器２４に接続して、第２導電型の第２のコンタクト層２５が設けられている。 Similar to the semiconductor light emitting device 10, the semiconductor light emitting device 20 also includes a substrate 21 and a first conductivity type first contact layer 23 provided on the substrate 21 in contact with the substrate 21. A ring resonator 24 having a double heterostructure is provided in contact with the first contact layer 23, and a second contact layer 25 of the second conductivity type is provided in connection with the ring resonator 24.

基板２１は、第１の実施形態における基板１１と同様のものであり得る。 The substrate 21 may be the same as the substrate 11 in the first embodiment.

基板２１上には、第１の実施形態における第１の誘電体層１２と同様の第１の誘電体層２２が設けられており、第１のコンタクト層２３の下方部分（第１の部分）２３１を取り囲んでいる。すなわち、第１の誘電体層２２は、第１の実施形態における貫通孔１２ａと同様の、基板２１の表面を部分的に露出させる貫通孔２２ａを有し、その貫通孔２２ａは、第１のコンタクト層２３の第１の部分２３１により満たされている。 A first dielectric layer 22 similar to the first dielectric layer 12 in the first embodiment is provided on the substrate 21, and a lower portion (first portion) of the first contact layer 23. 231 is surrounded. That is, the first dielectric layer 22 has a through hole 22a that partially exposes the surface of the substrate 21, similar to the through hole 12a in the first embodiment. The contact layer 23 is filled with the first portion 231.

第１のコンタクト層２３は、第１の部分２３１とともに、第１の部分２３１から一体的に基板の垂直方向上方に延びるとともに、第１の誘電体層２２上に延出した第２の部分２３２を有している。第２の部分２３２は、通常、第１の部分２３１より大きい外接円の直径を有する六角盤状である。第１の部分２３１は、直径１μｍ〜２μｍ、厚さ０．２μｍ〜０．５μｍを有し得る。第２の部分２３２は、外接円の直径２μｍ〜１０μｍの六角盤状を有し得る。第１のコンタクト層２３は、第１の実施形態における第１のコンタクト層１３と同様、ＩＩＩ−Ｖ族化合物半導体層である。一つの実施形態において、第１のコンタクト層２３は、第１の実施形態と同様に全体がＩｎＡｓおよびＩｎＧａＡｓで形成されている。 The first contact layer 23, together with the first portion 231, extends from the first portion 231 integrally upward in the vertical direction of the substrate, and extends to the first dielectric layer 22, and the second portion 232. have. The second portion 232 is typically a hexagonal disk having a circumscribed circle diameter larger than the first portion 231. The first portion 231 may have a diameter of 1 μm to 2 μm and a thickness of 0.2 μm to 0.5 μm. The second portion 232 may have a hexagonal disk shape with a circumscribed circle diameter of 2 μm to 10 μm. The first contact layer 23 is a group III-V compound semiconductor layer, like the first contact layer 13 in the first embodiment. In one embodiment, the first contact layer 23 is entirely made of InAs and InGaAs as in the first embodiment.

リング共振器２４は、第１の実施形態におけるリング共振器２４と同様、ダブルヘテロ構造がリング形状を持つことによって提供され、したがって、符号２４は、リング共振器を示すものとしても、ダブルヘテロ構造を示すものとしても使用されている。リング共振器２４は、第１のコンタクト層２３の第２の部分２３２の外周面に接し、第１の誘電体層２２上に設けられている。ダブルヘテロ構造２４は、活性層２４２と、活性層２４２の両側に設けられた第１導電型の第１のクラッド層２４１及び第２導電型の第２のクラッド層２４３を備える。ダブルヘテロ構造２４は、第１の実施形態におけるダブルヘテロ構造１４と同様の構成を有するが、しかしダブルヘテロ構造１４とは異なり、例えば、第１のクラッド層２４１から第２のクラッド層２４３までの各層が基板２１の面に平行な方向に重なり合っている。リング共振器２４のサイズは、例えば、幅が２〜３μｍであり、厚さが０．２μｍ〜０．５μｍである。ダブルヘテロ構造２４を構成する各層は、第１の実施形態におけるダブルヘテロ構造１４の各層と同様の材質、構成、厚さを有し得る。 The ring resonator 24 is provided by having a double heterostructure having a ring shape, like the ring resonator 24 in the first embodiment. Therefore, the reference numeral 24 denotes a double heterostructure even though it indicates a ring resonator. It is also used to indicate. The ring resonator 24 is in contact with the outer peripheral surface of the second portion 232 of the first contact layer 23 and is provided on the first dielectric layer 22. The double heterostructure 24 includes an active layer 242, a first conductivity type first clad layer 241 and a second conductivity type second clad layer 243 provided on both sides of the active layer 242. The double heterostructure 24 has the same configuration as the double heterostructure 14 in the first embodiment, but is different from the double heterostructure 14, for example, from the first cladding layer 241 to the second cladding layer 243. Each layer overlaps in a direction parallel to the surface of the substrate 21. The size of the ring resonator 24 is, for example, a width of 2 to 3 μm and a thickness of 0.2 μm to 0.5 μm. Each layer constituting the double heterostructure 24 may have the same material, configuration, and thickness as each layer of the double heterostructure 14 in the first embodiment.

第２のコンタクト層２５は、第２のクラッド層２４３の外周面に接し、第１の誘電体層２２上に設けられている。より詳しくは、第２のコンタクト層２５は、第２のクラッド層２４３に接しそれと平行に延びるリング形状の第１の部分２５１と、この第１の部分２５１と一体であるが、第１の誘電体層２２上にリング状フランジを提供する第２の部分２５２を含む。第２のコンタクト層２５の第１の部分２５１のサイズは、例えば、幅０．２μｍである。第２のコンタクト層２５の第２の部分２５２のサイズは、例えば、幅３μｍ、厚さ０．１μｍ〜０．２μｍである。第２のコンタクト層２５は、例えば、第１の実施形態における第２のコンタクト層１５と同様の化合物半導体で形成され得る。 The second contact layer 25 is in contact with the outer peripheral surface of the second cladding layer 243 and is provided on the first dielectric layer 22. More specifically, the second contact layer 25 is integral with the first portion 251 and a ring-shaped first portion 251 that is in contact with the second cladding layer 243 and extends in parallel therewith. A second portion 252 is provided that provides a ring-shaped flange on the body layer 22. The size of the first portion 251 of the second contact layer 25 is, for example, a width of 0.2 μm. The size of the second portion 252 of the second contact layer 25 is, for example, a width of 3 μm and a thickness of 0.1 μm to 0.2 μm. The second contact layer 25 can be formed of, for example, a compound semiconductor similar to the second contact layer 15 in the first embodiment.

第１のコンタクト層２３に接続して、第１の電極２６が設けられている。第１の電極２６は、例えば、第１のコンタクト層２３の第２の部分２３２上に、円盤状に形成されている。 A first electrode 26 is provided in connection with the first contact layer 23. For example, the first electrode 26 is formed in a disk shape on the second portion 232 of the first contact layer 23.

第２のコンタクト層２５に接続して、第２の電極２７が設けられている。第２の電極２７は、例えば、第２のコンタクト層２５のフランジ部２５２上にリング状に設けられている。第１の電極２６及び第２の電極２７は、例えば、それぞれ、第１の実施形態における第１の電極１６及び第２の電極２７と同様の材料で形成され得る。 A second electrode 27 is provided in connection with the second contact layer 25. For example, the second electrode 27 is provided in a ring shape on the flange portion 252 of the second contact layer 25. For example, the first electrode 26 and the second electrode 27 can be formed of the same material as the first electrode 16 and the second electrode 27 in the first embodiment, respectively.

第１のコンタクト層２３、ダブルヘテロ構造２４、第２のコンタクト層２５、第１の誘電体層２２を覆って、第２の誘電体層２８が設けられている。第２の誘電体層２８は、例えば、第１の誘電体層２２上においてダブルヘテロ構造２４の上面、及び第２のコンタクト層２５の外周面を覆い、かつ第１のコンタクト層２３の第２の部分２３２の上面を覆っている。第２の誘電体層２８は、例えば、上面が平坦である。第２の誘電体層２８は、第１の実施の形態における第２の誘電体層１８と同様、低屈折率の誘電体層であり、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）等で形成され得る。 A second dielectric layer 28 is provided so as to cover the first contact layer 23, the double heterostructure 24, the second contact layer 25, and the first dielectric layer 22. The second dielectric layer 28, for example, covers the upper surface of the double heterostructure 24 and the outer peripheral surface of the second contact layer 25 on the first dielectric layer 22, and the second dielectric layer 28 of the first contact layer 23. The upper surface of the portion 232 is covered. For example, the second dielectric layer 28 has a flat upper surface. The second dielectric layer 28 is a low refractive index dielectric layer like the second dielectric layer 18 in the first embodiment. For example, silicon oxide (SiO ₂ ), silicon nitride (SiN) is used. Or the like.

第１の電極２６及び第２の電極２７は、第２の誘電体層２８から露出（例えば、突出）している。すなわち、第１の電極２６は、第２の誘電体層２８内に第１のコンタクト層の第２の部分２３２の表面を露出させるように設けられた第１のコンタクト孔２８ａ内に第２の誘電体層２８から突出して設けられている。他方、第２の電極２７は、第２の誘電体層２８内に第２のコンタクト層２５のフランジ部２５２の表面を露出するように設けられたリング状の第２のコンタクト孔２８ｂ内に第２の誘電体層２８から突出して設けられている。 The first electrode 26 and the second electrode 27 are exposed (for example, protruded) from the second dielectric layer 28. That is, the first electrode 26 has a second contact hole 28 a provided in the second dielectric layer 28 so as to expose the surface of the second portion 232 of the first contact layer. It is provided so as to protrude from the dielectric layer 28. On the other hand, the second electrode 27 is formed in a ring-shaped second contact hole 28 b provided in the second dielectric layer 28 so as to expose the surface of the flange portion 252 of the second contact layer 25. 2 projecting from the second dielectric layer 28.

第１の実施形態と同様、リング共振器２４に光学的に接続して、第１の実施形態における光導波路１９と同様の光導波路２９が設けられている。光導波路２９は、例えば、リング共振器２４のリング形状の外周寄りの領域の上を通るように配置されている。光導波路２９は、リング共振器２４との間に屈折率の低い層、例えば、第２の誘電体層２８からなる層が３０〜５０ｎｍ程度設けられることが好ましい。 As in the first embodiment, an optical waveguide 29 that is optically connected to the ring resonator 24 and is the same as the optical waveguide 19 in the first embodiment is provided. For example, the optical waveguide 29 is disposed so as to pass over a region near the outer periphery of the ring shape of the ring resonator 24. The optical waveguide 29 is preferably provided with a layer having a low refractive index, for example, a layer made of the second dielectric layer 28, about 30 to 50 nm between the ring resonator 24 and the optical waveguide 29.

上記第２の実施形態に係る半導体発光デバイス２０でも、第１の実施形態に係る半導体発光デバイス１０と同様の効果が得られる。また、第２の実施形態に係る半導体発光デバイスでは、ダブルヘテロ構造２４と第２の電極２７とを距離を離して配置できるため、電極による光の吸収が起こりにくい。そのため、第２の実施形態の半導体発光デバイスは、リング共振器における光の吸収損失が抑制される。 In the semiconductor light emitting device 20 according to the second embodiment, the same effect as that of the semiconductor light emitting device 10 according to the first embodiment can be obtained. Further, in the semiconductor light emitting device according to the second embodiment, the double heterostructure 24 and the second electrode 27 can be arranged at a distance from each other, so that light absorption by the electrodes hardly occurs. Therefore, in the semiconductor light emitting device of the second embodiment, light absorption loss in the ring resonator is suppressed.

図４は、図３に示す半導体発光デバイス２０の製造方法を工程順に示す概略断面図である。 FIG. 4 is a schematic cross-sectional view showing the method of manufacturing the semiconductor light emitting device 20 shown in FIG. 3 in the order of steps.

まず、図４（ａ）に示すように、基板２１上に、第１の誘電体層２２を形成する。続いて、フォトリソグラフィー、及び反応性イオンエッチング（ＲＩＥ）により第１の誘電体層２２に貫通孔２２ａを形成する。 First, as shown in FIG. 4A, the first dielectric layer 22 is formed on the substrate 21. Subsequently, a through hole 22a is formed in the first dielectric layer 22 by photolithography and reactive ion etching (RIE).

次に、貫通孔１２ａによって露出した基板２１の表面部分上に、例えば有機金属気相エピタキシー（ＭＯＶＰＥ）法により、ＩＩＩ−Ｖ族化合物半導体を成長させる。ＩＩＩ−Ｖ族化合物半導体が貫通孔２２ａ内を満たすまで成長した後（すなわち、第１のコンタクト層２３の第１の部分２３１が形成された）後、ＩＩＩ−Ｖ族化合物半導体を第１の誘電体層上を横方向に成長させる。こうして、第１の部分２３１から一体的に基板の垂直方向上方に延びるとともに、第１の誘電体層２２上に延出したＩＩＩ−Ｖ族化合物半導体層２３２が得られる。 Next, a group III-V compound semiconductor is grown on the surface portion of the substrate 21 exposed by the through hole 12a by, for example, a metal organic vapor phase epitaxy (MOVPE) method. After the group III-V compound semiconductor is grown until it fills the through hole 22a (that is, the first portion 231 of the first contact layer 23 is formed), the group III-V compound semiconductor is transformed into the first dielectric. Grows laterally on the body layer. In this way, the III-V group compound semiconductor layer 232 that extends integrally from the first portion 231 in the vertical direction of the substrate and extends on the first dielectric layer 22 is obtained.

ＩＩＩ−Ｖ族化合物半導体部分２３１と２３２の形成方法の一例をより具体的に説明する。まず、酸化シリコン層２２に形成された貫通孔２２ａによって露出したシリコン基板２１の表面部分上に、トリメチルインジウム（ＴＭＩｎ）及びｔｅｒｔ−ブチルヒ素（ＴＢＡｓ）を用いるＭＯＶＰＥ法により、インジウムヒ素（ＩｎＡｓ）を成長させる。インジウムヒ素が貫通孔２２ａを満たすまで成長した後、第１の実施形態と同様、インジウムガリウムヒ素（ＩｎＧａＡｓ）を横方向成長させる。 An example of a method for forming the III-V compound semiconductor portions 231 and 232 will be described more specifically. First, indium arsenide (InAs) is formed on the surface portion of the silicon substrate 21 exposed by the through hole 22a formed in the silicon oxide layer 22 by the MOVPE method using trimethylindium (TMIn) and tert-butyl arsenic (TBAs). Grow. After the indium arsenide is grown until it fills the through hole 22a, indium gallium arsenide (InGaAs) is laterally grown as in the first embodiment.

次に、図４（ｂ）に示すように、第１のコンタクト層２３の第２の部分２３２を全体的に及び第１の誘電体層２２を部分的に覆って、例えばＭＯＶＰＥ法により、第１のクラッド層２４１、活性層２４２、第２のクラッド層２４３及び第２のコンタクト層２５を順次形成する。 Next, as shown in FIG. 4B, the second portion 232 of the first contact layer 23 is entirely covered and the first dielectric layer 22 is partially covered, for example, by the MOVPE method. One clad layer 241, active layer 242, second clad layer 243, and second contact layer 25 are sequentially formed.

ついで、図４（ｃ）に示すように、ダブルヘテロ構造２４及び第２のコンタクト層２５を、それらが第１のコンタクト層２３の第２の部分２３２の外周面上であって、第１の誘電体層２２上に残るように、リング状に加工する。このリング加工は、例えば化学的機械的研磨（ＣＭＰ）、フォトリソグラフィー、及び誘導結合型ＲＩＥにより行うことができる。まず、化学的機械的研磨（ＣＭＰ）により、第１のコンタクト層２３が露出するまで、第２のコンタクト層２５及びダブルヘテロ構造２４を順次取り除く。次に、フォトリソグラフィー、及び誘導結合型ＲＩＥにより、残った第２のコンタクト層２５をフランジ部２５２が形成されるようにエッチングする。 Next, as shown in FIG. 4C, the double heterostructure 24 and the second contact layer 25 are formed on the outer peripheral surface of the second portion 232 of the first contact layer 23, It is processed into a ring shape so as to remain on the dielectric layer 22. This ring processing can be performed by, for example, chemical mechanical polishing (CMP), photolithography, and inductively coupled RIE. First, the second contact layer 25 and the double heterostructure 24 are sequentially removed by chemical mechanical polishing (CMP) until the first contact layer 23 is exposed. Next, the remaining second contact layer 25 is etched by photolithography and inductive coupling RIE so that the flange portion 252 is formed.

上記リング加工の後、図４（ｄ）に示すように、露出した第１のコンタクト層２３の表面、リング加工されたダブルヘテロ構造２４及び第２のコンタクト層２５の表面を覆って第２の誘電体層２８を形成する。その後、第２の誘電体層２８を、化学的機械的研磨（ＣＭＰ）により表面を平坦化する。この平坦化は、リング共振器２４上に３０ｎｍ〜５０ｎｍの厚さの誘電体が残るように行うことが好ましい。リング共振器２４の上にこのような厚さの誘電体が存在することにより、リング共振器２４から光導波路２９に取り出される光の量を容易に制御することが可能となる。 After the ring processing, as shown in FIG. 4D, the exposed surface of the first contact layer 23, the double processed heterostructure 24 and the surface of the second contact layer 25 are covered with the second surface. A dielectric layer 28 is formed. Thereafter, the surface of the second dielectric layer 28 is planarized by chemical mechanical polishing (CMP). This planarization is preferably performed so that a dielectric with a thickness of 30 nm to 50 nm remains on the ring resonator 24. The presence of the dielectric having such a thickness on the ring resonator 24 makes it possible to easily control the amount of light extracted from the ring resonator 24 to the optical waveguide 29.

次に、平坦化した第２の誘電体層２８の上に、常法により高屈折率材料を形成する。高屈折率材料は、例えば、アモルファスシリコンや多結晶シリコンを挙げることができる。次いで、高屈折率材料を常法により光導波路２９の形状に加工する。 Next, a high refractive index material is formed on the planarized second dielectric layer 28 by a conventional method. Examples of the high refractive index material include amorphous silicon and polycrystalline silicon. Next, the high refractive index material is processed into the shape of the optical waveguide 29 by a conventional method.

次にフォトリソグラフィー及びＲＩＥにより、第２の誘電体層２８内に、第１のコンタクト層２３の表面を露出させる第１のコンタクト孔２８ａを形成する。この第１のコンタクト孔内に第１のコンタクト層２３と接触する第１の電極２６（例えば、ＡｕＧｅ／Ｎｉ／Ａｕ電極）を形成する。次いで、フォトリソグラフィー及びＲＩＥにより、第２の誘電体層２８内に、第２のコンタクト層２５の表面を露出させる第２のコンタクト孔２８ｂを形成する。この第２のコンタクト孔２８ｂ内に、第２のコンタクト層２５に接する第２の電極２７（例えば、Ｔｉ／Ｐｔ／Ａｕ電極）を形成する。このようにして、図３に示す半導体発光デバイス２０を製造することができる。 Next, a first contact hole 28 a that exposes the surface of the first contact layer 23 is formed in the second dielectric layer 28 by photolithography and RIE. A first electrode 26 (for example, an AuGe / Ni / Au electrode) that contacts the first contact layer 23 is formed in the first contact hole. Next, a second contact hole 28 b exposing the surface of the second contact layer 25 is formed in the second dielectric layer 28 by photolithography and RIE. A second electrode 27 (for example, a Ti / Pt / Au electrode) in contact with the second contact layer 25 is formed in the second contact hole 28b. In this manner, the semiconductor light emitting device 20 shown in FIG. 3 can be manufactured.

なお、上記各実施形態において、主に、第１導電型としてｎ型、第２導電型としてｐ型とした構成を例に説明したが、第１導電型としてｐ型、第２導電型としてｎ型とした構成であってもよい。 In each of the above embodiments, the description has been mainly given of the configuration in which the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type is p-type and the second conductivity type is n-type. The configuration may be a mold.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１０…半導体発光デバイス、１１…基板、１２…第１の誘電体層、１３…第１のコンタクト層、１４…リング共振器（ダブルヘテロ構造）、１５…第２のコンタクト層、１６…第１の電極、１７…第２の電極、１８…第２の誘電体層、１９…光導波路、１３１…第１の部分、１３２…第２の部分、１４１…第１のクラッド層、１４２…活性層、１４３…第２のクラッド層
２０…半導体発光デバイス、２１…基板、２２…第１の誘電体層、２３…第１のコンタクト層、２４…リング共振器（ダブルヘテロ構造）、２５…第２のコンタクト層、２６…第１の電極、２７…第２の電極、２８…第２の誘電体層、２９…光導波路、２３１…第１の部分、２３２…第２の部分、２４１…第１のクラッド層、２４２…活性層、２４３…第２のクラッド層 DESCRIPTION OF SYMBOLS 10 ... Semiconductor light-emitting device, 11 ... Board | substrate, 12 ... 1st dielectric material layer, 13 ... 1st contact layer, 14 ... Ring resonator (double heterostructure), 15 ... 2nd contact layer, 16 ... 1st 17 ... second electrode, 18 ... second dielectric layer, 19 ... optical waveguide, 131 ... first portion, 132 ... second portion, 141 ... first cladding layer, 142 ... active layer , 143 ... second cladding layer 20 ... semiconductor light emitting device, 21 ... substrate, 22 ... first dielectric layer, 23 ... first contact layer, 24 ... ring resonator (double heterostructure), 25 ... second 26 ... first electrode, 27 ... second electrode, 28 ... second dielectric layer, 29 ... optical waveguide, 231 ... first portion, 232 ... second portion, 241 ... first Clad layer, 242 ... active layer, 243 ... second clad layer

Claims

基板と、
前記基板上に、前記基板と接して設けられた第１導電型の第１のコンタクト層と、
前記第１のコンタクト層に接して設けられ、活性層と、前記活性層の両側に設けられた第１導電型の第１のクラッド層及び第１導電型とは反対導電型の第２導電型の第２のクラッド層とを含むダブルヘテロ構造を有するリング共振器と、
前記第２のクラッド層に接続した第２導電型の第２のコンタクト層と、
前記第１のコンタクト層に接続した第１の電極と、
前記第２のコンタクト層に接続した第２の電極と
を具備することを特徴とする半導体発光デバイス。 A substrate,
A first contact layer of a first conductivity type provided on and in contact with the substrate;
A second conductivity type provided in contact with the first contact layer, opposite to the active layer, the first conductivity type first cladding layer provided on both sides of the active layer, and the first conductivity type; A ring resonator having a double heterostructure including a second cladding layer of
A second contact layer of a second conductivity type connected to the second cladding layer;
A first electrode connected to the first contact layer;
A semiconductor light-emitting device comprising: a second electrode connected to the second contact layer.

前記リング共振器に光学的に接続された光導波路をさらに有することを特徴とする請求項１に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 1, further comprising an optical waveguide optically connected to the ring resonator.

前記第１のコンタクト層は、前記基板上に設けられた第１の誘電体層に取り囲まれた部分を有することを特徴とする請求項１又は２に記載の半導体発光デバイス。 3. The semiconductor light emitting device according to claim 1, wherein the first contact layer has a portion surrounded by a first dielectric layer provided on the substrate.

前記第１のコンタクト層は、前記第１の誘電体層に取り囲まれた第１の部分と、前記第１の部分から前記第１の誘電体層上に延出するリング形態の第２の部分とを有することを特徴とする請求項３に記載の半導体発光デバイス。 The first contact layer includes a first portion surrounded by the first dielectric layer, and a ring-shaped second portion extending from the first portion onto the first dielectric layer. The semiconductor light-emitting device according to claim 3.

前記リング共振器は、前記第２の部分上に設けられていることを特徴とする請求項４に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 4, wherein the ring resonator is provided on the second portion.

前記ダブルヘテロ構造において、前記第１のクラッド層から前記第２のクラッド層までの各層が、前記基板の面に垂直な方向に重なっていることを特徴とする請求項５に記載の半導体発光デバイス。 6. The semiconductor light emitting device according to claim 5, wherein in the double heterostructure, each layer from the first cladding layer to the second cladding layer overlaps in a direction perpendicular to the surface of the substrate. .

前記リング共振器に光学的に接続された光導波路をさらに有することを特徴とする請求項３から請求項６までのいずれか１項に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 3, further comprising an optical waveguide optically connected to the ring resonator.

前記リング共振器は、第２の誘電体層により覆われており、前記第２の誘電体層上に前記光導波路が設けられていることを特徴とする請求項７に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 7, wherein the ring resonator is covered with a second dielectric layer, and the optical waveguide is provided on the second dielectric layer.

前記第１のコンタクト層は、その下方部分が前記第１の誘電体層により取り囲まれていることを特徴とする請求項３に記載の半導体発光デバイス。 4. The semiconductor light emitting device according to claim 3, wherein a lower portion of the first contact layer is surrounded by the first dielectric layer.

前記リング共振器は、前記第１の誘電体層上に設けられていることを特徴とする請求項９に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 9, wherein the ring resonator is provided on the first dielectric layer.

前記ダブルヘテロ構造において、前記第１のクラッド層から前記第２のクラッド層までの各層が前記基板の面に平行な方向に重なっていることを特徴とする請求項１０に記載の半導体発光デバイス。 11. The semiconductor light emitting device according to claim 10, wherein in the double heterostructure, each layer from the first cladding layer to the second cladding layer overlaps in a direction parallel to the surface of the substrate.

前記リング共振器に光学的に接続された光導波路をさらに有することを特徴とする請求項９から請求項１１までのいずれか１項に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 9, further comprising an optical waveguide optically connected to the ring resonator.

前記リング共振器は、第２の誘電体層に覆われており、前記第２の誘電体層上に前記光導波路が設けられていることを特徴とする請求項１２に記載の半導体発光デバイス。 The semiconductor light emitting device according to claim 12, wherein the ring resonator is covered with a second dielectric layer, and the optical waveguide is provided on the second dielectric layer.

前記基板はシリコン基板であり、前記第１のコンタクト層、前記ダブルヘテロ構造、及び第２のコンタクト層は、それぞれ、ＩＩＩ−Ｖ族の化合物半導体を含むことを特徴とする請求項１から請求項１３までのいずれか１項に記載の半導体発光デバイス。 2. The substrate according to claim 1, wherein the substrate is a silicon substrate, and the first contact layer, the double heterostructure, and the second contact layer each include a group III-V compound semiconductor. 14. The semiconductor light emitting device according to any one of up to 13.

前記リングは、円環又は楕円環であることを特徴とする請求項１から請求項１４までのいずれか１項に記載の半導体発光デバイス。 The semiconductor light-emitting device according to claim 1, wherein the ring is an annular ring or an elliptical ring.