JP2017050315A - プリント配線板及びプリント配線板の製造方法 - Google Patents

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輝幸 石原
Teruyuki Ishihara
輝幸 石原
海櫻 梅
Haiying Mei
海櫻 梅
浩之 坂
Hiroyuki Saka
浩之 坂
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Ibiden Co Ltd
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Abstract

【課題】 半導体装置間の配線距離の短縮
【解決手段】 実装エリアＳＭＦに、電子部品９０を搭載するためのパッド５８Ｐと、パッドを第１回路基板１３０のスルーホール導体３６に接続する接続線５８Ｌとが形成されている。接続線５８Ｌによりパッドを第１回路基板のスルーホール導体３６に接続することができるため、実装領域に搭載される半導体素子９０と、第１回路基板に実装される上基板３１０とを短い距離で接続することができる。
【選択図】 図２

Description

本発明は、実装エリアを露出するためのキャビティを有するプリント配線板、及び、該プリント配線板の製造方法に関する。
特許文献１は、電子部品の実装領域を備える多層のベース基板と実装領域を露出させるキャビティを備えるキャビティ基板とから成る半導体素子搭載用のパッケージ基板を開示している。
特開２０１５−６０９１２号
[特許文献１の課題]
特許文献１に開示されているパッケージ基板は、実装領域に搭載されている第１の半導体素子と、キャビティ基板に搭載されている第２の半導体素子との間の接続を、ベース基板の中側を介して引き回すため、一旦、第２の半導体素子から遠ざかる方向に迂回することになり、信号の電送に時間が掛かると考えられる。
本発明のプリント配線板は、実装エリアを有する第３面と前記第３面と反対側の第４面とを有する第２回路基板と、前記第２回路基板の第３面上に積層されていて、第１面と前記第１面と反対側の第２面を有し、前記実装エリアを露出するための開口と、前記第１面と前記第２面とを接続するスルーホール導体とを有する第１回路基板と、からなる。そして、前記第１回路基板の前記第１面と前記第２回路基板の前記第３面が対向し、前記実装エリアには、電子部品を搭載するためのパッドと、パッドを前記第１回路基板の前記スルーホール導体に接続する接続線とが形成されている。
本発明の１実施形態のプリント配線板では、実装エリアに、電子部品を搭載するためのパッドと、パッドを第１回路基板のスルーホール導体に接続する接続線とが形成されている。接続線によりパッドを第１回路基板のスルーホール導体に接続することができるため、実装領域に搭載される半導体素子と、第１回路基板に実装される半導体素子とを短い距離で接続することができる。このため、信号の高速伝送が可能になると共に、信号線の電気特性を改善することができる。
図１（Ａ）は本発明の第１実施形態に係るプリント配線板の断面図であり、図１（Ｂ）は第１回路基板と第１回路基板の開口から露出する実装エリアを示す平面図である。 図２（Ａ）第１実施形態に係る半導体装置の断面図であり、図２（Ｂ）は半導体装置の応用例の断面図である。 第１実施形態のプリント配線板の製造工程図。 第１実施形態のプリント配線板の製造工程図。 第１実施形態のプリント配線板の製造工程図。 第１実施形態のプリント配線板の製造工程図。 第１実施形態のプリント配線板の製造工程図。 第１実施形態のプリント配線板の製造工程図。 本発明の第１実施形態の改変例に係るプリント配線板の断面図。 本発明の第２実施形態に係るプリント配線板の断面図。 第２実施形態のプリント配線板の製造工程図。 第２実施形態のプリント配線板の製造工程図。
[第１実施形態]
図１（Ａ）は第１実施形態のプリント配線板１０を示す。第１実施形態のプリント配線板１０は、第１面Ｆと第１面と反対側の第２面Ｓとを有する第１回路基板１３０と第３面Ｖと第３面と反対側の第４面Ｗとを有する第２回路基板１５５を有する。
図１（Ａ）に示されている第２回路基板１５５は、交互に積層されている導体層５８、１５８と第１の樹脂絶縁層５０、第２の樹脂絶縁層１５０とから成る第１ビルドアップ層５５と、交互に積層されている導体層２５８、３５８、４５８と第３樹脂絶縁層２５０、第４の樹脂絶縁層３５０、第５の樹脂絶縁層４５０とから成る第２ビルドアップ層２５５とで形成されている。第２回路基板１５５は第１回路基板１３０の第１面Ｆ上に積層されている。第２回路基板の第３面Ｖと第１回路基板の第１面Ｆは接している。第２回路基板の第１ビルドアップ層５５を構成する第１の樹脂絶縁層５０、第２の樹脂絶縁層１５０は補強材とエポキシなどの樹脂とシリカやアルミナなどの無機粒子（無機フィラー）で形成されている。補強材の例はガラス繊維やガラスクロスやアラミド繊維である。第２回路基板の第２ビルドアップ層２５５を構成する第３の樹脂絶縁層２５０、第４の樹脂絶縁層３５０、第５の樹脂絶縁層４５０は樹脂と無機粒子で形成され、補強材を備えない。各樹脂絶縁層５０、１５０、２５０、３５０、４５０には、それぞれの樹脂絶縁層を貫通するビア導体６０、１６０、２６０、３６０、４６０が形成されている。ビア導体は、第４面Ｗ側から第３面Ｖ側に向かって径が小さくなるようにテーパーしている。ビア導体により隣接する導体層が接続されている。
第２回路基板１５５は第３面Ｖの略中央部分に図１（Ｂ）に示される実装エリアＳＭＦを有する。図１（Ｂ）のＸ１−Ｘ１断面が図１（Ａ）に対応する。実装エリアは第１回路基板の開口２６により露出されている。実装エリア上にＩＣチップ等の電子部品が実装される。
図１（Ａ）に示されている第１回路基板１３０は、無機粒子を含むモールド樹脂から構成される絶縁層３０と、金属ポストから成るスルーホール導体３６とスルーホール導体の第１端子３６Ｆと第２端子３６Ｓとで形成されている。絶縁層は第１面Ｆと第１面Ｆと反対側の第２面Ｓを有する。第１端子３６Ｆは第１面上に形成されていて、第２端子３６Ｓは第２面上に形成されている。第１回路基板は、さらに、第２回路基板の実装エリアＳＭＦを露出するための開口２６を有している。
図１（Ａ）に示されるように、第２の樹脂絶縁層１５０上に実装エリアＳＭＦが形成され、第１の樹脂絶縁層５０は、第２の樹脂絶縁層の実装エリアＳＭＦを露出させるための開口５０ａを備える。第２の樹脂絶縁層の実装エリアＳＭＦには、電子部品を実装するためのパッド５８Ｐが設けられている。パッド５８Ｐには、第２の樹脂絶縁層１５０を貫通するビア導体１６０ｉを介して接続がとられる第１パッド５８Ｐｉと、ビア導体１６０及び接続線５８Ｌを介して接続がとられる第２パッド５８Ｐｏとが設けられる。接続線５８Ｌの第２パッド５８Ｐｏの反対端は、第１回路基板１３０のスルーホール導体３６に接続するビア導体６０ｏに接続されている。パッド５８Ｐと接続線５８Ｌとは導体層５８の一部である。図１（Ｂ）中に示されているように、第１パッド５８Ｐｉは実装エリアＳＭＦの中央側に設けられ、第２パッド５８Ｐｏは実装エリアＳＭＦの外側に設けられる。第２パッド５８Ｐｏは、接続線５８Ｌを介して横側に広がるように接続される（ファンアウト）。接続線５８Ｌは、開口５０ａ内では露出され、開口５０ａの外側では第１の樹脂絶縁層５０によって被覆される。接続線５８Ｌの開口５０ａ内での露出部は厚みが薄く、開口５０ａの外側の第１の樹脂絶縁層５０による被覆部は厚みが厚い。
プリント配線板は第２回路基板の最外の第５の樹脂絶縁層４５０と最外の導体層４５８上にビルドアップ層上のソルダーレジスト層７０Ｆを有することができる。ビルドアップ層上のソルダーレジスト層７０Ｆに導体層（最上の導体層）４５８を露出する開口７１Ｆが形成されている。開口７１Ｆにより露出される導体層４５８はマザーボードと接続するパッド７３Ｆとして機能する。
パッド７３Ｆ上に保護膜７２を形成することができる。保護膜は、パッドの酸化を防止するための膜である。保護膜は、例えば、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｐｄ／ＡｕやＯＳＰ（Organic Solderability Preservative）膜で形成される。パッド５８Ｐ、及び、接続線５８Ｌの開口５０ａ内での露出部上に保護膜を形成することができる。
第１回路基板１３０のスルーホール導体３６は、第２面Ｓ側に形成された埋め込み配線１８と、円柱状の金属ポスト３２から構成される。但し、図９に示されるように第２面Ｓ側の埋め込み配線１８は有っても無くても良い。スルーホール導体３６の第１端子３６Ｆは、金属ポスト３２の第１面側の端部により構成される。第１端子３６Ｆは、第１回路基板１３０の第１面Ｆとほぼ同一面上に形成されている。スルーホール導体３６の第２面Ｓ側の第２端子３６Ｓは埋め込み配線１８の第２面Ｓ側の露出面により構成される。第２端子３６Ｓは、第１回路基板１３０の第２面Ｓより凹んでいる。第１回路基板１３０は、第２面Ｓより凹んだ第２端子３６Ｓを露出させる開口３１Ｓを有する。第２端子３６Ｓ上には保護膜７２を形成することができる。
図２（Ａ）は、第１実施形態のプリント配線板１０の第１応用例（半導体装置）２２０を示す。第１応用例２２０は、パッケージ基板（第１のパッケージ基板）である。
半導体装置２２０では、第１回路基板１３０の開口２６内にＩＣチップなどの電子部品９０が収容されている。ＩＣチップ９０は、開口２６から露出するＣ４パッド５８Ｐに半田バンプ７６ＳＩにより実装される。開口２６内にはＩＣチップを封止する充填樹脂１０２が充填されている。
図２（Ｂ）は、第１実施形態のプリント配線板１０の第２応用例（ＰＯＰモジュール）３００を示す。第２応用例では、半導体装置２２０に接続体７６ＳＯを介して第２のパッケージ基板３３０が搭載されている。第２のパッケージ基板３３０は上基板３１０と上基板上に実装されているメモリ等の電子部品２９０を有する。接続体７６ＳＯは、上側の開口３１Ｓにより露出される第２端子３６Ｓ上に形成されている。図２（Ｂ）では、接続体７６ＳＯは、半田バンプ７６ＳＯである。半田バンプ以外の接続体の例はめっきポストやピンなどの金属ポスト（図示せず）である。めっきポストやピンの形状は円柱である。直円柱が好ましい。
上基板３１０上に電子部品２９０を封止するモールド樹脂３０２が形成されている。
プリント配線板１０は、ビルドアップ層上のソルダーレジスト層７０Ｆの開口７１Ｆから露出されるパッド７３Ｆに、マザーボードと接続するための半田バンプ７６Ｆを有しても良い。
ＩＣチップを封止する充填樹脂１０２、及び、第１回路基板１３０を構成する絶縁層３０は、芯材を含有せず、無機粒子を含有する樹脂から成る。樹脂の例は、エポキシ樹脂やＢＴ（ビスマレイミドトリアジン）樹脂を主としてなる樹脂である。無機粒子としては、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。更に、シリカ、アルミナ、ドロマイト等が挙げられる。第１実施形態で、充填樹脂１０２と絶縁層３０とは同じ材料から成ることが好ましい。少なくとも、絶縁層３０の熱膨張係数と充填樹脂１０２の熱膨張係数との差は、１０ｐｐｍ／℃より小さいことが望ましい。また、絶縁層３０に含まれる無機粒子の含有率と充填樹脂１０２に含まれる無機粒子の含有率との差は、１０重量％より小さいことが好ましい。充填樹脂１０２及び絶縁層３０と、第１の樹脂絶縁層５０及び第２の樹脂絶縁層１５０とは異なる材料から成る。充填樹脂１０２と絶縁層３０は、無機粒子を８５重量％含み、熱膨張係数（ＣＴＥ）は１０ｐｐｍ／℃である。第１の樹脂絶縁層５０及び第２の樹脂絶縁層１５０は、無機粒子を４０重量％含み、熱膨張係数（ＣＴＥ）は３９ｐｐｍ／℃である。絶縁層３０と充填樹脂１０２との熱膨張係数の差は、絶縁層３０と第１の樹脂絶縁層５０の熱膨張係数の差より小さいことが好ましい。
充填樹脂１０２と絶縁層３０に含まれる無機粒子の含有量（重量）％は、第１の樹脂絶縁層５０に含まれる無機粒子の含有量（重量）％の１．５倍以上であり、充填樹脂１０２と絶縁層３０の熱膨張係数は、第１の樹脂絶縁層５０の熱膨張係数の半分以下であることが望ましい。充填樹脂１０２と絶縁層３０とを同じ材質にすることで、第１の樹脂絶縁層５０でクラックを発生し難くできる。
第１実施形態のプリント配線板は、剛性の高い絶縁層３０を用いるため、プリント配線板の反りを小さくすることができる。第１実施形態のプリント配線板では、剛性の高い絶縁層３０に隣接する第１の樹脂絶縁層５０、第２の樹脂絶縁層１５０が補強材を備え、剛性が高いためクラックが入り難い。また、絶縁層３０から離れた第３の樹脂絶縁層２５０、第４の樹脂絶縁層３５０、第５の樹脂絶縁層４５０が補強材を備えないため、全体の厚みを薄くすることができる。
第１実施形態のプリント配線板では、実装エリアＳＭＦに、電子部品を搭載するためのパッド５８Ｐと、パッドを第１回路基板１３０のスルーホール導体３６に接続する接続線５８Ｌとが形成されている。接続線５８Ｌによりパッドを第１回路基板のスルーホール導体に接続することができるため、実装領域に搭載される半導体素子９０と、第１回路基板に実装される上基板３１０とを短い距離で接続することができる。このため、信号の高速伝送が可能になる。
半導体素子９０と上基板３１０との間の接続を、ビア導体１６０を介して上基板から遠くなる方向へＵ字状に引き回さないため、インダクタンス分が高くならず、信号線の電気特性を改善することができる。
[第１実施形態のプリント配線板の製造方法]
第１実施形態のプリント配線板１０の製造方法が図３〜図８に示される。
支持板２０ｚと金属箔２４が準備される（図３（Ａ））。図３（Ａ）では、支持板２０ｚ上に金属箔２４が積層されている。支持板２０ｚの例は金属板や両面銅張積層板である。金属箔２４の例は銅箔やニッケル箔である。
金属箔２４上に電解銅めっきにより埋め込み配線１８が形成される（図３（Ｂ））。但し、埋め込み配線１８は形成されなくても良い。その場合、金属箔２４上に直接導体ポスト３２が形成されても良い。金属ポストを形成するための開口２２ａを備えるめっきレジスト２２が形成される（図３（Ｃ））。めっきレジストの開口２２ａ内に電解めっき膜２８が形成される（図３（Ｄ））。めっきレジストが除去される。電解めっき膜２８から成る金属ポスト３２が形成され、埋め込み配線１８及び金属ポスト３２から成るスルーホール導体３６が完成する（図３（Ｅ））。金属ポスト３２は電解めっき膜のみで形成されている。
金属ポスト３２と金属箔２４上にモールド樹脂から成る絶縁層３０が形成され、金属箔２４、絶縁層３０、金属ポスト３２から成る第１中間体３０αが完成する（図４（Ａ））。絶縁層３０の無機粒子含有量は７５〜８５重量％である。絶縁層３０の表面及び金属ポスト３２が研磨される（図４（Ｂ））。
絶縁層３０の中央部分にレーザで、支持板２０ｚに至る電子部品収容用の開口形成用の枠状の溝３０βが形成される（図４（Ｃ））。このとき、枠状の溝３０βに囲まれる部分にもスルーホール導体３６を形成してもよい。これにより、導体の偏在による局所的な応力集中や反りを抑制できると考えられる。また、枠状の溝３０βに囲まれる部分を剥離しやすくできると考えられる。枠状の溝３０βを覆うように剥離層４０が設けられる。剥離層４０は、ポリイミドフィルム４２の両面に離型膜４４、４４が積層されて成る（図５（Ａ））。剥離層４０を貫通させる開口５０ａの形成された樹脂絶縁層用のフィルム５０αと銅箔４８が用意される（図５（Ｂ））。支持板２０ｚに樹脂絶縁層用のフィルムと銅箔４８とが積層され、熱硬化されて第１の樹脂絶縁層５０が形成される（図６（Ａ））。第１の樹脂絶縁層５０を貫通するビア導体６０が形成され、第１の樹脂絶縁層上に導体層５８が形成される（図６（Ｂ））。導体層５８は、パッド５８Ｐと接続線５８Ｌとを含む。第１の樹脂絶縁層上に第２の樹脂絶縁層１５０が形成され、第２の樹脂絶縁層を貫通するビア導体１６０、導体層１５８が形成される。これにより、第１の樹脂絶縁層５０、第２の樹脂絶縁層１５０、ビア導体６０、１６０、導体層５８、１５８から成る第１ビルドアップ層５５が完成する（図７（Ａ））。
第２の樹脂絶縁層１５０及び導体層１５８上に第３の樹脂絶縁層２５０が形成され、第３の樹脂絶縁層を貫通するビア導体２６０、導体層２５８が形成される。第３の樹脂絶縁層２５０及び導体層２５８上に第４の樹脂絶縁層３５０が形成され、第４の樹脂絶縁層を貫通するビア導体３６０、導体層３５８が形成される。第４の樹脂絶縁層３５０及び導体層３５８上に第５の樹脂絶縁層４５０が形成され、第５の樹脂絶縁層を貫通するビア導体４６０、導体層４５８が形成される。これにより、第３の樹脂絶縁層２５０、第４の樹脂絶縁層３５０、第５の樹脂絶縁層４５０、ビア導体２６０、３６０、４６０、導体層２５８、３５８、４５８から成る第２ビルドアップ層２５５が完成する。第５の樹脂絶縁層４５０、上に開口７１Ｆを備えるソルダーレジスト層７０Ｆが形成される。これにより、第２中間体３００αが形成される（図７（Ｂ））。
支持板２０ｚから第２中間体３００αが分離され、枠状の溝３０βが露出される（図７（Ｃ））。絶縁層３０の内の枠状の溝で囲まれた部分３０ｄを剥離することで開口２６が形成される（図８（Ａ））。剥離層４０が除去され、第２の樹脂絶縁層１５０の一部が実装エリアとして開口２６内に露出される（図８（Ｂ））。エッチングで、金属箔２４が除去されると共に、埋め込み配線１８の上面１８Ｕが絶縁層３０の第２面Ｓから凹まされ、開口２６から露出するパッド５８Ｐ、接続線５８Ｌの露出部分の厚みが薄くされる（図８（Ｃ））。そして、Ｎｉめっき、Ａｕめっきにより、埋め込み配線１８の上面１８Ｕ上、パッド７３Ｆ上に保護膜７２が形成される（図８（Ｄ））。
Ｃ４パッド７３ＳＩ上の半田バンプ７６ＳＩを介してプリント配線板上にＩＣチップ９０が実装され、ＩＣチップが充填樹脂（モールド樹脂）１０２で封止される。第１のパッケージ基板（半導体装置）２２０が完成する（図２（Ａ））。ＩＣチップは開口内に収容されている。ＩＣチップは開口２６から外にでていない。半田バンプ７６ＳＯを介して第２のパッケージ基板３３０が第１のパッケージ基板２２０に搭載される（図２（Ｂ））。ＰＯＰモジュール（応用例）３００が完成する。但し、半田バンプ７６ＳＩは、Ｃ４パッド７３ＳＩ上ではなく、ＩＣチップの側のパッド上に形成されてもよい。
[第２実施形態]
図１０は第２実施形態のプリント配線板１０の断面を示す。
第２実施形態のプリント配線板１０の絶縁層３０の金属ポスト３２は、第１金属ポスト３２ａと第２金属ポスト３２ｂとの２段構造になっている。第１金属ポスト３２ａと第２金属ポスト３２ｂとの間には埋め込み配線１８ｂが介在されている。絶縁層３０は、第１絶縁層３０ａと第２絶縁層３０ｂとの２層構造になっている。第１金属ポスト３２ａは第１絶縁層３０ａに埋められている。第２金属ポスト３２ｂは第２絶縁層３０ｂに埋められている。但し、第１金属ポスト３２ａと第２金属ポスト３２ｂとの間の埋め込み配線１８ｂは有っても無くても良い。
[第２実施形態のプリント配線板の製造方法]
第２実施形態のプリント配線板１０の製造方法が図１１，図１２に示される。
上述された第１実施形態と同様にして、支持板２０ｚの金属箔２４上に埋め込み配線１８、第１金属ポスト３２ａ、第１絶縁層３０ａが形成される（図１１（Ａ））。第１絶縁層３０ａはモールド樹脂から成る。ここで、第１絶縁層３０ａの厚みは第１実施形態の絶縁層３０の半分である。このため、電解めっきで形成される第１金属ポスト３２ａの高さが、第１実施形態の金属ポスト３２の半分であり、第１金属ポスト３２ａは短時間で形成できる。
第１金属ポスト３２ａ上に埋め込み配線１８ｂが形成される（図１１（Ｂ））。第２金属ポストを形成するための開口２２ｂａを備えるめっきレジスト２２ｂが形成される（図１１（Ｃ））。めっきレジストの開口２２ｂａ内に電解めっき膜２８ｂが形成される（図１２（Ａ））。めっきレジストが除去される。電解めっき膜２８ｂから成る第２金属ポスト３２ｂが形成される（図１２（Ｂ））。
第２金属ポスト３２ｂと第１絶縁層３０ａ上にモールド樹脂から成る第２絶縁層３０ｂが形成され、金属箔２４、第１絶縁層３０ａ、第２絶縁層３０ｂ、第１金属ポスト３２ａ、第２金属ポスト３２ｂから成る中間体３０αが完成する。第１絶縁層３０ａと第２絶縁層３０ｂは同一の材質が用いられ、第１絶縁層３０ａ、第２絶縁層３０ｂの無機粒子含有量は７５〜８５重量％である。第２絶縁層３０ｂの表面及び第２金属ポスト３２ｂが研磨される（図１２（Ｃ））。以降の製造工程は第１実施形態と同様である。
第２実施形態では、第１絶縁層３０ａ、第２絶縁層３０ｂの厚みは第１実施形態の絶縁層３０の半分である。このため、電解めっきで形成される第１金属ポスト３２ａ、第２金属ポスト３２ｂの高さが、第１実施形態の金属ポスト３２の半分であり、第１金属ポスト３２ａ、第２金属ポスト３２ｂは短時間で形成できる。また、金属ポスト３２が、第１金属ポスト３２ａと第２金属ポスト３２ｂとの２段構造であるため、各金属ポストで応力を緩和することができる。
１０ プリント配線板
１８ 埋め込み配線
２６ 開口
３０ 絶縁層
３２ 金属ポスト
３６ スルーホール導体
５８ 導体層
５８Ｐ パッド
５８Ｌ 接続線
１３０ 第１回路基板
１５５ 第２回路基板

Claims (9)

  1. 実装エリアを有する第３面と前記第３面と反対側の第４面とを有する第２回路基板と、
    前記第２回路基板の第３面上に積層されていて、第１面と前記第１面と反対側の第２面を有し、前記実装エリアを露出するための開口と、前記第１面と前記第２面とを接続するスルーホール導体とを有する第１回路基板と、からなるプリント配線板であって、
    前記第１回路基板の前記第１面と前記第２回路基板の前記第３面が対向し、
    前記実装エリアには、電子部品を搭載するためのパッドと、パッドを前記第１回路基板の前記スルーホール導体に接続する接続線とが形成されている。
  2. 請求項１のプリント配線板であって、更に、
    前記第２回路基板は、前記実装エリアを露出するための開口を有する第１の樹脂絶縁層と、前記第１の樹脂絶縁層の開口により露出される前記実装エリアを構成する第２の樹脂絶縁層と有する。
  3. 請求項２のプリント配線板であって、
    前記第１回路基板を構成する絶縁層は補強材を備えず、前記第２回路基板の前記第１の樹脂絶縁層と前記第２の樹脂絶縁層は補強材を備える。
  4. 請求項１のプリント配線板であって、
    前記第２回路基板の前記スルーホール導体は金属ポストから成る。
  5. 請求項４のプリント配線板であって、
    前記金属ポストの前記第１面側の表面は、前記第１回路基板の前記第１面と略同一面になる。
  6. 請求項２のプリント配線板であって、
    前記第２回路基板の前記スルーホール導体は金属ポストから成り、
    前記金属ポストの前記第１面側の表面は、前記第１回路基板の前記第１面と略同一面になり、
    前記第２回路基板の前記第１の樹脂絶縁層には、前記金属ポストの前記第１面側の表面に接続するビア導体が設けられている。
  7. 請求項３のプリント配線板であって、更に、
    前記第２回路基板の前記第２の樹脂絶縁層の前記実装エリアの反対側には第３の樹脂絶縁層が更に形成され、
    前記第３の樹脂絶縁層は補強材を備えない。
  8. 支持板上に金属ポストを形成することと、
    前記支持板上に前記金属ポストを埋設し第１回路基板となる絶縁層を形成することと、
    前記絶縁層に枠状の溝を形成することと、
    前記枠状の溝を被覆するように剥離膜を形成することと、
    前記絶縁層上に、前記剥離膜を貫通させる開口を備える第１の樹脂絶縁層を形成することと、
    該第１の樹脂絶縁層を貫通し前記金属ポストへ接続するビア導体を形成すると共に、前記剥離膜上に電子部品を搭載するためのパッドと、前記剥離膜及び前記第１の樹脂絶縁層上に前記パッドと前記ビア導体とを接続する接続線とを形成することと、
    前記第１の樹脂絶縁層および前記パッド、前記接続線上に第２の樹脂絶縁層を形成することと、
    前記支持板を除去することと、
    前記絶縁層の前記支持板から剥離された面側に前記枠状の溝を露出させることと、
    前記第１回路基板となる絶縁層の内の枠状の溝で囲まれた部分を剥離することで開口を形成することと、
    前記剥離膜を除去し、前記第２の樹脂絶縁層の一部を実装エリアとして開口内に露出させることと、を含むプリント配線板の製造方法。
  9. 請求項８のプリント配線板の製造方法であって、
    前記第１の樹脂絶縁層を貫通するビア導体は、前記金属ポストに直接接続される。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192245A (ja) * 2018-04-24 2019-10-31 京セラ株式会社 Ｒｆｉｄタグおよびｒｆｉｄシステム
JP2020113748A (ja) * 2018-12-28 2020-07-27 旭化成株式会社 半導体装置、及びその製造方法
WO2020185016A1 (ko) * 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
US11277923B2 (en) 2019-12-10 2022-03-15 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
KR20220149170A (ko) * 2021-04-30 2022-11-08 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
JP2017108034A (ja) * 2015-12-11 2017-06-15 イビデン株式会社 配線板及びその製造方法
TWI595812B (zh) * 2016-11-30 2017-08-11 欣興電子股份有限公司 線路板結構及其製作方法
EP3481162B1 (en) * 2017-11-06 2023-09-06 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with two component carrier portions and a component being embedded in a blind opening of one of the component carrier portions
US10321555B1 (en) * 2018-09-04 2019-06-11 Raytheon Company Printed circuit board based RF circuit module
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
TWI690253B (zh) * 2018-11-06 2020-04-01 鈺橋半導體股份有限公司 具有應力調節件之互連基板、其覆晶組體及其製作方法
US10950538B2 (en) * 2018-11-23 2021-03-16 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN118102575A (zh) * 2019-12-31 2024-05-28 奥特斯(中国)有限公司 部件承载件
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
TWI783324B (zh) * 2020-12-15 2022-11-11 何崇文 線路載板及其製作方法
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113594051B (zh) * 2021-07-09 2024-02-20 苏州汉天下电子有限公司 半导体封装方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0774888B1 (en) * 1995-11-16 2003-03-19 Matsushita Electric Industrial Co., Ltd Printed wiring board and assembly of the same
US5999415A (en) * 1998-11-18 1999-12-07 Vlsi Technology, Inc. BGA package using PCB and tape in a die-down configuration
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
TW574752B (en) * 2000-12-25 2004-02-01 Hitachi Ltd Semiconductor module
US6475327B2 (en) * 2001-04-05 2002-11-05 Phoenix Precision Technology Corporation Attachment of a stiff heat spreader for fabricating a cavity down plastic chip carrier
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7150569B2 (en) * 2003-02-24 2006-12-19 Nor Spark Plug Co., Ltd. Optical device mounted substrate assembly
EP1601017A4 (en) * 2003-02-26 2009-04-29 Ibiden Co Ltd MULTILAYER PRINTED PCB
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
CN100390951C (zh) * 2003-03-25 2008-05-28 富士通株式会社 电子部件安装基板的制造方法
TWI221330B (en) * 2003-08-28 2004-09-21 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor device
US7271479B2 (en) * 2004-11-03 2007-09-18 Broadcom Corporation Flip chip package including a non-planar heat spreader and method of making the same
US20060091542A1 (en) * 2004-11-03 2006-05-04 Broadcom Corporation Flip chip package including a heat spreader having an edge with a recessed edge portion and method of making the same
KR100983836B1 (ko) * 2005-09-20 2010-09-27 파나소닉 전공 주식회사 Ｌｅｄ조명 기구
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
WO2008056499A1 (en) * 2006-11-06 2008-05-15 Nec Corporation Semiconductor device and method for manufacturing same
JP4906496B2 (ja) * 2006-12-25 2012-03-28 新光電気工業株式会社 半導体パッケージ
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
TWI393511B (zh) * 2007-05-29 2013-04-11 Panasonic Corp Dimensional printed wiring board and manufacturing method thereof
US7893527B2 (en) * 2007-07-24 2011-02-22 Samsung Electro-Mechanics Co., Ltd. Semiconductor plastic package and fabricating method thereof
JP2009135398A (ja) * 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
JP5279631B2 (ja) * 2009-06-23 2013-09-04 新光電気工業株式会社 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法
US8654538B2 (en) * 2010-03-30 2014-02-18 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5001395B2 (ja) * 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法
JP2012009586A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
US9173299B2 (en) * 2010-09-30 2015-10-27 KYOCERA Circuit Solutions, Inc. Collective printed circuit board
JP2012186440A (ja) * 2011-02-18 2012-09-27 Ibiden Co Ltd インダクタ部品とその部品を内蔵しているプリント配線板及びインダクタ部品の製造方法
US8908387B2 (en) * 2011-10-31 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9439289B2 (en) * 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5993248B2 (ja) * 2012-08-27 2016-09-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
JP5744338B2 (ja) * 2012-09-28 2015-07-08 シャープ株式会社 蛍光体含有封止材の製造方法、発光装置の製造方法およびディスペンサー
US9282642B2 (en) * 2012-09-28 2016-03-08 KYOCERA Circuit Solutions, Inc. Wiring board
JP2015046450A (ja) * 2013-08-28 2015-03-12 イビデン株式会社 プリント配線板
JP6256741B2 (ja) 2013-09-18 2018-01-10 日立化成株式会社 半導体素子搭載用パッケージ基板
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
JP2015103543A (ja) * 2013-11-21 2015-06-04 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2016004889A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192245A (ja) * 2018-04-24 2019-10-31 京セラ株式会社 Ｒｆｉｄタグおよびｒｆｉｄシステム
JP7344003B2 (ja) 2018-04-24 2023-09-13 京セラ株式会社 Ｒｆｉｄタグおよびｒｆｉｄシステム
JP2020113748A (ja) * 2018-12-28 2020-07-27 旭化成株式会社 半導体装置、及びその製造方法
JP7370229B2 (ja) 2018-12-28 2023-10-27 旭化成株式会社 半導体装置、及びその製造方法
CN113366628B (zh) * 2019-03-12 2022-09-30 爱玻索立克公司 封装基板及包括其的半导体装置
KR20210068579A (ko) * 2019-03-12 2021-06-09 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
KR102396184B1 (ko) * 2019-03-12 2022-05-10 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
KR20220060557A (ko) * 2019-03-12 2022-05-11 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
CN113366628A (zh) * 2019-03-12 2021-09-07 Skc株式会社 封装基板及包括其的半导体装置
KR102653023B1 (ko) * 2019-03-12 2024-03-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
WO2020185016A1 (ko) * 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
JP7228697B2 (ja) 2019-03-12 2023-02-24 アブソリックス インコーポレイテッド パッケージング基板及びこれを含む半導体装置
JP2022517061A (ja) * 2019-03-12 2022-03-04 アブソリックス インコーポレイテッド パッケージング基板及びこれを含む半導体装置
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11277923B2 (en) 2019-12-10 2022-03-15 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
KR102515303B1 (ko) 2021-04-30 2023-03-29 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
KR20220149170A (ko) * 2021-04-30 2022-11-08 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US20170064835A1 (en) 2017-03-02
US10004143B2 (en) 2018-06-19

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