JP2017046054A - Load control device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a load control device capable of diagnosing a defect of an interruption circuit while suppressing currents from flowing to an inductive load.SOLUTION: A load control device for controlling an inductive load includes: a driver 60; a control part 10 for controlling a driver by a control signal; an interruption circuit 20 for interrupting the control signal; and a monitoring circuit 70 for monitoring the control signal. The driver has a switch group in which an upper switch 61 and a lower switch are serially connected, and the monitoring circuit generates a determination signal based on a control signal output from each of the interruption circuit and the control circuit, and the control part outputs an interruption signal for interrupting the transmission of the control signal to the driver to the interruption circuit, and diagnoses a defect of the interruption circuit on the basis of the determination signal when one-pulse-outputting the control signal to the upper switch and the determination signal when one-pulse-outputting the control signal to the lower switch.SELECTED DRAWING: Figure 2

Description

本発明は、誘導性負荷を制御する負荷制御装置に関するものである。   The present invention relates to a load control device that controls an inductive load.

特許文献１に示されるように、逆変換部、制御部、安全機能信号生成回路、ゲート指令用バッファ回路、および、ゲート制御部を有する電力変換器が知られている。逆変換部は負荷に給電し、制御部は逆変換部を動作させるためのゲート指令を生成する。安全機能信号生成回路は安全機能信号を生成し、ゲート指令用バッファ回路はゲート指令と安全機能信号とに基づいてゲート指令信号を生成する。そしてゲート制御部はゲート指令信号に基づいて逆変換部のゲート信号を生成し、逆変換部の動作を制御する。   As shown in Patent Document 1, a power converter having an inverse conversion unit, a control unit, a safety function signal generation circuit, a gate command buffer circuit, and a gate control unit is known. The reverse conversion unit supplies power to the load, and the control unit generates a gate command for operating the reverse conversion unit. The safety function signal generation circuit generates a safety function signal, and the gate command buffer circuit generates a gate command signal based on the gate command and the safety function signal. And a gate control part produces | generates the gate signal of a reverse conversion part based on a gate command signal, and controls operation | movement of a reverse conversion part.

安全機能信号生成回路は、安全機能発生装置から入力される安全機能指令に基づいて、安全機能信号を生成する。より詳しく言えば安全機能信号生成回路は、安全機能指令がＯＦＦの時に安全機能信号をＯＦＦにする。また安全機能信号生成回路は、安全機能指令がＯＮの時に安全機能信号をＯＮにする。   The safety function signal generation circuit generates a safety function signal based on a safety function command input from the safety function generator. More specifically, the safety function signal generation circuit turns off the safety function signal when the safety function command is OFF. The safety function signal generation circuit turns on the safety function signal when the safety function command is ON.

これに対してゲート指令用バッファ回路は、安全機能信号がＯＦＦの時にゲート指令に同期したゲート指令信号をゲート制御部に出力する。これとは逆にゲート指令用バッファ回路は、安全機能信号がＯＮの時にゲート指令信号を遮断する。   On the other hand, the gate command buffer circuit outputs a gate command signal synchronized with the gate command to the gate control unit when the safety function signal is OFF. On the contrary, the gate command buffer circuit cuts off the gate command signal when the safety function signal is ON.

以上により、安全機能信号生成回路とゲート指令用バッファ回路それぞれが正常状態の場合、ゲート制御部へのゲート指令信号の出力と遮断を制御することができる。しかしながら安全機能信号生成回路とゲート指令用バッファ回路の少なくとも一方が異常状態の場合、ゲート制御部へのゲート指令信号の出力と遮断を制御することができなくなる。   As described above, when each of the safety function signal generation circuit and the gate command buffer circuit is in a normal state, the output and blocking of the gate command signal to the gate control unit can be controlled. However, when at least one of the safety function signal generation circuit and the gate command buffer circuit is in an abnormal state, it becomes impossible to control the output and blocking of the gate command signal to the gate control unit.

特許文献１に記載の電力変換器は、上記の構成要素の他に、安全機能信号生成回路やゲート指令用バッファ回路などの安全機能の故障を判断する安全機能監視部を有する。安全機能監視部は、安全機能指令がＯＮであるにもかかわらず、安全機能信号がＯＦＦになっている場合、安全機能が故障していると判断する。   The power converter described in Patent Document 1 includes a safety function monitoring unit that determines failure of safety functions such as a safety function signal generation circuit and a gate command buffer circuit in addition to the above-described components. The safety function monitoring unit determines that the safety function has failed when the safety function signal is OFF even though the safety function command is ON.

特開２０１４−２１５８９５号公報JP 2014-215895 A

上記したように特許文献１に示される電力変換器では、安全機能指令と安全機能信号とが一致するか否かに基づいて、ゲート指令信号の遮断を行う安全機能（遮断回路）の故障を判断する。この構成の場合、遮断回路が故障していると、ゲート指令信号がゲート制御部に出力され、これによってゲート制御部から逆変換部へとゲート信号が出力される。この結果、負荷（誘導性負荷）に電流が流れることとなる。   As described above, in the power converter disclosed in Patent Document 1, a failure of a safety function (blocking circuit) that blocks the gate command signal is determined based on whether or not the safety function command and the safety function signal match. To do. In the case of this configuration, when the interruption circuit is out of order, a gate command signal is output to the gate control unit, whereby a gate signal is output from the gate control unit to the inverse conversion unit. As a result, a current flows through the load (inductive load).

そこで本発明は上記問題点に鑑み、誘導性負荷に電流の流れることを抑制しつつ、遮断回路の故障診断を行うことのできる負荷制御装置を提供することを目的とする。   SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a load control device capable of diagnosing a failure of a breaking circuit while suppressing a current from flowing through an inductive load.

上記した目的を達成するための開示された発明の１つは、誘導性負荷（２００，２００ａ，２００ｂ）を制御する負荷制御装置であって、
誘導性負荷の電流流動を制御するドライバ（６０）と、
制御信号によってドライバを制御する制御部（１０）と、
制御信号の制御部からドライバへの伝達を遮断する遮断回路（２０）と、
遮断回路を介して制御部から出力された制御信号を監視する監視回路（７０）と、を有し、
ドライバは、プラス電極からマイナス電極へと向かって上側スイッチ（６１，６３，６５，９１）と下側スイッチ（６２，６４，６６，９２）とが順に直列接続されてなる対を成すスイッチ群を少なくとも１つ有し、
監視回路は、遮断回路を介して制御部から出力された制御信号と、制御部から直接出力された制御信号と、に基づく判定信号を生成する判定回路（７２）を有し、
制御部は、
動作モードとして、ドライバを制御する制御モードと、遮断回路の故障を診断する診断モードと、を有し、
診断モードにおいて、
遮断回路に制御信号のドライバへの伝達を遮断する遮断信号を出力しつつ、
上側スイッチおよび下側スイッチの一方に制御信号を１パルス出力した際に判定回路から出力される判定信号、および、上側スイッチおよび下側スイッチの残りの他方に制御信号を１パルス出力した際に判定回路から出力される判定信号に基づいて遮断回路の故障を診断する。 One of the disclosed inventions for achieving the above object is a load control device for controlling an inductive load (200, 200a, 200b),
A driver (60) for controlling the current flow of the inductive load;
A control unit (10) for controlling the driver by a control signal;
A cutoff circuit (20) for blocking transmission of the control signal from the control unit to the driver;
A monitoring circuit (70) for monitoring the control signal output from the control unit via the cutoff circuit,
The driver has a switch group forming a pair in which an upper switch (61, 63, 65, 91) and a lower switch (62, 64, 66, 92) are connected in series from the plus electrode to the minus electrode. Have at least one,
The monitoring circuit includes a determination circuit (72) that generates a determination signal based on the control signal output from the control unit via the cutoff circuit and the control signal output directly from the control unit,
The control unit
As an operation mode, it has a control mode for controlling the driver and a diagnosis mode for diagnosing a failure of the cutoff circuit,
In diagnostic mode,
While outputting a cut-off signal to cut off the transmission of the control signal to the driver to the cut-off circuit,
Determination signal output from determination circuit when one pulse of control signal is output to one of upper switch and lower switch, and determination when one pulse of control signal is output to the other of upper switch and lower switch The failure of the cutoff circuit is diagnosed based on the determination signal output from the circuit.

制御部（１０）が遮断回路（２０）に遮断信号を出力しつつ、スイッチ群に制御信号を出力すると、遮断回路（２０）が正常の場合、監視回路（７０）には、制御部（１０）から制御信号が入力されるが、遮断回路（２０）からは制御信号が入力されない。しかしながらこれとは異なり、遮断回路（２０）が異常のために制御信号を遮断できない場合、監視回路（７０）に制御部（１０）から制御信号が入力されるだけではなく、遮断回路（２０）からも制御信号が入力される。このように遮断回路（２０）が正常の場合と異常の場合とでは、監視回路（７０）に入力される制御信号に違いが生じる。このために監視回路（７０）はこの違いに応じた判定信号を生成する。これにより制御部（１０）は判定信号に基づいて遮断回路（２０）の故障診断を行うことができる。   When the control unit (10) outputs a control signal to the switch group while outputting a cutoff signal to the cutoff circuit (20), when the cutoff circuit (20) is normal, the monitoring circuit (70) includes the control unit (10 ), But no control signal is input from the cutoff circuit (20). However, in contrast to this, when the control signal cannot be interrupted due to an abnormality in the interrupting circuit (20), not only the control signal is input from the control unit (10) to the monitoring circuit (70) but also the interrupting circuit (20). A control signal is also input. Thus, there is a difference in the control signal input to the monitoring circuit (70) between when the cutoff circuit (20) is normal and when it is abnormal. Therefore, the monitoring circuit (70) generates a determination signal corresponding to this difference. Thereby, the control part (10) can perform failure diagnosis of the interruption | blocking circuit (20) based on the determination signal.

また本発明では、上側スイッチ（６１，６３，６５，９１）および下側スイッチ（６２，６４，６６，９２）の一方に１パルスの制御信号を出力する。そしてその後に上側スイッチ（６１，６３，６５，９１）および下側スイッチ（６２，６４，６６，９２）の残りの他方に１パルスの制御信号を出力する。これによれば遮断回路（２０）が故障していたために、制御信号がドライバ（６０，９０）に伝達されたとしても、誘導性負荷（２００，２２０ａ，２００ｂ）に電流の流れることが抑制される。   In the present invention, a one-pulse control signal is output to one of the upper switch (61, 63, 65, 91) and the lower switch (62, 64, 66, 92). Thereafter, a one-pulse control signal is output to the other of the upper switches (61, 63, 65, 91) and the lower switches (62, 64, 66, 92). According to this, since the interruption circuit (20) has failed, even if the control signal is transmitted to the driver (60, 90), the flow of current to the inductive load (200, 220a, 200b) is suppressed. The

以上により、本発明の負荷制御装置（１００）は、誘導性負荷（２００，２００ａ，２００ｂ）に電流の流れることを抑制しつつ、遮断回路（２０）の故障診断を行うことができる。   As described above, the load control device (100) of the present invention can perform a failure diagnosis of the breaking circuit (20) while suppressing the current from flowing through the inductive loads (200, 200a, 200b).

他の開示された発明の１つでは、遮断回路は、上側スイッチに対応する上側遮断回路と、下側スイッチに対応する下側遮断回路と、を有し、
判定回路は、制御部から直接出力された制御信号をクロック信号、制御部から遮断回路を介して伝達される制御信号を入力信号とし、制御部が１パルスの制御信号を出力した結果、クロック信号が第１レベルだった状態から第２レベルへと変化した際の入力信号を判定信号として出力する順序回路（７６）を有し、
判定回路は、上側スイッチに対応する上側判定回路と、下側スイッチに対応する下側判定回路と、を有し、
上側判定回路と下側判定回路それぞれの判定信号の電圧レベルは、遮断回路の故障を診断する初期状態において第２レベルに固定されており、
監視回路は、判定回路の他に、上側判定回路と下側判定回路それぞれの判定信号の少なくとも１つが第２レベルの時に出力信号を第１レベルおよび第２レベルの一方にし、上側判定回路と下側判定回路それぞれの判定信号の全てが第１レベルの時に出力信号を第１レベルおよび第２レベルの他方にする総合判定回路（７３）を有し、
制御部に総合判定回路の１つの出力端子が接続されており、
制御部は、総合判定回路の出力信号に基づいて遮断回路の故障を診断する。 In another disclosed invention, the cutoff circuit includes an upper cutoff circuit corresponding to the upper switch, and a lower cutoff circuit corresponding to the lower switch,
The determination circuit uses a control signal directly output from the control unit as a clock signal, a control signal transmitted from the control unit via a cutoff circuit as an input signal, and the control unit outputs a 1-pulse control signal. Has a sequential circuit (76) for outputting an input signal as a determination signal when the state changes from the first level to the second level,
The determination circuit has an upper determination circuit corresponding to the upper switch, and a lower determination circuit corresponding to the lower switch,
The voltage level of the determination signal of each of the upper determination circuit and the lower determination circuit is fixed to the second level in the initial state for diagnosing the failure of the cutoff circuit,
In addition to the determination circuit, the monitoring circuit sets the output signal to one of the first level and the second level when at least one of the determination signals of the upper determination circuit and the lower determination circuit is at the second level. A comprehensive determination circuit (73) for setting the output signal to the other of the first level and the second level when all the determination signals of the respective side determination circuits are at the first level;
One output terminal of the comprehensive judgment circuit is connected to the control unit,
The control unit diagnoses a failure of the cutoff circuit based on the output signal of the comprehensive determination circuit.

以下においては説明を簡便とするため、総合判定回路（７３）は、判定信号の少なくとも１つが第２レベルの時に出力信号を第１レベルにし、判定信号の全てが第１レベルの時に出力信号を第２レベルにする、として作用効果を説明する。   In the following, for the sake of simplicity of explanation, the general determination circuit 73 sets the output signal to the first level when at least one of the determination signals is at the second level, and outputs the output signal when all the determination signals are at the first level. The effect will be described as the second level.

制御部（１０）が上側遮断回路（２０）に遮断信号を出力しつつ、上側スイッチ（６１，６３，６５，９１）に１パルスの制御信号を出力すると、上側遮断回路（２０）が正常の場合、上側判定回路（７２）には制御部（１０）から１パルスのクロック信号が入力されるが、上側遮断回路（２０）からは制御信号が入力されない。制御信号の電圧レベルはパルスを出力しない際に第１レベルになっている。そのため、クロック信号が入力される際の上側遮断回路（２０）の入力信号は第１レベルとなる。この結果、上側判定回路（７２）の判定信号の電圧レベルは初期状態の第２レベルから第１レベルに変化する。   When the control unit (10) outputs a one-pulse control signal to the upper switch (61, 63, 65, 91) while outputting a cut-off signal to the upper cut-off circuit (20), the upper cut-off circuit (20) is normal. In this case, a one-pulse clock signal is input from the control unit (10) to the upper determination circuit (72), but no control signal is input from the upper cutoff circuit (20). The voltage level of the control signal is the first level when no pulse is output. Therefore, the input signal of the upper cutoff circuit (20) when the clock signal is input is at the first level. As a result, the voltage level of the determination signal of the upper determination circuit (72) changes from the second level in the initial state to the first level.

しかしながらこれとは異なり、上側遮断回路（２０）が異常のために制御信号を遮断できない場合、上側判定回路（７２）には制御部（１０）から１パルスのクロック信号が入力されるとともに、上側遮断回路（２０）から１パルスの制御信号が入力される。制御信号の電圧レベルはパルスの出力によって第１レベルから第２レベルに変化する。そのため、クロック信号が入力される際の上側遮断回路（２０）の入力信号は第２レベルとなる。この結果、上側判定回路（７２）の判定信号の電圧レベルは初期状態の第２レベルのままで変化しない。   However, unlike this, when the upper cut-off circuit (20) cannot cut off the control signal due to an abnormality, the upper determination circuit (72) receives a one-pulse clock signal from the control unit (10) and A one-pulse control signal is input from the cutoff circuit (20). The voltage level of the control signal changes from the first level to the second level according to the output of the pulse. Therefore, the input signal of the upper cutoff circuit (20) when the clock signal is input is at the second level. As a result, the voltage level of the determination signal of the upper determination circuit (72) remains the second level in the initial state and does not change.

制御部（１０）が下側遮断回路（２０）に遮断信号を出力しつつ、下側スイッチ（６２，６４，６６，９２）に１パルスの制御信号を出力した場合においても同様である。すなわち下側遮断回路（２０）が正常の場合、下側判定回路（７２）の判定信号の電圧レベルは第２レベルから第１レベルに変化する。しかしながら下側遮断回路（２０）が異常の場合、下側判定回路（７２）の判定信号の電圧レベルは第２レベルのままで変化しない。   The same applies when the control unit (10) outputs a control signal of one pulse to the lower switch (62, 64, 66, 92) while outputting a cutoff signal to the lower cutoff circuit (20). That is, when the lower cutoff circuit (20) is normal, the voltage level of the determination signal of the lower determination circuit (72) changes from the second level to the first level. However, when the lower cutoff circuit (20) is abnormal, the voltage level of the determination signal of the lower determination circuit (72) remains at the second level and does not change.

したがって上側遮断回路（２０）と下側遮断回路（２０）それぞれが正常の場合、上側判定回路（７２）と下側判定回路（７２）それぞれの判定信号の全てが第２レベルから第１レベルに変化する。この結果、総合判定回路（７３）の出力信号は第１レベルから第２レベルへと変化する。   Therefore, when each of the upper cutoff circuit (20) and the lower cutoff circuit (20) is normal, all the judgment signals of the upper judgment circuit (72) and the lower judgment circuit (72) are changed from the second level to the first level. Change. As a result, the output signal of the comprehensive determination circuit (73) changes from the first level to the second level.

これとは異なり上側遮断回路（２０）と下側遮断回路（２０）の少なくとも１つが異常の場合、上側判定回路（７２）と下側判定回路（７２）それぞれの判定信号の少なくとも１つは第２レベルのままで変化しない。そのため、総合判定回路（７３）の出力信号は第１レベルのままで変化しない。   In contrast, when at least one of the upper cutoff circuit (20) and the lower cutoff circuit (20) is abnormal, at least one of the determination signals of the upper determination circuit (72) and the lower determination circuit (72) 2 levels remain unchanged. Therefore, the output signal of the comprehensive determination circuit (73) remains at the first level and does not change.

以上示したように、上側遮断回路（２０）と下側遮断回路（２０）それぞれが正常の場合と、上側遮断回路（２０）と下側遮断回路（２０）の少なくとも１つが異常の場合とでは、総合判定回路（７３）の出力信号の電圧レベルが異なる。そのために制御部（１０）は、上側遮断回路（２０）と下側遮断回路（２０）それぞれに１パルスの制御信号を出力した後に、判定信号に基づく総合判定回路（７３）の出力信号の電圧レベルが変化したか否かを判定する。こうすることで制御部（１０）は、遮断回路（２０）が異常か否かを判定することができる。   As described above, when the upper cutoff circuit (20) and the lower cutoff circuit (20) are normal, and when at least one of the upper cutoff circuit (20) and the lower cutoff circuit (20) is abnormal, The voltage level of the output signal of the comprehensive judgment circuit (73) is different. For this purpose, the control unit (10) outputs a control signal of one pulse to each of the upper cutoff circuit (20) and the lower cutoff circuit (20), and then the voltage of the output signal of the comprehensive judgment circuit (73) based on the judgment signal. Determine whether the level has changed. By doing so, the control unit (10) can determine whether or not the interruption circuit (20) is abnormal.

また、制御部（１０）には総合判定回路（７３）の１つの出力端子が接続されている。これによれば、制御部（１０）に上側判定回路（７２）と下側判定回路（７２）それぞれの出力端子が接続される構成と比べて、制御部（１０）の入力端子の数の増大が抑制される。   Further, one output terminal of the comprehensive judgment circuit (73) is connected to the control unit (10). According to this, the number of input terminals of the control unit (10) is increased as compared with the configuration in which the output terminals of the upper determination circuit (72) and the lower determination circuit (72) are connected to the control unit (10). Is suppressed.

また他の開示された発明の１つでは、ドライバはスイッチ群を複数有し、
遮断回路は、複数のスイッチ群それぞれに対応する上側遮断回路と下側遮断回路それぞれを複数有し、
判定回路は、複数のスイッチ群それぞれに対応する上側判定回路と下側判定回路それぞれを複数有し、
総合判定回路に、複数の上側判定回路と複数の下側判定回路それぞれの判定信号が入力されており、
制御部は、
診断モードにおいて、
複数の上側遮断回路と複数の下側遮断回路それぞれに遮断信号を出力しつつ、
全てのスイッチ群の上側スイッチおよび下側スイッチの一方に制御信号を同時に１パルス出力した後、全てのスイッチ群の上側スイッチおよび下側スイッチの残りの他方に制御信号を同時に１パルス出力した際に総合判定回路から出力される出力信号に基づいて、遮断回路の故障を診断する。 In another disclosed invention, the driver has a plurality of switch groups,
The cutoff circuit has a plurality of upper cutoff circuits and lower cutoff circuits corresponding to a plurality of switch groups,
The determination circuit has a plurality of upper determination circuits and lower determination circuits corresponding to a plurality of switch groups,
The determination signal of each of the plurality of upper determination circuits and the plurality of lower determination circuits is input to the comprehensive determination circuit,
The control unit
In diagnostic mode,
While outputting a cutoff signal to each of the plurality of upper cutoff circuits and the plurality of lower cutoff circuits,
When one control pulse is simultaneously output to one of the upper switches and lower switches of all switch groups, and then one pulse of the control signal is simultaneously output to the other of the upper switches and lower switches of all switch groups. Based on the output signal output from the comprehensive determination circuit, the failure of the cutoff circuit is diagnosed.

これによれば、制御部（１０）が制御信号を１パルス出力する動作が２回となる。そのため複数の上側スイッチ（６１，６３，６５，９１）と複数の下側スイッチ（６２，６４，６６，９２）それぞれに時間をずらして個別に制御信号を１パルス出力する構成と比べて、遮断回路（２０）の故障診断時間が短くなる。   According to this, the operation in which the control unit (10) outputs one pulse of the control signal is performed twice. Therefore, it is cut off as compared with the configuration in which a plurality of upper switches (61, 63, 65, 91) and a plurality of lower switches (62, 64, 66, 92) are individually shifted in time to output one control signal individually. The failure diagnosis time of the circuit (20) is shortened.

なお、特許請求の範囲に記載の請求項、および、課題を解決するための手段それぞれに記載の要素に括弧付きで符号をつけている。この括弧付きの符号は実施形態に記載の各構成要素との対応関係を簡易的に示すためのものであり、実施形態に記載の要素そのものを必ずしも示しているわけではない。括弧付きの符号の記載は、いたずらに特許請求の範囲を狭めるものではない。   In addition, the code | symbol with the parenthesis is attached | subjected to the element as described in the claim as described in a claim, and each means for solving a subject. The reference numerals in parentheses are for simply indicating the correspondence with each component described in the embodiment, and do not necessarily indicate the element itself described in the embodiment. The description of the reference numerals with parentheses does not unnecessarily narrow the scope of the claims.

第１実施形態に係るモータ制御装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the motor control apparatus which concerns on 1st Embodiment. モータ制御装置におけるＵ相上アームスイッチに関わる部位を示す回路図である。It is a circuit diagram which shows the site | part in connection with the U-phase upper arm switch in a motor control apparatus. 故障診断処理におけるモータ制御装置の信号を示すタイミングチャートである。It is a timing chart which shows the signal of the motor control apparatus in a failure diagnosis process. 故障診断処理におけるモータ制御装置の信号を示すタイミングチャートである。It is a timing chart which shows the signal of the motor control apparatus in a failure diagnosis process. 故障診断処理を示すフローチャートである。It is a flowchart which shows a failure diagnosis process. 第２実施形態に係るモータ制御装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the motor control apparatus which concerns on 2nd Embodiment. 故障箇所特定処理におけるモータ制御装置の信号を示すタイミングチャートである。It is a timing chart which shows the signal of the motor control apparatus in a failure location specific process. 故障箇所特定処理を示すフローチャートである。It is a flowchart which shows a failure location specific process. 第３実施形態に係るモータ制御装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the motor control apparatus which concerns on 3rd Embodiment. ドライバを示す回路図である。It is a circuit diagram which shows a driver. ドライバ判定回路と総合判定回路を示す回路図である。It is a circuit diagram which shows a driver determination circuit and a comprehensive determination circuit. 選択回路を説明するための回路図である。It is a circuit diagram for demonstrating a selection circuit.

以下、本発明の負荷制御装置を、ハイブリッド自動車に搭載されたモータジェネレータを制御するモータ制御装置に適用した場合の実施形態を図に基づいて説明する。
（第１実施形態）
図１〜図５に基づいて本実施形態に係るモータ制御装置を説明する。図１ではモータ制御装置１００の他に、モータジェネレータ２００も図示している。そして図１において信号の記号と名称を記載しているが、記号に記載のアスタリスク＊は不定を表している。また図３および図４においては、信号レベルの不定をハッチングによって示している。 Hereinafter, an embodiment in which a load control device of the present invention is applied to a motor control device that controls a motor generator mounted on a hybrid vehicle will be described with reference to the drawings.
(First embodiment)
A motor control device according to the present embodiment will be described with reference to FIGS. In FIG. 1, in addition to the motor control device 100, a motor generator 200 is also illustrated. In FIG. 1, the symbol and name of the signal are shown. The asterisk * shown in the symbol indicates indefiniteness. 3 and 4, the indefinite signal level is indicated by hatching.

モータ制御装置１００はモータジェネレータ２００とともにハイブリッド自動車に搭載されている。モータジェネレータ２００はハイブリッド自動車の動力源および発電源としての機能を果たす。図示しないが、ハイブリッド自動車には動力源として他にエンジンを有し、発電源として他にもう一つのモータジェネレータを有する。これら動力源と発電源とを構成するエンジンと２つのモータジェネレータは動力分配機構を介して連結されている。生成された動力はこの動力分配機構によって車両走行と発電とに分配される。モータジェネレータ２００が誘導性負荷に相当する。   The motor control device 100 is mounted on the hybrid vehicle together with the motor generator 200. Motor generator 200 functions as a power source and a power generation source for the hybrid vehicle. Although not shown, the hybrid vehicle has another engine as a power source and another motor generator as a power generation source. The engine constituting these power source and power generation source and the two motor generators are connected via a power distribution mechanism. The generated power is distributed to vehicle travel and power generation by this power distribution mechanism. The motor generator 200 corresponds to an inductive load.

エンジンは燃焼駆動することで動力を発生し、モータジェネレータ２００は電力によって出力軸を回転することで動力を発生する。そしてモータジェネレータ２００は車輪の回転エネルギーによって出力軸が回転されることで発電する。また他のモータジェネレータはエンジンの動力によって出力軸が回転されることで発電する。以下においては煩雑と成ることを避けるため、モータジェネレータを単にモータと略して示す。   The engine generates power by being driven to burn, and the motor generator 200 generates power by rotating the output shaft with electric power. The motor generator 200 generates electricity by rotating the output shaft by the rotational energy of the wheels. Other motor generators generate electricity by rotating the output shaft by the power of the engine. In the following, in order to avoid complication, the motor generator is simply abbreviated as a motor.

図示しないがモータ２００は、上記の出力軸と、出力軸に設けられたロータと、ロータの周りに設けられたステータコイルと、を有する。上記したように出力軸が車輪の回転エネルギーによって回転すると、ロータから発せられた磁界がステータコイルと交差し、ステータコイルに誘起電圧が発生する。この結果ステータコイルに電流が流れ、この電流がモータ制御装置１００によって車両のバッテリに供給される。こうすることで発電がなされる。これとは異なり、ステータコイルにモータ制御装置１００によって三相交流が供給されると、ステータコイルから三相回転磁界が発生する。これによりロータに回転トルクが発生し、出力軸が回転する。   Although not shown, the motor 200 includes the output shaft, a rotor provided on the output shaft, and a stator coil provided around the rotor. As described above, when the output shaft is rotated by the rotational energy of the wheel, the magnetic field generated from the rotor intersects the stator coil, and an induced voltage is generated in the stator coil. As a result, a current flows through the stator coil, and this current is supplied to the vehicle battery by the motor control device 100. This will generate electricity. In contrast, when a three-phase alternating current is supplied to the stator coil by the motor control device 100, a three-phase rotating magnetic field is generated from the stator coil. Thereby, rotational torque is generated in the rotor, and the output shaft rotates.

次に、図１に基づいてモータ制御装置１００を概説する。モータ制御装置１００は、制御部１０、遮断回路２０、バッファ回路３０、絶縁回路４０、駆動回路５０、ドライバ６０、および、監視回路７０を有する。制御部１０、遮断回路２０、バッファ回路３０、および、監視回路７０によって低圧システムが構成され、駆動回路５０およびドライバ６０によって高圧システムが構成されている。絶縁回路４０は低圧システムから高圧システムへと信号を送信する機能を果たす。遮断回路２０、バッファ回路３０、および、監視回路７０それぞれは同一の集積回路に形成されている。   Next, the motor control apparatus 100 will be outlined based on FIG. The motor control device 100 includes a control unit 10, a cutoff circuit 20, a buffer circuit 30, an insulation circuit 40, a drive circuit 50, a driver 60, and a monitoring circuit 70. The control unit 10, the cutoff circuit 20, the buffer circuit 30, and the monitoring circuit 70 constitute a low voltage system, and the drive circuit 50 and the driver 60 constitute a high voltage system. The isolation circuit 40 functions to transmit signals from the low pressure system to the high pressure system. Each of the cutoff circuit 20, the buffer circuit 30, and the monitoring circuit 70 is formed in the same integrated circuit.

低圧システムでは、制御部１０が遮断回路２０を介してバッファ回路３０と電気的に接続され、バッファ回路３０は絶縁回路４０の送信側と電気的に接続されている。これに対して高圧システムでは、絶縁回路４０の受信側と駆動回路５０とが電気的に接続され、駆動回路５０はドライバ６０と電気的に接続されている。そしてドライバ６０はモータ２００のステータコイルと電気的に接続されている。   In the low pressure system, the control unit 10 is electrically connected to the buffer circuit 30 via the cutoff circuit 20, and the buffer circuit 30 is electrically connected to the transmission side of the insulating circuit 40. On the other hand, in the high voltage system, the receiving side of the insulating circuit 40 and the drive circuit 50 are electrically connected, and the drive circuit 50 is electrically connected to the driver 60. The driver 60 is electrically connected to the stator coil of the motor 200.

以上の接続構成により、制御部１０から出力された制御信号は、遮断回路２０を介してバッファ回路３０に入力される。バッファ回路３０にて制御信号が増幅され、その増幅された信号（以下、増幅信号と示す）が絶縁回路４０を介して駆動回路５０へと伝達され、駆動回路５０にてゲート駆動信号が生成される。このゲート駆動信号がドライバ６０に入力される。これによりドライバ６０が駆動し、モータ２００が制御される。   With the above connection configuration, the control signal output from the control unit 10 is input to the buffer circuit 30 via the cutoff circuit 20. The buffer circuit 30 amplifies the control signal, the amplified signal (hereinafter referred to as an amplified signal) is transmitted to the drive circuit 50 through the insulating circuit 40, and the drive circuit 50 generates a gate drive signal. The This gate drive signal is input to the driver 60. As a result, the driver 60 is driven and the motor 200 is controlled.

制御部１０は、制御信号の他に遮断信号を遮断回路２０に出力する。遮断回路２０は遮断信号を受け取ると、制御信号のバッファ回路３０への出力を止める。これにより、増幅信号の絶縁回路４０への出力が止まり、ゲート駆動信号のドライバ６０への出力が止まる。この結果、ドライバ６０の駆動が停止し、モータ２００の制御も停止する。   The control unit 10 outputs a cutoff signal to the cutoff circuit 20 in addition to the control signal. When receiving the cutoff signal, the cutoff circuit 20 stops outputting the control signal to the buffer circuit 30. As a result, the output of the amplified signal to the insulating circuit 40 is stopped, and the output of the gate drive signal to the driver 60 is stopped. As a result, the driving of the driver 60 is stopped and the control of the motor 200 is also stopped.

上記したようにモータ制御装置１００は監視回路７０を有する。この監視回路７０は、図１に示すように制御部１０とバッファ回路３０それぞれと電気的に接続されている。監視回路７０には制御部１０から制御信号と遮断信号が直接入力される。また監視回路７０にはバッファ回路３０から増幅信号が入力される。換言すれば、監視回路７０には遮断回路２０を介し、バッファ回路３０によって増幅された制御信号が間接的に入力される。   As described above, the motor control device 100 includes the monitoring circuit 70. As shown in FIG. 1, the monitoring circuit 70 is electrically connected to the control unit 10 and the buffer circuit 30. A control signal and a cutoff signal are directly input from the control unit 10 to the monitoring circuit 70. The monitor circuit 70 receives the amplified signal from the buffer circuit 30. In other words, the control signal amplified by the buffer circuit 30 is indirectly input to the monitoring circuit 70 via the cutoff circuit 20.

後述するように監視回路７０は、制御信号、遮断信号、および、増幅信号それぞれに基づいて遮断回路２０の故障に応じた総合判定信号を生成する。この総合判定信号が制御部１０に入力される。制御部１０は総合判定信号に基づいて遮断回路２０の故障を診断する。   As will be described later, the monitoring circuit 70 generates a comprehensive determination signal corresponding to the failure of the cutoff circuit 20 based on the control signal, the cutoff signal, and the amplified signal. This comprehensive determination signal is input to the control unit 10. The control unit 10 diagnoses a failure of the cutoff circuit 20 based on the comprehensive determination signal.

次に、ドライバ６０を詳説する。図１に示すように本実施形態のドライバ６０は、上アームスイッチと下アームスイッチとが直列接続されたスイッチ群を３つ有するインバータである。３つのスイッチ群は電源とグランドとの間に並列接続されている。   Next, the driver 60 will be described in detail. As shown in FIG. 1, the driver 60 of this embodiment is an inverter having three switch groups in which an upper arm switch and a lower arm switch are connected in series. The three switch groups are connected in parallel between the power supply and the ground.

モータ２００はステータコイルとして、Ｕ相ステータコイル、Ｖ相ステータコイル、Ｗ相ステータコイルを有する。３つのスイッチ群は、これら３相ステータコイルそれぞれと対応している。   Motor 200 has a U-phase stator coil, a V-phase stator coil, and a W-phase stator coil as stator coils. The three switch groups correspond to each of these three-phase stator coils.

Ｕ相ステータコイルに対応するスイッチ群は、Ｕ相上アームスイッチ６１とＵ相下アームスイッチ６２を有し、その中点がＵ相ステータコイルと電気的に接続されている。同様にしてＶ相ステータコイルに対応するスイッチ群は、Ｖ相上アームスイッチ６３とＶ相下アームスイッチ６４を有し、その中点がＶ相ステータコイルと電気的に接続されている。Ｗ相ステータコイルに対応するスイッチ群は、Ｗ相上アームスイッチ６５とＷ相下アームスイッチ６６を有し、その中点がＷ相ステータコイルと電気的に接続されている。   The switch group corresponding to the U-phase stator coil has a U-phase upper arm switch 61 and a U-phase lower arm switch 62, the middle point of which is electrically connected to the U-phase stator coil. Similarly, the switch group corresponding to the V-phase stator coil has a V-phase upper arm switch 63 and a V-phase lower arm switch 64, and the middle point thereof is electrically connected to the V-phase stator coil. The switch group corresponding to the W-phase stator coil has a W-phase upper arm switch 65 and a W-phase lower arm switch 66, and the middle point thereof is electrically connected to the W-phase stator coil.

この接続構成により、ゲート駆動信号によって上アームスイッチ６１，６３，６５の内の少なくとも１つと、下アームスイッチ６２，６４，６６の内の少なくとも１つとが駆動状態になると、ステータコイルが電源とグランドとに接続される。この結果ステータコイルに電流が流れる。   With this connection configuration, when at least one of the upper arm switches 61, 63, 65 and at least one of the lower arm switches 62, 64, 66 are driven by the gate drive signal, the stator coil is connected to the power source and the ground. And connected to. As a result, a current flows through the stator coil.

なお本実施形態のスイッチ６１〜６６それぞれはＩＧＢＴである。そのためスイッチ６１〜６６それぞれには、ダイオード６１ａ〜６６ａが逆並列接続されている。上アームスイッチ６１，６３，６５が上側スイッチに相当し、下アームスイッチ６２，６４，６６が下側スイッチに相当する。   Each of the switches 61 to 66 of the present embodiment is an IGBT. Therefore, diodes 61a to 66a are connected in reverse parallel to the switches 61 to 66, respectively. The upper arm switches 61, 63, 65 correspond to upper switches, and the lower arm switches 62, 64, 66 correspond to lower switches.

次に、モータ制御装置１００の信号と構成要素の個数を概説する。上記したようにドライバ６０は６つのスイッチ６１〜６６を有する。そのためこれら６つのスイッチ６１〜６６を個別に制御してドライバ６０の電流流動を制御するべく、制御部１０は図３に示す６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎを生成する。これに対して遮断回路２０は、６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎの出力と遮断とを行うべく、６つのスイッチ６１〜６６それぞれに対して６つある。同様にしてバッファ回路３０、絶縁回路４０、駆動回路５０、および、後述する監視回路７０の電圧レベル変換回路７１と判定回路７２それぞれは、６つのスイッチ６１〜６６それぞれに対して６つある。ただし、監視回路７０の総合判定回路７３はドライバ６０のスイッチの数に限らずに１つである。   Next, the signals of the motor control device 100 and the number of components will be outlined. As described above, the driver 60 has six switches 61 to 66. Therefore, in order to control the current flow of the driver 60 by individually controlling the six switches 61 to 66, the control unit 10 generates six control signals SIMup to SIMmwn shown in FIG. On the other hand, there are six cutoff circuits 20 for each of the six switches 61 to 66 in order to output and cut off the six control signals SImup to SImwn. Similarly, there are six buffer circuits 30, insulation circuits 40, drive circuits 50, and voltage level conversion circuits 71 and determination circuits 72 of the monitoring circuit 70 described later for each of the six switches 61-66. However, the total determination circuit 73 of the monitoring circuit 70 is not limited to the number of switches of the driver 60, but is one.

６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎは６つの遮断回路２０を介して６つのバッファ回路３０それぞれに入力される。これに対応して６つのバッファ回路３０は６つの増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎを生成し、それらを６つの絶縁回路４０に出力する。これに応じて６つの絶縁回路４０は、後述するように６つの駆動回路５０の電流流動を制御する。６つの駆動回路５０は電流流動に応じた６つのゲート駆動信号Ｇｍｕｐ〜Ｇｍｗｎを生成し、それらをスイッチ６１〜６６に出力する。   The six control signals SImup to SImwn are input to the six buffer circuits 30 via the six cutoff circuits 20, respectively. Corresponding to this, the six buffer circuits 30 generate six amplified signals SOmup to SOmwn and output them to the six insulating circuits 40. In response to this, the six isolation circuits 40 control the current flow of the six drive circuits 50 as will be described later. The six drive circuits 50 generate six gate drive signals Gmup to Gmwn corresponding to the current flow, and output them to the switches 61 to 66.

また制御部１０は遮断信号ＳＤＮｍも遮断回路２０に出力する。監視回路７０には制御部１０から６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎと１つの遮断信号ＳＤＮｍが入力される。また監視回路７０にはバッファ回路３０から６つの増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎも入力される。より詳しく言えば、６つの電圧レベル変換回路７１と判定回路７２それぞれに制御信号ＳＩｍｕｐ〜ＳＩｍｗｎ、遮断信号ＳＤＮｍ、および、増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎが入力される。   The control unit 10 also outputs a cutoff signal SDNm to the cutoff circuit 20. The control circuit 10 receives six control signals SImup to SImwn and one cutoff signal SDNm from the control unit 10. The monitor circuit 70 also receives six amplified signals SOmup to SOmwn from the buffer circuit 30. More specifically, the control signals SImup to SImwn, the cutoff signal SDNm, and the amplified signals SOmup to SOmwn are input to the six voltage level conversion circuits 71 and the determination circuit 72, respectively.

６つの電圧レベル変換回路７１は増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎに基づいて、図３に示す６つの変換信号ＤＡｍｕｐ〜ＤＡｍｗｎを生成する。そして６つの判定回路７２は、変換信号ＤＡｍｕｐ〜ＤＡｍｗｎ、制御信号ＳＩｍｕｐ〜ＳＩｍｗｎ、および、遮断信号ＳＤＮｍに基づいて６つの判定信号ＤＢｍｕｐ〜ＤＡｍｗｎを生成する。最後に総合判定回路７３は、判定信号ＤＢｍｕｐ〜ＤＡｍｗｎに基づいて１つの総合判定信号ＤＯＵＴを生成する。この総合判定信号ＤＯＵＴが制御部１０に入力される。   The six voltage level conversion circuits 71 generate the six conversion signals DAmup to DAmwn shown in FIG. 3 based on the amplified signals SOmup to SOmwn. Then, the six determination circuits 72 generate six determination signals DBmup to DAmwn based on the conversion signals DAmup to DAmwn, the control signals SImup to SImwn, and the cutoff signal SDNm. Finally, the comprehensive determination circuit 73 generates one comprehensive determination signal DOUT based on the determination signals DBmup to DAmwn. This comprehensive determination signal DOUT is input to the control unit 10.

次に、図２に基づいてモータ制御装置１００の細部を説明する。図２に示す遮断回路２０、バッファ回路３０、絶縁回路４０、駆動回路５０、および、監視回路７０の電圧レベル変換回路７１と判定回路７２それぞれは、Ｕ相上アームスイッチ６１に関わる部位である。遮断回路２０、バッファ回路３０、絶縁回路４０、および、電圧レベル変換回路７１と判定回路７２それぞれは、他のスイッチ６２〜６６に対しても同様にして、図２に対応する構成を有している。ただし監視回路７０の総合判定回路７３は、６つのスイッチ６１〜６６それぞれに対して共通となっている。   Next, details of the motor control device 100 will be described with reference to FIG. The voltage level conversion circuit 71 and the determination circuit 72 of the cutoff circuit 20, the buffer circuit 30, the insulation circuit 40, the drive circuit 50, and the monitoring circuit 70 shown in FIG. 2 are parts related to the U-phase upper arm switch 61. The cutoff circuit 20, the buffer circuit 30, the insulation circuit 40, the voltage level conversion circuit 71, and the determination circuit 72 each have a configuration corresponding to FIG. Yes. However, the overall determination circuit 73 of the monitoring circuit 70 is common to each of the six switches 61 to 66.

制御部１０は、動作モードとして、ドライバ６０を制御する制御モードと、遮断回路２０の故障を診断する診断モードと、を有する。制御部１０はイグニッションスイッチＩＧがオフ状態からオン状態に切り換わると、診断モードになる。これにより制御部１０は遮断回路２０の故障を診断する。この故障診断の後、制御部１０は制御モードに切り換わり、車両に搭載されたハイブリッドＥＣＵやパワーマネジメントＥＣＵなどの上位ＥＣＵからの指示と、モータ２００の回転状態とに基づいて、ドライバ６０を制御する。なお本実施形態の制御部１０は、遮断回路２０だけではなく監視回路７０の故障診断も行う。   The control unit 10 has a control mode for controlling the driver 60 and a diagnostic mode for diagnosing a failure of the cutoff circuit 20 as operation modes. When the ignition switch IG switches from the off state to the on state, the control unit 10 enters the diagnosis mode. Thereby, the control unit 10 diagnoses the failure of the cutoff circuit 20. After the failure diagnosis, the control unit 10 switches to the control mode, and controls the driver 60 based on an instruction from a host ECU such as a hybrid ECU or a power management ECU mounted on the vehicle and the rotation state of the motor 200. To do. Note that the control unit 10 of the present embodiment performs failure diagnosis of not only the cutoff circuit 20 but also the monitoring circuit 70.

スイッチ６１〜６６に対応する６つの遮断回路２０それぞれは、制御部１０から出力された遮断信号ＳＤＮｍがＬｏレベルの場合に制御信号ＳＩｍｕｐ〜ＳＩｍｗｎを遮断する。これとは反対に遮断信号ＳＤＮｍがＨｉレベルの場合、６つの遮断回路２０それぞれは制御信号ＳＩｍｕｐ〜ＳＩｍｗｎをバッファ回路３０に出力する。上アームスイッチ６１，６３，６５に対応する３つの遮断回路２０それぞれが上側遮断回路に相当する。下アームスイッチ６２，６４，６６に対応する３つの遮断回路２０それぞれが下側遮断回路に相当する。なおＬｏレベルが第１レベルに相当し、Ｈｉレベルが第２レベルに相当する。   Each of the six cutoff circuits 20 corresponding to the switches 61 to 66 cuts off the control signals SIMup to SIMmwn when the cutoff signal SDNm output from the control unit 10 is at the Lo level. On the contrary, when the cutoff signal SDNm is at the Hi level, each of the six cutoff circuits 20 outputs the control signals SImup to SImwn to the buffer circuit 30. Each of the three cutoff circuits 20 corresponding to the upper arm switches 61, 63, 65 corresponds to an upper cutoff circuit. Each of the three cutoff circuits 20 corresponding to the lower arm switches 62, 64, 66 corresponds to a lower cutoff circuit. The Lo level corresponds to the first level, and the Hi level corresponds to the second level.

スイッチ６１〜６６に対応する６つのバッファ回路３０それぞれは、遮断回路２０から出力された制御信号ＳＩｍｕｐ〜ＳＩｍｗｎがＬｏレベルの場合に、Ｌｏレベルの増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎを出力する。これとは反対に制御信号ＳＩｍｕｐ〜ＳＩｍｗｎがＨｉレベルの場合、６つのバッファ回路３０それぞれはＨｉレベルの増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎを出力する。   Each of the six buffer circuits 30 corresponding to the switches 61 to 66 outputs the Lo level amplified signals SOmup to SOmwn when the control signals SImup to SIMmwn output from the cutoff circuit 20 are at the Lo level. On the other hand, when the control signals SImup to SImwn are at the Hi level, each of the six buffer circuits 30 outputs the amplified signals SOmup to SOmwn at the Hi level.

図２に示すようにバッファ回路３０は、低圧システム側の電源とグランドとを接続する電源配線に設けられた増幅スイッチ３１を有する。この電源配線には、増幅スイッチ３１の他に、絶縁回路４０のフォトダイオード４１と電流制限抵抗４２とが設けられている。電源からグランドへと向かって順に、フォトダイオード４１、電流制限抵抗４２、および、増幅スイッチ３１が直列接続されている。増幅スイッチ３１はＮチャネル型ＭＯＳＦＥＴであり、この増幅スイッチ３１のゲート電極が、遮断回路２０を介して制御部１０と電気的に接続されている。   As shown in FIG. 2, the buffer circuit 30 includes an amplification switch 31 provided in a power supply wiring that connects the power supply on the low-voltage system side and the ground. In addition to the amplification switch 31, the power supply wiring is provided with a photodiode 41 of the insulating circuit 40 and a current limiting resistor 42. A photodiode 41, a current limiting resistor 42, and an amplification switch 31 are connected in series in order from the power supply to the ground. The amplification switch 31 is an N-channel MOSFET, and the gate electrode of the amplification switch 31 is electrically connected to the control unit 10 via the cutoff circuit 20.

Ｕ相上アームスイッチ６１に対応する遮断回路２０によって第１制御信号ＳＩｍｕｐが遮断されていない場合、Ｕ相上アームスイッチ６１に対応する増幅スイッチ３１のゲート電極に第１制御信号ＳＩｍｕｐが入力される。第１制御信号ＳＩｍｕｐがＨｉレベルになると、増幅スイッチ３１はオン状態になる。これとは反対に第１制御信号ＳＩｍｕｐがＬｏレベルになると、増幅スイッチ３１はオフ状態になる。また第１制御信号ＳＩｍｕｐが遮断されている場合においても、増幅スイッチ３１はオフ状態になる。Ｕ相上アームスイッチ６１に対応する電流制限抵抗４２と増幅スイッチ３１の中点が監視回路７０に接続されている。この中点の電位が、第１増幅信号ＳＯｍｕｐに相当する。以上に示したＵ相上アームスイッチ６１に対応するバッファ回路３０の挙動は、他のスイッチ６２〜６６に対応する５つのバッファ回路３０においても同様である。   When the first control signal SImup is not blocked by the cutoff circuit 20 corresponding to the U-phase upper arm switch 61, the first control signal SImup is input to the gate electrode of the amplification switch 31 corresponding to the U-phase upper arm switch 61. . When the first control signal SImup becomes Hi level, the amplification switch 31 is turned on. On the other hand, when the first control signal SIMup becomes Lo level, the amplification switch 31 is turned off. Even when the first control signal SIMup is cut off, the amplification switch 31 is turned off. The middle point of the current limiting resistor 42 corresponding to the U-phase upper arm switch 61 and the amplification switch 31 is connected to the monitoring circuit 70. This midpoint potential corresponds to the first amplified signal SOmup. The behavior of the buffer circuit 30 corresponding to the U-phase upper arm switch 61 described above is the same in the five buffer circuits 30 corresponding to the other switches 62 to 66.

絶縁回路４０はフォトカプラである。スイッチ６１〜６６に対応する６つの絶縁回路４０それぞれは、増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎがＬｏレベルの場合に発光せず、増幅信号ＳＯｍｕｐ〜ＳＯｍｗｎがＨｉレベルの場合に発光する。   The insulation circuit 40 is a photocoupler. Each of the six insulating circuits 40 corresponding to the switches 61 to 66 does not emit light when the amplified signals SOmup to SOmwn are at the Lo level, and emits light when the amplified signals SOmup to SOmwn are at the Hi level.

図２に示すように絶縁回路４０は、上記のフォトダイオード４１と電流制限抵抗４２の他に、受光素子４３と絶縁スイッチ４４を有する。フォトダイオード４１と電流制限抵抗４２とは低圧システムに属し、受光素子４３と絶縁スイッチ４４は高圧システムに属している。フォトダイオード４１と受光素子４３とが所定の間隔を隔てて対向し、絶縁スイッチ４４は高圧システム側の電源と駆動回路５０との電気的な接続を制御している。   As shown in FIG. 2, the insulating circuit 40 includes a light receiving element 43 and an insulating switch 44 in addition to the photodiode 41 and the current limiting resistor 42 described above. The photodiode 41 and the current limiting resistor 42 belong to a low voltage system, and the light receiving element 43 and the insulation switch 44 belong to a high voltage system. The photodiode 41 and the light receiving element 43 face each other with a predetermined interval, and the insulation switch 44 controls the electrical connection between the power supply on the high voltage system side and the drive circuit 50.

以下、Ｕ相上アームスイッチ６１に対応する絶縁回路４０と駆動回路５０の挙動を説明する。Ｕ相上アームスイッチ６１に対応する増幅スイッチ３１がオン状態になると、フォトダイオード４１に電流が流れ、それによってフォトダイオード４１が発光する。その光を受光素子４３が受光すると、この受光素子４３にて電気信号が生成される。この電気信号によって絶縁スイッチ４４がオン状態になる。すると高圧システム側の電源が絶縁スイッチ４４を介して駆動回路５０に接続される。この結果、駆動回路５０からＨｉレベルの第１ゲート駆動信号ＧｍｕｐがＵ相上アームスイッチ６１に出力される。これによりＵ相上アームスイッチ６１がオン状態になる。   Hereinafter, the behavior of the insulating circuit 40 and the drive circuit 50 corresponding to the U-phase upper arm switch 61 will be described. When the amplification switch 31 corresponding to the U-phase upper arm switch 61 is turned on, a current flows through the photodiode 41, thereby causing the photodiode 41 to emit light. When the light receiving element 43 receives the light, the light receiving element 43 generates an electrical signal. The insulation switch 44 is turned on by this electric signal. Then, the power supply on the high voltage system side is connected to the drive circuit 50 via the insulation switch 44. As a result, the high-level first gate drive signal Gmup is output from the drive circuit 50 to the U-phase upper arm switch 61. As a result, the U-phase upper arm switch 61 is turned on.

これとは反対に、Ｕ相上アームスイッチ６１に対応する増幅スイッチ３１がオフ状態になると、フォトダイオード４１に電流は流れず、フォトダイオード４１は発光しない。したがって受光素子４３にて電気信号が生成されず、絶縁スイッチ４４はオフ状態になる。このため駆動回路５０が高圧システム側の電源と接続されず、駆動回路５０からＬｏレベルの第１ゲート駆動信号ＧｍｕｐがＵ相上アームスイッチ６１に出力される。この結果、Ｕ相上アームスイッチ６１がオフ状態になる。以上に示したＵ相上アームスイッチ６１に対応する絶縁回路４０と駆動回路５０の挙動は、他のスイッチ６２〜６６に対応する５つの絶縁回路４０と駆動回路５０においても同様である。   On the other hand, when the amplification switch 31 corresponding to the U-phase upper arm switch 61 is turned off, no current flows through the photodiode 41 and the photodiode 41 does not emit light. Therefore, no electrical signal is generated by the light receiving element 43, and the insulation switch 44 is turned off. For this reason, the drive circuit 50 is not connected to the power supply on the high voltage system side, and the Lo-level first gate drive signal Gmup is output from the drive circuit 50 to the U-phase upper arm switch 61. As a result, the U-phase upper arm switch 61 is turned off. The behavior of the insulating circuit 40 and the driving circuit 50 corresponding to the U-phase upper arm switch 61 described above is the same in the five insulating circuits 40 and the driving circuit 50 corresponding to the other switches 62 to 66.

上記したように監視回路７０は、スイッチ６１〜６６それぞれに対応する６つの電圧レベル変換回路７１と判定回路７２を有する。また監視回路７０はスイッチ６１〜６６に対して共通の１つの総合判定回路７３を有する。上アームスイッチ６１，６３，６５に対応する３つの判定回路７２それぞれが上側判定回路に相当する。下アームスイッチ６２，６４，６６に対応する３つの判定回路７２それぞれが下側判定回路に相当する。   As described above, the monitoring circuit 70 includes the six voltage level conversion circuits 71 and the determination circuit 72 corresponding to the switches 61 to 66, respectively. In addition, the monitoring circuit 70 has one general determination circuit 73 that is common to the switches 61 to 66. Each of the three determination circuits 72 corresponding to the upper arm switches 61, 63, 65 corresponds to an upper determination circuit. Each of the three determination circuits 72 corresponding to the lower arm switches 62, 64, and 66 corresponds to a lower determination circuit.

図２に示すように電圧レベル変換回路７１は、閾値電圧生成部７４とコンパレータ７５を有する。コンパレータ７５の反転入力端子が電流制限抵抗４２と増幅スイッチ３１の中点に接続され、非反転入力端子が、閾値電圧生成部７４を介して低圧システム側の電源と接続されている。これによりコンパレータ７５の反転入力端子に増幅信号が入力され、非反転入力端子に閾値電圧生成部７４によって生成された閾値電圧Ｖｔｈが入力される。この閾値電圧Ｖｔｈの電圧レベルはグランド電位よりも高く、低圧システム側の電源電圧よりも低くなっている。なお閾値電圧生成部７４は、例えば低圧システム側の電源からグランドに向かって順に抵抗と定電流回路が直列接続された構成を採用することができる。この抵抗と定電流回路の中点電位が閾値電圧Ｖｔｈに相当する。   As shown in FIG. 2, the voltage level conversion circuit 71 includes a threshold voltage generation unit 74 and a comparator 75. The inverting input terminal of the comparator 75 is connected to the middle point of the current limiting resistor 42 and the amplification switch 31, and the non-inverting input terminal is connected to the power source on the low voltage system side via the threshold voltage generation unit 74. As a result, the amplified signal is input to the inverting input terminal of the comparator 75, and the threshold voltage Vth generated by the threshold voltage generating unit 74 is input to the non-inverting input terminal. The voltage level of the threshold voltage Vth is higher than the ground potential and lower than the power supply voltage on the low voltage system side. For example, the threshold voltage generation unit 74 may employ a configuration in which a resistor and a constant current circuit are connected in series in order from the power supply on the low-voltage system side to the ground. The middle point potential of this resistor and constant current circuit corresponds to the threshold voltage Vth.

以下、Ｕ相上アームスイッチ６１に対応する増幅スイッチ３１とコンパレータ７５の挙動を説明する。Ｕ相上アームスイッチ６１に対応する遮断回路２０によって第１制御信号ＳＩｍｕｐが遮断されておらず、第１制御信号ＳＩｍｕｐがＨｉレベルの場合、増幅スイッチ３１はオン状態となる。これにより第１増幅信号ＳＯｍｕｐはグランド電位になり、コンパレータ７５からＨｉレベルの第１変換信号ＤＡｍｕｐが出力される。   Hereinafter, the behavior of the amplification switch 31 and the comparator 75 corresponding to the U-phase upper arm switch 61 will be described. When the first control signal SImup is not blocked by the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 and the first control signal SImup is at the Hi level, the amplification switch 31 is turned on. As a result, the first amplified signal SOmup becomes the ground potential, and the comparator 75 outputs the first converted signal DAmup at the Hi level.

これとは異なり、Ｕ相上アームスイッチ６１に対応する遮断回路２０によって第１制御信号ＳＩｍｕｐが遮断されている、若しくは、第１制御信号ＳＩｍｕｐがＬｏレベルの場合、増幅スイッチ３１はオフ状態となる。これにより第１増幅信号ＳＯｍｕｐは低圧システム側の電源電圧になり、コンパレータ７５からはＬｏレベルの第１変換信号ＤＡｍｕｐが出力される。この第１変換信号ＤＡｍｕｐが、Ｕ相上アームスイッチ６１に対応する判定回路７２に入力される。以上に示したＵ相上アームスイッチ６１に対応する増幅スイッひ３１と電圧レベル変換回路７１の挙動は、他のスイッチ６２〜６６に対応する５つの増幅スイッチ３１と電圧レベル変換回路７１においても同様である。   In contrast, when the first control signal SImup is blocked by the blocking circuit 20 corresponding to the U-phase upper arm switch 61, or when the first control signal SIMup is at the Lo level, the amplification switch 31 is turned off. . As a result, the first amplified signal SOmup becomes the power supply voltage on the low voltage system side, and the first conversion signal DAmup at the Lo level is output from the comparator 75. This first conversion signal DAmup is input to determination circuit 72 corresponding to U-phase upper arm switch 61. The behavior of the amplification switch 31 and the voltage level conversion circuit 71 corresponding to the U-phase upper arm switch 61 described above is the same in the five amplification switches 31 and the voltage level conversion circuit 71 corresponding to the other switches 62 to 66. It is.

判定回路７２は、順序回路７６、ＯＲゲート７７、および、遅延回路７８を有する。順序回路７６は、クロック信号に含まれるパルスが立ち上がると入力信号を出力するＤフリップフロップである。この順序回路７６には、クロック信号として制御信号が遅延回路７８を介して入力される。そして順序回路７６には、入力信号として変換信号が入力される。   The determination circuit 72 includes a sequential circuit 76, an OR gate 77, and a delay circuit 78. The sequential circuit 76 is a D flip-flop that outputs an input signal when a pulse included in the clock signal rises. A control signal as a clock signal is input to the sequential circuit 76 via a delay circuit 78. A conversion signal is input to the sequential circuit 76 as an input signal.

以下、Ｕ相上アームスイッチ６１に対応するバッファ回路３０と判定回路７２の挙動を説明する。後述するように制御部１０は、遮断回路２０の故障診断時において、遮断信号ＳＤＮｍをＬｏレベルにしつつ、制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを同時に１パルス出力した後、制御信号ＳＩｍｕｎ，ＳＩｍｖｎ，ＳＩｍｗｎを同時に１パルス出力する。Ｕ相上アームスイッチ６１に対応する遮断回路２０が正常の場合、第１制御信号ＳＩｍｕｐのバッファ回路３０への出力が遮断される。そのため順序回路７６にはＬｏレベルの第１変換信号ＤＡｍｕｐが入力される。この際に遅延回路７８を介して、１パルス分の第１制御信号ＳＩｍｕｐが入力されると、順序回路７６はＬｏレベルの第１判定信号ＤＢｍｕｐを出力する。   Hereinafter, the behavior of the buffer circuit 30 and the determination circuit 72 corresponding to the U-phase upper arm switch 61 will be described. As will be described later, the control unit 10 outputs the control signals SIMun, SImvn, and SIMmwn at the same time while outputting the control signals SImup, SImvp, and SImwp while setting the cutoff signal SDNm to Lo level at the time of failure diagnosis of the cutoff circuit 20. Simultaneously outputs one pulse. When the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 is normal, the output of the first control signal SIMup to the buffer circuit 30 is cut off. Therefore, the Lo-level first conversion signal DAmup is input to the sequential circuit 76. At this time, when the first control signal SImup for one pulse is input via the delay circuit 78, the sequential circuit 76 outputs the first determination signal DBmup at the Lo level.

しかしながらＵ相上アームスイッチ６１に対応する遮断回路２０が故障していて、第１制御信号ＳＩｍｕｐが遮断されない場合、制御部１０の第１制御信号ＳＩｍｕｐの１パルス出力に応じて、１パルス分の第１変換信号ＤＡｍｕｐが順序回路７６に入力される。この第１変換信号ＤＡｍｕｐの順序回路７６への入力タイミングは、制御部１０から第１制御信号ＳＩｍｕｐが１パルス出力されたタイミングよりも伝搬時間Ｔｄだけ遅延する。遅延回路７８は、この伝搬時間Ｔｄ分、第１制御信号ＳＩｍｕｐの順序回路７６への入力を遅延する。そのため順序回路７６には、１パルス分の第１変換信号ＤＡｍｕｐが入力されたタイミングにおいて、１パルス分の第１制御信号ＳＩｍｕｐがクロック信号として入力される。この際、順序回路７６はＨｉレベルの第１判定信号ＤＢｍｕｐを出力する。以上に示したＵ相上アームスイッチ６１に対応するバッファ回路３０と判定回路７２の挙動は、他のスイッチ６２〜６６に対応するバッファ回路３０と判定回路７２においても同様である。   However, if the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 is broken and the first control signal SImup is not cut off, one pulse worth of the first control signal SImup of the control unit 10 is output. The first conversion signal DAmup is input to the sequential circuit 76. The input timing of the first conversion signal DAmup to the sequential circuit 76 is delayed by the propagation time Td from the timing at which one pulse of the first control signal SImup is output from the control unit 10. The delay circuit 78 delays the input of the first control signal SIMup to the sequential circuit 76 by the propagation time Td. Therefore, the first control signal SIMup for one pulse is input as a clock signal to the sequential circuit 76 at the timing when the first conversion signal DAmup for one pulse is input. At this time, the sequential circuit 76 outputs the first determination signal DBmup at the Hi level. The behavior of the buffer circuit 30 and the determination circuit 72 corresponding to the U-phase upper arm switch 61 described above is the same in the buffer circuit 30 and the determination circuit 72 corresponding to the other switches 62 to 66.

なお、６つの順序回路７６の出力信号（判定信号ＤＢｍｕｐ〜ＤＢｍｗｎ）それぞれの電圧レベルは、ＨｉレベルのＳＥＴ信号によって一律にＨｉレベルに定められる。順序回路７６には上記のＯＲゲート７７が接続されており、このＯＲゲート７７の出力がＳＥＴ信号である。ＯＲゲート７７には遮断信号ＳＤＮｍとパワーオンリセット信号ＰＯＲとが入力される。パワーオンリセット信号ＰＯＲはイグニッションスイッチＩＧと連動しており、イグニッションスイッチＩＧがオフ状態からオン状態になると所定時間Ｌｏレベルになった後、Ｈｉレベルになる。   The voltage levels of the output signals (determination signals DBmup to DBmwn) of the six sequential circuits 76 are uniformly set to the Hi level by the Hi level SET signal. The sequential circuit 76 is connected to the OR gate 77 described above, and the output of the OR gate 77 is a SET signal. The cutoff signal SDNm and the power-on reset signal POR are input to the OR gate 77. The power-on reset signal POR is interlocked with the ignition switch IG, and when the ignition switch IG changes from the off state to the on state, the power on reset signal POR becomes the Lo level after being at the Lo level for a predetermined time.

ＯＲゲート７７は、遮断信号ＳＤＮｍがＨｉレベルの時にアクティブであり、パワーオンリセット信号ＰＯＲがＬｏレベルの時にアクティブである。したがって遮断信号ＳＤＮｍがＨｉレベル、若しくは、パワーオンリセット信号ＰＯＲがＬｏレベルの時に、ＯＲゲート７７はＨｉレベルのＳＥＴ信号を出力する。これとは異なり、遮断信号ＳＤＮｍがＬｏレベルであり、パワーオンリセット信号ＰＯＲがＨｉレベルである時に、ＯＲゲート７７はＬｏレベルのＳＥＴ信号を出力する。   The OR gate 77 is active when the cutoff signal SDNm is at the Hi level, and is active when the power-on reset signal POR is at the Lo level. Therefore, when the cutoff signal SDNm is at the Hi level or the power-on reset signal POR is at the Lo level, the OR gate 77 outputs a Hi level SET signal. In contrast, when the cutoff signal SDNm is at the Lo level and the power-on reset signal POR is at the Hi level, the OR gate 77 outputs a Lo level SET signal.

イグニッションスイッチＩＧがオフ状態において、遮断信号ＳＤＮｍはＬｏレベル、パワーオンリセット信号ＰＯＲは不定である。しかしながらイグニッションスイッチＩＧがオフ状態からオン状態になると、パワーオンリセット信号ＰＯＲは所定時間Ｌｏレベルになる。そのため故障診断の開始時において、ＳＥＴ信号はＨｉレベルとなる。これにより６つの順序回路７６それぞれから出力される判定信号ＤＢｍｕｐ〜ＤＢｍｗｎは初期状態としてＨｉレベルに固定される。しかしながらパワーオンリセット信号ＰＯＲがＬｏレベルになってから所定時間経過すると、パワーオンリセット信号ＰＯＲはＬｏレベルからＨｉレベルになる。そのためＳＥＴ信号はＨｉレベルからＬｏレベルになり、判定信号ＤＢｍｕｐ〜ＤＢｍｗｎのＨｉレベル固定が解除される。これにより判定信号ＤＢｍｕｐ〜ＤＢｍｗｎは、変換信号ＤＡｍｕｐ〜ＤＡｍｗｎと制御信号ＳＩｍｕｐ〜ＳＩｍｗｎとに応じて変動可能となっている。   When the ignition switch IG is in the OFF state, the cutoff signal SDNm is at Lo level and the power-on reset signal POR is indefinite. However, when the ignition switch IG changes from the off state to the on state, the power-on reset signal POR is at the Lo level for a predetermined time. Therefore, the SET signal becomes Hi level at the start of failure diagnosis. As a result, the determination signals DBmup to DBmwn output from each of the six sequential circuits 76 are fixed to the Hi level as an initial state. However, when a predetermined time elapses after the power-on reset signal POR becomes Lo level, the power-on reset signal POR changes from Lo level to Hi level. Therefore, the SET signal changes from the Hi level to the Lo level, and the determination signals DBmup to DBmwn are released from the Hi level fixation. Thereby, the determination signals DBmup to DBmwn can be changed according to the conversion signals DAmup to DAmwn and the control signals SIMup to SIMmwn.

以上の構成により、遮断回路２０の故障診断時においてモータ制御装置１００の信号は図３に示すように振る舞う。制御部１０は遮断信号ＳＤＮｍをＬｏレベルにしつつ、故障診断の始めにおいて上アームスイッチ６１，６３，６５に対応する制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを同時に１パルス出力する。すると、３つの遮断回路２０それぞれが正常の場合、増幅信号ＳＯｍｕｐ，ＳＯｍｖｐ，ＳＯｍｗｐは図３に実線で示すようにＨｉレベルのままで変化しない。そのため変換信号ＤＡｍｕｐ，ＤＡｍｖｐ，ＤＡｍｗｐは図３に実線で示すようにＬｏレベルのままで変化しない。これに対して判定信号ＤＢｍｕｐ，ＤＢｍｖｐ，ＤＢｍｗｐは図３に実線で示すようにＨｉレベルからＬｏレベルに変化する。   With the above configuration, the signal from the motor control device 100 behaves as shown in FIG. The control unit 10 simultaneously outputs one pulse of the control signals SImup, SImvp, and SImwp corresponding to the upper arm switches 61, 63, and 65 at the beginning of the failure diagnosis while setting the cutoff signal SDNm to the Lo level. Then, when each of the three cutoff circuits 20 is normal, the amplified signals SOmup, SOmvp, and SOmwp remain at the Hi level and do not change as indicated by the solid line in FIG. Therefore, the conversion signals DAmup, DAmvp, DAmwp remain at the Lo level and do not change as shown by the solid line in FIG. On the other hand, the determination signals DBmup, DBmvp, DBmwp change from the Hi level to the Lo level as shown by the solid line in FIG.

これとは反対に、３つの遮断回路２０それぞれが異常の場合、増幅信号ＳＯｍｕｐ，ＳＯｍｖｐ，ＳＯｍｗｐは図３に一点鎖線で示すように一時的に電圧レベルが閾値電圧Ｖｔｈよりも低下する。それに伴って変換信号ＤＡｍｕｐ，ＤＡｍｖｐ，ＤＡｍｗｐそれぞれは図３に一点鎖線で示すようにＬｏレベルからＨｉレベルへと一時的に変化する。これに対して判定信号ＤＢｍｕｐ，ＤＢｍｖｐ，ＤＢｍｗｐは図３に一点鎖線で示すようにＨｉレベルのままで変化しない。   On the other hand, when each of the three cutoff circuits 20 is abnormal, the amplified signals SOmup, SOmvp, and SOmwp temporarily have a voltage level lower than the threshold voltage Vth as shown by a one-dot chain line in FIG. Along with this, the conversion signals DAmup, DAmvp, DAmwp temporarily change from the Lo level to the Hi level as shown by the one-dot chain line in FIG. On the other hand, the determination signals DBmup, DBmvp, and DBmwp remain at the Hi level and do not change as shown by the one-dot chain line in FIG.

同様にして制御部１０は遮断信号ＳＤＮｍをＬｏレベルにしつつ、下アームスイッチ６２，６４，６６に対応する制御信号ＳＩｍｕｎ，ＳＩｍｖｎ，ＳＩｍｗｎを同時に１パルス出力する。すると、３つの遮断回路２０それぞれが正常の場合、判定信号ＤＢｍｕｎ，ＤＢｍｖｎ，ＤＢｍｗｎは図３に実線で示すようにＨｉレベルからＬｏレベルに変化する。これとは異なり、３つの遮断回路２０それぞれが異常の場合、判定信号ＤＢｍｕｎ，ＤＢｍｖｎ，ＤＢｍｗｎは図３に一点鎖線で示すようにＨｉレベルのままで変化しない。   Similarly, the control unit 10 simultaneously outputs one pulse of the control signals SImun, SImvn, and SImwn corresponding to the lower arm switches 62, 64, and 66 while setting the cutoff signal SDNm to the Lo level. Then, when each of the three cutoff circuits 20 is normal, the determination signals DBmun, DBmvn, DBmwn change from the Hi level to the Lo level as shown by the solid line in FIG. On the other hand, when each of the three cutoff circuits 20 is abnormal, the determination signals DBmun, DBmvn, DBmwn remain at the Hi level and do not change as indicated by the one-dot chain line in FIG.

以上に示したように、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎそれぞれは、６つの遮断回路２０それぞれの状態に応じて電圧レベルが変化する。次に、これら６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの入力される総合判定回路７３を説明する。   As described above, each of the six determination signals DBmup to DBmwn changes in voltage level according to the state of each of the six cutoff circuits 20. Next, the comprehensive determination circuit 73 to which these six determination signals DBmup to DBmwn are input will be described.

総合判定回路７３は、総合ＯＲゲート７９とオープンドレイン回路８０を有する。総合ＯＲゲート７９に６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎが入力され、オープンドレイン回路８０に総合ＯＲゲート７９の出力が入力される。   The total determination circuit 73 includes a total OR gate 79 and an open drain circuit 80. Six determination signals DBmup to DBmwn are input to the total OR gate 79, and the output of the total OR gate 79 is input to the open drain circuit 80.

総合ＯＲゲート７９は６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの内の少なくとも１つがＨｉレベルの時にＨｉレベルを出力し、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの全てがＬｏレベルの時にＬｏレベルを出力する。そしてオープンドレイン回路８０は、総合ＯＲゲート７９の出力がＨｉレベルの時にＬｏレベルの総合判定信号ＤＯＵＴを出力し、総合ＯＲゲート７９の出力がＬｏレベルの時にＨｉレベルの総合判定信号ＤＯＵＴを出力する。   The total OR gate 79 outputs the Hi level when at least one of the six determination signals DBmup to DBmwn is at the Hi level, and outputs the Lo level when all the six determination signals DBmup to DBmwn are at the Lo level. The open drain circuit 80 outputs a Lo-level comprehensive determination signal DOUT when the output of the total OR gate 79 is at a Hi level, and outputs a Hi-level total determination signal DOUT when the output of the total OR gate 79 is at a Lo level. .

オープンドレイン回路８０は、低圧システム側の電源からグランドに向かって抵抗８１とスイッチ８２が順に直列接続されたものである。この抵抗８１とスイッチ８２の中点が総合判定信号ＤＯＵＴとして制御部１０に出力される。スイッチ８２はＮチャネル型ＭＯＳＦＥＴであり、このスイッチ８２のゲート電極に総合ＯＲゲート７９の出力が入力される。   In the open drain circuit 80, a resistor 81 and a switch 82 are connected in series in this order from the power supply on the low voltage system side to the ground. The middle point of the resistor 81 and the switch 82 is output to the control unit 10 as a comprehensive determination signal DOUT. The switch 82 is an N-channel MOSFET, and the output of the total OR gate 79 is input to the gate electrode of the switch 82.

上記したようにイグニッションスイッチＩＧがオフ状態からオン状態に切り換わると、６つの順序回路７６それぞれの出力信号（判定信号ＤＢｍｕｐ〜ＤＢｍｗｎ）は、初期状態として全てＨｉレベルになる。そのため総合ＯＲゲート７９からはＨｉレベルが出力され、図３に実線で示すように総合判定信号ＤＯＵＴはＬｏレベルとなっている。   As described above, when the ignition switch IG is switched from the OFF state to the ON state, the output signals (determination signals DBmup to DBmwn) of the six sequential circuits 76 are all set to the Hi level as an initial state. Therefore, the Hi level is output from the total OR gate 79, and the total determination signal DOUT is at the Lo level as shown by the solid line in FIG.

これに対して判定信号ＤＢｍｕｐ〜ＤＢｍｗｎのＨｉレベル固定が解除され、制御信号ＳＩｍｕｐ〜ＳＩｍｗｎを１パルス出力すると、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎは、６つの遮断回路２０それぞれの状態に応じてＨｉレベル若しくはＬｏレベルになる。スイッチ６１〜６６それぞれに対応する６つの遮断回路２０の全てが正常の場合、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの全てがＨｉレベルからＬｏレベルに変わる。そのため総合ＯＲゲート７９の出力はＨｉレベルからＬｏレベルに変わり、総合判定信号ＤＯＵＴは図３に実線で示すようにＬｏレベルからＨｉレベルへと変化する。   On the other hand, when the Hi level fixing of the determination signals DBmup to DBmwn is released and one pulse of the control signals SImup to SImwn is output, the six determination signals DBmup to DBmwn are at the Hi level according to the states of the six cutoff circuits 20 Or it becomes Lo level. When all of the six cutoff circuits 20 corresponding to the switches 61 to 66 are normal, all of the six determination signals DBmup to DBmwn change from the Hi level to the Lo level. Therefore, the output of the total OR gate 79 changes from the Hi level to the Lo level, and the total determination signal DOUT changes from the Lo level to the Hi level as shown by the solid line in FIG.

しかしながら６つの遮断回路２０の内の少なくとも１つが異常の場合、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの内の少なくとも１つはＨｉレベルのままで変化しない。そのため総合ＯＲゲート７９の出力はＨｉレベルのままであり、総合判定信号ＤＯＵＴも図３に一点鎖線で示すようにＬｏレベルのままとなる。   However, when at least one of the six cutoff circuits 20 is abnormal, at least one of the six determination signals DBmup to DBmwn remains at the Hi level and does not change. For this reason, the output of the total OR gate 79 remains at the Hi level, and the total determination signal DOUT also remains at the Lo level as shown by the one-dot chain line in FIG.

以上に示したように、総合ＯＲゲート７９の出力と総合判定信号ＤＯＵＴの電圧レベルは、６つの遮断回路２０の状態に応じて異なる振る舞いを示す。なお、遮断回路２０ではなく監視回路７０が故障している場合においても、総合判定信号ＤＯＵＴはその状態に応じた振る舞いを示す。   As described above, the output of the total OR gate 79 and the voltage level of the total determination signal DOUT behave differently depending on the states of the six cutoff circuits 20. Even when the monitoring circuit 70 is malfunctioning instead of the shut-off circuit 20, the comprehensive determination signal DOUT shows a behavior corresponding to the state.

次に、遮断回路２０の故障診断処理を図４に基づいて説明する。なお図４に示す上アーム制御信号ＳＩｍｐ、上アーム増幅信号ＳＯｍｐ、上アーム変換信号ＤＡｍｐ、および、上アーム判定信号ＤＢｍｐそれぞれは、上アームスイッチ６１，６３，６５に対応する信号である。同様にして下アーム制御信号ＳＩｍｎ、下アーム増幅信号ＳＯｍｎ、下アーム変換信号ＤＡｍｎ、および、下アーム判定信号ＤＢｍｎそれぞれは、下アームスイッチ６２，６４，６６に対応する信号である。   Next, failure diagnosis processing of the interruption circuit 20 will be described with reference to FIG. Note that the upper arm control signal SImp, the upper arm amplification signal SOmp, the upper arm conversion signal DAmp, and the upper arm determination signal DBmp shown in FIG. 4 are signals corresponding to the upper arm switches 61, 63, and 65, respectively. Similarly, the lower arm control signal SImn, the lower arm amplification signal SOmn, the lower arm conversion signal DAmn, and the lower arm determination signal DBmn are signals corresponding to the lower arm switches 62, 64, and 66, respectively.

例えば上アーム制御信号ＳＩｍｐは３つの制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐに対応する。３つの制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐの全てがＨｉレベルの時に上アーム制御信号ＳＩｍｐはＨｉレベルとなる。しかしながら３つの制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐの少なくとも１つがＬｏレベルの時に上アーム制御信号ＳＩｍｐはＬｏレベルとなる。このように信号をまとめて示すのは、説明を簡明とするためである。   For example, the upper arm control signal SImp corresponds to three control signals SImup, SImvp, and SImwp. When all of the three control signals SImup, SImvp, and SImwp are at the Hi level, the upper arm control signal SImp is at the Hi level. However, when at least one of the three control signals SImup, SImvp, and SImwp is at Lo level, the upper arm control signal SImp is at Lo level. The signals are collectively shown in this way for the sake of simplicity.

時間ｔ１において車両のイグニッションスイッチＩＧはオフ状態からオン状態に切り換わる。この際にパワーオンリセット信号ＰＯＲは一時的にＬｏレベルとなる。そのためＳＥＴ信号は一時的にＨｉレベルとなり、判定信号ＤＢｍｐ、ＤＢｍｎはＨｉレベルとなる。この結果、総合判定信号ＤＯＵＴはＬｏレベルとなる。なお遮断信号ＳＤＮｍはＬｏレベルとなっている。   At time t1, the ignition switch IG of the vehicle is switched from the off state to the on state. At this time, the power-on reset signal POR temporarily becomes Lo level. Therefore, the SET signal temporarily becomes Hi level, and the determination signals DBmp and DBmn become Hi level. As a result, the comprehensive determination signal DOUT becomes Lo level. The cutoff signal SDNm is at Lo level.

時間ｔ１から時間ｔ２に至ると、パワーオンリセット信号ＰＯＲはＬｏレベルからＨｉレベルとなる。また遮断信号ＳＤＮｍはＬｏレベルのままである。したがってＳＥＴ信号はＨｉレベルからＬｏレベルへと換わり、６つの順序回路７６それぞれは入力信号とクロック信号とに応じて出力信号が切り換わり可能となる。しかしながらこの時点において制御部１０は、制御信号ＳＩｍｐ，ＳＩｍｎを出力していない。そのため判定信号ＤＢｍｐ、ＤＢｍｎそれぞれは未だＨｉレベルとなっており、総合判定信号ＤＯＵＴも未だＬｏレベルとなっている。   From time t1 to time t2, the power-on reset signal POR changes from Lo level to Hi level. Further, the cutoff signal SDNm remains at the Lo level. Therefore, the SET signal changes from the Hi level to the Lo level, and each of the six sequential circuits 76 can switch the output signal according to the input signal and the clock signal. However, at this time, the control unit 10 does not output the control signals SImp and SImn. Therefore, each of the determination signals DBmp and DBmn is still at the Hi level, and the comprehensive determination signal DOUT is still at the Lo level.

ただし、この時点において例えば天絡などの異常が監視回路７０にあると、図４において一点鎖線で示すように総合判定信号ＤＯＵＴがＨｉレベルとなっている可能性がある。そこで制御部１０は時間ｔ２後の時間ｔ３において総合判定信号ＤＯＵＴがＬｏレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＬｏレベルの場合に未だ異常は検出されないと判定し、総合判定信号ＤＯＵＴがＨｉレベルの場合に監視回路７０に異常が生じていると判定する。   However, if there is an abnormality such as a power fault at this time in the monitoring circuit 70, the comprehensive determination signal DOUT may be at the Hi level as shown by a one-dot chain line in FIG. Therefore, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Lo level at time t3 after time t2. The control unit 10 determines that an abnormality has not yet been detected when the comprehensive determination signal DOUT is at the Lo level, and determines that an abnormality has occurred in the monitoring circuit 70 when the comprehensive determination signal DOUT is at the Hi level.

時間ｔ３から時間ｔ４に至ると、制御部１０は遮断回路２０の故障診断を開始する。制御部１０は、遮断信号ＳＤＮｍをＬｏレベルに保ちつつ、上アーム制御信号ＳＩｍｐの電圧レベルを一時的にＬｏレベルからＨｉレベルに切り換える。すなわち制御部１０は、遮断信号ＳＤＮｍをＬｏレベルに保ちつつ、上アームスイッチ６１，６３，６５それぞれに対して３つの制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを同時に１パルス出力する。これにより上アームスイッチ６１，６３，６５それぞれは一時的にオン状態になる。ただし下アームスイッチ６２，６４，６６それぞれは未だオフ状態になっている。そのため、この上アーム制御信号ＳＩｍｐの１パルス出力によってドライバ６０は駆動せず、モータ２００に電流は流れない。   When the time t3 reaches the time t4, the control unit 10 starts a failure diagnosis of the cutoff circuit 20. The control unit 10 temporarily switches the voltage level of the upper arm control signal SImp from the Lo level to the Hi level while keeping the cutoff signal SDNm at the Lo level. That is, the control unit 10 outputs three pulses of the three control signals SImup, SImvp, and SImwp simultaneously to the upper arm switches 61, 63, and 65 while keeping the cutoff signal SDNm at the Lo level. As a result, each of the upper arm switches 61, 63, 65 is temporarily turned on. However, the lower arm switches 62, 64, and 66 are still in an off state. Therefore, the driver 60 is not driven by the one-pulse output of the upper arm control signal SImp, and no current flows through the motor 200.

上アームスイッチ６１，６３，６５それぞれに対応する遮断回路２０が正常の場合、上アーム制御信号ＳＩｍｐのバッファ回路３０への出力が遮断される。そのため順序回路７６の入力信号はＬｏレベルのままである。この入力状態において、遅延回路７８によって伝搬時間Ｔｄだけ遅延された、１パルスの上アーム制御信号ＳＩｍｐがクロック信号として順序回路７６に入力される。これにより順序回路７６の出力がＨｉレベルからＬｏレベルに変化する。すなわち、図４において実線で示すように時間ｔ５において上アーム判定信号ＤＢｍｐがＨｉレベルからＬｏレベルに変化する。   When the cutoff circuit 20 corresponding to each of the upper arm switches 61, 63, 65 is normal, the output of the upper arm control signal SImp to the buffer circuit 30 is cut off. Therefore, the input signal of the sequential circuit 76 remains at the Lo level. In this input state, one pulse of the upper arm control signal SImp delayed by the propagation time Td by the delay circuit 78 is input to the sequential circuit 76 as a clock signal. As a result, the output of the sequential circuit 76 changes from the Hi level to the Lo level. That is, as shown by a solid line in FIG. 4, the upper arm determination signal DBmp changes from the Hi level to the Lo level at time t5.

これとは異なり、上アームスイッチ６１，６３，６５それぞれに対応する遮断回路２０が異常の場合、上アーム制御信号ＳＩｍｐのバッファ回路３０への出力が遮断されない。そのため上アーム制御信号ＳＩｍｐの入力によって、上アームスイッチ６１，６３，６５に対応するバッファ回路３０の増幅スイッチ３１のチャネルの形成に伴って上アーム増幅信号ＳＯｍｐが、図４にて一点鎖線で示すように一時的に低下する。上アーム増幅信号ＳＯｍｐが閾値電圧生成部７４の生成する閾値電圧Ｖｔｈを下回ると、コンパレータ７５の出力レベルが一時的に反転する。すなわち上アーム変換信号ＤＡｍｐの電圧レベルが図４において一点鎖線で示すようにＬｏレベルからＨｉレベルへと一時的に変わる。そのため順序回路７６の入力信号はＬｏレベルからＨｉレベルへと一時的に変化する。この入力状態において、遅延回路７８によって伝搬時間Ｔｄだけ遅延された、１パルスの上アーム制御信号ＳＩｍｐがクロック信号として順序回路７６に入力される。これにより順序回路７６の出力がＨｉレベルのままに維持される。すなわち、図４において一点鎖線で示すように時間ｔ５において上アーム判定信号ＤＢｍｐの電圧レベルは変化せず、Ｈｉレベルに維持される。   On the other hand, when the cutoff circuit 20 corresponding to each of the upper arm switches 61, 63, 65 is abnormal, the output of the upper arm control signal SImp to the buffer circuit 30 is not cut off. Therefore, when the upper arm control signal SImp is input, the upper arm amplification signal SOmp is indicated by a one-dot chain line in FIG. 4 as the channel of the amplification switch 31 of the buffer circuit 30 corresponding to the upper arm switches 61, 63, 65 is formed. To temporarily decline. When the upper arm amplification signal SOmp falls below the threshold voltage Vth generated by the threshold voltage generator 74, the output level of the comparator 75 is temporarily inverted. In other words, the voltage level of the upper arm conversion signal DAmp temporarily changes from the Lo level to the Hi level as shown by the one-dot chain line in FIG. Therefore, the input signal of the sequential circuit 76 temporarily changes from Lo level to Hi level. In this input state, one pulse of the upper arm control signal SImp delayed by the propagation time Td by the delay circuit 78 is input to the sequential circuit 76 as a clock signal. As a result, the output of the sequential circuit 76 is maintained at the Hi level. That is, as shown by the one-dot chain line in FIG. 4, the voltage level of the upper arm determination signal DBmp does not change at time t5 and is maintained at the Hi level.

この時点において、未だ下アームスイッチ６２，６４，６６それぞれに対して下アーム制御信号ＳＩｍｎを出力していない。そのため監視回路７０が正常の場合、総合判定信号ＤＯＵＴはＬｏレベルであることが期待される。しかしながらやはりこの状態においても例えば総合ＯＲゲート７９の入出力端子間のショートなどの異常が監視回路７０にあると、図４において一点鎖線で示すように総合判定信号ＤＯＵＴがＨｉレベルとなっている可能性がある。そこで制御部１０は時間ｔ５後の時間ｔ６において総合判定信号ＤＯＵＴがＬｏレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＬｏレベルの場合に未だ異常は検出されないと判定し、総合判定信号ＤＯＵＴがＨｉレベルの場合に監視回路７０に異常が生じていると判定する。   At this time, the lower arm control signal SImn is not yet output to the lower arm switches 62, 64, and 66, respectively. Therefore, when the monitoring circuit 70 is normal, the comprehensive determination signal DOUT is expected to be at the Lo level. However, even in this state, for example, if the monitoring circuit 70 has an abnormality such as a short circuit between the input and output terminals of the total OR gate 79, the total determination signal DOUT may be at the Hi level as shown by a one-dot chain line in FIG. There is sex. Therefore, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Lo level at time t6 after time t5. The control unit 10 determines that an abnormality has not yet been detected when the comprehensive determination signal DOUT is at the Lo level, and determines that an abnormality has occurred in the monitoring circuit 70 when the comprehensive determination signal DOUT is at the Hi level.

この後、時間ｔ６から時間ｔ７に至ると、制御部１０は、遮断信号ＳＤＮｍをＬｏレベルに保ちつつ、下アーム制御信号ＳＩｍｎの電圧レベルを一時的にＬｏレベルからＨｉレベルに切り換える。すなわち制御部１０は、遮断信号ＳＤＮｍをＬｏレベルに保ちつつ、下アームスイッチ６２，６４，６６それぞれに対して制御信号ＳＩｍｕｎ，ＳＩｍｖｎ，ＳＩｍｗｎを同時に１パルス出力する。この出力によって下アームスイッチ６２，６４，６６それぞれは一時的にオン状態になる。ただし上アームスイッチ６１，６３，６５それぞれはすでにオン状態からオフ状態になっている。そのため、この下アーム制御信号ＳＩｍｎの１パルス出力によってドライバ６０は駆動せず、モータ２００に電流は流れない。上アーム制御信号ＳＩｍｐの１パルス出力タイミングである時間ｔ４と、下アーム制御信号ＳＩｍｎの１パルス出力タイミングである時間ｔ７との間の時間は、上アームスイッチ６１，６３，６５がオン状態からオフ状態に切り換わる時間よりも長く定められる。   Thereafter, from time t6 to time t7, the control unit 10 temporarily switches the voltage level of the lower arm control signal SImn from the Lo level to the Hi level while keeping the cutoff signal SDNm at the Lo level. That is, the control unit 10 simultaneously outputs one pulse of the control signals SImun, SImvn, and SImwn to the lower arm switches 62, 64, and 66 while keeping the cutoff signal SDNm at the Lo level. By this output, the lower arm switches 62, 64 and 66 are temporarily turned on. However, each of the upper arm switches 61, 63, 65 is already in the off state from the on state. Therefore, the driver 60 is not driven by the one-pulse output of the lower arm control signal SImn, and no current flows through the motor 200. The time between the time t4, which is one pulse output timing of the upper arm control signal SImp, and the time t7, which is one pulse output timing of the lower arm control signal SImn, is the time when the upper arm switches 61, 63, 65 are off from the on state. It is determined longer than the time for switching to the state.

下アームスイッチ６２，６４，６６それぞれに対応する遮断回路２０が正常の場合、下アーム制御信号ＳＩｍｎのバッファ回路３０への出力が遮断される。そのため順序回路７６の入力信号はＬｏレベルのままである。この入力状態において、遅延回路７８によって伝搬時間Ｔｄだけ遅延された、１パルスの下アーム制御信号ＳＩｍｎがクロック信号として順序回路７６に入力される。これにより順序回路７６の出力がＨｉレベルからＬｏレベルに変化する。すなわち、図４において実線で示すように時間ｔ８において下アーム判定信号ＤＢｍｎがＨｉレベルからＬｏレベルに変化する。   When the cutoff circuit 20 corresponding to each of the lower arm switches 62, 64, 66 is normal, the output of the lower arm control signal SImn to the buffer circuit 30 is cut off. Therefore, the input signal of the sequential circuit 76 remains at the Lo level. In this input state, one pulse of the lower arm control signal SImn delayed by the propagation time Td by the delay circuit 78 is input to the sequential circuit 76 as a clock signal. As a result, the output of the sequential circuit 76 changes from the Hi level to the Lo level. That is, as indicated by the solid line in FIG. 4, the lower arm determination signal DBmn changes from the Hi level to the Lo level at time t8.

これとは異なり、下アームスイッチ６２，６４，６６に対応する遮断回路２０が異常の場合、下アーム制御信号ＳＩｍｎのバッファ回路３０への出力が遮断されない。そのため下アーム制御信号ＳＩｍｎの入力によって、下アームスイッチ６２，６４，６６に対応するバッファ回路３０の増幅スイッチ３１のチャネルの形成に伴って下アーム増幅信号ＳＯｍｎが、図４にて一点鎖線で示すように一時的に低下する。下アーム増幅信号ＳＯｍｎが閾値電圧Ｖｔｈを下回ると、下アーム変換信号ＤＡｍｎの電圧レベルが図４において一点鎖線で示すようにＬｏレベルからＨｉレベルへと一時的に変わる。そのため順序回路７６の入力信号はＬｏレベルからＨｉレベルへと一時的に変化する。この入力状態において、遅延回路７８によって伝搬時間Ｔｄだけ遅延された、１パルスの下アーム制御信号ＳＩｍｎがクロック信号として順序回路７６に入力される。これにより順序回路７６の出力がＨｉレベルのままに維持される。すなわち、図４において一点鎖線で示すように時間ｔ８において下アーム判定信号ＤＢｍｎの電圧レベルは変化せず、Ｈｉレベルに維持される。   On the other hand, when the cutoff circuit 20 corresponding to the lower arm switches 62, 64, 66 is abnormal, the output of the lower arm control signal SImn to the buffer circuit 30 is not cut off. Therefore, when the lower arm control signal SImn is input, the lower arm amplified signal SOmn is indicated by a one-dot chain line in FIG. 4 as the channel of the amplification switch 31 of the buffer circuit 30 corresponding to the lower arm switches 62, 64, 66 is formed. To temporarily decline. When the lower arm amplification signal SOmn falls below the threshold voltage Vth, the voltage level of the lower arm conversion signal DAmn temporarily changes from the Lo level to the Hi level as indicated by a one-dot chain line in FIG. Therefore, the input signal of the sequential circuit 76 temporarily changes from Lo level to Hi level. In this input state, one pulse of the lower arm control signal SImn delayed by the propagation time Td by the delay circuit 78 is input to the sequential circuit 76 as a clock signal. As a result, the output of the sequential circuit 76 is maintained at the Hi level. That is, as indicated by the one-dot chain line in FIG. 4, the voltage level of the lower arm determination signal DBmn does not change at time t8 and is maintained at the Hi level.

この時点において、スイッチ６１〜６６それぞれに対応する遮断回路２０と監視回路７０の全てが正常の場合、総合判定信号ＤＯＵＴはＨｉレベルであることが期待される。しかしながらスイッチ６１〜６６それぞれに対応する遮断回路２０と監視回路７０の少なくとも１つが異常の場合、総合判定信号ＤＯＵＴはＬｏレベルに維持される。そこで制御部１０は時間ｔ８後の時間ｔ９において総合判定信号ＤＯＵＴがＨｉレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルの場合に異常がないと判定し、総合判定信号ＤＯＵＴがＬｏレベルの場合に遮断回路２０若しくは監視回路７０に異常が生じていると判定する。   At this time, when all of the cutoff circuit 20 and the monitoring circuit 70 corresponding to each of the switches 61 to 66 are normal, the comprehensive determination signal DOUT is expected to be at the Hi level. However, when at least one of the cutoff circuit 20 and the monitoring circuit 70 corresponding to each of the switches 61 to 66 is abnormal, the comprehensive determination signal DOUT is maintained at the Lo level. Therefore, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Hi level at time t9 after time t8. The controller 10 determines that there is no abnormality when the comprehensive determination signal DOUT is at the Hi level, and determines that an abnormality has occurred in the cutoff circuit 20 or the monitoring circuit 70 when the comprehensive determination signal DOUT is at the Lo level.

次に、制御部１０による故障診断処理を図５に基づいて説明する。上記したように制御部１０はイグニッションスイッチＩＧがオフ状態からオン状態になると診断モードになる。この診断モードにおいて制御部１０は遮断信号をＬｏレベルに保つ。   Next, failure diagnosis processing by the control unit 10 will be described with reference to FIG. As described above, the control unit 10 enters the diagnosis mode when the ignition switch IG is turned on from the off state. In this diagnosis mode, the control unit 10 keeps the cutoff signal at the Lo level.

ステップＳ１０において制御部１０は、先ず総合判定信号ＤＯＵＴがＬｏレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＬｏレベルであると判定するとステップＳ２０へ進む。これとは反対に総合判定信号ＤＯＵＴがＨｉレベルであると判定すると制御部１０は、ステップＳ７０へと進む。このステップＳ１０における総合判定信号ＤＯＵＴの判定処理は、パワーオンリセット信号がＬｏレベルからＨｉレベルに切り換った図４の時間ｔ３にて行われる。   In step S10, the control unit 10 first determines whether or not the comprehensive determination signal DOUT is at the Lo level. If the controller 10 determines that the overall determination signal DOUT is at the Lo level, the process proceeds to step S20. On the contrary, if it is determined that the overall determination signal DOUT is at the Hi level, the control unit 10 proceeds to step S70. The determination process of the comprehensive determination signal DOUT in step S10 is performed at time t3 in FIG. 4 when the power-on reset signal is switched from the Lo level to the Hi level.

ステップＳ２０へ進むと制御部１０は、上アーム制御信号ＳＩｍｐを１パルス出力する。そしてステップＳ３０へと進む。このステップＳ２０における上アーム制御信号ＳＩｍｐの１パルス出力は、図４の時間ｔ４にて行われる。   In step S20, the control unit 10 outputs one pulse of the upper arm control signal SImp. Then, the process proceeds to step S30. One pulse output of the upper arm control signal SImp in step S20 is performed at time t4 in FIG.

ステップＳ３０へ進むと制御部１０は、総合判定信号ＤＯＵＴがＬｏレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＬｏレベルであると判定するとステップＳ４０へと進む。これとは反対に総合判定信号ＤＯＵＴがＨｉレベルであると判定すると制御部１０は、ステップＳ７０へと進む。このステップＳ４０における総合判定信号ＤＯＵＴの判定処理は、図４の時間ｔ６にて行われる。   In step S30, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Lo level. If the controller 10 determines that the overall determination signal DOUT is at the Lo level, the process proceeds to step S40. On the contrary, if it is determined that the overall determination signal DOUT is at the Hi level, the control unit 10 proceeds to step S70. The determination process of the comprehensive determination signal DOUT in step S40 is performed at time t6 in FIG.

ステップＳ４０へ進むと制御部１０は、下アーム制御信号ＳＩｍｎを１パルス出力する。そしてステップＳ５０へと進む。このステップＳ５０における下アーム制御信号ＳＩｍｎの１パルス出力は、図４の時間ｔ７にて行われる。   In step S40, the control unit 10 outputs one pulse of the lower arm control signal SImn. Then, the process proceeds to step S50. One pulse output of the lower arm control signal SImn in step S50 is performed at time t7 in FIG.

ステップＳ５０へ進むと制御部１０は、総合判定信号ＤＯＵＴがＨｉレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルであると判定するとステップＳ６０へと進む。これとは反対に総合判定信号ＤＯＵＴがＬｏレベルであると判定すると制御部１０は、ステップＳ７０へと進む。このステップＳ５０における総合判定信号ＤＯＵＴの判定処理は、図４の時間ｔ９にて行われる。   In step S50, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Hi level. If the controller 10 determines that the overall determination signal DOUT is at the Hi level, the process proceeds to step S60. On the contrary, if it is determined that the overall determination signal DOUT is at the Lo level, the control unit 10 proceeds to step S70. The determination process of the comprehensive determination signal DOUT in step S50 is performed at time t9 in FIG.

ステップＳ６０へ進むと制御部１０は、６つのスイッチ６１〜６６に対応する遮断回路２０と監視回路７０の全てが正常であると判定する。そして制御部１０はステップＳ８０へと進み、その正常と診断した結果を上位ＥＣＵへ通知する。   In step S60, the control unit 10 determines that all of the cutoff circuit 20 and the monitoring circuit 70 corresponding to the six switches 61 to 66 are normal. Then, the control unit 10 proceeds to step S80, and notifies the host ECU of the result diagnosed as normal.

ステップＳ７０へ進むと制御部１０は、６つのスイッチ６１〜６６に対応する遮断回路２０と監視回路７０の少なくとも１つが異常であると判定する。そして制御部１０はステップＳ８０へと進み、その異常と診断した結果を上位ＥＣＵへ通知する。   In step S70, the control unit 10 determines that at least one of the cutoff circuit 20 and the monitoring circuit 70 corresponding to the six switches 61 to 66 is abnormal. Then, the control unit 10 proceeds to step S80, and notifies the result of diagnosis of the abnormality to the host ECU.

次に、本実施形態に係るモータ制御装置１００の作用効果を説明する。上記したように、制御部１０は遮断回路２０と監視回路７０の故障判定（故障診断）をするにあたって、上アームスイッチ６１，６３，６５それぞれに制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを１パルス出力する。その後に制御部１０は下アームスイッチ６２，６４，６６それぞれに制御信号ＳＩｍｕｎ，ＳＩｍｖｎ，ＳＩｍｗｎを１パルス出力する。そして制御部１０はその後の総合判定信号ＤＯＵＴの電圧レベルに基づいて、遮断回路２０と監視回路７０が異常か否かを判定する。これによれば、モータ２００に電流が流れることを抑制しつつ、遮断回路２０の故障診断を行うことができる。   Next, functions and effects of the motor control device 100 according to the present embodiment will be described. As described above, the control unit 10 outputs one pulse of the control signals SImup, SImvp, and SImwp to the upper arm switches 61, 63, and 65, respectively, when determining the failure (failure diagnosis) of the cutoff circuit 20 and the monitoring circuit 70. Thereafter, the control unit 10 outputs one pulse of the control signals SImun, SImvn, and SImwn to the lower arm switches 62, 64, and 66, respectively. And the control part 10 determines whether the interruption | blocking circuit 20 and the monitoring circuit 70 are abnormal based on the voltage level of the subsequent comprehensive determination signal DOUT. According to this, it is possible to perform failure diagnosis of the interruption circuit 20 while suppressing the current from flowing through the motor 200.

制御部１０には総合判定回路７３の１つの出力端子が接続されている。これによれば、制御部に６つの判定回路それぞれの出力端子が接続される構成と比べて、制御部１０の入力端子の数の増大が抑制される。すなわち、制御部１０に接続される監視回路７０の出力端子の数を、ドライバ６０の有するスイッチの数に依らずに１つとすることができる。   One output terminal of the comprehensive determination circuit 73 is connected to the control unit 10. According to this, an increase in the number of input terminals of the control unit 10 is suppressed as compared with the configuration in which the output terminals of the six determination circuits are connected to the control unit. That is, the number of output terminals of the monitoring circuit 70 connected to the control unit 10 can be made one regardless of the number of switches of the driver 60.

制御部１０は遮断回路２０の故障診断する際に、制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを同時に１パルス出力した後、制御信号ＳＩｍｕｎ，ＳＩｍｖｎ，ＳＩｍｗｎを同時に１パルス出力する。これによれば、制御部１０が制御信号を１パルス出力する動作が２回となる。そのため制御部が６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎを個別に１パルス出力する構成と比べて、遮断回路２０の故障診断時間が短くなる。   When diagnosing the failure of the interrupting circuit 20, the control unit 10 outputs one pulse of the control signals SImup, SImvp, and SImwp, and then outputs one pulse of the control signals SImun, SImvn, and SImwn simultaneously. According to this, the operation in which the control unit 10 outputs one pulse of the control signal is performed twice. Therefore, the failure diagnosis time of the interruption circuit 20 is shortened as compared with the configuration in which the control unit individually outputs one pulse of the six control signals SImup to SIMmwn.

制御部１０はイグニッションスイッチＩＧがオン状態になると遮断回路２０の故障診断を行う。これにより車両の始動時に故障診断を行うことができる。   When the ignition switch IG is turned on, the control unit 10 performs failure diagnosis of the interruption circuit 20. As a result, failure diagnosis can be performed when the vehicle is started.

総合判定回路７３はオープンドレイン回路８０を有する。これによれば総合ＯＲゲート７９とは別のＩＣ論理回路に対応するスイッチをスイッチ８２と並列接続し、そのスイッチのゲートにＩＣ論理回路の出力を入力する構成とすることで、ＩＣ論理回路の出力を制御部１０に出力することが可能となる。この結果、制御部１０の入力端子数が他のＩＣ論理回路の追加にともなって、増加することが抑制される。   The comprehensive determination circuit 73 has an open drain circuit 80. According to this configuration, a switch corresponding to an IC logic circuit different from the general OR gate 79 is connected in parallel to the switch 82, and the output of the IC logic circuit is input to the gate of the switch. The output can be output to the control unit 10. As a result, an increase in the number of input terminals of the control unit 10 with the addition of other IC logic circuits is suppressed.

制御部１０は、制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを１パルス出力する前後において、総合判定信号ＤＯＵＴを検出し、その電圧に基づいて監視回路７０の故障を診断する。これによれば、遮断回路２０だけではなく監視回路７０の故障も診断することができる。   The controller 10 detects the comprehensive determination signal DOUT before and after outputting one pulse of the control signals SImup, SImvp, and SImwp, and diagnoses a failure of the monitoring circuit 70 based on the voltage. According to this, not only the interruption circuit 20 but also the failure of the monitoring circuit 70 can be diagnosed.

遮断回路２０、バッファ回路３０、および、監視回路７０それぞれは、同一の集積回路に形成されている。これによれば、遮断回路、バッファ回路、および、監視回路それぞれが異なる集積回路に形成される構成と比べて、部品点数の増大が抑制される。   Each of the cutoff circuit 20, the buffer circuit 30, and the monitoring circuit 70 is formed in the same integrated circuit. According to this, an increase in the number of parts is suppressed as compared with a configuration in which the cutoff circuit, the buffer circuit, and the monitoring circuit are formed in different integrated circuits.

なお実施形態では故障診断処理において制御部１０が３つの制御信号ＳＩｍｕｐ，ＳＩｍｖｐ，ＳＩｍｗｐを同時に１パルス出力した後に、３つの制御信号ＳＩｍｕｎ，ＳＩｍｖｎ，ＳＩｍｗｎを同時に１パルス出力する例を示した。しかしながらこれとは異なり、故障診断処理において制御部１０は６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎを順次１パルス出力してもよい。   In the embodiment, in the failure diagnosis process, the control unit 10 outputs one pulse of the three control signals SImup, SImvp, and SImwp, and then outputs one pulse of the three control signals SImun, SImvn, and SImwn simultaneously. However, unlike this, in the failure diagnosis process, the control unit 10 may sequentially output one pulse of the six control signals SImup to SIMmwn.

（第２実施形態）
次に、本発明の第２実施形態を図６〜図８に基づいて説明する。第２実施形態に係るモータ制御装置は上記した実施形態によるものと共通点が多い。そのため以下においては共通部分の説明を省略し、異なる部分を重点的に説明する。また以下においては上記した実施形態で示した要素と同一の要素には同一の符号を付与する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. The motor control device according to the second embodiment has much in common with the above-described embodiment. Therefore, in the following description, description of common parts is omitted, and different parts are mainly described. In the following description, the same reference numerals are given to the same elements as those described in the above embodiment.

第１実施形態では、６つの遮断回路２０の故障診断をひとくくりにして行う例を示した。これに対し本実施形態では、６つの遮断回路２０のいずれかに故障の可能性があると診断すると、６つの遮断回路２０の内のいずれが故障しているのかを特定する点を特徴とする。   In the first embodiment, an example in which failure diagnosis of the six shut-off circuits 20 is performed all together is shown. On the other hand, the present embodiment is characterized in that when one of the six cutoff circuits 20 is diagnosed as having a possibility of failure, it is specified which of the six cutoff circuits 20 is faulty. .

制御部１０は、制御信号ＳＩｍｕｐ〜ＳＩｍｗｎと遮断信号ＳＤＮｍの他に、クリア信号ＣＬＲを生成し、それを監視回路７０に出力する。このクリア信号ＣＬＲは、監視回路７０の６つの順序回路７６それぞれに入力される。６つの順序回路７６それぞれはクリア信号ＣＬＲが入力されると、入力信号とクロック信号とに関わらず、判定信号ＤＢｍｕｐ〜ＤＢｍｗｎをＬｏレベルに固定する。   The control unit 10 generates a clear signal CLR in addition to the control signals SImup to SImwn and the cutoff signal SDNm, and outputs it to the monitoring circuit 70. The clear signal CLR is input to each of the six sequential circuits 76 of the monitoring circuit 70. When the clear signal CLR is input to each of the six sequential circuits 76, the determination signals DBmup to DBmwn are fixed to the Lo level regardless of the input signal and the clock signal.

制御部１０は、第１実施形態に示したように遮断回路２０若しくは監視回路７０に故障があると診断すると、以下に示す故障箇所特定処理を実施する。図７に示すように制御部１０は、遮断信号ＳＤＮｍをＬｏレベルに保ちつつ、時間ｔ１０においてクリア信号を６個の監視回路７０それぞれに１パルス出力する。これにより判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの全てをＬｏレベルにし、総合判定信号ＤＯＵＴをＨｉレベルにする。   When the control unit 10 diagnoses that there is a failure in the cutoff circuit 20 or the monitoring circuit 70 as shown in the first embodiment, the control unit 10 performs the following failure location specifying process. As shown in FIG. 7, the control unit 10 outputs a clear signal to each of the six monitoring circuits 70 at time t10 while keeping the cutoff signal SDNm at the Lo level. As a result, all of the determination signals DBmup to DBmwn are set to Lo level, and the total determination signal DOUT is set to Hi level.

ただし、この時点において監視回路７０に異常があると、図７において一点鎖線で示すように総合判定信号ＤＯＵＴがＬｏレベルとなっている可能性がある。そこで制御部１０は時間ｔ１０後の時間ｔ１１において総合判定信号ＤＯＵＴがＨｉレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルの場合に未だ異常は検出されないと判定する。これとは異なり総合判定信号ＤＯＵＴがＬｏレベルの場合、制御部１０は監視回路７０に異常が生じていると判定する。   However, if there is an abnormality in the monitoring circuit 70 at this time, the comprehensive determination signal DOUT may be at the Lo level as shown by a one-dot chain line in FIG. Therefore, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Hi level at time t11 after time t10. The controller 10 determines that no abnormality has been detected yet when the overall determination signal DOUT is at the Hi level. On the other hand, when the overall determination signal DOUT is at the Lo level, the control unit 10 determines that an abnormality has occurred in the monitoring circuit 70.

時間ｔ１１から時間ｔ１２に至ると制御部１０は、遮断信号ＳＤＮｍをＬｏレベルに保ちつつ、Ｕ相上アームスイッチ６１に対して１パルスの信号を出力する。この出力によってＵ相上アームスイッチ６１は一時的にオン状態になるが、他のアームスイッチ６２〜６６それぞれは未だオフ状態になっている。そのため、この第１制御信号ＳＩｍｕｐの１パルス出力によってドライバ６０は駆動せず、モータ２００に電流は流れない。   From time t11 to time t12, the control unit 10 outputs a one-pulse signal to the U-phase upper arm switch 61 while keeping the cutoff signal SDNm at the Lo level. Although the U-phase upper arm switch 61 is temporarily turned on by this output, the other arm switches 62 to 66 are still in the off state. Therefore, the driver 60 is not driven by one pulse output of the first control signal SIMup, and no current flows through the motor 200.

Ｕ相上アームスイッチ６１に対応する遮断回路２０が正常の場合、第１制御信号ＳＩｍｕｐのバッファ回路３０への出力が遮断される。そのため順序回路７６の入力信号はＬｏレベルのままである。この入力状態において、遅延回路７８によって伝搬時間Ｔｄだけ遅延された、１パルスの第１制御信号ＳＩｍｕｐがクロック信号として順序回路７６に入力される。この場合、順序回路７６の出力はＬｏレベルに維持される。すなわち、図７において実線で示すように時間ｔ１３において第１判定信号ＤＢｍｕｐの電圧レベルは変化せず、Ｌｏレベルに維持される。この場合、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎそれぞれはＬｏレベルのままなので、総合判定信号ＤＯＵＴはＨｉレベルのままとなる。   When the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 is normal, the output of the first control signal SIMup to the buffer circuit 30 is cut off. Therefore, the input signal of the sequential circuit 76 remains at the Lo level. In this input state, one pulse of the first control signal SImup delayed by the propagation time Td by the delay circuit 78 is input to the sequential circuit 76 as a clock signal. In this case, the output of the sequential circuit 76 is maintained at the Lo level. That is, as indicated by a solid line in FIG. 7, the voltage level of the first determination signal DBmup does not change at time t13 and is maintained at the Lo level. In this case, since each of the six determination signals DBmup to DBmwn remains at the Lo level, the overall determination signal DOUT remains at the Hi level.

これとは異なり、Ｕ相上アームスイッチ６１に対応する遮断回路２０が異常の場合、第１制御信号ＳＩｍｕｐのバッファ回路３０への出力が遮断されない。そのため第１制御信号ＳＩｍｕｐの入力によって、Ｕ相上アームスイッチ６１に対応するバッファ回路３０の増幅スイッチ３１のチャネルの形成に伴って第１増幅信号ＳＯｍｕｐが図７にて一点鎖線で示すように低下する。第１増幅信号ＳＯｍｕｐが閾値電圧Ｖｔｈを下回ると、第１変換信号ＤＡｍｕｐの電圧レベルが図７において一点鎖線で示すようにＬｏレベルからＨｉレベルへと一時的に変わる。そのため順序回路７６の入力信号はＬｏレベルからＨｉレベルへと一時的に変化する。この入力状態において、遅延回路７８によって伝搬時間Ｔｄだけ遅延された、１パルスの第１制御信号ＳＩｍｕｐがクロック信号として順序回路７６に入力される。これにより順序回路７６の出力がＬｏレベルからＨｉレベルに変化する。すなわち、図７において一点鎖線で示すように時間ｔ１３において第１判定信号ＤＢｍｕｐの電圧レベルがＬｏレベルからＨｉレベルに変化する。この場合、総合判定信号ＤＯＵＴはＨｉレベルからＬｏレベルへと変化する。   In contrast, when the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 is abnormal, the output of the first control signal SIMup to the buffer circuit 30 is not cut off. Therefore, with the input of the first control signal SImup, the first amplified signal SOmup is lowered as shown by the one-dot chain line in FIG. 7 as the channel of the amplification switch 31 of the buffer circuit 30 corresponding to the U-phase upper arm switch 61 is formed. To do. When the first amplification signal SOmup falls below the threshold voltage Vth, the voltage level of the first conversion signal DAmup temporarily changes from the Lo level to the Hi level as indicated by a one-dot chain line in FIG. Therefore, the input signal of the sequential circuit 76 temporarily changes from Lo level to Hi level. In this input state, one pulse of the first control signal SImup delayed by the propagation time Td by the delay circuit 78 is input to the sequential circuit 76 as a clock signal. As a result, the output of the sequential circuit 76 changes from the Lo level to the Hi level. That is, as indicated by a dashed line in FIG. 7, the voltage level of the first determination signal DBmup changes from the Lo level to the Hi level at time t13. In this case, the overall determination signal DOUT changes from the Hi level to the Lo level.

以上に示したように、Ｕ相上アームスイッチ６１に対応する遮断回路２０が正常の場合、総合判定信号ＤＯＵＴはＨｉレベルであることが期待される。しかしながらＵ相上アームスイッチ６１に対応する遮断回路２０が異常の場合、総合判定信号ＤＯＵＴはＬｏレベルなる。そこで制御部１０は時間ｔ１３後の時間ｔ１４において総合判定信号ＤＯＵＴがＨｉレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルの場合に異常がないと判定し、総合判定信号ＤＯＵＴがＬｏレベルの場合にＵ相上アームスイッチ６１に対応する遮断回路２０に異常が生じていると判定する。   As described above, when the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 is normal, the overall determination signal DOUT is expected to be at the Hi level. However, when the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 is abnormal, the comprehensive determination signal DOUT becomes Lo level. Therefore, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Hi level at time t14 after time t13. The control unit 10 determines that there is no abnormality when the comprehensive determination signal DOUT is at the Hi level, and that an abnormality has occurred in the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 when the comprehensive determination signal DOUT is at the Lo level. judge.

以上に示した故障箇所特定処理は、６つのスイッチ６１〜６６に対応する６つの遮断回路２０の内、Ｕ相上アームスイッチ６１に対応する遮断回路２０のみに対して行われたものである。制御部１０は、他の５つの遮断回路２０に対しても、同様の故障箇所特定処理を順次行う。これにより制御部１０は、６つの遮断回路２０の内のいずれが故障しているのかを特定する。   The failure location specifying process described above is performed only for the cutoff circuit 20 corresponding to the U-phase upper arm switch 61 out of the six cutoff circuits 20 corresponding to the six switches 61 to 66. The control unit 10 sequentially performs the same failure location specifying process for the other five cutoff circuits 20. As a result, the control unit 10 identifies which of the six cutoff circuits 20 is faulty.

次に、制御部１０による故障箇所特定処理を図８に基づいて説明する。制御部１０は第１実施形態で示した故障診断処理において異常があると判定すると、図８に示す故障箇所特定処理を行う。この故障箇所特定処理において制御部１０は遮断信号をＬｏレベルに保つ。   Next, the failure location specifying process by the control unit 10 will be described with reference to FIG. If the control unit 10 determines that there is an abnormality in the failure diagnosis processing shown in the first embodiment, the control unit 10 performs failure location specifying processing shown in FIG. In this failure location specifying process, the control unit 10 keeps the cutoff signal at the Lo level.

ステップＳ１１０において制御部１０は、クリア信号ＣＬＲを１パルス出力する。こうすることで制御部１０は、判定信号ＤＢｍｕｐ〜ＤＢｍｗｎを一律にＬｏレベルにし、総合判定信号ＤＯＵＴをＨｉレベルにする。この後、制御部１０はステップＳ１２０へと進む。   In step S110, the control unit 10 outputs one pulse of the clear signal CLR. By doing so, the control unit 10 uniformly sets the determination signals DBmup to DBmwn to the Lo level and sets the total determination signal DOUT to the Hi level. Thereafter, the control unit 10 proceeds to step S120.

ステップＳ１２０へ進むと制御部１０は、総合判定信号ＤＯＵＴがＨｉレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルであると判定するとステップＳ１３０へ進む。これとは反対に総合判定信号ＤＯＵＴがＬｏレベルであると判定すると制御部１０は、ステップＳ１６０へと進む。このステップＳ１２０における総合判定信号の判定処理は、図７の時間ｔ１１にて行われる。   In step S120, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Hi level. If the controller 10 determines that the overall determination signal DOUT is at the Hi level, the process proceeds to step S130. On the contrary, if it is determined that the overall determination signal DOUT is at the Lo level, the control unit 10 proceeds to step S160. The determination process of the comprehensive determination signal in step S120 is performed at time t11 in FIG.

ステップＳ１３０へ進むと制御部１０は、６つの制御信号ＳＩｍｕｐ〜ＳＩｍｗｎの内、検査対象とする遮断回路２０に対する１つの制御信号を１パルス出力する。そしてステップＳ１４０へと進む。このステップＳ１３０における１つの制御信号の１パルス出力は、図７の時間ｔ１２にて行われる。   In step S130, the control unit 10 outputs one pulse of one control signal for the cutoff circuit 20 to be inspected among the six control signals SImup to SImwn. Then, the process proceeds to step S140. One pulse output of one control signal in step S130 is performed at time t12 in FIG.

ステップＳ１４０へ進むと制御部１０は、総合判定信号ＤＯＵＴがＨｉレベルか否かを判定する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルであると判定するとステップＳ１５０へ進む。これとは反対に総合判定信号ＤＯＵＴがＬｏレベルであると判定すると制御部１０は、ステップＳ１６０へと進む。このステップＳ１５０における総合判定信号の判定処理は、図７の時間ｔ１４にて行われる。   In step S140, the control unit 10 determines whether or not the comprehensive determination signal DOUT is at the Hi level. If the controller 10 determines that the overall determination signal DOUT is at the Hi level, the process proceeds to step S150. On the contrary, if it is determined that the overall determination signal DOUT is at the Lo level, the control unit 10 proceeds to step S160. The determination process of the comprehensive determination signal in step S150 is performed at time t14 in FIG.

ステップＳ１５０へ進むと制御部１０は、検査対象とする遮断回路２０は正常であると判定する。そして制御部１０はステップＳ１７０へと進み、その正常と判断した診断結果を上位ＥＣＵへ出力する。この後に制御部１０はステップＳ１８０へと進む。   In step S150, the control unit 10 determines that the cutoff circuit 20 to be inspected is normal. Then, the control unit 10 proceeds to step S170, and outputs the diagnosis result determined to be normal to the host ECU. After this, the control unit 10 proceeds to step S180.

ステップＳ１６０へ進むと制御部１０は、検査対象とする遮断回路２０と監視回路７０の少なくとも一方が異常であると判定する。そして制御部１０はステップＳ１７０へと進み、その異常と判断した診断結果を上位ＥＣＵへ出力する。この後に制御部１０はステップＳ１８０へと進む。   In step S160, the control unit 10 determines that at least one of the cutoff circuit 20 and the monitoring circuit 70 to be inspected is abnormal. Then, the control unit 10 proceeds to step S170, and outputs the diagnosis result determined to be abnormal to the host ECU. After this, the control unit 10 proceeds to step S180.

ステップＳ１８０へ進むと制御部１０は、６つの遮断回路２０のそれぞれを個別に被検査対象として、故障診断を行ったか否かを判定する。６つの遮断回路２０の全ての故障診断を終了した場合、制御部１０は故障箇所特定処理を終了する。これとは異なり、６つの遮断回路２０の全ての故障診断が終了していない場合、制御部１０はステップＳ１３０へと戻り、検査対象とする遮断回路２０を切り換える。これにより制御部１０は６つの遮断回路２０の全てに対して、故障診断を順次行う。   In step S180, the control unit 10 determines whether or not failure diagnosis has been performed for each of the six cutoff circuits 20 individually as inspection targets. When all the fault diagnosis of the six interruption circuits 20 is completed, the control unit 10 ends the fault location specifying process. On the other hand, when all the fault diagnosis of the six cutoff circuits 20 has not been completed, the control unit 10 returns to step S130 and switches the cutoff circuit 20 to be inspected. As a result, the control unit 10 sequentially performs failure diagnosis for all of the six cutoff circuits 20.

以上に示したように本実施形態に係るモータ制御装置１００によれば、６つの遮断回路２０の内のいずれが故障しているのかを特定することができる。   As described above, according to the motor control device 100 according to the present embodiment, it is possible to specify which of the six shut-off circuits 20 is out of order.

（第３実施形態）
次に、本発明の第３実施形態を図９〜図１１に基づいて説明する。第３実施形態に係るモータ制御装置は上記した実施形態によるものと共通点が多い。そのため以下においては共通部分の説明を省略し、異なる部分を重点的に説明する。また以下においては上記した実施形態で示した要素と同一の要素には同一の符号を付与する。 (Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIGS. The motor control device according to the third embodiment has much in common with the above-described embodiment. Therefore, in the following description, description of common parts is omitted, and different parts are mainly described. In the following description, the same reference numerals are given to the same elements as those described in the above embodiment.

第１実施形態では、モータ制御装置１００が１つのモータ２００を制御する例を示した。これに対し本実施形態では、モータ制御装置１００が２つのモータ２００ａ，２００ｂを制御する構成となっている。２つのモータ２００ａ，２００ｂは同一の構成となっている。   In the first embodiment, an example in which the motor control device 100 controls one motor 200 has been described. In contrast, in the present embodiment, the motor control device 100 is configured to control the two motors 200a and 200b. The two motors 200a and 200b have the same configuration.

モータ制御装置１００は、ドライバ６０として２つのインバータ６０ａ，６０ｂと、これら２つのインバータ６０ａ，６０ｂに昇圧電圧ＶＨを印加する昇圧コンバータ９０と、を有する。図１０に示すように２つのインバータ６０ａ，６０ｂは２つのモータ２００ａ，２００ｂそれぞれに対して接続され、昇圧コンバータ９０は２つのインバータ６０ａ，６０ｂそれぞれに接続されている。昇圧コンバータ９０が昇圧回路に相当する。図１０に示すようにインバータ６０ａ，６０ｂは、第１実施形態で示したドライバ６０（インバータ）と全く同一の構成となっている。   The motor control device 100 includes two inverters 60a and 60b as a driver 60, and a boost converter 90 that applies a boost voltage VH to the two inverters 60a and 60b. As shown in FIG. 10, the two inverters 60a and 60b are connected to the two motors 200a and 200b, respectively, and the boost converter 90 is connected to each of the two inverters 60a and 60b. The boost converter 90 corresponds to a boost circuit. As shown in FIG. 10, the inverters 60a and 60b have exactly the same configuration as the driver 60 (inverter) shown in the first embodiment.

監視回路７０は、２つのインバータ６０ａ，６０ｂと１つの昇圧コンバータ９０それぞれに対応する電圧レベル変換回路７１と判定回路７２を有するとともに、総合判定回路７３を有する。また本実施形態に係る監視回路７０は、２つのインバータ６０ａ，６０ｂと１つの昇圧コンバータ９０それぞれに対応する３つのドライバ判定回路８３も有する。ドライバ判定回路８３が論理ゲートに相当する。   The monitoring circuit 70 includes a voltage level conversion circuit 71 and a determination circuit 72 corresponding to each of the two inverters 60a and 60b and one boost converter 90, and an overall determination circuit 73. The monitoring circuit 70 according to the present embodiment also includes three driver determination circuits 83 corresponding to the two inverters 60a and 60b and one boost converter 90, respectively. The driver determination circuit 83 corresponds to a logic gate.

以下において、先ず昇圧コンバータ９０を説明する。その後、３つのドライバ判定回路８３と総合判定回路７３を説明する。   In the following, boost converter 90 will be described first. Thereafter, the three driver determination circuits 83 and the comprehensive determination circuit 73 will be described.

図１０に示すように昇圧コンバータ９０は、直列接続された２つの昇圧スイッチ９１，９２と、２つの昇圧スイッチ９１，９２と並列接続された平滑コンデンサ９３と、を有する。また昇圧コンバータ９０は、２つの昇圧スイッチ９１の中点とバッテリのプラス電極との間に設けられた昇圧コイル９４と、プラス電極と昇圧コイル９４との間の中点とバッテリのマイナス電極との間に設けられた平滑コンデンサ９５と、を有する。昇圧スイッチ９１，９２それぞれはＩＧＢＴであり、これらに対してダイオード９１ａ，９２ａが逆並列接続されている。上アーム昇圧スイッチ９１のコレクタ電極が２つのインバータ６０ａ，６０ｂそれぞれの上アームスイッチ６１，６３，６５のコレクタ電極に接続されている。そして下アーム昇圧スイッチ９２のエミッタ電極が２つのインバータ６０ａ，６０ｂそれぞれの下アームスイッチ６２，６４，６６のコレクタ電極とバッテリのマイナス電極に接続されている。   As shown in FIG. 10, the boost converter 90 includes two boost switches 91 and 92 connected in series, and a smoothing capacitor 93 connected in parallel with the two boost switches 91 and 92. Boost converter 90 also includes a boost coil 94 provided between the midpoint of two boost switches 91 and the positive electrode of the battery, and a midpoint between the positive electrode and boost coil 94 and the negative electrode of the battery. And a smoothing capacitor 95 provided therebetween. Each of the boost switches 91 and 92 is an IGBT, and diodes 91a and 92a are connected in antiparallel to these. The collector electrode of the upper arm boosting switch 91 is connected to the collector electrodes of the upper arm switches 61, 63, 65 of the two inverters 60a, 60b, respectively. The emitter electrode of the lower arm boost switch 92 is connected to the collector electrodes of the lower arm switches 62, 64, 66 and the negative electrode of the battery, respectively, of the two inverters 60a, 60b.

昇圧コンバータ９０は、モータ２００ａ，２００ｂに生じる誘起電圧を打ち消すために、バッテリ電圧ＶＬを昇圧し、昇圧電圧ＶＨを２つのインバータ６０ａ，６０ｂそれぞれに印加する機能を果たす。昇圧コンバータ９０は、動作モードとして、通常モードと昇圧モードを有する。昇圧コンバータ９０は車速が閾値に達するまでは通常モードであり、車速が閾値を超えると昇圧モードになる。   Boost converter 90 functions to boost battery voltage VL and apply boosted voltage VH to each of two inverters 60a and 60b in order to cancel the induced voltage generated in motors 200a and 200b. Boost converter 90 has a normal mode and a boost mode as operation modes. Boost converter 90 is in a normal mode until the vehicle speed reaches a threshold value, and enters a boost mode when the vehicle speed exceeds the threshold value.

昇圧コンバータ９０は、制御部１０から出力される制御信号ＳＩｃｐ、ＳＩｃｎによって制御される。この制御信号ＳＩｃｐ、ＳＩｃｎは、対応する遮断回路２０とバッファ回路３０を介して絶縁回路４０に入力される。そして駆動回路５０にて昇圧ゲート駆動信号Ｇｃｐ，Ｇｃｎが生成され、これによって昇圧コンバータ９０が制御される。   Boost converter 90 is controlled by control signals SIcp and SIcn output from control unit 10. The control signals SIcp and SIcn are input to the insulation circuit 40 via the corresponding cutoff circuit 20 and buffer circuit 30. The drive circuit 50 generates boost gate drive signals Gcp and Gcn, thereby controlling the boost converter 90.

通常モードにおいて、第１昇圧ゲート駆動信号Ｇｃｐはデューティ比１００％、第２昇圧ゲート駆動信号Ｇｃｎはデューティ比０％となる。これにより、バッテリ電圧ＶＬが２つのインバータ６０ａ，６０ｂそれぞれに印加される。   In the normal mode, the first boost gate drive signal Gcp has a duty ratio of 100%, and the second boost gate drive signal Gcn has a duty ratio of 0%. Thereby, the battery voltage VL is applied to each of the two inverters 60a and 60b.

これに対して昇圧モードにおいて２つの昇圧スイッチ９１，９２は、交互にオンオフ制御される。例えば第１昇圧ゲート駆動信号Ｇｃｐのデューティ比が５０％の場合、第２昇圧ゲート駆動信号Ｇｃｎのデューティ比も５０％となり、その電圧レベルが反転している。このように２つの昇圧スイッチ９１，９２を相補的にオンオフ制御することで、昇圧コイル９４に電流を流してエネルギーを蓄えさせる。これによりバッテリ電圧ＶＬを昇圧した昇圧電圧ＶＨを生成し、この昇圧電圧ＶＨを２つのインバータ６０ａ，６０ｂそれぞれに印加する。   On the other hand, in the boost mode, the two boost switches 91 and 92 are alternately turned on / off. For example, when the duty ratio of the first boost gate drive signal Gcp is 50%, the duty ratio of the second boost gate drive signal Gcn is also 50%, and the voltage level is inverted. As described above, the two boost switches 91 and 92 are complementarily turned on / off, whereby a current is supplied to the boost coil 94 to store energy. Thereby, a boosted voltage VH obtained by boosting the battery voltage VL is generated, and this boosted voltage VH is applied to each of the two inverters 60a and 60b.

次に、ドライバ判定回路８３を説明する。図１１に示すようにドライバ判定回路８３はＯＲゲートである。第１モータ２００ａに対応するドライバ判定回路８３には、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎが入力される。そして第２モータ２００ｂに対応するドライバ判定回路８３には、６つの判定信号ＤＢｇｕｐ〜ＤＢｇｗｎが入力される。最後に昇圧コンバータ９０に対応するドライバ判定回路８３には、２つの判定信号ＤＢｃｐ，ＤＢｃｎが入力される。   Next, the driver determination circuit 83 will be described. As shown in FIG. 11, the driver determination circuit 83 is an OR gate. Six determination signals DBmup to DBmwn are input to the driver determination circuit 83 corresponding to the first motor 200a. Then, six determination signals DBgup to DBgwn are input to the driver determination circuit 83 corresponding to the second motor 200b. Finally, two determination signals DBcp and DBcn are input to the driver determination circuit 83 corresponding to the boost converter 90.

第１実施形態と同様にして、故障診断処理の始めにおいて、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎ、６つの判定信号ＤＢｇｕｐ〜ＤＢｇｗｎ、および、２つの判定信号ＤＢｃｐ，ＤＢｃｎそれぞれはＨｉレベルになる。しかしながら故障診断処理の結果、６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの全てがＨｉレベルからＬｏレベルに変わると、第１モータ２００ａに対応するドライバ判定回路８３の出力（ドライバ信号ＤＯＵＴｍ）はＨｉレベルからＬｏレベルへと変化する。これとは異なり、故障のために６つの判定信号ＤＢｍｕｐ〜ＤＢｍｗｎの少なくとも１つがＨｉレベルのままだと、ドライバ信号ＤＯＵＴｍはＨｉレベルのままとなる。   In the same manner as in the first embodiment, at the beginning of the failure diagnosis process, the six determination signals DBmup to DBmwn, the six determination signals DBgup to DBgwn, and the two determination signals DBcp and DBcn are at the Hi level. However, if all of the six determination signals DBmup to DBmwn change from the Hi level to the Lo level as a result of the failure diagnosis process, the output of the driver determination circuit 83 (driver signal DOUTm) corresponding to the first motor 200a changes from the Hi level to the Lo level. To change. In contrast, if at least one of the six determination signals DBmup to DBmwn remains at the Hi level due to a failure, the driver signal DOUTm remains at the Hi level.

同様にして、故障診断処理の結果、６つの判定信号ＤＢｇｕｐ〜ＤＢｇｗｎの全てがＨｉレベルからＬｏレベルに変わると、第２モータ２００ｂに対応するドライバ判定回路８３の出力（ドライバ信号ＤＯＵＴｇ）はＨｉレベルからＬｏレベルへと変化する。これとは異なり、故障のために６つの判定信号ＤＢｇｕｐ〜ＤＢｇｗｎの少なくとも１つがＨｉレベルのままだと、ドライバ信号ＤＯＵＴｇはＨｉレベルのままとなる。   Similarly, when all of the six determination signals DBgup to DBgwn change from the Hi level to the Lo level as a result of the failure diagnosis processing, the output of the driver determination circuit 83 (driver signal DOUTg) corresponding to the second motor 200b is at the Hi level. Changes from Lo to Lo level. In contrast, if at least one of the six determination signals DBgup to DBgwn remains at the Hi level due to a failure, the driver signal DOUTg remains at the Hi level.

最後に、故障診断処理の結果、２つの判定信号ＤＢｃｐ，ＤＢｃｎの全てがＨｉレベルからＬｏレベルに変わると、昇圧コンバータ９０に対応するドライバ判定回路８３の出力（ＤＯＵＴｃ）はＨｉレベルからＬｏレベルへと変化する。これとは異なり、故障のために２つの判定信号ＤＢｃ，ＤＢｃｎの少なくとも１つがＨｉレベルのままだと、ドライバ信号ＤＯＵＴｃはＨｉレベルのままとなる。以上に示した３つのドライバ信号ＤＯＵＴｍ，ＤＯＵＴｇ，ＤＯＵＴｃそれぞれが総合判定回路７３に入力される。   Finally, when all of the two determination signals DBcp and DBcn change from the Hi level to the Lo level as a result of the failure diagnosis process, the output (DOUTc) of the driver determination circuit 83 corresponding to the boost converter 90 changes from the Hi level to the Lo level. And change. On the other hand, if at least one of the two determination signals DBc and DBcn remains at the Hi level due to a failure, the driver signal DOUTc remains at the Hi level. Each of the three driver signals DOUTm, DOUTg, DOUTc described above is input to the comprehensive determination circuit 73.

第１実施形態と同様にして総合判定回路７３は、総合ＯＲゲート７９とオープンドレイン回路８０を有する。ただし総合ＯＲゲート７９には、判定信号ではなく３つのドライバ信号ＤＯＵＴｍ，ＤＯＵＴｇ，ＤＯＵＴｃが入力される。故障診断処理の始めにおいてドライバ信号ＤＯＵＴｍ，ＤＯＵＴｇ，ＤＯＵＴｃそれぞれはＨｉレベルなので、総合ＯＲゲート７９の出力もＨｉレベルとなる。そのため総合判定信号ＤＯＵＴはＬｏレベルとなる。そして故障診断処理の結果、ドライバ信号ＤＯＵＴｍ，ＤＯＵＴｇ，ＤＯＵＴｃそれぞれがＨｉレベルからＬｏレベルへと変わると、総合ＯＲゲート７９の出力もＨｉレベルからＬｏレベルへと変化する。そのため総合判定信号ＤＯＵＴはＨｉレベルからＬｏレベルへと変化する。制御部１０は総合判定信号ＤＯＵＴがＨｉレベルからＬｏレベルへと変化したことを検出すると、全ての遮断回路２０と監視回路７０が正常であると判定する。しかしながら故障診断処理の結果、ドライバ信号ＤＯＵＴｍ，ＤＯＵＴｇ，ＤＯＵＴｃの少なくとも１つがＨｉレベルのままだと、総合判定信号ＤＯＵＴはＨｉレベルのままとなる。したがってこれを検出すると制御部１０は、遮断回路２０と監視回路７０の少なくとも１つが異常であると判定する。   Similar to the first embodiment, the total determination circuit 73 includes a total OR gate 79 and an open drain circuit 80. However, three driver signals DOUTm, DOUTg, and DOUTc are input to the total OR gate 79 instead of the determination signal. Since the driver signals DOUTm, DOUTg, and DOUTc are at the Hi level at the beginning of the failure diagnosis process, the output of the total OR gate 79 is also at the Hi level. Therefore, the overall determination signal DOUT is at the Lo level. As a result of the failure diagnosis process, when each of the driver signals DOUTm, DOUTg, DOUTc changes from the Hi level to the Lo level, the output of the total OR gate 79 also changes from the Hi level to the Lo level. Therefore, the overall determination signal DOUT changes from the Hi level to the Lo level. When the control unit 10 detects that the total determination signal DOUT has changed from the Hi level to the Lo level, it determines that all the cutoff circuits 20 and the monitoring circuits 70 are normal. However, if at least one of the driver signals DOUTm, DOUTg, DOUTc remains at the Hi level as a result of the failure diagnosis process, the overall determination signal DOUT remains at the Hi level. Therefore, when detecting this, the control unit 10 determines that at least one of the cutoff circuit 20 and the monitoring circuit 70 is abnormal.

以上に示したように、制御対象（モータ２００ａ，２００ｂ）の数が増え、それにともなってドライバ（インバータ６０ａ，６０ｂと昇圧コンバータ９０）の数が増えたとしても、制御部１０には総合判定信号ＤＯＵＴのみ入力される。これにより制御部１０の入力端子の数の増大が抑制される。   As described above, even if the number of objects to be controlled (motors 200a and 200b) increases and the number of drivers (inverters 60a and 60b and boost converter 90) increase accordingly, the control unit 10 gives a comprehensive determination signal. Only DOUT is input. As a result, an increase in the number of input terminals of the control unit 10 is suppressed.

なお制御部１０は、昇圧電圧ＶＨとバッテリ電圧ＶＬとの差分の絶対値をモニタしており、それが記憶している所定値よりも低い場合に、故障診断処理を行う。これによれば昇圧コンバータ９０に対応する遮断回路２０と監視回路７０の少なくとも一方が故障している場合に、昇圧コイル９４に電流が流れることで昇圧電圧ＶＨが過剰に高まることが抑制される。したがって昇圧電圧ＶＨが過剰に高まった場合に制御部１０がドライバ６０の動作を強制的に停止する過電圧保護を行う場合、その過電圧保護を制御部１０が行うことが抑制される。   The control unit 10 monitors the absolute value of the difference between the boost voltage VH and the battery voltage VL, and performs a failure diagnosis process when the absolute value is lower than a predetermined value stored therein. According to this, when at least one of the cutoff circuit 20 and the monitoring circuit 70 corresponding to the boost converter 90 is out of order, the boost voltage VH is suppressed from being excessively increased by the current flowing through the boost coil 94. Therefore, when the control unit 10 performs overvoltage protection in which the operation of the driver 60 is forcibly stopped when the boosted voltage VH increases excessively, the control unit 10 is suppressed from performing the overvoltage protection.

本実施形態に記載のようにドライバの数が複数の場合、図１２に示す変形例を採用することもできる。この変形例では、監視回路７０は選択回路９６をさらに有する。選択回路９６は、ドライバ信号がＨｉレベルの時にアクティブであり、遮断信号がＬｏレベルの時にアクティブとなるＡＮＤゲートである。したがってドライバ信号がＨｉレベル、遮断信号がＬｏレベルの時に選択回路９６の出力はＨｉレベルになる。しかしながら、ドライバ信号がＬｏレベル、若しくは、遮断信号がＨｉレベルの時に選択回路９６の出力はＬｏレベルになる。選択回路９６が選択論理ゲートに相当する。   When there are a plurality of drivers as described in the present embodiment, the modification shown in FIG. 12 may be employed. In this modification, the monitoring circuit 70 further includes a selection circuit 96. The selection circuit 96 is an AND gate that is active when the driver signal is at the Hi level and is active when the cutoff signal is at the Lo level. Therefore, when the driver signal is at the Hi level and the cutoff signal is at the Lo level, the output of the selection circuit 96 is at the Hi level. However, when the driver signal is at the Lo level or the cutoff signal is at the Hi level, the output of the selection circuit 96 is at the Lo level. The selection circuit 96 corresponds to a selection logic gate.

選択回路９６は、２つのインバータ６０ａ，６０ｂと１つの昇圧コンバータ９０それぞれに対応して設けられる。第１モータ２００ａに対応する選択回路９６には、ドライバ信号ＤＯＵＴｍと、第１モータ２００ａに対応する遮断回路２０の遮断信号ＳＤＮｍが入力される。同様にして第２モータ２００ｂに対応する選択回路９６には、ドライバ信号ＤＯＵＴｇと、第２モータ２００ｂに対応する遮断回路２０の遮断信号ＳＤＮｇが入力される。最後に昇圧コンバータ９０に対応する選択回路９６には、ドライバ信号ＤＯＵＴｃと、昇圧コンバータ９０に対応する遮断回路２０の遮断信号ＳＤＮｃが入力される。そして上記の３つの選択回路９６の出力それぞれが総合ＯＲゲート７９に入力される。   The selection circuit 96 is provided corresponding to each of the two inverters 60a and 60b and one boost converter 90. The selection signal 96 corresponding to the first motor 200a receives the driver signal DOUTm and the cutoff signal SDNm of the cutoff circuit 20 corresponding to the first motor 200a. Similarly, the selection signal 96 corresponding to the second motor 200b receives the driver signal DOUTg and the cutoff signal SDNg of the cutoff circuit 20 corresponding to the second motor 200b. Finally, the driver signal DOUTc and the cutoff signal SDNc of the cutoff circuit 20 corresponding to the boost converter 90 are input to the selection circuit 96 corresponding to the boost converter 90. The outputs of the three selection circuits 96 are input to the total OR gate 79.

制御部１０は、被診断対象とするドライバを１つ選択し、そのドライバに対応する遮断回路２０にＬｏレベルの遮断信号を出力する。そして制御部１０は他の遮断回路２０にＨｉレベルの遮断信号を出力する。   The control unit 10 selects one driver to be diagnosed and outputs a Lo level cutoff signal to the cutoff circuit 20 corresponding to the driver. Then, the control unit 10 outputs a Hi level cutoff signal to the other cutoff circuit 20.

例えば制御部１０は第１モータ２００ａに対応する遮断回路２０の遮断信号ＳＤＮｍをＬｏレベルにし、他の遮断信号ＳＤＮｇ，ＳＤＮｃそれぞれをＨｉレベルにする。こうすると第１モータ２００ａに対応する選択回路９６にＬｏレベルの遮断信号ＳＤＮｍが入力される。そして第２モータ２００ｂに対応する選択回路９６にＨｉレベルの遮断信号ＳＤＮｇが入力され、昇圧コンバータ９０に対応する選択回路９６にＨｉレベルの遮断信号ＳＤＮｃが入力される。この結果、遮断信号ＳＤＮｍの入力される選択回路９６の出力はドライバ信号ＤＯＵＴｍに依って定まるが、遮断信号ＳＤＮｇ，ＳＤＮｃの入力される他の２つの選択回路９６の出力はドライバ信号ＤＯＵＴｇ，ＤＯＵＴｃに依らずにＬｏレベルに定まる。   For example, the control unit 10 sets the cutoff signal SDNm of the cutoff circuit 20 corresponding to the first motor 200a to Lo level, and sets the other cutoff signals SDNg and SDNc to Hi level. Thus, the Lo level cutoff signal SDNm is input to the selection circuit 96 corresponding to the first motor 200a. Then, the Hi level cutoff signal SDNg is input to the selection circuit 96 corresponding to the second motor 200b, and the Hi level cutoff signal SDNc is input to the selection circuit 96 corresponding to the boost converter 90. As a result, the output of the selection circuit 96 to which the cutoff signal SDNm is input is determined by the driver signal DOUTm, but the outputs of the other two selection circuits 96 to which the cutoff signals SDNg and SDNc are input are the driver signals DOUTg and DOUTc. Regardless of the Lo level.

以上により、総合ＯＲゲート７９の出力と総合判定信号ＤＯＵＴの電圧レベルは、ドライバ信号ＤＯＵＴｍによって定められる。すなわち、被診断対象とする第１モータ２００ａに対応する遮断回路２０の故障の有無によって総合判定信号ＤＯＵＴの電圧レベルが定められる。このように、制御部１０によって複数のドライバに対応する遮断信号の電圧レベルを選択することで、被診断対象とする遮断回路２０を選択し、それらの故障診断を個別に行うことができる。なお、このような個別の故障診断は車両が停止している状態において行われる。   As described above, the output level of the total OR gate 79 and the voltage level of the total determination signal DOUT are determined by the driver signal DOUTm. That is, the voltage level of the comprehensive determination signal DOUT is determined by the presence or absence of a failure in the cutoff circuit 20 corresponding to the first motor 200a to be diagnosed. In this way, by selecting the voltage level of the cutoff signal corresponding to a plurality of drivers by the control unit 10, it is possible to select the cutoff circuit 20 to be diagnosed and perform failure diagnosis thereof individually. Such individual failure diagnosis is performed in a state where the vehicle is stopped.

本実施形態ではモータ制御装置１００が、ドライバ６０として２つのインバータ６０ａ，６０ｂと１つ昇圧コンバータ９０を有する例を示した。しかしながらモータ制御装置１００は昇圧コンバータ９０を有していなくともよい。   In the present embodiment, an example in which the motor control device 100 includes two inverters 60 a and 60 b and one boost converter 90 as the driver 60 is shown. However, the motor control device 100 does not have to include the boost converter 90.

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

（第１の変形例）
各実施形態では、バッファ回路３０から出力された増幅信号が監視回路７０に入力される例を示した。しかしながらこれとは異なり、遮断回路２０から出力された制御信号が監視回路７０に入力される構成を採用することもできる。この場合、監視回路７０は電圧レベル変換回路７１を有さない。遮断回路２０から出力された制御信号が、順序回路７６に入力される。 (First modification)
In each embodiment, an example in which the amplified signal output from the buffer circuit 30 is input to the monitoring circuit 70 has been described. However, unlike this, a configuration in which the control signal output from the cutoff circuit 20 is input to the monitoring circuit 70 may be employed. In this case, the monitoring circuit 70 does not have the voltage level conversion circuit 71. The control signal output from the cutoff circuit 20 is input to the sequential circuit 76.

（第２の変形例）
各実施形態では、総合判定回路７３が総合ＯＲゲート７９とオープンドレイン回路８０を有する例を示した。しかしながら総合判定回路７３はオープンドレイン回路８０の代わりに、オープンコレクタ回路を有してもよい。この場合、スイッチ８２はＭＯＳＦＥＴではなく、トランジスタとなる。 (Second modification)
In each embodiment, an example in which the total determination circuit 73 includes the total OR gate 79 and the open drain circuit 80 is shown. However, the comprehensive determination circuit 73 may have an open collector circuit instead of the open drain circuit 80. In this case, the switch 82 is not a MOSFET but a transistor.

また、総合判定回路７３はオープンドレイン回路８０を有さなくともよい。この場合、総合ＯＲゲート７９の出力端子が制御部１０に接続される。   Further, the comprehensive determination circuit 73 may not have the open drain circuit 80. In this case, the output terminal of the total OR gate 79 is connected to the control unit 10.

さらに言えば、監視回路７０は総合判定回路７３を有さなくともよい。この場合、第１実施形態および第２実施形態において、６つの判定回路７２それぞれの出力端子が制御部１０に接続される。また第３実施形態では、３つのドライバ判定回路８３の出力端子が制御部１０に接続される。また監視回路７０がドライバ判定回路８３を有さない場合、１４個の判定回路７２の出力端子が制御部１０に接続される。   Furthermore, the monitoring circuit 70 does not have to have the comprehensive determination circuit 73. In this case, the output terminals of the six determination circuits 72 are connected to the control unit 10 in the first embodiment and the second embodiment. In the third embodiment, the output terminals of the three driver determination circuits 83 are connected to the control unit 10. When the monitoring circuit 70 does not have the driver determination circuit 83, the output terminals of the 14 determination circuits 72 are connected to the control unit 10.

（第３の変形例）
各実施形態では遮断回路２０だけではなく監視回路７０の故障も診断する例を示した。しかしながら監視回路７０の故障診断は行わなくともよい。この場合、図５に示すステップＳ１０，Ｓ３０は省略される。また図８に示すステップＳ１２０も省略される。 (Third Modification)
In each embodiment, an example in which a failure of not only the cutoff circuit 20 but also the monitoring circuit 70 is diagnosed is shown. However, failure diagnosis of the monitoring circuit 70 may not be performed. In this case, steps S10 and S30 shown in FIG. 5 are omitted. Further, step S120 shown in FIG. 8 is also omitted.

（その他の変形例）
各実施形態では、本発明の負荷制御装置を、ハイブリッド自動車に搭載されたモータを制御するモータ制御装置に適用した例を示した。しかしながら負荷制御装置の適用としては上記例に限定されず、例えば可変バルブタイミングの動力源であるモータを制御する制御ＥＣＵに適用することもできる。本発明の負荷制御装置としては、モータなどの誘導性負荷を制御するものであれば適宜採用することができる。 (Other variations)
In each embodiment, the example which applied the load control apparatus of this invention to the motor control apparatus which controls the motor mounted in the hybrid vehicle was shown. However, the application of the load control device is not limited to the above example, and can be applied to, for example, a control ECU that controls a motor that is a power source of variable valve timing. As the load control device of the present invention, any device that controls an inductive load such as a motor can be adopted as appropriate.

各実施形態では、遮断回路２０、バッファ回路３０、および、監視回路７０それぞれが同一の集積回路に形成された例を示した。しかしながら遮断回路２０、バッファ回路３０、および、監視回路７０それぞれが別の集積回路に形成された構成を採用することもできる。   In each embodiment, an example in which the cutoff circuit 20, the buffer circuit 30, and the monitoring circuit 70 are formed in the same integrated circuit has been described. However, it is also possible to employ a configuration in which the cutoff circuit 20, the buffer circuit 30, and the monitoring circuit 70 are formed in separate integrated circuits.

各実施形態では、ドライバ６０を構成する各種スイッチがＩＧＢＴである例を示した。しかしながらスイッチとしては上記例に限定されず、例えばＭＯＳＦＥＴを採用することもできる。ＭＯＳＦＥＴは寄生ダイオードを有する。そのためスイッチと逆並列接続されるダイオードは、この変形例においては用意しなくともよくなる。   In each embodiment, the example which the various switches which comprise the driver 60 are IGBT was shown. However, the switch is not limited to the above example, and, for example, a MOSFET may be employed. The MOSFET has a parasitic diode. Therefore, a diode connected in reverse parallel to the switch is not required in this modification.

各実施形態ではＬｏレベルが第１レベルに相当し、Ｈｉレベルが第２レベルに相当する例を示した。しかしながらこれとは反対に、Ｌｏレベルが第２レベルに相当し、Ｈｉレベルが第１レベルに相当する構成を採用することもできる。この場合、例えば総合ＯＲゲート７９はＡＮＤゲートとなる。   In each embodiment, the Lo level corresponds to the first level, and the Hi level corresponds to the second level. However, on the contrary, it is possible to adopt a configuration in which the Lo level corresponds to the second level and the Hi level corresponds to the first level. In this case, for example, the total OR gate 79 becomes an AND gate.

各実施形態では絶縁回路４０がフォトカプラである例を示した。しかしながら絶縁回路４０としては上記例に限定されず、例えば磁気を利用して低圧システムと高圧システムとを接続する構成を採用することもできる。   In each embodiment, an example in which the insulating circuit 40 is a photocoupler has been described. However, the insulating circuit 40 is not limited to the above example, and for example, a configuration in which a low voltage system and a high voltage system are connected using magnetism may be employed.

１０…制御部、２０…遮断回路、６０…ドライバ、６１，６３，６５…上アームスイッチ、６２，６４，６６…下アームスイッチ、７０…監視回路、７２…判定回路、９１…上アーム昇圧スイッチ、９２…下アーム昇圧スイッチ、１００…モータ制御装置、２００…モータ、２００ａ…第１モータ、２００ｂ…第２モータ DESCRIPTION OF SYMBOLS 10 ... Control part, 20 ... Shut-off circuit, 60 ... Driver, 61, 63, 65 ... Upper arm switch, 62, 64, 66 ... Lower arm switch, 70 ... Monitoring circuit, 72 ... Judgment circuit, 91 ... Upper arm boost switch , 92 ... Lower arm boost switch, 100 ... Motor controller, 200 ... Motor, 200a ... First motor, 200b ... Second motor

Claims (17)

誘導性負荷（２００，２００ａ，２００ｂ）を制御する負荷制御装置であって、
前記誘導性負荷の電流流動を制御するドライバ（６０）と、
制御信号によって前記ドライバを制御する制御部（１０）と、
前記制御信号の前記制御部から前記ドライバへの伝達を遮断する遮断回路（２０）と、
前記遮断回路を介して前記制御部から出力された前記制御信号を監視する監視回路（７０）と、を有し、
前記ドライバは、プラス電極からマイナス電極へと向かって上側スイッチ（６１，６３，６５，９１）と下側スイッチ（６２，６４，６６，９２）とが順に直列接続されてなる対を成すスイッチ群を少なくとも１つ有し、
前記監視回路は、前記遮断回路を介して前記制御部から出力された前記制御信号と、前記制御部から直接出力された前記制御信号と、に基づく判定信号を生成する判定回路（７２）を有し、
前記制御部は、
動作モードとして、前記ドライバを制御する制御モードと、前記遮断回路の故障を診断する診断モードと、を有し、
前記診断モードにおいて、
前記遮断回路に前記制御信号の前記ドライバへの伝達を遮断する遮断信号を出力しつつ、
前記上側スイッチおよび前記下側スイッチの一方に前記制御信号を１パルス出力した際に前記判定回路から出力される前記判定信号、および、前記上側スイッチおよび前記下側スイッチの残りの他方に前記制御信号を１パルス出力した際に前記判定回路から出力される前記判定信号に基づいて前記遮断回路の故障を診断する負荷制御装置。 A load control device for controlling an inductive load (200, 200a, 200b),
A driver (60) for controlling the current flow of the inductive load;
A control unit (10) for controlling the driver by a control signal;
An interruption circuit (20) for interrupting transmission of the control signal from the control unit to the driver;
A monitoring circuit (70) for monitoring the control signal output from the control unit via the cutoff circuit,
The driver includes a pair of switches in which an upper switch (61, 63, 65, 91) and a lower switch (62, 64, 66, 92) are sequentially connected in series from the plus electrode to the minus electrode. Having at least one
The monitoring circuit includes a determination circuit (72) that generates a determination signal based on the control signal output from the control unit via the cutoff circuit and the control signal output directly from the control unit. And
The controller is
As an operation mode, it has a control mode for controlling the driver, and a diagnostic mode for diagnosing a failure of the cutoff circuit,
In the diagnostic mode,
While outputting a cut-off signal to cut off transmission of the control signal to the driver to the cut-off circuit,
The determination signal output from the determination circuit when one pulse of the control signal is output to one of the upper switch and the lower switch, and the control signal to the other of the upper switch and the lower switch A load control device that diagnoses a failure of the shut-off circuit based on the determination signal output from the determination circuit when one pulse is output. 前記遮断回路は、前記上側スイッチに対応する上側遮断回路と、前記下側スイッチに対応する下側遮断回路と、を有し、
前記判定回路は、前記制御部から直接出力された前記制御信号をクロック信号、前記制御部から前記遮断回路を介して伝達される前記制御信号を入力信号とし、前記制御部が１パルスの前記制御信号を出力した結果、前記クロック信号が第１レベルだった状態から第２レベルへと変化した際の前記入力信号を前記判定信号として出力する順序回路（７６）を有し、
前記判定回路は、前記上側スイッチに対応する上側判定回路と、前記下側スイッチに対応する下側判定回路と、を有し、
前記上側判定回路と前記下側判定回路それぞれの前記判定信号の電圧レベルは、前記遮断回路の故障を診断する初期状態において前記第２レベルに固定されており、
前記監視回路は、前記判定回路の他に、前記上側判定回路と前記下側判定回路それぞれの前記判定信号の少なくとも１つが前記第２レベルの時に出力信号を前記第１レベルおよび前記第２レベルの一方にし、前記上側判定回路と前記下側判定回路それぞれの前記判定信号の全てが前記第１レベルの時に前記出力信号を前記第１レベルおよび前記第２レベルの他方にする総合判定回路（７３）を有し、
前記制御部に前記総合判定回路の１つの出力端子が接続されており、
前記制御部は、前記総合判定回路の前記出力信号に基づいて前記遮断回路の故障を診断する請求項１に記載の負荷制御装置。 The cutoff circuit has an upper cutoff circuit corresponding to the upper switch, and a lower cutoff circuit corresponding to the lower switch,
The determination circuit uses the control signal directly output from the control unit as a clock signal, the control signal transmitted from the control unit via the cutoff circuit as an input signal, and the control unit performs the one-pulse control. A sequential circuit (76) for outputting the input signal as the determination signal when the clock signal is changed from the first level to the second level as a result of outputting the signal;
The determination circuit includes an upper determination circuit corresponding to the upper switch, and a lower determination circuit corresponding to the lower switch,
The voltage level of the determination signal of each of the upper determination circuit and the lower determination circuit is fixed to the second level in an initial state for diagnosing a failure of the cutoff circuit,
In addition to the determination circuit, the monitoring circuit outputs an output signal of the first level and the second level when at least one of the determination signals of the upper determination circuit and the lower determination circuit is at the second level. On the other hand, when all of the determination signals of the upper determination circuit and the lower determination circuit are at the first level, the overall determination circuit (73) sets the output signal to the other of the first level and the second level. Have
One output terminal of the comprehensive judgment circuit is connected to the control unit,
The load control device according to claim 1, wherein the control unit diagnoses a failure of the cutoff circuit based on the output signal of the comprehensive determination circuit. 前記ドライバは前記スイッチ群を複数有し、
前記遮断回路は、複数の前記スイッチ群それぞれに対応する前記上側遮断回路と前記下側遮断回路それぞれを複数有し、
前記判定回路は、複数の前記スイッチ群それぞれに対応する前記上側判定回路と前記下側判定回路それぞれを複数有し、
前記総合判定回路に、複数の前記上側判定回路と複数の前記下側判定回路それぞれの前記判定信号が入力されており、
前記制御部は、
前記診断モードにおいて、
複数の前記上側遮断回路と複数の前記下側遮断回路それぞれに前記遮断信号を出力しつつ、
全ての前記スイッチ群の前記上側スイッチおよび前記下側スイッチの一方に前記制御信号を同時に１パルス出力した後、全ての前記スイッチ群の前記上側スイッチおよび前記下側スイッチの残りの他方に前記制御信号を同時に１パルス出力した際に前記総合判定回路から出力される前記出力信号に基づいて、前記遮断回路の故障を診断する請求項２に記載の負荷制御装置。 The driver has a plurality of the switch groups,
The cut-off circuit has a plurality of the upper cut-off circuit and the lower cut-off circuit corresponding to each of the plurality of switch groups,
The determination circuit includes a plurality of the upper determination circuits and the lower determination circuits corresponding to the plurality of switch groups,
The determination signal of each of the plurality of upper determination circuits and the plurality of lower determination circuits is input to the comprehensive determination circuit,
The controller is
In the diagnostic mode,
While outputting the cutoff signal to each of the plurality of upper cutoff circuits and the plurality of lower cutoff circuits,
After one pulse of the control signal is simultaneously output to one of the upper switch and the lower switch of all the switch groups, the control signal is output to the other of the upper switch and the lower switch of all the switch groups. 3. The load control device according to claim 2, wherein a failure of the interrupting circuit is diagnosed based on the output signal output from the comprehensive determination circuit when one pulse is simultaneously output. 前記制御部は、前記遮断回路が故障していると診断すると、複数の前記上側判定回路と複数の前記下側判定回路それぞれの前記判定信号を一律に前記第１レベルにして前記総合判定回路の前記出力信号を前記第１レベルおよび前記第２レベルの他方にした後、複数の前記上側スイッチと複数の前記下側スイッチの内の１つに前記制御信号を１パルス出力した際に前記総合判定回路から出力される前記出力信号が前記第１レベルおよび前記第２レベルの他方から一方へと変化するか否かを、複数の前記上側遮断回路と複数の前記下側遮断回路それぞれに対して順次行い、複数の前記上側遮断回路と複数の前記下側遮断回路それぞれの故障を個別に診断する請求項３に記載の負荷制御装置。   When the control unit diagnoses that the interruption circuit is out of order, the determination signal of each of the plurality of upper determination circuits and the plurality of lower determination circuits is uniformly set to the first level. After the output signal is set to the other one of the first level and the second level, the comprehensive determination is performed when one pulse of the control signal is output to one of the plurality of upper switches and the plurality of lower switches. Whether or not the output signal output from the circuit changes from the other of the first level and the second level to one of the plurality of upper cutoff circuits and the plurality of lower cutoff circuits sequentially The load control device according to claim 3, wherein the load control device individually diagnoses a failure of each of the plurality of upper cutoff circuits and the plurality of lower cutoff circuits. 前記ドライバは、インバータである請求項３または請求項４に記載の負荷制御装置。   The load control device according to claim 3, wherein the driver is an inverter. 前記総合判定回路は、前記上側判定回路と前記下側判定回路それぞれの前記判定信号の少なくとも１つが前記第２レベルの時に前記第２レベルの信号を出力し、前記上側判定回路と前記下側判定回路それぞれの前記判定信号の全てが前記第１レベルの時に前記第１レベルの信号を出力する総合ＯＲゲート（７９）と、電源とグランドとの間に設けられた抵抗（８１）と、前記抵抗と前記グランドとの間に設けられ、前記総合ＯＲゲートの出力によってオン状態とオフ状態とが切り換わるスイッチ（８２）と、を有し、前記抵抗と前記スイッチとの間の中点電位が前記総合判定回路の前記出力信号となっており、
前記スイッチは、
前記総合ＯＲゲートの出力が前記第２レベルの時に前記オン状態となって、前記総合判定回路の前記出力信号が前記第１レベルとなり、
前記総合ＯＲゲートの出力が前記第１レベルの時に前記オフ状態となって、前記総合判定回路の前記出力信号が前記第２レベルとなる請求項２〜５いずれか１項に記載の負荷制御装置。 The overall determination circuit outputs the second level signal when at least one of the determination signals of the upper determination circuit and the lower determination circuit is at the second level, and the upper determination circuit and the lower determination circuit output the second determination signal. A total OR gate (79) for outputting the first level signal when all the determination signals of the respective circuits are at the first level; a resistor (81) provided between a power source and ground; and the resistor And a switch (82) that is switched between an on state and an off state by an output of the total OR gate, and a midpoint potential between the resistor and the switch is It is the output signal of the comprehensive judgment circuit,
The switch is
When the output of the total OR gate is at the second level, the on state is set, and the output signal of the total determination circuit is at the first level,
6. The load control device according to claim 2, wherein when the output of the total OR gate is at the first level, the load control device is in the off state, and the output signal of the total determination circuit is at the second level. . 前記誘導性負荷は複数あり、
複数の前記誘導性負荷それぞれに対応する前記ドライバと前記遮断回路それぞれを複数有する請求項２〜４いずれか１項に記載の負荷制御装置。 There are a plurality of inductive loads,
5. The load control device according to claim 2, wherein the load control device includes a plurality of the drivers and the cutoff circuits corresponding to the plurality of inductive loads. 前記監視回路は、複数の前記遮断回路それぞれに対応する複数の前記判定回路と１つの前記総合判定回路を有するとともに、複数の前記判定回路それぞれに対応する複数の論理ゲート（８３）を有し、
複数の前記論理ゲートそれぞれは、対応する前記判定回路の前記上側判定回路と前記下側判定回路それぞれの前記判定信号の少なくとも１つが前記第２レベルの場合に前記第２レベルの信号を出力し、前記上側判定回路と前記下側判定回路それぞれの前記判定信号の全てが前記第１レベルの場合に前記第１レベルの信号を出力し、
前記総合判定回路は、複数の前記論理ゲートそれぞれの信号の少なくとも１つが前記第２レベルの時に前記出力信号を前記第１レベルおよび前記第２レベルの一方にし、複数の前記論理ゲートそれぞれの信号の全てが前記第１レベルの時に前記出力信号を前記第１レベルおよび前記第２レベルの他方にする請求項７に記載の負荷制御装置。 The monitoring circuit includes a plurality of the determination circuits corresponding to each of the plurality of cutoff circuits and one comprehensive determination circuit, and a plurality of logic gates (83) corresponding to the plurality of determination circuits,
Each of the plurality of logic gates outputs the second level signal when at least one of the determination signals of the upper determination circuit and the lower determination circuit of the corresponding determination circuit is the second level, When all of the determination signals of the upper determination circuit and the lower determination circuit are at the first level, the first level signal is output,
The overall determination circuit sets the output signal to one of the first level and the second level when at least one of the signals of each of the plurality of logic gates is at the second level, and sets the signal of each of the plurality of logic gates. The load control device according to claim 7, wherein the output signal is set to the other of the first level and the second level when all are at the first level. 前記総合判定回路は、複数の前記論理ゲートそれぞれの信号の少なくとも１つが前記第２レベルの時に前記第２レベルの信号を出力し、複数の前記論理ゲートそれぞれの信号の全てが前記第１レベルの時に前記第１レベルの信号を出力する総合ＯＲゲート（７９）と、電源とグランドとの間に設けられた抵抗（８１）と、前記抵抗と前記グランドとの間に設けられ、前記総合ＯＲゲートの出力によってオン状態とオフ状態とが切り換わるスイッチ（８２）と、を有し、前記抵抗と前記スイッチとの間の中点電位が前記総合判定回路の前記出力信号となっており、
前記スイッチは、
前記総合ＯＲゲートの出力が前記第２レベルの時に前記オン状態となって、前記総合判定回路の前記出力信号が前記第１レベルとなり、
前記総合ＯＲゲートの出力が前記第１レベルの時に前記オフ状態となって、前記総合判定回路の前記出力信号が前記第２レベルとなる請求項８に記載の負荷制御装置。 The comprehensive determination circuit outputs the second level signal when at least one of the signals of the plurality of logic gates is at the second level, and all of the signals of the plurality of logic gates are at the first level. A total OR gate (79) that sometimes outputs the first level signal, a resistor (81) provided between a power source and the ground, and a total OR gate provided between the resistor and the ground. A switch (82) that is switched between an on state and an off state by the output of, and a midpoint potential between the resistor and the switch is the output signal of the comprehensive determination circuit,
The switch is
When the output of the total OR gate is at the second level, the on state is set, and the output signal of the total determination circuit is at the first level,
9. The load control device according to claim 8, wherein when the output of the total OR gate is at the first level, the load control device is in the off state, and the output signal of the total determination circuit is at the second level. 複数の前記遮断回路それぞれは、前記遮断信号が前記第１レベルの時に前記制御信号の前記ドライバへの入力を遮断しており、
前記監視回路は、複数の前記遮断回路それぞれに対応する複数の前記判定回路と１つの前記総合判定回路を有するとともに、複数の前記判定回路それぞれに対応する複数の論理ゲート（８３）と、複数の前記論理ゲートそれぞれに対応する複数の選択論理ゲート（９５）と、を有し、
複数の前記論理ゲートそれぞれは、対応する前記判定回路の前記上側判定回路と前記下側判定回路それぞれの前記判定信号の少なくとも１つが前記第２レベルの場合に前記第２レベルの信号を出力し、前記上側判定回路と前記下側判定回路それぞれの前記判定信号の全てが前記第１レベルの場合に前記第１レベルの信号を出力し、
複数の前記選択論理ゲートそれぞれは、対応する前記論理ゲートの出力が前記第２レベルであり、対応する前記遮断回路に入力される前記遮断信号が前記第１レベルの場合に前記第２レベルの信号を出力し、それ以外の場合に前記第１レベルの信号を出力し、
前記総合判定回路は、複数の前記選択論理ゲートそれぞれの信号の少なくとも１つが前記第２レベルの時に前記出力信号を前記第１レベルおよび前記第２レベルの他方にし、複数の前記選択論理ゲートそれぞれの出力の全てが前記第１レベルの時に前記出力信号を前記第１レベルおよび前記第２レベルの他方にする請求項７に記載の負荷制御装置。 Each of the plurality of cutoff circuits cuts off the input of the control signal to the driver when the cutoff signal is at the first level,
The monitoring circuit includes a plurality of the determination circuits corresponding to each of the plurality of cutoff circuits and one comprehensive determination circuit, a plurality of logic gates (83) corresponding to each of the plurality of determination circuits, and a plurality of A plurality of select logic gates (95) corresponding to each of the logic gates;
Each of the plurality of logic gates outputs the second level signal when at least one of the determination signals of the upper determination circuit and the lower determination circuit of the corresponding determination circuit is the second level, When all of the determination signals of the upper determination circuit and the lower determination circuit are at the first level, the first level signal is output,
Each of the plurality of selection logic gates has the second level signal when the output of the corresponding logic gate is at the second level and the cutoff signal input to the corresponding cutoff circuit is at the first level. Otherwise, the first level signal is output,
The overall determination circuit sets the output signal to the other of the first level and the second level when at least one of the signals of each of the plurality of selection logic gates is at the second level, The load control device according to claim 7, wherein when all the outputs are at the first level, the output signal is set to the other of the first level and the second level. 前記総合判定回路は、複数の前記選択論理ゲートそれぞれの出力の少なくとも１つが前記第２レベルの時に前記第２レベルの信号を出力し、複数の前記選択論理ゲートそれぞれの出力の全てが前記第１レベルの時に前記第１レベルの信号を出力する総合ＯＲゲート（７９）と、電源とグランドとの間に設けられた抵抗（８１）と、前記抵抗と前記グランドとの間に設けられ、前記総合ＯＲゲートの出力によってオン状態とオフ状態とが切り換わるスイッチ（８２）と、を有し、前記抵抗と前記スイッチとの間の中点電位が前記総合判定回路の前記出力信号となっており、
前記スイッチは、
前記総合ＯＲゲートの出力が前記第２レベルの時に前記オン状態となって、前記総合判定回路の前記出力信号が前記第１レベルとなり、
前記総合ＯＲゲートの出力が前記第１レベルの時に前記オフ状態となって、前記総合判定回路の前記出力信号が前記第２レベルとなる請求項１０に記載の負荷制御装置。 The comprehensive determination circuit outputs the second level signal when at least one of the outputs of the plurality of selection logic gates is at the second level, and all of the outputs of the plurality of selection logic gates are the first. A total OR gate (79) for outputting the first level signal at a level, a resistor (81) provided between a power source and the ground, and provided between the resistor and the ground. A switch (82) that is switched between an on state and an off state by an output of an OR gate, and a midpoint potential between the resistor and the switch is the output signal of the comprehensive determination circuit,
The switch is
When the output of the total OR gate is at the second level, the on state is set, and the output signal of the total determination circuit is at the first level,
11. The load control device according to claim 10, wherein when the output of the total OR gate is at the first level, the load control device is in the off state, and the output signal of the total determination circuit is at the second level. 複数の前記ドライバは、複数の前記誘導性負荷それぞれに対応する複数のインバータ（６０ａ，６０ｂ）である請求項７〜１１のいずれか１項に記載の負荷制御装置。   The load control device according to any one of claims 7 to 11, wherein the plurality of drivers are a plurality of inverters (60a, 60b) corresponding to the plurality of inductive loads, respectively. 複数の前記ドライバは、複数の前記誘導性負荷それぞれに対応する複数のインバータ（６０ａ，６０ｂ）と、複数の前記インバータそれぞれに電源電圧を昇圧した昇圧電圧を供給する昇圧回路（９０）である請求項７〜１２のいずれか１項に記載の負荷制御装置。   The plurality of drivers are a plurality of inverters (60a, 60b) corresponding to the plurality of inductive loads, and a booster circuit (90) for supplying a boosted voltage obtained by boosting a power supply voltage to each of the plurality of inverters. Item 13. The load control device according to any one of Items 7 to 12. 前記制御部は、前記昇圧電圧と前記電源電圧との差分の絶対値が所定値よりも低い場合に、前記遮断回路の故障を診断する請求項１３に記載の負荷制御装置。   The load control device according to claim 13, wherein the control unit diagnoses a failure of the cutoff circuit when an absolute value of a difference between the boosted voltage and the power supply voltage is lower than a predetermined value. 前記制御部は、前記上側スイッチおよび前記下側スイッチに前記制御信号を１パルス出力する度に、前記総合判定回路の前記出力信号に基づいて前記遮断回路と前記監視回路の故障を診断する請求項２〜１４いずれか１項に記載の負荷制御装置。   The control unit diagnoses a failure of the cutoff circuit and the monitoring circuit based on the output signal of the comprehensive determination circuit every time the control signal is output to the upper switch and the lower switch by one pulse. The load control apparatus according to any one of 2 to 14. 前記誘導性負荷は車両に搭載されており、
前記制御部は、前記車両のイグニッションスイッチがオフ状態からオン状態に切り換わると、前記診断モードになる請求項１〜１５いずれか１項に記載の負荷制御装置。 The inductive load is mounted on a vehicle;
The load control device according to any one of claims 1 to 15, wherein the control unit enters the diagnosis mode when an ignition switch of the vehicle is switched from an off state to an on state. 前記遮断回路と前記監視回路は、同一の集積回路に形成されている請求項１〜１６いずれか１項に記載の負荷制御装置。   The load control device according to claim 1, wherein the cutoff circuit and the monitoring circuit are formed in the same integrated circuit.

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