JP2017036938A - 電圧検出回路 - Google Patents

Abstract

【課題】電圧の非検出時には消費電流を抑えることができ、電圧の検出時には、電圧検出のための通電をより確実に行い易い電圧検出回路を提供する。【解決手段】電圧検出回路１は、所定導電路３から第１の分岐導電路１１及び第２の分岐導電路１２が分岐し、ＰチャネルＭＯＳＦＥＴ２１とＮチャネルＦＥＴ２２とがそれぞれに設けられている。そして、制御部７は、ＰチャネルＭＯＳＦＥＴ２１及びＮチャネルＦＥＴ２２を共にオフ動作させるオフ制御と、導電路３の電位が閾値電位を超える場合にＰチャネルＭＯＳＦＥＴ２１がオン動作するように第１の入力路６１の電位を設定する第１オン制御と、導電路３の電位が少なくとも閾値電位以下である場合にＮチャネルＦＥＴ２２がオン動作するように第２の入力路６２の電位を設定する第２オン制御とを行う。【選択図】図１

Description

本発明は、電圧検出回路に関するものである。

従来から提供されている電圧検出回路は、電圧検出の対象となる導電路から分岐する経路に微小電流を流し、その微小電流に基づいて検出対象位置の電圧状態を把握する構成のものが多い。この種の電圧検出回路としては、例えば特許文献１のような技術が提案されており、この技術では、電池の正極に接続された導電路から、電圧分割抵抗が直列に接続されてなる分圧回路が分岐しており、この分岐回路に継続的に電流を流している。そして、２つの電圧分割抵抗の中間位置となる接続点の電圧と基準電圧とをコンパレータによって比較することで、電池電圧が所定電圧を超えるか否かを判定している。

特開２００２−２９６３０６号公報

しかし、特許文献１の技術のように、分岐した経路に微小電流を常に流し続ける構成では、消費電流の増大が避けられず、消費電流の増大に起因する不具合を招き易いという問題がある。

例えば、図２では、特許文献１の技術に類似する一般的な電圧検出回路１０１を簡略的に示している。この電圧検出回路１０１では、蓄電部Ｃ１の一方の電極に接続された導電路１０１Ｂから、抵抗Ｒ１１，Ｒ１２が直列に接続されてなる分圧回路が分岐しており、この分圧回路に対して微小電流を継続的に流している。そして、このような通電状態において、抵抗Ｒ１１，Ｒ１２の中間位置となる接続点から出力される電圧値を電圧検出部１０１Ａによって検出することで、蓄電部Ｃ１の充電電圧を把握している。けれども、この構成では、蓄電部Ｃ１から分圧回路へと微小電流が常に流れ続けるため、蓄電部Ｃ１において継続的に放電がなされてしまい、蓄電部Ｃ１の電圧低下を招きやすくなる。

この問題を解消する構成としては、例えば図３のような構成が挙げられる。図３の構成は、蓄電部Ｃ１の電極に接続された導電路１０２Ｂから、抵抗Ｒ２１，Ｒ２２が直列に接続されてなる分圧回路が分岐している。そして、この分圧回路への通電をオンオフする素子としてＰチャネルＭＯＳＦＥＴ１０２Ｄが設けられている。

図３で示す電圧検出回路１０２では、電圧の検出時に、制御回路１０２Ｃによってスイッチ素子Ｔｒ１がオン状態に制御される。このとき、抵抗Ｒ２３に電流が流れることでＭＯＳＦＥＴ１０２Ｄのゲート電位がソース電位（導電路１０２Ｂの電位）よりも低くなり、ゲートソース間電圧Ｖｇｓの絶対値がある程度確保されていればＭＯＳＦＥＴ１０２Ｄはオン状態となる。このようにＭＯＳＦＥＴ１０２Ｄがオン状態になると、導電路１０２Ｂから分岐した分圧回路に電流が流れ、導電路１０２Ｂの電位に応じた電圧値が電圧検出部１０２Ａに入力される。一方、電圧を検出しない非検出時には、制御回路１０２Ｃによってスイッチ素子Ｔｒ１がオフ状態に制御される。このとき、ＭＯＳＦＥＴ１０２Ｄのゲート電位はソース電位（導電路１０２Ｂの電位）とほぼ同電位に保たれるため、ＭＯＳＦＥＴ１０２Ｄはオフ状態となる。従って、導電路１０２Ｂから分岐した分圧回路に電流が流れず、消費電流が抑えられる。

しかし、図３の構成では、蓄電部Ｃ１の充電量が低下し、導電路１０２Ｂの電位が非常に小さくなると、ＭＯＳＦＥＴ１０２Ｄのゲートソース間電圧Ｖｇｓが十分に確保できなくなり、ＭＯＳＦＥＴ１０２Ｄをオン動作させることができない。例えば、図３の構成において蓄電部Ｃ１の正極の電位が０Ｖ近くになるとＭＯＳＦＥＴ１０２Ｄのゲートソース間電圧Ｖｇｓの絶対値がＭＯＳＦＥＴ１０２Ｄをオン動作させるレベルに達しないため、分岐した分圧回路に電流が流れず、電圧を検出できなくなる。

一方、図４の電圧検出回路１０３では、蓄電部Ｃ１の電極に接続された導電路１０３Ｂから、抵抗Ｒ３１，Ｒ３２が直列に接続されてなる分圧回路が分岐している。そして、この分圧回路への通電をオンオフする素子としてＮチャネルＭＯＳＦＥＴ１０３Ｄが設けられている。

図４で示す電圧検出回路１０３では、電圧の検出時に、制御回路１０３Ｃによってスイッチ素子Ｔｒ２がオン状態に制御され、ＭＯＳＦＥＴ１０３Ｄのゲートに対してグランド電位よりも高い所定電位の信号が入力されることになる。この構成では、仮に蓄電部Ｃ１の充電量が非常に低くなり、導電路１０３Ｂの電位がグランド電位に近くなった場合でも、ゲートソース間電圧Ｖｇｓが十分に確保されればＭＯＳＦＥＴ１０３Ｄをオンさせることができる。ゆえに、蓄電部Ｃ１の電位低下に対応しやすい構成といえる。

しかし、図４の構成で用いられるＭＯＳＦＥＴ１０３Ｄは、ソース側に負荷（分圧回路）が接続されたハイサイドスイッチであり、ＭＯＳＦＥＴ１０３Ｄのオン動作時にソース電位が導電路１０３Ｂの電位とほぼ等しくなる構成となっている。このため、オン制御時には、ＭＯＳＦＥＴ１０３Ｄのゲート電位を導電路１０３Ｂの電位よりも高くする必要があり、そのためには、ゲートドライバにおいて外部電源ＶＢが必要となる。特に、蓄電部Ｃ１の正極電位が最大電位のときでもＭＯＳＦＥＴ１０３Ｄを確実にオン動作させるためには、ゲートソース間電圧Ｖｇｓを十分に確保するために外部電源ＶＢの電源電位を蓄電部Ｃ１の最大電位よりも十分高く設定しなければならない。このため、電位の高い信号を生成するための昇圧回路等が必要になり、回路構成の大型化、複雑化を招き易くなる。

本発明は上述した事情に基づいてなされており、電圧の非検出時には消費電流を抑えることができ、電圧の検出時には、電圧検出のための通電をより確実に行い易い電圧検出回路を提供することを目的とするものである。

本発明の電圧検出回路は、
蓄電部に導通する所定導電路から分岐する第１の分岐導電路と、
前記所定導電路から分岐するとともに前記第１の分岐導電路と並列に設けられる第２の分岐導電路と、
前記第１の分岐導電路に介在するとともに第１の入力路に接続され、前記第１の入力路の電位が前記所定導電路の電位よりも低い所定の低電位状態である場合にオン動作して前記第１の分岐導電路を通電状態とし、前記所定の低電位状態が解除された場合にオフ動作して前記第１の分岐導電路を非通電状態とする第１スイッチ素子と、
前記第２の分岐導電路に介在するとともに第２の入力路に接続され、前記第２の入力路の電位が前記所定導電路の電位よりも高い所定の高電位状態である場合にオン動作して前記第２の分岐導電路を通電状態とし、前記所定の高電位状態が解除された場合にオフ動作して前記第２の分岐導電路を非通電状態とする第２スイッチ素子と、
前記第１の入力路及び前記第２の入力路の電位を、前記第１スイッチ素子及び前記第２スイッチ素子が共にオフ状態となる設定とするオフ制御と、前記第１の入力路の電位を、前記所定導電路の電位が閾値電位を超える場合に前記所定の低電位状態を生じさせる設定とする第１オン制御と、前記第２の入力路の電位を、前記所定導電路の電位が少なくとも前記閾値電位以下である場合に前記所定の高電位状態を生じさせる設定とする第２オン制御とを行う制御部と、
前記第１の分岐導電路及び前記第２の分岐導電路の少なくともいずれかが通電状態となった場合に、前記第１の分岐導電路及び前記第２の分岐導電路の少なくともいずれかを流れる電流に基づいて前記所定導電路に印加された電圧の状態を検出する検出部と、
を有する。

本発明は、第１の分岐導電路及び第２の分岐導電路のそれぞれを通電状態と非通電状態とに切り替えるために、異なる２種類のスイッチ素子（第１スイッチ素子及び第２スイッチ素子）を用いている。そして、制御部は、第１スイッチ素子及び第２スイッチ素子を共にオフ動作させるオフ制御を行い得る構成となっている。このオフ制御が行われた場合、第１の分岐導電路及び第２の分岐導電路がいずれも非通電状態となるため、常に分岐導電路に電流を流し続ける構成と比較して消費電流を抑制しやすくなる。

また、制御部は、所定導電路の電位が閾値電位を超える場合に所定の低電位状態を生じさせるように第１の入力路の電位を設定する第１オン制御と、所定導電路の電位が少なくとも閾値電位以下である場合に所定の高電位状態を生じさせるように第２の入力路の電位を設定する第２オン制御とを行う構成となっている。このような構成であるため、所定導電路の電位が閾値電位を超える場合、少なくとも第１オン制御が実行されれば「所定の低電位状態」が生じることになり、第１スイッチ素子がオン動作するため、第１の分岐導電路に電流を流すことができる。また、所定導電路の電位が閾値電位以下である場合、第２オン制御が実行されれば「所定の高電位状態」が生じることになり、第２スイッチ素子がオン動作するため、第２の分岐導電路に電流を流すことができる。つまり、所定導電路において電圧変動があったとしても、２種類のオン制御を行えば、いずれかの分岐導電路に確実に電流を流すことができる。ゆえに、検出用の電流を流せないことに起因する検出不能状態を回避することができ、ひいては、所定導電路の電圧状態をより確実に検出し易くなる。

実施例１の電圧検出回路を概略的に例示する回路図である。 比較例１の電圧検出回路を概略的に例示する回路図である。 比較例２の電圧検出回路を概略的に例示する回路図である。 比較例３の電圧検出回路を概略的に例示する回路図である。

以下、本発明の望ましい形態を例示する。
本発明において、前記制御部は、所定の電源電位となる電源導電路と、前記電源電位よりも低い基準電位となる基準導電路とに接続されていてもよい。そして、前記閾値電位は、前記電源電位よりも低く前記基準電位よりも高い電位であってもよい。更に、前記蓄電部が満充電状態のときの前記所定導電路の電位よりも前記電源電位のほうが低くなっていてもよい。

このように外部電源（電源導電路の電源電位を定める電源）の出力を抑えた場合、外部電源の出力抑制によるメリットは享受できるものの、蓄電部が満充電状態に近くなったときには、特別な昇圧手段等を用いないと、「蓄電部に接続された所定導電路の電位よりも第２の入力路の電位のほうが高い所定の高電位状態」を生じさせることができなくなる。つまり、蓄電部が満充電状態に近くなったときには第２スイッチ素子をオン動作させることができなくなる。しかし、このような場合には第１オン制御によって第１スイッチ素子を確実にオン動作させることができるため、第１の分岐導電路を介して検出用の電流を確実に流すことができる。このように、安定的に電圧検出を行い得る構成を外部電源の出力を抑えた形で実現できるため、特に、外部電源を設計・構成する上で有利になる。そして、この効果は、満充電時に蓄電部から出力される電圧が高い構成ほど顕著になる。他方、蓄電部の出力低下により、所定導電路の電位が基準電位に近くなると、「蓄電部に接続された所定導電路の電位よりも第１の入力路の電位のほうが低い所定の低電位状態」が生じない可能性が高まる。つまり、第１スイッチ素子がオン動作しない虞がある。しかし、このような場合には第２オン制御によって第２スイッチ素子を確実にオン動作させることができるため、蓄電部に接続された所定導電路の電位が基準電位に近づいても検出用の電流を確実に流すことができ、安定的に電圧検出を行うことができる。

本発明において、前記制御部は、前記第１オン制御及び前記第２オン制御を、少なくとも所定時間において共に行う構成であってもよい。この場合、前記検出部は、前記所定時間において前記第１の分岐導電路及び前記第２の分岐導電路の少なくともいずれかを流れる電流に基づき、前記所定導電路に印加された電圧の状態を検出する構成であることが望ましい。

このように第１オン制御及び第２オン制御を所定時間において共に行い、その所定時間に流れる電流から電圧状態を把握すれば、第１オン制御と第２オン制御とを時間差で行う制御方法と比較して、検出時間を短縮化しやすくなる。

本発明は、共通の導電路を有していてもよい。そして、前記第１の分岐導電路において前記所定導電路と前記共通の導電路との間に前記第１スイッチ素子が介在し、前記第２の分岐導電路において前記所定導電路と前記共通の導電路との間に前記第２スイッチ素子が介在した構成であってもよい。このように前記第１の分岐導電路及び前記第２の分岐導電路が前記共通の導電路に接続されている場合、前記検出部は、前記共通の導電路を流れる電流に基づいて前記所定導電路に印加された電圧の状態を検出する構成であることが望ましい。

上述した２種類のオン制御を行えば、少なくともいずれかの分岐導電路に電流が流れる確実性が高まり、共通の導電路には、所定導電路の電圧状態を反映した電流が流れることになる。つまり、２種類のオン制御の際に、共通の導電路を監視すれば、所定導電路の電圧状態を検出できる確実性が高まる。特に、この構成では、分岐導電路毎に電圧検出部を設ける必要が無いため、分岐導電路を流れる電流から検出値を生成・取得するための回路を簡易化、小型化しやすくなる。

＜実施例１＞
以下、本発明を具体化した一例である実施例１について説明する。
図１で示す電圧検出回路１は、例えば、車載用の電圧検出回路として構成されており、車載用機器の所定部位の電圧を検出する回路として機能する。図１の例では、車載用のキャパシタやその他の二次電池などからなる蓄電部９０の正極に電圧検出対象の導電路３（以下、導電路３ともいう）が接続されており、電圧検出回路１は、この導電路３の電圧を検出する回路となっている。導電路３の電圧は、蓄電部９０の充電電圧が反映されているため、電圧検出回路１は、蓄電部９０の充電電圧を検出する回路であるともいえる。なお、図１の構成では、蓄電部９０の負極は、グランドに接続されている。

図１で示すように、電圧検出回路１は、電圧検出対象の導電路３から分岐する第１の分岐導電路１１と、導電路３から分岐するとともに第１の分岐導電路１１と並列に設けられる第２の分岐導電路１２とを備える。これら第１の分岐導電路１１及び第２の分岐導電路１２は、後述する分圧回路３３に電流を流すための通電経路として機能し得る部分である。

ＰチャネルＭＯＳＦＥＴ２１（以下、ＭＯＳＦＥＴ２１ともいう）は、第１スイッチ素子の一例に相当するものであり、公知のＰチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。このＭＯＳＦＥＴ２１のゲートは、後述する抵抗３４の一端及びＮＰＮトランジスタ４２（以下、トランジスタ４２ともいう）のコレクタに導通した形で接続され、ソースが導電路３に導通した形で接続されている。更に、ＭＯＳＦＥＴ２１のドレインは、後述する共通の導電路３０に導通した形で接続されている。なお、ＭＯＳＦＥＴ２１のゲートは、信号が入力される第１の制御端子の一例に相当する。また、ＭＯＳＦＥＴ２１のソースは、電圧検出対象の導電路３に導通する第１の導通端子の一例に相当する。

このＭＯＳＦＥＴ２１は、ゲート（第１の制御端子）の電位がソース（第１の導通端子）の電位よりも低い「所定の低電位状態」である場合にオン動作して第１の分岐導電路１１を通電状態とする。具体的には、ＭＯＳＦＥＴ２１のゲートソース間電圧Ｖｇｓ１の絶対値が所定閾値Ｖｔｈ１を超える場合にＭＯＳＦＥＴ２１がオン動作し、第１の分岐導電路１１を通電状態とする。また、ＭＯＳＦＥＴ２１は、この「所定の低電位状態」が解除された場合、即ち、ＭＯＳＦＥＴ２１のゲートソース間電圧Ｖｇｓ１の絶対値が所定閾値Ｖｔｈ１以下になる場合にオフ動作して第１の分岐導電路１１を非通電状態とする。

ＮチャネルＭＯＳＦＥＴ２２（以下、ＭＯＳＦＥＴ２２ともいう）は、第２スイッチ素子の一例に相当するものであり、公知のＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。このＭＯＳＦＥＴ２２は、ゲートが後述する抵抗３６の一端及びＰＮＰトランジスタ４４のコレクタに導通した形で接続され、ドレインが導電路３に導通した形で接続されている。更に、ＭＯＳＦＥＴ２２のソースは、後述する共通の導電路３０に導通した形で接続されている。なお、ＭＯＳＦＥＴ２２のゲートは、信号が入力される第２の制御端子の一例に相当する。また、ＭＯＳＦＥＴ２２のドレインは、電圧検出対象の導電路３に導通する第２の導通端子の一例に相当する。

このＭＯＳＦＥＴ２２は、ゲート（第２の制御端子）の電位がドレイン（第２の導通端子）の電位よりも高い「所定の高電位状態」である場合にオン動作して第２の分岐導電路１２を通電状態とする。具体的には、ＭＯＳＦＥＴ２２は、後述する分圧回路３３よりも高電位側に接続されたハイサイドスイッチとなっており、オン動作時にソース電位がドレイン電位にほぼ等しくなる構成となっている。そして、ＭＯＳＦＥＴ２２は、ゲートソース間電圧Ｖｇｓ２が所定閾値Ｖｔｈ２を超える場合にオン動作するため、ゲートとドレインの電位差が上記所定閾値Ｖｔｈ２を超える程度に大きい「所定の高電位状態」である場合にＭＯＳＦＥＴ２２がオン動作する。また、ＭＯＳＦＥＴ２２は、この「所定の高電位状態」が解除された場合、即ち、ゲートとドレインの電位差が上記所定閾値Ｖｔｈ２以下程度に低くなる場合にオフ動作して第２の分岐導電路１２を非通電状態とする。

共通の導電路３０（以下、導電路３０ともいう）は、一端側が第１の分岐導電路１１及び第２の分岐導電路１２に接続されている。また、導電路３０の他端側はグランドに接続されている。この導電路３０は、２つの分圧抵抗３１，３２が直列に接続された形で分圧回路３３が構成されており、分圧抵抗３１，３２を連結する中間部分は後述する電圧検出部５の入力端子に接続されている。

図１の構成では、第１の分岐導電路１１において電圧検出対象の導電路３と共通の導電路３０との間にＭＯＳＦＥＴ２１が介在し、ＭＯＳＦＥＴ２１のドレインが導電路３０に導通している。また、第２の分岐導電路１２において導電路３と導電路３０との間にＭＯＳＦＥＴ２２が介在し、ＭＯＳＦＥＴ２２のソースが導電路３０に導通している。このような構成で第１の分岐導電路１１及び第２の分岐導電路１２が共通の導電路３０に接続され、第１の分岐導電路１１を流れる電流及び第２の分岐導電路１２を流れる電流が導電路３０に流れる構成となっている。

例えば、第１の分岐導電路１１及び第２の分岐導電路１２が共に通電状態であれば両導電路を流れる電流を合わせた電流が導電路３０に流れる。また、第１の分岐導電路１１が通電状態であり、第２の分岐導電路１２が非通電状態であれば、第１の分岐導電路１１を流れる電流が導電路３０に流れる。逆に、第２の分岐導電路１２が通電状態であり、第１の分岐導電路１１が非通電状態であれば、第２の分岐導電路１２を流れる電流が導電路３０に流れる。つまり、第１の分岐導電路１１及び第２の分岐導電路１２の少なくともいずれかが通電状態であれば、共通の導電路３０には、導電路３の電位に応じた電流が流れることになる。

制御部７は、信号の出力が可能な制御回路８と、制御回路８からの信号に応じてＭＯＳＦＥＴ２１のゲート電位を切り替える切替回路９Ａと、制御回路８からの信号に応じてＭＯＳＦＥＴ２２のゲート電位を切り替える切替回路９Ｂとを備える。

この制御部７は、所定の電源電位となる電源導電路４６と、この電源電位よりも低い基準電位となる基準導電路４８とに接続されてなるものであり、具体的には、少なくとも切替回路９Ｂが電源導電路４６に接続されている。更に、少なくとも切替回路９Ａ，９Ｂが基準導電路４８に接続されている。電源導電路４６は、電圧生成回路（公知の昇圧回路等）によって構成された外部電源Ｖ１から電源電圧が印加された電源用の導電路として構成され、一定の電源電位に保たれている。また、基準導電路４８は、グランド用の導電路として構成され、一定のグランド電位（０Ｖ）に保たれている。

制御回路８は、マイクロコンピュータやその他の駆動回路などによって構成されており、信号線５１，５２のそれぞれに対して、一定電位のハイレベル信号（例えば５Ｖの信号）と、一定電位のローレベル信号（例えば０Ｖの信号）とを出力し得る構成となっている。

切替回路９Ａは、抵抗３４とＮＰＮトランジスタ４２（以下、トランジスタ４２ともいう）とを備える。抵抗３４は、導電路３とＭＯＳＦＥＴ２１のゲートとの間に接続されている。トランジスタ４２は、コレクタがＭＯＳＦＥＴ２１のゲート及び抵抗３４の一端に接続され、エミッタが基準導電路４８（グランド用の導電路）に接続され、接地されている。また、トランジスタ４２のベースは、信号線５１を介して制御回路８の第１出力ポートに導通している。この切替回路９Ａは、トランジスタ４２のベースに対して制御回路８からハイレベル信号又はローレベル信号が入力されるようになっており、ベースに入力される信号に応じてトランジスタ４２のオンオフが切り替わる。そして、トランジスタ４２のオンオフを切り替えることで、ＭＯＳＦＥＴ２１のベース電位を切り替えている。

切替回路９Ｂは、抵抗３６とＰＮＰトランジスタ４４（以下、トランジスタ４４ともいう）とを備える。抵抗３６は、一端がＭＯＳＦＥＴ２２のゲート及びトランジスタ４４のコレクタに接続され、他端が基準導電路４８（グランド用の導電路）に接続され、接地されている。トランジスタ４４は、エミッタが電源導電路４６に接続され、コレクタがＭＯＳＦＥＴ２２のゲート及び抵抗３６の一端に接続されている。トランジスタ４４のベースは信号線５２を介して制御回路８の第２出力ポートに導通している。この切替回路９Ｂは、トランジスタ４４のベースに対して制御回路８からハイレベル信号又はローレベル信号が入力されるようになっており、ベースに入力される信号に応じてトランジスタ４４のオンオフが切り替わる。そして、トランジスタ４４のオンオフを切り替えることで、ＭＯＳＦＥＴ２２のベース電位を切り替えている。また、本構成では、トランジスタ４４のエミッタに接続される電源導電路４６の電源電位は、蓄電部９０が満充電状態のときの正極の電位よりも小さくなっており、蓄電部９０が満充電状態のときの導電路３の電位よりも小さくなっている。

電圧検出部５は、検出部の一例に相当するものであり、例えばアナログ電圧値をデジタルデータに変換するＡＤ変換器、演算処理を行うＣＰＵ、メモリなどを備えた集積回路として構成されている。この電圧検出部５は、第１の分岐導電路１１及び第２の分岐導電路１２の少なくともいずれかが通電状態となった場合に、少なくともいずれかの分岐導電路を流れる電流に基づいて電圧検出対象の導電路３に印加された電圧の状態を検出する。具体的には、ＭＯＳＦＥＴ２１，２２のいずれかがオン状態であれば、共通の導電路３０には導電路３に印加された電圧に応じた電流が流れるため、電圧検出部５はこの導電路３０流れる電流に基づいて導電路３に印加された電圧の状態を検出する。図１の例では、共通の導電路３０において分圧回路３３が構成され、ＭＯＳＦＥＴ２１，２２の少なくともいずれかがオン状態であれば、２つの分圧抵抗３１，３２の間の導電部（接続点）の電位が導電路３の電位に比例した値となる。そして、電圧検出部５は、この導電部（接続点）の電位を入力値として検出する構成となっている。

次に、電圧検出回路１の動作について説明する。
図１の電圧検出回路１では、電圧検出を行わない時期に、制御部７によってオフ制御がなされる。具体的には、制御回路８から信号線５１に対してローレベル信号を出力するとともに信号線５２に対してハイレベル信号を出力する。制御回路８から信号線５１に対してローレベル信号を出力し続けることでＮＰＮトランジスタ４２を継続的にオフ状態にする。これにより、Ｐチャネル型のＭＯＳＦＥＴ２１においてゲートとソースが同電位になり、ＭＯＳＦＥＴ２１のオフ状態が継続する。また、制御回路８から信号線５２に対してハイレベル信号を出力し続けることでＰＮＰトランジスタ４４をオフ状態にする。これにより、Ｎチャネル型のＭＯＳＦＥＴ２２においてゲート電位がローレベル（グランド電位）になりＭＯＳＦＥＴ２２のオフ状態が継続する。このようなオフ制御が行われた場合、第１の分岐導電路１１及び第２の分岐導電路１２がいずれも非通電状態となるため、常に分岐導電路に電流を流し続ける構成と比較して消費電流を抑制しやすくなる。

一方、電圧検出を行う時期には、制御部７が、ＭＯＳＦＥＴ２１に対する第１オン制御の指令と、ＭＯＳＦＥＴ２２に対する第２オン制御の指令とを行う。なお、第１オン制御の指令と第２オン制御の指令は、タイミングがずれていてもよく、同タイミングで行われてもよい。以下では、制御部７が、少なくとも所定時間において第１オン制御の指令と第２オン制御の指令とを共に行う例を代表例として説明する。

本構成では、ＭＯＳＦＥＴ２１のゲートに第１の入力路６１が接続され、第１の入力路６１はＭＯＳＦＥＴ２１のゲートと同電位に保たれる導電路となっている。制御部７は、このような構成を前提とし、導電路３の電位が第１電位を超える場合に「所定の低電位状態」を生じさせるように第１の入力路６１の電位を設定する制御（第１オン制御）を行う。具体的には、制御部７は、制御回路８が信号線５１に対してハイレベル信号を所定時間にわたって出力することでトランジスタ４２のベースにベース電流を流し、トランジスタ４２をオン状態にする。この動作によって抵抗３４に電流を流し、第１の入力路６１の電位、即ち、ＭＯＳＦＥＴ２１のゲート電位を導電路３の電位よりも抵抗３４での電圧降下分だけ低い電位に切り替える。このように制御部７によってなされるゲート電位の切り替え制御が「第１オン制御」である。このような制御がなされた場合、導電路３の電位が第１電位を超える場合にＭＯＳＦＥＴ２１がオン動作することになる。第１電位は、基準導電路４８の電位（グランド電位）よりも高く電源導電路４６の電位（電源電位）よりも低い電位であり、閾値電位に相当する。

具体的には、ＭＯＳＦＥＴ２１は、ゲートソース間電圧Ｖｇｓ１の絶対値が閾値Ｖｔｈ１よりも大きい場合にオン動作し、Ｖｇｓ１の絶対値が閾値Ｖｔｈ１以下の場合にオフ動作するものである。つまり、上記「第１電位」（閾値電位）とは、トランジスタ４２がオン動作したときにＭＯＳＦＥＴ２１のゲートソース間電圧Ｖｇｓ１の絶対値が閾値Ｖｔｈ１となるときの導電路３の電位である。そして、導電路３の電位がこの「第１電位」（閾値電位）を超える程度に高ければＭＯＳＦＥＴ２１がオン動作することになる。

更に、ＭＯＳＦＥＴ２２のゲートに第２の入力路６２が接続され、第２の入力路６２はＭＯＳＦＥＴ２２のゲートと同電位に保たれる導電路となっている。制御部７は、このような構成を前提とし、少なくとも導電路３の電位が第１電位（閾値電位）以下である場合に「所定の高電位状態」を生じさせるように第２の入力路６２の電位を設定する制御（第２オン制御）を行う。具体的には、制御部７は、制御回路８から信号線５１に対してハイレベル信号を出力する「所定時間」において、信号線５２に対しローレベル信号を出力する。このように制御回路８から信号線５２に対してローレベル信号を出力することでトランジスタ４４のベースにベース電流を流し、トランジスタ４４をオン状態にする。この動作によって抵抗３６に電流を流し、第２の入力路６２の電位、即ち、ＭＯＳＦＥＴ２２のゲート電位を、グランド電位よりも高い一定電位に切り替える。このように制御部７によってなされるゲート電位の切り替え制御が「第２オン制御」である。このような制御がなされた場合、導電路３の電位が所定の第２電位を下回る場合にＭＯＳＦＥＴ２２がオン動作することになる。第２電位は、電源導電路４６の電位（電源電位）よりも低く基準導電路４８の電位（グランド電位）よりも高い電位であり、「第１電位」（閾値電位）よりも高く設定されている。つまり、導電路３の電位が第１電位（閾値電位）以下である場合には、必ず、導電路３の電位が上記第２電位を下回っていることになり、ＭＯＳＦＥＴ２２がオン動作することになる。

具体的には、ＭＯＳＦＥＴ２２は、ゲートソース間電圧Ｖｇｓ２が閾値Ｖｔｈ２よりも大きい場合にオン動作し、Ｖｇｓ２が閾値Ｖｔｈ２以下の場合にオフ動作するものである。つまり、上記「第２電位」とは、トランジスタ４４がオン動作したときにＭＯＳＦＥＴ２２のゲートソース間電圧Ｖｇｓ２が閾値Ｖｔｈ２となるときの導電路３の電位である。本構成では、分圧回路３３を構成する抵抗の抵抗値がＭＯＳＦＥＴ２２のオン抵抗と比較して十分に大きく、ＭＯＳＦＥＴ２２のオン動作時にはＭＯＳＦＥＴ２２のドレインとソースがほぼ同電位になる構成である。従って、ＭＯＳＦＥＴ２２のドレインとゲートの電位差が上記閾値Ｖｔｈ２とほぼ一致するときの導電路３の電位が「第２電位」であり、導電路３の電位がこの「第２電位」を下回る程度に低ければＭＯＳＦＥＴ２１がオン動作することになる。

電圧検出部５は、このように制御部７によって第１オン制御の指令及び第２オン制御の指令が共に行われる「所定時間」において共通の導電路３０を流れる電流に基づき、電圧検出対象の導電路３に印加された電圧の状態を検出する。具体的には、上記「所定時間」において第１オン制御の指令及び第２オン制御の指令が共になされると、ＭＯＳＦＥＴ２１及びＭＯＳＦＥＴ２２の少なくともいずれかがオン状態になり、この場合、共通の導電路３０には導電路３の電位に応じた電流が流れる。

共通の導電路３０に構成され分圧回路３３では、分圧抵抗３１，３２の抵抗値が、ＭＯＳＦＥＴ２１，２２のオン抵抗と比較して十分に大きくなっている。このため、ＭＯＳＦＥＴ２１，２２のいずれかがオン状態であれば、２つの分圧抵抗３１，３２の間の導電部（接続点）の電位は導電路３の電位にほぼ比例した値となり、電圧検出部５はこの値を入力値として検出する。これにより、電圧検出部５は、導電路３の電圧を把握することができる。

以上のように、図１の電圧検出回路１では、並列に設けられたＭＯＳＦＥＴ２１，２２に対する２種類のオン制御が可能となっている。このため、電圧検出対象の導電路３の電位が第１電位を超える程度に高い場合には、少なくとも第１オン制御によってＰチャネルＭＯＳＦＥＴ２１をオン動作させて第１の分岐導電路１１に電流を流すことができる。逆に、電圧検出対象の導電路３の電位が第２電位を下回る程度に低い場合には、少なくとも第２オン制御によってＮチャネルＭＯＳＦＥＴ２２をオン動作させて第２の分岐導電路１２に電流を流すことができる。つまり、電圧検出対象の導電路３において電圧変動があったとしても、２種類のオン制御を行えば、いずれかの分岐導電路に電流が流れる可能性が高くなる。ゆえに、検出用の電流を流せないことに起因する検出不能状態を回避し易くなり、ひいては、電圧検出対象の導電路３の電圧状態をより確実に検出し易くなる。

具体的には、第１オン制御を行う条件となる第１電位が第２オン制御を行う条件となる第２電位よりも低くなっている。この構成では、導電路３の電位が第１電位以下の場合には、ＭＯＳＦＥＴ２２をオンさせることができる。また、導電路３の電位が第１電位を超え且つ第２電位未満の場合には、ＭＯＳＦＥＴ２１，２２をいずれもオンさせることができる。そして、導電路３の電位が第２電位以上の場合には、ＭＯＳＦＥＴ２１をオンさせることができる。つまり、蓄電部９０の正極電位が０Ｖに近い状態から最大電位（満充電のときの電位）までの範囲で、確実に分圧回路３３に電流を流すことができ、より広いレンジで電圧検出を行うことができる。

また、本構成では、蓄電部９０が満充電状態のときの正極電位よりも電源導電路４６の電源電位のほうが低くなっている。このため、電圧検出対象の導電路３が高電位になるときでも安定的に電圧検出を行い得る構成を、外部電源Ｖ１（電源導電路４６の電源電位を定める電源）の出力を抑えた形で実現でき、特に、外部電源Ｖ１を設計・構成する上で有利になる。そして、この効果は、満充電時の正極電位が高いものであるほど顕著になる。

また、上述したように第１オン制御の指令と第２オン制御の指令とを所定時間において共に行い、その所定時間に分岐導電路を流れる電流（即ち、その所定時間に共通の導電路３０に流れる電流）から電圧状態を把握すれば、検出時間を短縮化しやすくなる。例えば、第１オン制御と第２オン制御とを時間差で行う制御方法では、２倍の時間がかかってしまうが、図１の構成は、これらを同時期に行うことを可能とする構成であり、電圧検出時間の短縮化を図り易いものである。

また、本構成では、第１オン制御及び第２オン制御のいずれが行われる場合でも、共通の導電路３０を流れる電流から導電路３の電圧状態を把握することができ、分岐導電路毎に電圧検出部を設ける必要が無い。このため、分岐導電路を流れる電流から検出値を生成・取得するための回路を簡易化、小型化しやすくなる。

＜他の実施例＞
本発明は上記記述及び図面によって説明した実施例に限定されるものではなく、例えば次のような実施例も本発明の技術的範囲に含まれる。
（１）上述した実施例では、第１オン制御と第２オン制御とを同時期に行う例を示したが、タイミングをずらして行い、それぞれの時期に電圧検出部５による検出を行うようにしてもよい。
（２）上述した実施例では、制御回路８から２つの経路（信号線５１，５２）に対して信号を出力する構成を示したが、この例に限定されない。例えば、信号線５２を省略するとともに信号線５１の出力を反転する回路を設け、信号線５１からの出力を反転してトランジスタ４４のベースに与えるようにしてもよい。このようにすれば、制御回路８の信号出力ポートを削減することができる。
（３）上述した実施例では、蓄電部９０の正極に接続された導電路３の電圧を検出する構成を例示したが、電圧検出対象となる部位はこれに限定されず、様々な回路や部品の様々な部位を電圧検出対象とすることができる。
（４）上述した実施例では、共通の導電路３０に分圧回路３３を設けて電圧検出を行っているが、第１の分岐導電路１１及び第２の分岐導電路１２にそれぞれ別個に分圧回路を設け、それぞれの分圧回路で別個に電圧検出を行ってもよい。

１…電圧検出回路
３…電圧検出対象の導電路（所定導電路）
５…電圧検出部（検出部）
７…制御部
１１…第１の分岐導電路
１２…第２の分岐導電路
２１…ＰチャネルＭＯＳＦＥＴ（第１スイッチ素子）
２２…ＮチャネルＭＯＳＦＥＴ（第２スイッチ素子）
３０…共通の導電路
４６…電源導電路
４８…基準導電路
６１…第１の入力路
６２…第２の入力路
９０…蓄電部

Claims (4)

1. 蓄電部に導通する所定導電路から分岐する第１の分岐導電路と、
   前記所定導電路から分岐するとともに前記第１の分岐導電路と並列に設けられる第２の分岐導電路と、
   前記第１の分岐導電路に介在するとともに第１の入力路に接続され、前記第１の入力路の電位が前記所定導電路の電位よりも低い所定の低電位状態である場合にオン動作して前記第１の分岐導電路を通電状態とし、前記所定の低電位状態が解除された場合にオフ動作して前記第１の分岐導電路を非通電状態とする第１スイッチ素子と、
   前記第２の分岐導電路に介在するとともに第２の入力路に接続され、前記第２の入力路の電位が前記所定導電路の電位よりも高い所定の高電位状態である場合にオン動作して前記第２の分岐導電路を通電状態とし、前記所定の高電位状態が解除された場合にオフ動作して前記第２の分岐導電路を非通電状態とする第２スイッチ素子と、
   前記第１の入力路及び前記第２の入力路の電位を、前記第１スイッチ素子及び前記第２スイッチ素子が共にオフ状態となる設定とするオフ制御と、前記第１の入力路の電位を、前記所定導電路の電位が閾値電位を超える場合に前記所定の低電位状態を生じさせる設定とする第１オン制御と、前記第２の入力路の電位を、前記所定導電路の電位が少なくとも前記閾値電位以下である場合に前記所定の高電位状態を生じさせる設定とする第２オン制御とを行う制御部と、
   前記第１の分岐導電路及び前記第２の分岐導電路の少なくともいずれかが通電状態となった場合に、前記第１の分岐導電路及び前記第２の分岐導電路の少なくともいずれかを流れる電流に基づいて前記所定導電路に印加された電圧の状態を検出する検出部と、
   を有する電圧検出回路。
2. 前記制御部は、所定の電源電位となる電源導電路と、前記電源電位よりも低い基準電位となる基準導電路とに接続され、
   前記閾値電位は、前記電源電位よりも低く前記基準電位よりも高い電位であり、
   前記蓄電部が満充電状態のときの前記所定導電路の電位よりも前記電源電位のほうが低くなっている請求項１に記載の電圧検出回路。
3. 前記制御部は、前記第１オン制御及び前記第２オン制御を、少なくとも所定時間において共に行い、
   前記検出部は、前記所定時間において前記第１の分岐導電路及び前記第２の分岐導電路の少なくともいずれかを流れる電流に基づき、前記所定導電路に印加された電圧の状態を検出する構成である請求項１又は請求項２に記載の電圧検出回路。
4. 共通の導電路を有し、
   前記第１の分岐導電路において前記所定導電路と前記共通の導電路との間に前記第１スイッチ素子が介在し、前記第２の分岐導電路において前記所定導電路と前記共通の導電路との間に前記第２スイッチ素子が介在した構成で前記第１の分岐導電路及び前記第２の分岐導電路が前記共通の導電路に接続されており、
   前記検出部は、前記共通の導電路を流れる電流に基づいて前記所定導電路に印加された電圧の状態を検出する構成である請求項１から請求項３のいずれか一項に記載の電圧検出回路。

Images