JP2017017231A - エレクトロニクス用部材に用いられる構造体 - Google Patents

Abstract

【課題】回路基板や電子回路部品などの構造体に形成される回路パターンの少なくとも一部を微細化し、そこに半導体部品が実装される際の接続を狭ピッチ化すること。【解決手段】絶縁層を有する、エレクトロニクス用部材に用いられる構造体であって、前記絶縁層表面に回路パターンを有すること、並びに、前記回路パターンは、前記絶縁層に埋設された回路Ａと、少なくとも前記絶縁層表面上もしくは前記回路Ａの表面上の一部に凸回路Ｂを備えることを特徴とする、構造体の提供。【選択図】図１

Description

本発明は、エレクトロニクス用部材に用いられる構造体、特に、回路パターンを有する回路基板及び電子回路部品に関する。

半導体チップなどを回路基板などに搭載する手段として、ハンダを通して接合される半導体装置などが知られている。例えば、特許文献１等では、ハンダボールパッドを用いて電極パッドと半導体装置を接合している。

一方、近年、電気・電子分野における電気回路の高密度化に伴い、配線幅の細線化や配線間隔の狭化が進んでいる。しかし、配線間隔が狭くなるほど、隣接する配線間に短絡やマイグレーションが起こり易くなるという問題が認識されている。

特開２００３−３０３８４２号公報

この点、上記特許文献１に記載の技術においては、半導体パッケージの信頼性を向上させるために、所定の金属拡散抑制層をハンダと配線の間に設けることを特徴としている。しかしながら、当該文献記載の技術でも、近年求められているレベルの配線幅の細線化や配線間隔の狭化を達成することは困難であった。

本発明はかかる事情に鑑みてなされたものであって、回路基板及び電子回路部品等のエレクトロニクス用部材に用いられる構造体に形成される回路パターンにおいて、少なくともその一部で微細化し、更にその回路基板及び電子回路部品に半導体部品が実装される際の接続部を狭ピッチにすること、ひいては、限られた面積内で、接続Ｉ／Ｏ端子の数を増やすことを目的にする。

本発明者らは、前記課題を解決すべく鋭意検討した結果、以下の手段により前記課題を解決できることを見出した。

本発明の一局面は、絶縁層を有する、エレクトロニクス用部材に用いられる構造体であり、前記絶縁層表面に回路パターンを有すること、並びに、前記回路パターンは、前記絶縁層に埋設された回路Ａと、少なくとも前記絶縁層表面上もしくは前記回路Ａの表面上の一部に凸回路Ｂを備えることを特徴とする。

前記構造体は、前記凸回路Ｂは少なくともバンプを備えていることが好ましい。

また、前記構造体において、前記バンプの少なくとも一部が、前記回路Ａの配線上に形成されていることが好ましい。

さらに、前記構造体において、前記バンプは、銅からなるピラーバンプ、もしくは、銅からなるピラー上にハンダを備えたピラーバンプであり、該ピラーバンプのピラー径が直径８０μｍ以下で、アスペクト比（ピラー高さ／ピラー径）が１以上であることが好ましい。

また、前記構造体において、前記ピラーバンプの下にある前記回路Ａの配線の線幅が、ピラーバンプ径よりも小さいことが好ましい。

前記構造体が、回路基板又は電子回路部品であることが好ましい。

さらに、前記構造体が、前記ピラーバンプを介して、半導体部品と回路基板とが接続される電子回路部品であることが好ましい。

前記電子回路部品において、前記ピラーバンプが少なくとも回路基板側に備えられていることが好ましい。

また、前記構造体が、少なくとも１層に前記回路パターンを含む多層回路基板、もしくは、少なくとも１層に前記回路パターンを含む多層回路を備えた電子回路基板であることが好ましい。さらに、それらの構造体において、層間回路がビアを介して接続されていることがより好ましい。

また、前記構造体において、前記回路パターン上の少なくとも一部にレジストが施されていてもよい。

本発明によれば、回路基板及び電子回路部品等のエレクトロニクス用部材に用いられる構造体において、そこに形成される回路パターンの少なくとも一部を微細化し、更にその回路基板及び電子回路部品に半導体部品が実装される際の接続部を狭ピッチにすることができると考えられる。その結果、限られた面積内で、接続Ｉ／Ｏ端子の数を増やすことができるという利点がある。

図１は、本発明の一実施形態に係る構造体（回路基板）の上から見た概略図である。 図２は、図１の構造体におけるＡ−Ａ’断面を示す概略図である。 図３は、本発明の別の実施形態に係る構造体（回路基板）の上から見た概略図である。 図４は、図３の構造体におけるＡ−Ａ’断面を示す概略図である。 図５は、本発明のさらなる実施形態に係る構造体（回路基板）の上から見た概略図である。 図６は、図５の構造体におけるＢ−Ｂ’断面を示す概略図である。 図７は、図５の構造体におけるＡ−Ａ’断面を示す概略図である。 図８は、本発明のさらなる実施形態に係る構造体（回路基板）の上から見た概略図である。 図９は、図８の構造体におけるＡ−Ａ’断面を示す概略図である。 図１０は、本発明のさらなる実施形態に係る構造体（回路基板）の上から見た概略図である。 図１１は、図１０の構造体におけるＡ−Ａ’断面を示す概略図である。 図１２は、本実施形態における、半導体チップと回路基板とがピラーバンプを介して接続されている電子回路部品の断面概略図である。 図１３は、従来の半導体パッケージを示す断面概略図である。 図１４は、本実施形態の回路基板を形成する製造方法の一例を示す概略図である。

以下、本発明の実施形態をより詳細に説明するが、本発明はこれらに限定されるわけではない。

本実施形態に係る構造体は、絶縁層を有する、エレクトロニクス用部材に用いられる構造体であり、前記絶縁層表面に回路パターンを有すること、並びに、前記回路パターンは、前記絶縁層に埋設された回路Ａと、少なくとも前記絶縁層表面上もしくは前記回路Ａの表面上の一部に凸回路Ｂを備えることを特徴とする。

本発明によれば、回路パターン内に埋設回路と凸回路を複合することで、回路（特に埋設回路）の微細化と、電子部品接続端子との接合部における狭ピッチ化の両立を図ることができると考えられる。

例えば、線幅が１５μｍ以下、１０μｍ以下、更には５μｍといった細く微細な配線部分を含む回路を埋設回路にすることで、従来のように絶縁層上に形成される凸回路よりも、絶縁層との接触面積が増えるため、同じ線幅でも絶縁層に埋設することにより絶縁層との密着をより向上させることができると考えられる。また、特に絶縁層との接触面積が小さく、衝撃に弱い微細な配線部では、回路を埋設することにより配線が保護され、回路形成後の工程や取り扱い時において回路に衝撃を受ける際に、微細配線部分での配線の欠落や、クラックが発生することを防止することもできる。

このような微細な配線部を含む埋設回路は、後述するような方法で製造することができる。また、微細な回路含む回路パターンにおいては埋設回路を採用しつつ、それ以外の回路は従来のセミアディティブ工法（詳細は後述）によって、凸回路を形成することができる。これにより所望の微細配線を含むパターン以外は、一般的な工法で作製できることから、配線の歩留まりの点でも有利である。

上記以外に、配線を微細化する利点の一つには、限られた面積に半導体チップ部品と基板との接続間のＩ／Ｏが増やせることが挙げられる。すわなち、配線だけを微細化する以外にも、例えば、半導体チップと基板間の実装に際して、接続端子Ｉ／Ｏの数を増やすために、接続端子間の狭ピッチ化が実現できるという利点がある。

本実施形態に係る構造体は、絶縁層を有し、その絶縁層表面に回路パターンを有し、かつ、前記回路パターンが、前記絶縁層に埋設された回路Ａと、少なくとも前記絶縁層表面上もしくは前記回路Ａの表面上の一部に凸回路Ｂを備えているものであれば、その他の構成については特に限定はされないが、以下にその具体的な実施態様を、図面等を参照して示す。

図１は、本実施形態の構造体（１）の一例を上から見た概略図であり、図２は、図１のＡ−Ａ’断面を表した概略断面図である。これらの図面に示すように、本実施形態の構造体（１）は、絶縁層（４）を有し、その表面に回路パターンが形成されている。前記回路パターンは、絶縁層（４）に埋設されている回路Ａ（２）と、少なくとも絶縁層（４）表面上もしくは回路Ａ（２）の表面上の一部に凸回路Ｂ（３）を備えている。

凸回路Ｂ（３）は、例えば、図１、２及び図５〜７に示すように、埋設回路Ａのランド部の上に形成されてもよく、図３、４および図８、９に示すように、ビア１３の上に形成されていてもよいし、また、図１０、１２に示すように埋設回路Ａ（２）の上に形成されていてもよい、さらには、図２のように少なくとも回路Ｂ（３）の一部分が絶縁層の表面上に形成されていてもよい。

また、凸回路Ｂ（３）は、図８に示すように埋設回路Ａ（２）の配線部の上を覆うように形成されてもよいし、図１０に示すように埋設回路Ａ（２）の配線部内におさまるように設けられていてもよい。また、図１に示すように、凸回路Ｂが埋設回路Ａのランド部の一部を覆っているような形態でもよいし、図５に示すように、凸回路Ｂが埋設回路Ａのランド部を全て覆っているような形態でもよい。このように、本実施形態の構造体（１）において、埋設回路Ａ（２）と凸回路Ｂ（３）とは、様々な形で形成することができる。

本実施形態の構造体（１）は、図２等に示すように、基板１２の上に形成されていてもよい。図２等では、基板１２は多層回路基板として示されているが、それに限定されず、単層の基板であってもよい。また基板１２は、回路５を有するものであってもよい。

また、本実施形態の構造体は、最外層の少なくとも一部に、回路を保護するために、ソルダーレジスト等のレジストを形成していてもよい。そのようなレジストは、回路パターン上の少なくとも一部に形成することが好ましい。

（絶縁層）
前記絶縁層（４）は、上述の通り、別の基板１２の上に設けられた絶縁層であっても、絶縁基材そのものとして使用される絶縁層であってもよい。

本実施形態の絶縁層としては、従来から半導体チップの実装に用いられているような各種有機基材や無機基材が特に限定なく用いられ得る。有機基材の具体例としては、エポキシ樹脂、アクリル樹脂、ポリカーボネート樹脂、ポリイミド樹脂、ポリフェニレンスルフィド樹脂、ポリフェニレンエーテル樹脂、シアネート樹脂、ベンゾオキサジン樹脂、ビスマレイミド樹脂等からなる基材が挙げられる。

エポキシ樹脂としては、例えば回路基板の製造に用いられ得る各種有機基板を構成するエポキシ樹脂であれば、特に限定されない。具体的には、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、アラルキルエポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノール型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。さらに、難燃性を付与するために、臭素化又はリン変性したエポキシ樹脂、窒素含有樹脂、シリコーン含有樹脂等も挙げられる。これらの樹脂は単独で用いてもよく又は２種以上を組み合わせて用いてもよい。

これらの樹脂で絶縁層を構成する場合、樹脂を硬化させるために、硬化剤を用いることが一般的である。硬化剤としては特に限定されないが、具体的には、例えば、ジシアンジアミド、フェノール系硬化剤、酸無水物系硬化剤、アミノトリアジンノボラック系硬化剤、シアネート樹脂等が挙げられる。

フェノール系硬化剤としては、例えば、ノボラック型、アラルキル型、テルペン型等が挙げられる。さらに、難燃性を付与するために、リン変性したフェノール樹脂、リン変性したシアネート樹脂等も挙げられる。これらの硬化剤は単独で用いてもよく又は２種以上を組み合わせて用いてもよい。

絶縁層の表面には、埋設回路Ａを形成するため、例えばレーザー加工等により溝が形成されることから、絶縁層の材料としては、１００ｎｍ〜４００ｎｍの波長領域でのレーザー光の吸収率（ＵＶ吸収率）に優れる樹脂等を用いることが好ましい。具体的には、例えば、ポリイミド樹脂等が挙げられる。

また、絶縁層にフィラーを含有させてもよい。フィラーとしては、無機微粒子であっても、有機微粒子であってもよく、特に限定されない。フィラーを含有させることで、レーザー加工された部分にフィラーが露出し、フィラーの凹凸による層と配線を形成するメッキ膜との密着性を向上することができる。

無機微粒子を構成する材料としては、具体的には、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化マグネシウム（ＭｇＯ）、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、シリカ（ＳｉＯ_２）、チタン酸バリウム（ＢａＴｉＯ_３）、酸化チタン（ＴｉＯ_２）等の高誘電率充填材；ハードフェライト等の磁性充填材；水酸化マグネシウム（Ｍｇ（ＯＨ）_２）、水酸化アルミニウム（Ａｌ（ＯＨ）_２）、三酸化アンチモン（Ｓｂ_２Ｏ_３）、五酸化アンチモン（Ｓｂ_２Ｏ_５）、グアニジン塩、ホウ酸亜鉛、モリブテン化合物、スズ酸亜鉛等の無機系難燃剤；タルク（Ｍｇ_３（Ｓｉ_４Ｏ_１０）（ＯＨ）_２）、硫酸バリウム（ＢａＳＯ_４）、炭酸カルシウム（ＣａＣＯ_３）、雲母等が挙げられる。これらの無機微粒子を単独で用いてもよく又は２種以上を組み合わせて用いてもよい。

これらの無機微粒子は、熱伝導性、比誘電率、難燃性、粒度分布、色調の自由度等が高いことから、所望の機能を選択的に発揮させる場合には、適宜配合及び粒度設計を行って、容易に高充填化を行うことができる。

フィラーの平均粒径は特に限定されないが、例えば、０．０１μｍ〜１０μｍが好ましく、０．０５μｍ〜５μｍがより好ましい。

フィラーとして用い得る有機微粒子の具体例としては、例えば、ゴム微粒子等が挙げられる。

絶縁層の形態としては特に限定されない。具体的には、例えば、シート、フィルム、プリプレグ、三次元形状の成形体、液状樹脂を塗布形成したもの等が挙げられる。絶縁層の厚みも特に限定されない。例えば、シート、フィルム、プリプレグ等の場合、１０〜５００μｍが好ましく、１０〜２００μｍがより好ましく、２０〜２００μｍがさらに好ましく、２０〜１００μｍがさらに好ましい。

（埋設回路Ａ）
上述したような絶縁層（４）に埋設される回路Ａ（２）は、絶縁層（４）からなる基板の少なくとも片面に形成される。

埋設される回路Ａは、特に形成方法は限定されないが、例えば、後述するような無電解メッキ処理によって形成される金属配線であってもよく、あるいは、ランド部等であってもよい。

回路Ａに使用される金属としては、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ａｌ（アルミニウム）等が挙げられる。これらの中では、Ｃｕを主成分とする配線であることが導電性に優れている点から好ましく、また、Ｎｉを含む場合には耐食性や、はんだ等との密着性に優れている点等から好ましい。

形成される回路Ａの膜厚は、特に限定されないが、０．１〜１０μｍ、さらには１〜５μｍ程度であることが好ましい。また、本実施形態の回路Ａの線幅としては、少なくとも一部が１５μｍ以下、１０μｍ以下、更には５μｍ以下であることが好ましい。このように回路を微細化することにより、電気回路の高密度化を実現することができると考えられる。

（凸回路Ｂ）
前記絶縁層（４）表面上もしくは前記回路Ａ（２）の表面上の一部に形成される凸回路Ｂ（３）は、回路Ａと同様に金属（好ましくは、銅）を主成分とする配線であってもよく、または、配線以外にも、同じく導電性材料（好ましくは、銅）からなるバンプ、パッド、ランド部、ベタ部等であってもよい。つまり、前記絶縁層（４）表面上もしくは前記回路Ａ（２）の表面上の一部に形成される凸回路であれば、その形態や大きさ等は特に限定はされない。

好ましい実施態様としては、前記凸回路Ｂは少なくともバンプを備えていることが望ましい。さらには、当該バンプの少なくとも一部が、前記回路Ａの配線上に設けられていることがより好ましい。

それにより、狭いピッチにした際の接続信頼性や接続不良といった問題にも対応できると考えられる。特に、回路パターン内の半導体チップ等の電子部品を実装する部分においては、絶縁層表面に凸回路を形成することで、半導体部品と基板間の接続不良低減することができると考えられる。

また、前記凸回路Ｂが、銅からなるピラーバンプ、もしくは、銅からなるピラー上にハンダを備えたピラーバンプであることが好ましい。

その場合、該ピラーバンプのピラー径が直径８０μｍ以下で、アスペクト比（ピラー高さ／ピラー径）が１以上であることが好ましい。さらには、該ピラーバンプのピラー径が直径５０μｍ以下であることがより望ましい。

凸回路部分において、電子部品との接続部の少なくとも一部に、前記ピラーバンプも含むことによって、最終的にハンダ接続する際のハンダ量も抑えることができる。ひいては、接続端子間のピッチ間を狭くすることができ、Ｉ／Ｏ端子の数も増やすことが可能になると考えられる。

また、上述のように、埋設された回路Ａによる配線微細化と、回路Ｂによる電子部品等と接続することができる凸構造のピラーバンプを備えることによる、接続端子間の狭ピッチによるＩ／Ｏ端子数を増やすことの両立を可能とし、埋設回路Ａだけの回路パターン設計よりも更に高密度な回路パターン設計を可能とする。

さらには、前記ピラーバンプの下にある前記埋設回路Ａの線幅が、上述したようなピラーバンプ径よりも小さい場合、以下のような利点がある。

すなわち、前記ピラーバンプの下にある前記埋設回路Ａの線幅が、上述したようなピラーバンプ径よりも小さいことで、埋設回路Ａと一体化されたピラーバンプ部は、微細な埋設回路Ａにより絶縁層に食い込むよう形成される。かつ、ピラーバンプ部の絶縁層との接触面積を大きくできるため、より両者の密着を高め、部品との接合した際の接合部におけるクラック発生等の不良を抑制することができると考えられる。

一方、ピラーバンプ径が前記埋設回路Ａの線幅以下に収まる場合でも、上述同様に埋設回路Ａと一体化されたピラーバンプ部は、微細な埋設回路Ａにより絶縁層に食い込むよう形成されることで、ピラーバンプ部の絶縁層との接着面における密着を高めることができる。更に、この場合は、ピラーバンプが埋設回路Ａの線幅以下に収まることで、前記埋設回路Ａの配線ピッチがそのままバンプピッチになり、よりパンプピッチを狭ピッチ化することができると考えられる。

（レジスト）
なお、本実施形態の構造体が、最外層にレジストを有する場合、使用するレジストは特に限定されないが、回路パターンの保護や、部品実装時の不要な半田の付着防止、回路パターンへの異物付着の防止、更には外部の熱や湿気から回路パターンを保護することができるような、例えば、ソルダーレジスト等を用いることができる。また、最外層にレジストを有する場合は、基板上にレジストを被覆するため、基板の反りが課題になる。よって、基板が大きく反ると部品実装時の実装不良や、ハンドリングが悪くなりや搬送時に基板が落下したりといった課題があるため、レジストとしては、より熱線膨張率（ＣＴＥ）が小さいものが好ましい。例えば、レジストを被覆する基板のＴｇ温度よりも小さい温度領域下で、ＣＴＥが４０ｐｐｍ／℃以下、更には２０ｐｐｍ／℃以下であるレジストが好ましい。

（構造体）
本実施形態の構造体は、エレクトロニクス用部材として多くの用途に用いられる。具体的には、例えば、絶縁層に上述したような埋設回路Ａと凸回路Ｂが形成されている回路基板または電子回路部品であることが好ましい。

特に、図１２に示すような、凸回路Ｂとしてのピラーバンプ（３）を介して、半導体部品（半導体チップ）（７）と回路基板とが接続されている電子部品回路であることが好ましい実施態様として挙げられる。この場合、前記ピラーバンプ（３）は、少なくとも回路基板側（半導体チップを実装する側）に備えられていることが好ましい。

このように、絶縁層（４）に埋設された回路Ａ（配線）（２）の上に、凸回路Ｂとなるピラーバンプ（３）を形成することによって、少量のハンダ（６）で半導体チップ（７）の回路（端子）５’と接続することが可能となる。本実施形態によれば、ハンダ量を抑えることができる上に、接合端子間のハンダブリッジによるショートの発生を抑制することができると考えられる。また、接続部の狭ピッチ化も実現できる。

これに比べて、図１３に示すような従来の接合方法（比較例）では、本実施形態のような凸回路Ｂ（ピラーバンプ）を備えていないため、埋設パッド９と半導体チップ７の回路（端子）５’とをハンダ６を介して接続する必要がある。この場合、ハンダの量が多くなり、狭ピッチ化することができない。このような接続方法において、無理にハンダ量を減らして狭ピッチ化すると、接続不良を起こすおそれがある。また、ハンダ量を多くすると、ピッチ間でショートを起こすという問題も浮上する。

また、本実施形態の構造体は、上述したような回路基板や電子回路部品以外にも、図２、４、７、９、１１及び１２に示すように、少なくとも１層に前記回路パターンを含む多層回路基板（図面の例示においては、最表層に本実施形態の構造体の回路パターンを有している）、もしくは、少なくとも１層に前記回路パターンを含む多層回路を備えた電子回路基板といった多層構造となっていてもよい。さらに、それらの構造体において、前記回路Ａ（２）および／または回路Ｂ（３）と基板１２が有するその他の回路（５）とが、例えば、図２、４、７、９及び１１に示すようなビア１３を介して接続されていることが好ましい。さらに、図２、４、６、７、９，１１、１２、１３に示される基板１２内の少なくとも一部で、ビアを介して層間接続されていてもよく、また、形成される回路も埋設回路であっても、基板表面に形成された回路であってもよい。

（製造方法）
次に、本実施形態の構造体の製造方法について説明する。

本実施形態の構造体は、例えば、図１４に示すようなプロセスによって製造することができる。

まず、絶縁基板（図示せず）上に絶縁フィルムを形成することによって絶縁層（４）を形成し、その絶縁層（４）に、図１（Ａ）に示すように回路Ａ（２）を形成する。

より具体的には、まず、前記絶縁層の上にレジスト（樹脂被膜）形成を行い、その後、そのレジストを含む絶縁層表面において、回路Ａとなるパターン部をレーザー（ＵＶ−ＹＡＧ）により溝パターンとして形成する。この際、前記レジストの外表面を基準としてレジストの厚み分以上の深さの溝を形成する。次に、メッキ核となる触媒付与処理を行い、溝の内壁表面、レジスト表面にメッキ触媒（無電解メッキ用の触媒として知られたものであれば特に限定なく用いられうる。その具体例としては、例えば、金属パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）等、または、これらを生成させるような前駆体等が挙げられる）を付与する。その後、レジストを剥離することで、形成レジスト表面のメッキ触媒は除去され、加工された溝パターン内壁に選択的にメッキ触媒を付与させることができる。次いで、無電解メッキ処理（例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ａｌ（アルミニウム）等の金属による無電解メッキ処理）を行うことで、メッキ触媒付着部に、回路Ａとなる導体を形成することができる。このように埋設回路Ａを形成することによって、微細な回路を作り、形成される回路パターンの輪郭を高精度に維持することができる。

より具体的には、例えば、特開２０１０−５０４３５号公報などに記載の方法によって、埋設回路Ａを形成することができる。

前記回路Ａ（埋設回路）を形成後、続いて、凸回路Ｂ（３）を形成する。凸回路Ｂは、例えば、セミアディティブ法と呼ばれる方法によって形成することができる。

具体的には、まず図１４（Ｂ）に示すように、埋設回路Ａ（２）が設けられた絶縁層４表面に、一般的な無電解メッキ処理を行う。すなわち、絶縁層表面にパラジウムなどの触媒金属を付与し、無電解メッキ処理を行って、シード層（９）を形成する。なお、絶縁層の表面は、予め粗化されていてもよい。

次に、図１４（Ｃ）に示すように、ドライフィルム（１０）（フォトレジスト層）を形成する。そして、所望の回路パターンが形成されたフォトマスク（図示せず）を介してドライフィルム（１０）の表面を露光して、露光部以外のドライフィルム（１０）を現像除去し、図１４（Ｄ）に示すように、回路パターンを現像する。なお、図面１２では、ネガ型ドライフィルムの例を示しているが、露光部のドライフィルムを現像除去するポジ型ドライフィルムとすることもできる。

次に、図１４（Ｅ）に示すように、現像により形成された回路パターンの表面の内壁面に無電解銅メッキを施すことにより凸回路Ｂとなる部分（銅メッキ１１）を形成する。その後、図１４（Ｆ）に示すように、ドライフィルム１０（フォトレジスト層）を剥離し、最後に図１４（Ｇ）に示すように、シード層（９）をソフトエッチングにより除去し、埋設回路Ａ（２）と凸回路Ｂ（３）の複合回路を形成することができる。

さらに、本実施形態の構造体の製造方法は上述したものに限られず、その他の方法によって製造することもできる。

具体的には、例えば、回路Ａとなる部分が絶縁層へ埋設され、埋設回路上及び絶縁層表面に導体層が形成された基板を準備し、そのシード層上にドライフィルムレジストを形成し、回路Ｂとなる部分を露光現像によりパターニングし、電気メッキにより導体を形成する。その後シード層を除去することで、回路Ａは絶縁層に埋設され、回路Ｂは少なくとも前記絶縁層表面もしくは前記埋設された回路の表面上の一部に形成された構造体を得ることができる。

このような製造方法においては、回路Ｂ形成時に、接続バンプとなるバンプ部を形成しても良いし、パッド部を形成した後に接続バンプ部を形成することもできる。

また回路Ｂについては、絶縁層に形成された埋設回路Ａ上に、ドライフィルムで回路Ｂとなるパターンニングを施し、回路Ａの導体を基点に無電解メッキにて回路形成することによって形成してもよい。

なお、回路Ａとなる部分が絶縁層へ埋設され、埋設回路上及び絶縁層表面に導体層が形成された基板は、例えば、キャリア付きのシード層上に最終埋設回路部分となる回路Ａが形成されたキャリア付き導体金属板、金属箔及びシートを、絶縁層と回路Ａ形成面が接触するようにラミネートし、回路Ａとなる部分を埋設させ、絶縁層を硬化させ、キャリア剥離することで得られる。

埋設回路Ａについては、その他にも、絶縁層に回路Ａとなる溝パターンをレーザーなどによって形成し、溝内及び絶縁層表面に導体層を形成して、その後、メッキにより溝に導体を埋め込み、回路Ａとなる埋設回路を作製することも可能である。

本明細書は、上述したように様々な態様の技術を開示しているが、そのうち主な技術を以下に纏める。

本発明の一局面である構造体は、絶縁層を有する、エレクトロニクス用部材に用いられる構造体であって、前記絶縁層表面に回路パターンを有すること、並びに、前記回路パターンは、前記絶縁層に埋設された回路Ａと、少なくとも前記絶縁層表面上もしくは前記回路Ａの表面上の一部に凸回路Ｂを備えることを特徴とする。

このように、回路パターン内に埋設回路と凸回路を複合することで、回路（特に埋設回路）の微細化と、電子部品接続端子との接合部における狭ピッチ化の両立を図ることができると考えられる。その結果、限られた面積内で、接続Ｉ／Ｏ端子の数を増やすことができるという利点もある。

前記構造体は、前記凸回路Ｂは少なくともバンプを備えていることが好ましい。それにより、部品実装時に、基板表面よりバンプの高さ分凸になっていることで、部品と基板を接合するための熱溶融する半田や導電材の体積量を少なくしてバンプ上で接合することができる。このことは、熱溶融する半田や導電材で、部品と基板間を実装する際の半田や導電材のぬれ広がりを抑え、隣接バンプ接続間での半田や導電材の濡れ広がりによるショートを抑制することができることによると考えられる。

また、前記構造体において、前記バンプの少なくとも一部が、前記回路Ａの配線上に形成されていることが好ましい。それにより、狭いピッチにした際の接続信頼性や接続不良といった問題にも対応できると考えられる。特に、回路パターン内の半導体チップ等の電子部品を実装する部分においては、絶縁層表面に凸回路を形成することで、半導体部品と基板間の接続不良低減することができると考えられる。

さらに、前記構造体において、前記バンプは、銅からなるピラーバンプ、もしくは、銅からなるピラー上にハンダを備えたピラーバンプであり、該ピラーバンプのピラー径が直径８０μｍ以下で、アスペクト比（ピラー高さ／ピラー径）が１以上であることが好ましい。

このような構成により、凸回路部分において、電子部品との接続部の少なくとも一部に、前記ピラーバンプも含むことによって、最終的にハンダ接続する際のハンダ量も抑えることができる。ひいては、接続端子間のピッチ間をより確実に狭くすることができ、Ｉ／Ｏ端子の数も増やすことが可能になると考えられる。

また、前記構造体において、前記ピラーバンプの下にある前記回路Ａの配線の線幅が、ピラーバンプ径よりも小さいことが好ましい。それにより、密着性が高まり、部品との接合した際の接合部でのクラック発生等の不良抑制することができると考えられる。

前記構造体が、回路基板又は電子回路部品であることが好ましい。さらに、前記構造体が、前記ピラーバンプを介して、半導体部品と回路基板とが接続される電子回路部品であることが好ましい。このような実施形態において、本発明の効果をより発揮できると考えられる。

前記電子回路部品において、前記ピラーバンプが少なくとも回路基板側に備えられていることが好ましい。

本実施形態によれば、ハンダ量を抑えることができる上に、接合端子間のハンダブリッジによるショートの発生を抑制することができると考えられる。また、接続部の狭ピッチ化も実現できる。

また、前記構造体が、少なくとも１層に前記回路パターンを含む多層回路基板、もしくは、少なくとも１層に前記回路パターンを含む多層回路を備えた電子回路基板であることが好ましい。さらに、それらの構造体において、層間回路がビアを介して接続されていることがより好ましい。このような実施形態において、本発明の効果をより発揮できると考えられる。

また、前記構造体において、前記回路パターン上の少なくとも一部にレジストが施されていてもよい。それにより、構造体の有する回路を保護することができる。

１ エレクトロニクス用部材に用いられる構造体
２ 回路Ａ（埋設回路）
３ 凸回路Ｂ（バンプ、ピラーバンプ）
４ 絶縁層
５，５’ その他の回路
６ ハンダ
７ 半導体部品（半導体チップ）
８ パッド
９ シード層
１０ ドライフィルム
１１ メッキ
１２ 基板
１３ ビア

Claims (12)

1. 絶縁層を有する、エレクトロニクス用部材に用いられる構造体であって、
   前記絶縁層表面に回路パターンを有すること、並びに
   前記回路パターンは、前記絶縁層に埋設された回路Ａと、少なくとも前記絶縁層表面上もしくは前記回路Ａの表面上の一部に凸回路Ｂを備えることを特徴とする、構造体。
2. 前記凸回路Ｂは少なくともバンプを備えている、請求項１に記載の構造体。
3. 前記バンプの少なくとも一部が、前記回路Ａの配線上に形成されている、請求項２に記載された構造体。
4. 前記バンプは、銅からなるピラーバンプ、もしくは、銅からなるピラー上にハンダを備えたピラーバンプであり、
   該ピラーバンプのピラー径が直径８０μｍ以下で、アスペクト比（ピラー高さ／ピラー径）が１以上である、請求項２または３に記載の構造体。
5. 前記ピラーバンプの下にある前記回路Ａの配線の線幅が、ピラーバンプ径よりも小さい、請求項４に記載の構造体。
6. 回路基板又は電子回路部品である、請求項１〜５のいずれかに記載に構造体。
7. 前記ピラーバンプを介して、半導体部品と回路基板とが接続される電子回路部品である、請求項４〜６のいずれかに記載の構造体。
8. 前記ピラーバンプが少なくとも回路基板側に備えられている、請求項７に記載の構造体。
9. 少なくとも１層に前記回路パターンを含む多層回路基板である、請求項１に記載の構造体。
10. 少なくとも１層に前記回路パターンを含む多層回路を備えた電子回路基板である、請求項１に記載の構造体。
11. 層間回路がビアを介して接続されている、請求項９又は１０に記載の構造体。
12. 前記回路パターン上の少なくとも一部にレジストが施されている、請求項１〜１１のいずれかに記載の構造体。
    

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