JP2017017193A - Method for fabricating semiconductor optical element and semiconductor optical element - Google Patents

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謙司 櫻井
Kenji Sakurai
謙司 櫻井
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PROBLEM TO BE SOLVED: To provide a method for fabricating a semiconductor optical element, by which a cleavage plane having desired qualities can be obtained for an optical waveguide and a desired supporting ability of a substrate for an element can be obtained.SOLUTION: The fabrication method includes: preparing a substrate product SP3 having a plurality of first grooves 27 and a plurality of second grooves 31 on a back face and including a semiconductor structure 37 for an optical waveguide disposed in each element segment SECT; and pressing the back face of the substrate product SP3 to form another substrate product (SP4) and a semiconductor bar SB. One end face of the semiconductor bar SB is formed by the separation by pressing, and the semiconductor structure 37 reaches the one end face. The first grooves 27 extend in a first direction and are arranged at a first pitch in a second direction intersecting the first direction. The second grooves 31 extend in the second direction. A width of the second groove 31 is smaller than a width of the first groove 27. Each first groove 27 has a bottom 27a, a first side face 27b, and a second side face 27c.SELECTED DRAWING: Figure 11

Description

本発明は、半導体光素子を作製する方法、及び半導体光素子に関する。   The present invention relates to a method for manufacturing a semiconductor optical device, and a semiconductor optical device.

特許文献１は、半導体レーザチップを製造する方法を開示する。   Patent Document 1 discloses a method of manufacturing a semiconductor laser chip.

特開２０００−１２４５３７号公報JP 2000-124537 A

特許文献１の作製方法では、生産物の一方の面にスクライブ傷を形成すると共に生産物の他方の面に分割刃を用いて押圧することによって、生産物を分割する。劈開面を形成すべき位置における基板の厚さは、生産物の全体における基板の厚さと同じであり、劈開面を形成すべき位置の基板を薄くするためには、生産物の全体にわたって基板の厚さを薄くすることが必要である。厚い基板は、劈開における難しさ、及び劈開面の品質の均一性に関する難易度を高める。薄い基板は、ハンドリングに関する煩雑さを高める。   In the production method of Patent Document 1, a product is divided by forming a scribe flaw on one surface of the product and pressing the other surface of the product using a dividing blade. The thickness of the substrate at the position where the cleavage plane is to be formed is the same as the thickness of the substrate at the entire product, and in order to reduce the thickness of the substrate at the position where the cleavage plane is to be formed, It is necessary to reduce the thickness. A thick substrate increases the difficulty in cleaving and the difficulty with respect to the uniformity of the cleaved surface quality. A thin substrate increases handling complexity.

また、半導体光素子を作製する方法に用いられる基板は、そのおもて面及び／又はうら面上に形成される半導体層、絶縁層及び金属層といった一又は複数の薄膜の成長及び堆積のための下地を提供する。これ故に、基板は、製造工程における熱履歴に応じて、単一の薄膜及び／又は薄膜の積層から熱応力を受ける。基板は、おもて面及び／又はうら面上に形成された薄膜及び積層を支持する機能を有する。薄い基板は、半導体チップにおいて基板に求められる支持能を低下させる。   In addition, a substrate used in a method for manufacturing a semiconductor optical device is used for growing and depositing one or more thin films such as a semiconductor layer, an insulating layer, and a metal layer formed on the front surface and / or the back surface. Provide a foundation for Hence, the substrate is subjected to thermal stress from a single thin film and / or a stack of thin films depending on the thermal history in the manufacturing process. The substrate has a function of supporting the thin film and the stack formed on the front surface and / or the back surface. A thin substrate reduces the supporting ability required of the substrate in the semiconductor chip.

本発明の一側面は、このような背景の下に為されたものであり、所望の品質の劈開面を光導波路に提供できると共に所望の支持能を素子のための基板に提供できる、半導体光素子を作製する方法を提供することを目的とする。また、本発明の別の側面は、所望の品質の劈開端面を光導波路に提供できると共に所望の支持能を基板に提供できる半導体光素子を提供することを目的とする。   An aspect of the present invention has been made under such a background, and it is possible to provide a cleaved surface having a desired quality for an optical waveguide and a semiconductor optical device capable of providing a desired supporting ability for a substrate for an element. It is an object to provide a method for manufacturing an element. Another object of the present invention is to provide a semiconductor optical device that can provide a cleaved end surface of a desired quality to an optical waveguide and can provide a desired support capability to a substrate.

本発明の一側面によれば、半導体光素子を作製する方法は、劈開性を有する支持基体と、該支持基体の主面上に配列された複数の素子区画の各々に設けられ光導波路のための半導体構造物とを含んでおり、複数の第１溝及び複数の第２溝を備える裏面を有する基板生産物を準備する工程と、前記複数の第１溝のうちの一の第１溝の位置において前記基板生産物の前記裏面を押圧することによって、別の基板生産物と半導体バーとを形成する工程と、を備え、前記半導体バーの一端面は、前記押圧による分離によって形成され、前記半導体構造物は前記一端面に到達しており、前記複数の第１溝は、第１方向に延在すると共に、該第１方向に交差する第２方向に第１ピッチで配列されており、前記複数の第２溝は、前記第２方向に延在しており、前記第２溝の幅は、前記第１溝の幅より小さく、前記第１溝の各々は、第１側面、第２側面及び底面を有しており、前記第１側面、前記第２側面及び前記底面は前記第１方向に延在する。   According to one aspect of the present invention, a method of manufacturing a semiconductor optical device is provided for an optical waveguide provided in each of a support base having a cleaving property and a plurality of element sections arranged on the main surface of the support base. A substrate product having a back surface comprising a plurality of first grooves and a plurality of second grooves, and a first groove of one of the plurality of first grooves. Forming another substrate product and a semiconductor bar by pressing the back surface of the substrate product at a position, wherein one end surface of the semiconductor bar is formed by separation by the pressing, and The semiconductor structure reaches the one end surface, and the plurality of first grooves extend in a first direction and are arranged at a first pitch in a second direction intersecting the first direction, The plurality of second grooves extend in the second direction. The width of the second groove is smaller than the width of the first groove, and each of the first grooves has a first side surface, a second side surface, and a bottom surface, and the first side surface, the second side surface, and The bottom surface extends in the first direction.

本発明の別の側面によれば、半導体光素子は、劈開性を示す半導体からなり主面を有する支持体と、一又は複数の半導体層を含み前記支持体の前記主面上に設けられ光導波路のための半導体構造物と、を備え、前記支持体は、第１方向に延在する第１縁を有し、前記支持体は、前記第１方向に交差する第２方向に延在する第２縁を有し、前記支持体は、前記主面の反対側にある裏面と、前記第１縁に対応する第１素子端面を前記支持体の前記裏面に繋ぐ第１斜面と、前記第２縁に対応する第２素子端面から延在するテラス面と、前記テラス面を前記支持体の前記裏面に繋ぐ第２斜面と、を含み、前記第１斜面は、第１基準面に沿って延在する部分を有しており、前記第２斜面は、第２基準面に沿って延在する部分を有しており、前記支持体の前記裏面は、前記法線軸に交差する第３基準面に沿って延在しており、前記半導体構造物は、前記第２素子端面に到達しており、前記第１基準面及び前記第２基準面は前記第３基準面に対して傾斜し、前記法線軸の方向に関して、前記支持体の前記主面と前記テラス面との間隔は、前記支持体の前記主面と前記裏面との間隔より小さい。   According to another aspect of the present invention, a semiconductor optical device is provided on the main surface of the support including a support made of a semiconductor having a cleavage property and having a main surface, and one or a plurality of semiconductor layers. A semiconductor structure for a waveguide, wherein the support has a first edge extending in a first direction, and the support extends in a second direction intersecting the first direction. The support has a back surface opposite to the main surface, a first slope connecting a first element end surface corresponding to the first edge to the back surface of the support, and the first A terrace surface extending from the second element end surface corresponding to two edges, and a second slope connecting the terrace surface to the back surface of the support, wherein the first slope is along the first reference plane. The second inclined surface has a portion extending along a second reference plane; and The back surface extends along a third reference plane intersecting the normal axis, and the semiconductor structure reaches the second element end face, and the first reference plane and the second reference plane The surface is inclined with respect to the third reference plane, and with respect to the direction of the normal axis, the distance between the main surface and the terrace surface of the support is greater than the distance between the main surface and the back surface of the support. small.

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。   The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.

以上説明したように、本発明の一側面によれば、所望の品質の劈開面を光導波路に提供できると共に所望の支持能を素子のための基板に提供できる、半導体光素子を作製する方法が提供される。また、本発明の別の側面によれば、所望の品質の劈開端面を光導波路に提供できると共に所望の支持能を基板に提供できる半導体光素子が提供される。   As described above, according to one aspect of the present invention, there is provided a method for manufacturing a semiconductor optical device, which can provide a cleaved surface of a desired quality to an optical waveguide and provide a desired supporting ability to a substrate for the device. Provided. In addition, according to another aspect of the present invention, there is provided a semiconductor optical device that can provide a cleaved end surface of a desired quality to an optical waveguide and provide a desired support capability to a substrate.

図１は、本実施形態に係る半導体光素子を作製する方法における主要な工程を示す図面である。FIG. 1 is a drawing showing main steps in a method for producing a semiconductor optical device according to the present embodiment. 図２は、本実施形態に係る製造方法におけるいくつかの工程における生産物を模式的に示す斜視図である。FIG. 2 is a perspective view schematically showing products in several steps in the manufacturing method according to the present embodiment. 図３は、本実施形態に係る第１生産物における素子区画の配列を示す図面である。FIG. 3 is a view showing an arrangement of element sections in the first product according to the present embodiment. 図４は、本実施形態に係る素子区画の配列を示す図面である。FIG. 4 is a drawing showing an arrangement of element partitions according to the present embodiment. 図５は、本実施形態に係る生産物のうら面上に設けられたマスクのパターンと素子区画との配置を模式的に示す図面である。FIG. 5 is a drawing schematically showing the arrangement of mask patterns and element sections provided on the back surface of the product according to the present embodiment. 図６は、図５に示されたいくつかの断面線における生産物及び支持体の断面を示す図面である。FIG. 6 is a cross-sectional view of the product and support at several cross-sectional lines shown in FIG. 図７は、本実施形態に係る製造方法内のいくつかの工程における生産物を模式的に示す斜視図である。FIG. 7 is a perspective view schematically showing products in several steps in the manufacturing method according to the present embodiment. 図８は、本実施形態に係る第２生産物のおもて面及びうら面を模式的に示す図面である。FIG. 8 is a drawing schematically showing the front surface and the back surface of the second product according to the present embodiment. 図９は、図８に示された典型的な断面線における断面を示す図面である。FIG. 9 is a cross-sectional view taken along a typical cross-sectional line shown in FIG. 図１０は、本実施形態に係る基板生産物のおもて面及びうら面を示す図面である。FIG. 10 is a view showing the front surface and the back surface of the substrate product according to the present embodiment. 図１１は、実施例における基板生産物への分割刃の押し当てを模式的に表す図面である。FIG. 11 is a drawing schematically showing the pressing of the divided blade against the substrate product in the example. 図１２は、実施例における半導体バーへの分割刃の押し当てを模式的に表す図面である。FIG. 12 is a drawing schematically showing pressing of the divided blade against the semiconductor bar in the example. 図１３は、本実施形態に係る作製方法により形成された半導体チップを模式的に示す図面である。FIG. 13 is a drawing schematically showing a semiconductor chip formed by the manufacturing method according to the present embodiment.

引き続き、いくつかの具体例を説明する。   Next, some specific examples will be described.

一形態に係る半導体光素子を作製する方法は、（ａ）劈開性を有する支持基体と、該支持基体の主面上に配列された複数の素子区画の各々に設けられ光導波路のための半導体構造物とを含んでおり、複数の第１溝及び複数の第２溝を備える裏面を有する基板生産物を準備する工程と、（ｂ）前記複数の第１溝のうちの一の第１溝の位置において前記基板生産物の前記裏面を押圧することによって、別の基板生産物と半導体バーとを形成する工程と、を備え、前記半導体バーの一端面は、前記押圧による分離によって形成され、前記半導体構造物は前記一端面に到達しており、前記複数の第１溝は、第１方向に延在すると共に、該第１方向に交差する第２方向に第１ピッチで配列されており、前記複数の第２溝は、前記第２方向に延在しており、前記第２溝の幅は、前記第１溝の幅より小さく、前記第１溝の各々は、第１側面、第２側面及び底面を有しており、前記第１側面、前記第２側面及び前記底面は前記第１方向に延在する。   A method of manufacturing a semiconductor optical device according to one aspect includes: (a) a semiconductor for an optical waveguide provided in each of a support substrate having cleavage properties and a plurality of device sections arranged on a main surface of the support substrate. A substrate product having a back surface including a plurality of first grooves and a plurality of second grooves, and (b) one first groove of the plurality of first grooves. A step of pressing the back surface of the substrate product at the position to form another substrate product and a semiconductor bar, and one end surface of the semiconductor bar is formed by separation by the pressing, The semiconductor structure reaches the one end surface, and the plurality of first grooves extend in a first direction and are arranged at a first pitch in a second direction intersecting the first direction. The plurality of second grooves extend in the second direction. The width of the second groove is smaller than the width of the first groove, and each of the first grooves has a first side surface, a second side surface, and a bottom surface, and the first side surface, the second side surface, and The bottom surface extends in the first direction.

この半導体光素子を作製する方法によれば、基板生産物の裏面のエッチングにより第１溝及び第２溝を形成できる。第１溝の幅が第２溝の幅より大きいので、各第１溝は、エッチングによる形成により実質的に平坦な底面を有する。第１溝の底面と支持基体主面との距離は、基板生産物の裏面と支持基体主面との距離より小さい。したがって、支持基体の劈開のための厚さが、第１溝では小さい。   According to this method for producing a semiconductor optical device, the first groove and the second groove can be formed by etching the back surface of the substrate product. Since the width of the first groove is larger than the width of the second groove, each first groove has a substantially flat bottom surface by etching. The distance between the bottom surface of the first groove and the main surface of the support base is smaller than the distance between the back surface of the substrate product and the main surface of the support base. Therefore, the thickness for cleaving the support base is small in the first groove.

一形態に係る半導体光素子を作製する方法では、別の基板生産物と半導体バーとを形成する前記工程では、前記基板生産物の前記第１溝の前記底面にブレードを当てる。   In the method of manufacturing a semiconductor optical device according to one aspect, in the step of forming another substrate product and a semiconductor bar, a blade is applied to the bottom surface of the first groove of the substrate product.

半導体光素子を作製する方法によれば、ブレードが底面に押し当てられるので、押圧力が第１溝の底面に的確に加えられる。   According to the method of manufacturing the semiconductor optical device, the blade is pressed against the bottom surface, and therefore the pressing force is accurately applied to the bottom surface of the first groove.

一形態に係る半導体光素子を作製する方法では、前記支持基体の半導体は、ＩｎＰ、ＧａＡｓ、ＧａＳｂ、及びＩｎＡｓのいずれかである。   In the method for manufacturing a semiconductor optical device according to one aspect, the semiconductor of the support base is any one of InP, GaAs, GaSb, and InAs.

半導体光素子を作製する方法によれば、これらの材料は、半導体光素子の作製に有用である。   According to the method for producing a semiconductor optical device, these materials are useful for producing a semiconductor optical device.

一形態に係る半導体光素子を作製する方法は、前記素子区画の配列を備える生産物を準備する工程と、前記第１溝のための第１開口パターン及び前記第２溝のための第２開口パターンを有するマスクを前記生産物の裏面に形成する工程と、前記マスクを用いて前記生産物の前記裏面のエッチングを行うと共に、前記生産物から前記基板生産物を形成する工程と、を更に備え、前記基板生産物は、前記第１溝及び前記第２溝を有しており、前記第１開口パターンの幅は、前記第２開口パターンの幅より大きく、前記支持基体は、［０１−１］方向及び［０−１−１］方向に劈開性を有する半導体を備え、前記第１方向は、前記支持基体の前記半導体の［０１−１］方向及び［０−１−１］方向のいずれか一方である。   A method of manufacturing a semiconductor optical device according to an aspect includes a step of preparing a product including an array of device sections, a first opening pattern for the first groove, and a second opening for the second groove. Forming a mask having a pattern on the back surface of the product; and etching the back surface of the product using the mask; and forming the substrate product from the product. The substrate product has the first groove and the second groove, and the width of the first opening pattern is larger than the width of the second opening pattern. ] And a [0-1-1] direction, and the first direction is either the [01-1] direction or the [0-1-1] direction of the semiconductor of the support base. On the other hand.

半導体光素子を作製する方法によれば、劈開性を示す半導体に、［０１−１］方向及び［０−１−１］方向のいずれか一方に延在する第１溝を形成できる。   According to the method for manufacturing a semiconductor optical device, the first groove extending in either the [01-1] direction or the [0-1-1] direction can be formed in the semiconductor exhibiting cleavage.

一形態に係る半導体光素子を作製する方法では、前記支持基体は、ＩｎＰからなり、前記エッチングのエッチャントは、ＨＢｒを含む。   In the method for manufacturing a semiconductor optical device according to one embodiment, the support base is made of InP, and the etching etchant contains HBr.

半導体光素子を作製する方法によれば、ＩｎＰ基板の裏面に、第１溝として台形断面の溝を形成でき、第２溝としてＶ字形断面の溝を形成できる。   According to the method for manufacturing a semiconductor optical device, a trapezoidal cross-sectional groove can be formed as the first groove and a V-shaped cross-sectional groove can be formed as the second groove on the back surface of the InP substrate.

一形態に係る半導体光素子は、（ａ）劈開性を示す半導体からなり主面を有する支持体と、（ｂ）一又は複数の半導体層を含み前記支持体の前記主面上に設けられ光導波路のための半導体構造物と、を備え、前記支持体は、第１方向に延在する第１縁を有し、前記支持体は、前記第１方向に交差する第２方向に延在する第２縁を有し、前記支持体は、前記主面の反対側にある裏面と、前記第１縁に対応する第１素子端面を前記支持体の前記裏面に繋ぐ第１斜面と、前記第２縁に対応する第２素子端面から延在するテラス面と、前記テラス面を前記支持体の前記裏面に繋ぐ第２斜面と、を含み、前記第１斜面は、第１基準面に沿って延在する部分を有しており、前記第２斜面は、第２基準面に沿って延在する部分を有しており、前記支持体の前記裏面は、前記主面の法線軸に交差する第３基準面に沿って延在しており、前記第１基準面及び前記第２基準面は前記第３基準面に対して傾斜し、前記半導体構造物は、前記第２素子端面に到達しており、前記法線軸の方向に関して、前記支持体の前記主面と前記テラス面との間隔は、前記支持体の前記主面と前記裏面との間隔より小さい。   A semiconductor optical device according to an embodiment includes (a) a support body made of a semiconductor exhibiting cleavage properties and having a main surface, and (b) an optical waveguide provided on the main surface of the support body including one or a plurality of semiconductor layers. A semiconductor structure for a waveguide, wherein the support has a first edge extending in a first direction, and the support extends in a second direction intersecting the first direction. The support has a back surface opposite to the main surface, a first slope connecting a first element end surface corresponding to the first edge to the back surface of the support, and the first A terrace surface extending from the second element end surface corresponding to two edges, and a second slope connecting the terrace surface to the back surface of the support, wherein the first slope is along the first reference plane. The second inclined surface has a portion extending along a second reference plane, and is formed in front of the support body. A back surface extends along a third reference plane intersecting a normal axis of the main surface, and the first reference plane and the second reference plane are inclined with respect to the third reference plane, and the semiconductor The structure reaches the end face of the second element, and with respect to the direction of the normal axis, the interval between the main surface of the support and the terrace surface is the distance between the main surface of the support and the back surface. Less than the interval.

この半導体光素子によれば、半導体構造物の光導波路構造が、支持体の第２縁に対応する素子端面に到達しており、また、支持体の半導体は劈開性を示すので、素子端面は劈開面を備える。支持体の第２縁において、支持体の主面とテラス面との間隔の最大値が支持体の主面と裏面との間隔の最小値より小さいので、素子端面の形成に際して生成される素子端面付近の厚さは、素子端面から離れた位置の支持体厚に比べて小さく、これ故に、偶発的な事象に起因して生じる端面の乱れが少ない。第２素子端面付近における厚さを薄くするために、素子端面から離れた位置の支持体厚を薄くすることがない。この裏面構造は、支持体に半導体構造物に対する支持能を提供できると共に、支持体の厚さ方向に関する劈開面の長さを小さくできる。   According to this semiconductor optical device, the optical waveguide structure of the semiconductor structure reaches the element end face corresponding to the second edge of the support, and the semiconductor of the support exhibits the cleaving property. It has a cleavage plane. Since the maximum value of the distance between the main surface of the support and the terrace surface is smaller than the minimum value of the distance between the main surface and the back surface of the support at the second edge of the support, the element end surface generated when the element end surface is formed The thickness in the vicinity is smaller than the thickness of the support at a position away from the end face of the element, and therefore there is less end face disturbance caused by accidental events. In order to reduce the thickness in the vicinity of the second element end face, the thickness of the support at a position away from the element end face is not reduced. This back surface structure can provide support for the semiconductor structure to the support, and can reduce the length of the cleavage plane in the thickness direction of the support.

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、半導体光素子を作製する方法、及び半導体光素子に係る本発明の実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。   The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, a method for manufacturing a semiconductor optical device and an embodiment of the present invention relating to the semiconductor optical device will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.

図１は、本実施形態に係る半導体光素子を作製する方法における工程フローを示す図面である。図２は、本実施形態に係る製造方法におけるいくつかの工程における生産物を模式的に示す斜視図である。図２の（ａ）部に示されるように、工程Ｓ１０１では、第１生産物ＳＰ１を準備する。第１生産物ＳＰ１は、複数の素子区画ＳＥＣＴの配列を含む。第１生産物ＳＰ１は、劈開性を有する材料からなる基板１１と、劈開性を有する材料からなる半導体を備える構造物１３とを備え、必要な場合には、この構造物１３に電気信号を与える金属構造物１５を更に備えることができる。基板１１は、半導体のエピタキシャル成長のために半導体主面１１ａと、半導体主面１１ａの反対側の裏面１１ｂとを有する。基板１１は、例えばインチサイズの半導体ウエハであることができ、半導体ウエハは、導電性又は半絶縁性の半導体を備える。半導体ウエハは、例えばＩｎＰ、ＧａＡｓ、ＧａＳｂ、及びＩｎＡｓ等の半導体ウエハであることができる。これらの材料は、半導体光素子の作製に有用であって、また劈開性を有する。基板１１は、例えば（１００）面の半導体主面を有することができる。図２の（ａ）部を参照すると、代表として一の素子区画ＳＥＣＴに導波路構造（１３ａ又は１３ｂ）が示されている。構造物１３は、例えばマッハツェンダ変調器のための導波路構造１３ａを含むことができ、また例えば９０度ハイブリットのための多モード干渉器及びフォトダイオードのための導波路構造１３ｂを含むことができる。また、構造物１３は、量子カスケード半導体レーザのための導波路を含むことができる。マッハツェンダ変調器、多モード干渉器及びフォトダイオード、並びに量子カスケード半導体レーザに光学的に結合される半導体導波路構造は、素子区画の境界に到達しており、また境界を横切っている。構造物１３は、光導波路のための半導体積層構造１７を有する。半導体積層構造１７は、基板１１の半導体主面１１ａ上に設けられる。半導体積層構造１７は、例えば導波路構造１３ａのために複数の半導体層１９（例えば、下部クラッド層、コア層、上部クラッド層及びコンタクト層）を含むことができ、また導波路構造１３ｂのフォトダイオードのために複数の半導体層１９（例えば、カソード領域、受光層、アノード領域及びコンタクト層）を含むことができる。構造物１３は、半導体積層構造１７の保護のために、及び／又は金属構造物１５を半導体積層構造１７から絶縁するために無機絶縁膜及び／又は樹脂膜を含むことができる。無機絶縁膜は、例えばＳｉＮ、ＳｉＯＮ、ＳｉＯ２といったシリコン系無機絶縁体を備え、また樹脂膜は、例えばベンゾシクロブテン（ＢＣＢ）、ポリイミドを備えることができる。引き続く説明における参照のために、第１生産物ＳＰ１のエピ面をおもて面Ｆとして参照すると共に、第１生産物ＳＰ１の基板１１の裏面１１ｂをうら面Ｂとして参照する。第１生産物ＳＰ１の作製は、半導体のエピタキシャル成長、フォトリソグラフィ、エッチング、絶縁膜の気相成長、樹脂のスピン塗布、金属膜の堆積といった半導体素子の製造手法によって行われる。 FIG. 1 is a drawing showing a process flow in a method for producing a semiconductor optical device according to the present embodiment. FIG. 2 is a perspective view schematically showing products in several steps in the manufacturing method according to the present embodiment. As shown in part (a) of FIG. 2, in step S101, a first product SP1 is prepared. The first product SP1 includes an array of a plurality of element sections SECT. The first product SP1 includes a substrate 11 made of a material having a cleavage property and a structure 13 having a semiconductor made of a material having a cleavage property, and if necessary, gives an electrical signal to the structure 13. A metal structure 15 may be further provided. The substrate 11 has a semiconductor main surface 11a and a back surface 11b opposite to the semiconductor main surface 11a for epitaxial growth of the semiconductor. The substrate 11 can be, for example, an inch-sized semiconductor wafer, and the semiconductor wafer includes a conductive or semi-insulating semiconductor. The semiconductor wafer can be a semiconductor wafer such as InP, GaAs, GaSb, and InAs. These materials are useful for producing a semiconductor optical device and have a cleavage property. The substrate 11 can have, for example, a (100) semiconductor main surface. Referring to FIG. 2 (a), a waveguide structure (13a or 13b) is shown as one representative element section SECT. The structure 13 may include, for example, a waveguide structure 13a for a Mach-Zehnder modulator, and may include a waveguide structure 13b for a multimode interferometer and a photodiode, for example, for a 90 degree hybrid. The structure 13 can also include a waveguide for the quantum cascade semiconductor laser. The semiconductor waveguide structure optically coupled to the Mach-Zehnder modulator, the multimode interferometer and the photodiode, and the quantum cascaded semiconductor laser reaches and crosses the boundary of the device section. The structure 13 has a semiconductor laminated structure 17 for the optical waveguide. The semiconductor multilayer structure 17 is provided on the semiconductor main surface 11 a of the substrate 11. The semiconductor stacked structure 17 can include a plurality of semiconductor layers 19 (for example, a lower cladding layer, a core layer, an upper cladding layer, and a contact layer) for the waveguide structure 13a, for example, and the photodiode of the waveguide structure 13b. For example, a plurality of semiconductor layers 19 (for example, a cathode region, a light receiving layer, an anode region, and a contact layer) can be included. The structure 13 may include an inorganic insulating film and / or a resin film for protecting the semiconductor multilayer structure 17 and / or for insulating the metal structure 15 from the semiconductor multilayer structure 17. Inorganic insulating films, for example SiN, SiON, with a silicon-based inorganic insulating material such as SiO 2, also resin film, for example, benzocyclobutene (BCB), can comprise a polyimide. For reference in the following description, the epi surface of the first product SP1 is referred to as the front surface F, and the back surface 11b of the substrate 11 of the first product SP1 is referred to as the back surface B. The first product SP1 is manufactured by a semiconductor element manufacturing method such as semiconductor epitaxial growth, photolithography, etching, insulating film vapor phase growth, resin spin coating, and metal film deposition.

図３は、第１生産物ＳＰ１における素子区画の配列を示す図面である。図３の（ａ）部は、第１生産物ＳＰ１のおもて面Ｆにおける素子区画の配列を示す平面図である。第１生産物ＳＰ１では、素子区画ＳＥＣＴは二次元に配列されている。本実施例では、第１生産物ＳＰ１の基板１１の半導体主面１１ａは、例えば（１００）面を有する。本製造工程において、半導体バーとして分離されるバー区画ＳＢＡＲも、二次元に配列されている。バー区画ＳＢＡＲは、素子区画ＳＥＣＴの一次元配列と、この配列の一端に設けられたハンドリング区画Ｈとを含む。図３の（ａ）部には、結晶座標系ＣＲが示されており、本実施例では、（１００）面の半導体主面上に素子構造が形成される。［０−１１］方向（又は［０１−１］方向）にバー区画ＳＢＡＲが配列されている。具体的には、［０−１１］方向（又は［０１−１］方向）に所定の数だけ連続して素子区画ＳＥＣＴが並ぶと共に、この並びの端にハンドリング区画Ｈが設けられて、バー区画ＳＢＡＲを構成する。［０−１−１］方向（又は［０１１］方向）にもバー区画ＳＢＡＲが配列されている。具体的には、個々のバー区画ＳＢＡＲ内の素子区画ＳＥＣＴが［０−１−１］方向（又は［０１１］方向）に連続して並ぶと共に、個々のバー区画ＳＢＡＲ内のハンドリング区画Ｈが連続して並ぶ。図３の（ｂ）部は、バー区画ＳＢＡＲのおもて面を示す図面であり、図３の（ｃ）部は、バー区画ＳＢＡＲのうら面を示す図面である。バー区画ＳＢＡＲのおもて面には、素子区画ＳＥＣＴの各々において、構造物１３として２本の光導波路が描かれており、これらの光導波路は、素子区画ＳＥＣＴの境界を横切って延在している。本実施例では、バー区画ＳＢＡＲのうら面には、基板１１の裏面１１ｂが現れている。   FIG. 3 is a drawing showing an arrangement of element sections in the first product SP1. Part (a) of FIG. 3 is a plan view showing an arrangement of element sections on the front surface F of the first product SP1. In the first product SP1, the element sections SECT are two-dimensionally arranged. In the present embodiment, the semiconductor main surface 11a of the substrate 11 of the first product SP1 has, for example, a (100) plane. In this manufacturing process, the bar sections SBAR separated as semiconductor bars are also two-dimensionally arranged. The bar section SBAR includes a one-dimensional array of element sections SECT and a handling section H provided at one end of the array. FIG. 3A shows a crystal coordinate system CR. In this embodiment, an element structure is formed on the semiconductor main surface of the (100) plane. Bar sections SBAR are arranged in the [0-11] direction (or [01-1] direction). Specifically, a predetermined number of element sections SECT are continuously arranged in the [0-11] direction (or [01-1] direction), and the handling section H is provided at the end of the arrangement, so that the bar section Configure the SBAR. Bar sections SBAR are also arranged in the [0-1-1] direction (or [011] direction). Specifically, the element sections SECT in the individual bar sections SBAR are continuously arranged in the [0-1-1] direction (or [011] direction), and the handling sections H in the individual bar sections SBAR are continuous. And line up. Part (b) of FIG. 3 is a drawing showing the front surface of the bar section SBAR, and part (c) of FIG. 3 is a drawing showing the back surface of the bar section SBAR. On the front surface of the bar section SBAR, two optical waveguides are drawn as structures 13 in each of the element sections SECT, and these optical waveguides extend across the boundary of the element section SECT. ing. In the present embodiment, the back surface 11b of the substrate 11 appears on the back surface of the bar section SBAR.

図２の（ｂ）部に示されるように、工程Ｓ１０２では、第１生産物ＳＰ１を支持板２１に固定する。この固定において、第１生産物ＳＰ１のおもて面Ｆは、ワックスといった接着部材２３により支持板２１の主面２１ａに貼り付けられる。支持板２１に固定された第１生産物ＳＰ１のうら面Ｂは、露出されている。第１生産物ＳＰ１を支持板２１に固定した後に、必要な場合には、工程Ｓ１０３では、第１生産物ＳＰ１の基板１１の裏面１１ｂを研磨して、第１生産物ＳＰ１における基板１１の厚さを薄くする。また、必要な場合には、工程Ｓ１０４では、第１生産物ＳＰ１のうら面Ｂ上に裏面メタルを形成することができる。図４は、素子区画の配列を示す図面である。図４の（ａ）部は、第１生産物ＳＰ１のおもて面Ｆの一部分における素子区画ＳＥＣＴの配列を示し、図４の（ｂ）部は、図４の（ａ）部に対応するように第１生産物ＳＰ１のうら面Ｂにおける素子区画ＳＥＣＴの配列を示す。裏面メタル２８は、素子区画ＳＥＣＴの各々に設けられており、各素子区画ＳＥＣＴにおける裏面メタル２８は、当該素子区画ＳＥＣＴにおける境界から離れており、各裏面メタル２８は素子区画ＳＥＣＴ毎に設けられている。素子区画ＳＥＣＴの境界上に裏面メタル２８の空隙が延在している。本実施例では、ハンドリング区画Ｈの裏面にも裏面メタル２８が設けられている。引き続く説明において、理解の容易のために、必要がある場合を除き裏面メタル２８を描かない。   As shown in part (b) of FIG. 2, in step S <b> 102, the first product SP <b> 1 is fixed to the support plate 21. In this fixing, the front surface F of the first product SP1 is attached to the main surface 21a of the support plate 21 by an adhesive member 23 such as wax. The back surface B of the first product SP1 fixed to the support plate 21 is exposed. After fixing the first product SP1 to the support plate 21, if necessary, in step S103, the back surface 11b of the substrate 11 of the first product SP1 is polished to obtain the thickness of the substrate 11 in the first product SP1. Reduce the thickness. If necessary, in step S104, a back metal can be formed on the back surface B of the first product SP1. FIG. 4 is a drawing showing an arrangement of element sections. Part (a) of FIG. 4 shows the arrangement of element sections SECT in a part of the front surface F of the first product SP1, and part (b) of FIG. 4 corresponds to part (a) of FIG. Thus, the arrangement of the element sections SECT on the back surface B of the first product SP1 is shown. The back surface metal 28 is provided in each element section SECT, the back surface metal 28 in each element section SECT is separated from the boundary in the element section SECT, and each back surface metal 28 is provided for each element section SECT. Yes. A gap of the back surface metal 28 extends on the boundary of the element section SECT. In the present embodiment, the back metal 28 is also provided on the back surface of the handling section H. In the following description, for the sake of easy understanding, the back metal 28 is not drawn unless necessary.

図２の（ｃ）部に示されるように、工程Ｓ１０５では、支持板２１上の第１生産物ＳＰ１のうら面Ｂ上にマスク２５を形成する。第１生産物ＳＰ１の基板１１の厚さは、例えば１５０〜６００μｍであることができる。マスク２５はフォトレジスト製であることができる。図５は、生産物のうら面上に設けられたマスクのパターンと素子区画との配置を模式的に示す図面である。図５の（ａ）部は、第１生産物ＳＰ１のうら面Ｂの一部分におけるマスクのパターンの配列を示し、図５の（ｂ）部は、図５の（ａ）部に対応するように第１生産物ＳＰ１のおもて面Ｆにおける素子区画ＳＥＣＴの配列を示す。既に説明したように、図５の（ａ）部において、裏面メタル２８を描くことなくマスク２５のパターンの理解を容易にしている。第１生産物ＳＰ１のうら面Ｂにおいて、マスク２５は、素子区画ＳＥＣＴに設けられた第１パターン２５ａと、ハンドリング区画Ｈに設けられた第２パターン２５ｂとを有する。引き続く説明から理解されるように、素子区画ＳＥＣＴの境界に溝を形成するために、第１パターン２５ａは素子区画ＳＥＣＴ毎に設けられて、第１パターン２５ａは二次元に配列されている。導波路のための構造物１３の延在方向に関して、素子区画ＳＥＣＴの配列のうちの一の素子区画ＳＥＣＴ上の第１パターン２５ａは、この隣の素子区画ＳＥＣＴ上の第１パターン２５ａから第１間隔Ｄ１で離れており、第１間隔Ｄ１の大きさは、形成されるべき溝の形状に関連している。上記の延在方向に直交する方向に関して、素子区画ＳＥＣＴの配列のうちの一の素子区画ＳＥＣＴ上の第１パターン２５ａは、この隣の素子区画ＳＥＣＴ上の第１パターン２５ａから第２間隔Ｄ２で離れており、第２間隔Ｄ２の大きさは、形成されるべき溝の形状に関連している。ハンドリング区画Ｈは、形成されるべき半導体バーの一端に位置するように配列されている。導波路のための構造物１３の延在方向に関して、ハンドリング区画Ｈの配列のうちの一のハンドリング区画Ｈ上の第２パターン２５ｂは、この隣のハンドリング区画Ｈ上の第２パターン２５ｂから第３間隔Ｄ３で離れている。第３間隔Ｄ３の大きさは、形成されるべき溝の形状に関連している。素子区画ＳＥＣＴの配列のうちの一の素子区画ＳＥＣＴ上の第１パターン２５ａと、この隣のハンドリング区画Ｈ上の第２パターン２５ｂから第４間隔Ｄ４で離れている。第４間隔Ｄ４の大きさは、形成されるべき溝の形状に関連している。したがって、マスク２５は、第１パターン２５ａ及び第２パターン２５ｂの配列を可能にする開口パターンを有する。第１間隔Ｄ１は、第２間隔Ｄ２、第３間隔Ｄ３及び第４間隔Ｄ４より大きく、一例では、第２間隔Ｄ２、第３間隔Ｄ３及び第４間隔Ｄ４は同じ幅であることができるが、これに限定されるものではない。第１間隔Ｄ１は、ブレードを押し当て可能な程度の幅の底面を有する溝が素子区画ＳＥＣＴと素子区画ＳＥＣＴとの境界に形成されるように決定される。このような溝は、底面だけでなく第１側面及び第２側面を有する。これに対して、第２間隔Ｄ２、第３間隔Ｄ３及び第４間隔Ｄ４は、例えばハンドリング区画Ｈと素子区画ＳＥＣＴとの境界、及び素子区画ＳＥＣＴと素子区画ＳＥＣＴとの境界に、底面無しの溝（例えばＶ溝）が形成されるように決定されることが好ましい。このような溝は、底線を共有する第１側面及び第２側面を有する。   As shown in part (c) of FIG. 2, in step S <b> 105, a mask 25 is formed on the back surface B of the first product SP <b> 1 on the support plate 21. The thickness of the substrate 11 of the first product SP1 can be, for example, 150 to 600 μm. The mask 25 can be made of a photoresist. FIG. 5 is a drawing schematically showing the arrangement of mask patterns and element sections provided on the back surface of the product. Part (a) of FIG. 5 shows an arrangement of mask patterns on a part of the back surface B of the first product SP1, and part (b) of FIG. 5 corresponds to part (a) of FIG. The arrangement | sequence of the element division SECT in the front surface F of 1st product SP1 is shown. As already described, the pattern of the mask 25 is easily understood without drawing the back surface metal 28 in the portion (a) of FIG. On the back surface B of the first product SP1, the mask 25 has a first pattern 25a provided in the element section SECT and a second pattern 25b provided in the handling section H. As will be understood from the following description, in order to form a groove at the boundary of the element section SECT, the first pattern 25a is provided for each element section SECT, and the first pattern 25a is two-dimensionally arranged. With respect to the extending direction of the structure 13 for the waveguide, the first pattern 25a on one element section SECT of the array of element sections SECT is changed from the first pattern 25a on the adjacent element section SECT to the first pattern 25a. They are separated by a distance D1, and the size of the first distance D1 is related to the shape of the groove to be formed. With respect to the direction orthogonal to the extending direction, the first pattern 25a on one element section SECT in the array of element sections SECT has a second distance D2 from the first pattern 25a on the adjacent element section SECT. Separated, the size of the second distance D2 is related to the shape of the groove to be formed. The handling section H is arranged so as to be positioned at one end of the semiconductor bar to be formed. With respect to the extending direction of the structure 13 for the waveguide, the second pattern 25b on one handling section H of the array of handling sections H is changed from the second pattern 25b on the adjacent handling section H to the third pattern. They are separated by a distance D3. The size of the third distance D3 is related to the shape of the groove to be formed. The first pattern 25a on one element section SECT in the arrangement of the element sections SECT and the second pattern 25b on the adjacent handling section H are separated by a fourth interval D4. The size of the fourth distance D4 is related to the shape of the groove to be formed. Therefore, the mask 25 has an opening pattern that allows the first pattern 25a and the second pattern 25b to be arranged. The first interval D1 is larger than the second interval D2, the third interval D3, and the fourth interval D4. In one example, the second interval D2, the third interval D3, and the fourth interval D4 may have the same width. It is not limited to this. The first interval D1 is determined so that a groove having a bottom surface with a width that can press the blade is formed at the boundary between the element section SECT and the element section SECT. Such a groove has a first side surface and a second side surface as well as a bottom surface. On the other hand, the second interval D2, the third interval D3, and the fourth interval D4 are, for example, grooves having no bottom surface at the boundary between the handling section H and the element section SECT and at the boundary between the element section SECT and the element section SECT. It is preferable to determine so that (for example, V groove) is formed. Such a groove has a first side and a second side sharing a bottom line.

図６は、図５に示されたいくつかの断面線における生産物及び支持体の断面を示す。図６の（ａ）部は、図５におけるＶＩａ−ＶＩａ線に沿って取られた断面を示しており、図６の（ｂ）部は、図５におけるＶＩｂ−ＶＩｂ線に沿って取られた断面を示しており、図６の（ｃ）部は、図５におけるＶＩｃ−ＶＩｃ線に沿って取られた断面を示している。図６の（ａ）部を参照すると、個々の第１パターン２５ａは、第１間隔Ｄ１を取って、素子サイズのピッチで配列される。光導波路のための構造物１３が、素子区画ＳＥＣＴの一の境界を横切って延在している。この境界において、第１パターン２５ａの二次元配列のうちの一の第１パターン２５ａは、別の第１パターン２５ａから第１ストライプ開口２５ｃによって分離されている。第１ストライプ開口２５ｃは、素子区画の境界線上を延在する。第１ストライプ開口２５ｃの幅は第１間隔Ｄ１に等しい。図６の（ｂ）部を参照すると、第２パターン２５ｂが、素子サイズのピッチで配列される。光導波路のための構造物１３は設けられておらず、個々の第２パターン２５ｂは、第３間隔Ｄ３で離れている。第２パターン２５ｂの一次元配列のうちの一の第２パターン２５ｂは、別の第２パターン２５ｂから第３ストライプ開口２５ｅによって分離されている。第３ストライプ開口２５ｅは、素子区画の境界線上を延在する。第３ストライプ開口２５ｅの幅は第３間隔Ｄ３に等しい。図６の（ｃ）部を参照すると、個々の第１パターン２５ａは、第２間隔Ｄ２で離れており、第２パターン２５ｂが、第１パターン２５ａから第４間隔Ｄ４で離れている。第１パターン２５ａの二次元配列のうちの一の第１パターン２５ａは、隣の第１パターン２５ａから第２ストライプ開口２５ｄによって分離されている。第２ストライプ開口２５ｄは、素子区画の境界線上を延在する。第１パターン２５ａの二次元配列のうちの一の第１パターン２５ａは、第２パターン２５ｂの一次元配列のうちの一の第２パターン２５ｂから第４ストライプ開口２５ｆによって分離されている。第４ストライプ開口２５ｆは、素子区画の境界線上を延在する。第４ストライプ開口２５ｆの幅は第４間隔Ｄ４に等しい。   FIG. 6 shows a cross-section of the product and support at several cross-sectional lines shown in FIG. 6A shows a cross section taken along line VIa-VIa in FIG. 5, and FIG. 6B part taken along line VIb-VIb in FIG. 6 shows a cross section, and a portion (c) of FIG. 6 shows a cross section taken along the line VIc-VIc in FIG. Referring to part (a) of FIG. 6, the individual first patterns 25a are arranged at a pitch of the element size with a first interval D1. A structure 13 for the optical waveguide extends across one boundary of the element section SECT. At this boundary, one first pattern 25a in the two-dimensional array of the first patterns 25a is separated from another first pattern 25a by a first stripe opening 25c. The first stripe opening 25c extends on the boundary line of the element section. The width of the first stripe opening 25c is equal to the first interval D1. Referring to part (b) of FIG. 6, the second patterns 25b are arranged at a pitch of the element size. The structure 13 for the optical waveguide is not provided, and the individual second patterns 25b are separated by the third distance D3. One second pattern 25b in the one-dimensional array of the second pattern 25b is separated from another second pattern 25b by a third stripe opening 25e. The third stripe opening 25e extends on the boundary line of the element section. The width of the third stripe opening 25e is equal to the third interval D3. Referring to part (c) of FIG. 6, the individual first patterns 25a are separated from each other by the second interval D2, and the second patterns 25b are separated from the first pattern 25a by the fourth interval D4. One first pattern 25a in the two-dimensional array of the first patterns 25a is separated from the adjacent first pattern 25a by the second stripe opening 25d. The second stripe opening 25d extends on the boundary line of the element section. The first pattern 25a in the two-dimensional array of the first patterns 25a is separated from the second pattern 25b in the one-dimensional array of the second patterns 25b by the fourth stripe openings 25f. The fourth stripe opening 25f extends on the boundary line of the element section. The width of the fourth stripe opening 25f is equal to the fourth interval D4.

図７は、本実施形態に係る製造方法におけるいくつかの工程における生産物を模式的に示す斜視図である。図７の（ａ）部に示されるように、工程Ｓ１０６では、エッチング装置１０を用いて、第１生産物ＳＰ１のうら面Ｂをエッチングして第２生産物ＳＰ２を形成する。第１生産物ＳＰ１のおもて面Ｆは、該第１生産物ＳＰ１を支持板２１に固定するワックスにより覆われているので、第１生産物ＳＰ１のうら面Ｂがエッチャントに曝される。エッチャントは、例えばＨＢｒ、ＨＢｒ及びＨ３ＰＯ４の混合液を用いることができる。このエッチャントは、基板１１の半導体のエッチングにおいて異方性を有するので、エッチングにより特定の結晶面が現れてくる。このエッチングにより、マスクの開口サイズに応じて、例えばＶ字形断面、や台形断面の溝を形成できる。 FIG. 7 is a perspective view schematically showing products in several steps in the manufacturing method according to the present embodiment. As shown in part (a) of FIG. 7, in step S106, the etching apparatus 10 is used to etch the back surface B of the first product SP1 to form the second product SP2. Since the front surface F of the first product SP1 is covered with the wax that fixes the first product SP1 to the support plate 21, the back surface B of the first product SP1 is exposed to the etchant. As the etchant, for example, a mixed solution of HBr, HBr, and H 3 PO 4 can be used. Since this etchant has anisotropy in the etching of the semiconductor of the substrate 11, a specific crystal plane appears by the etching. By this etching, for example, a groove having a V-shaped cross section or a trapezoidal cross section can be formed according to the opening size of the mask.

エッチングの後に、工程Ｓ１０７では、マスク２５を除去する。   After the etching, in step S107, the mask 25 is removed.

次いで、図７の（ｂ）部に示されるように、工程Ｓ１０８では、第２生産物ＳＰ２を支持板２１から取り外す。支持板２１による被覆のお陰で、第１生産物ＳＰ１のおもて面Ｆの構造物１３は、第２生産物ＳＰ２のおもて面Ｆにおいてもそのまま保たれている。一方、第２生産物ＳＰ２のうら面Ｂは、エッチングにより形成された格子状の溝を有する。   Next, as shown in part (b) of FIG. 7, the second product SP2 is removed from the support plate 21 in step S108. Thanks to the covering with the support plate 21, the structure 13 on the front surface F of the first product SP1 is maintained as it is on the front surface F of the second product SP2. On the other hand, the back surface B of the second product SP2 has lattice-shaped grooves formed by etching.

図８は、第２生産物のおもて面及びうら面を模式的に示す図面である。図８の（ａ）部を参照すると、第２生産物ＳＰ２のおもて面Ｆは、素子区画ＳＥＣＴの境界を横切るように延在する導波路のための構造物１３を有する。図８の（ｂ）部を参照すると、第２生産物ＳＰ２のうら面Ｂは、素子区画の境界線上を延在する格子状の、エッチングにより形成された溝を有する。図９は、図８に示された典型的な断面線における断面を示す図面である。図９の（ａ）部は、図８におけるＩＸａ−ＩＸａ線に沿って取られた断面を示しており、図９の（ｂ）部は、図８におけるＩＸｂ−ＩＸｂ線に沿って取られた断面を示しており、図９の（ｃ）部は、図８におけるＩＸｃ−ＩＸｃ線に沿って取られた断面を示している。図８の（ｂ）部及び図９の（ａ）部を参照すると、マスク２５の第１間隔Ｄ１が、ブレードを押し当て可能な程度の幅の底面を有する溝が素子区画ＳＥＣＴと素子区画ＳＥＣＴとの境界に形成されるように決定されたので、素子区画ＳＥＣＴと素子区画ＳＥＣＴとの境界線上に第１溝２７が形成される。第１溝２７は、この境界線上を延在する底面２７ａ並びに第１側面２７ｂ及び第２側面２７ｃを有する。上記の境界線の方向に、第１溝２７の底面２７ａと第１側面２７ｂによって共有される底線、及び底面２７ａと第２側面２７ｃとによって共有される底線が延在する。第１溝２７は、いくつかの素子区画の並びの一端から他端まで延在する。ＩｎＰ半導体においては、第１側面２７ｂ及び第２側面２７ｃは、例えば｛１１１｝面であることができ、底面２７ａは、例えば｛１００｝面であることができる。第１溝２７の幅は、ほかの溝の幅より広く、十分な長時間のエッチングにより溝の断面形状はＶ形状になる。しかしながら、エッチング時間の調整により、Ｖ形状の断面になる前にエッチングを停止することによって、第１溝２７は、第１側面２７ｂ及び第２側面２７ｃだけでなく底面２７ａも有する形状にできる。   FIG. 8 is a drawing schematically showing the front surface and the back surface of the second product. Referring to part (a) of FIG. 8, the front surface F of the second product SP2 has a structure 13 for a waveguide extending across the boundary of the element section SECT. Referring to part (b) of FIG. 8, the back surface B of the second product SP2 has a lattice-shaped groove formed by etching extending on the boundary line of the element section. FIG. 9 is a cross-sectional view taken along a typical cross-sectional line shown in FIG. 9 shows a cross section taken along line IXa-IXa in FIG. 8, and part (b) of FIG. 9 was taken along line IXb-IXb in FIG. 9 shows a cross section, and part (c) of FIG. 9 shows a cross section taken along line IXc-IXc in FIG. Referring to FIG. 8B and FIG. 9A, the first interval D1 of the mask 25 has a groove having a bottom surface with a width that allows the blade to be pressed against the element section SECT and the element section SECT. Therefore, the first groove 27 is formed on the boundary line between the element section SECT and the element section SECT. The first groove 27 has a bottom surface 27a extending on the boundary line, a first side surface 27b, and a second side surface 27c. A bottom line shared by the bottom surface 27a and the first side surface 27b of the first groove 27 and a bottom line shared by the bottom surface 27a and the second side surface 27c extend in the direction of the boundary line. The first groove 27 extends from one end to the other end of an array of several element sections. In the InP semiconductor, the first side surface 27b and the second side surface 27c can be, for example, {111} planes, and the bottom surface 27a can be, for example, {100} planes. The width of the first groove 27 is wider than the width of the other grooves, and the cross-sectional shape of the groove becomes a V shape by etching for a sufficiently long time. However, by adjusting the etching time, the first groove 27 can be formed to have not only the first side surface 27b and the second side surface 27c but also the bottom surface 27a by stopping the etching before the V-shaped cross section is obtained.

これに対して、第３間隔Ｄ３が第１間隔Ｄ１の幅より小さい幅を有するようには決定されたので、図８の（ｂ）部及び図９の（ｂ）部を参照すると、ハンドリング区画Ｈとハンドリング区画Ｈとの境界線上に第３溝２９が形成されて、第３溝２９は、この境界線上を延在する第１側面２９ａ及び第２側面２９ｂを有する。上記の境界線の方向に、第３溝２９の第１側面２９ａと第２側面２９ｂとによって共有される底線が延在する。第３溝２９は第１溝２７につながる。同様に、第２溝３１も第１溝２７につながる。第４溝３３は第１溝２７及び第３溝２９につながる。   On the other hand, since the third interval D3 is determined to have a width smaller than the width of the first interval D1, referring to the part (b) of FIG. 8 and the part (b) of FIG. A third groove 29 is formed on the boundary line between H and the handling section H, and the third groove 29 has a first side surface 29a and a second side surface 29b extending on the boundary line. A bottom line shared by the first side surface 29a and the second side surface 29b of the third groove 29 extends in the direction of the boundary line. The third groove 29 is connected to the first groove 27. Similarly, the second groove 31 is connected to the first groove 27. The fourth groove 33 is connected to the first groove 27 and the third groove 29.

また、図８の（ｂ）部及び図９の（ｃ）部を参照すると、第２間隔Ｄ２が、第１間隔Ｄ１の幅より小さい幅を有するように決定されたので、導波路のための構造物１３の延在方向に交差する方向に関して、素子区画ＳＥＣＴと素子区画ＳＥＣＴとの境界線上に第２溝３１が形成されて、第２溝３１は、この境界線上を延在する第１側面３１ａ及び第２側面３１ｂを有する。上記の境界線の方向に、第２溝３１の第１側面３１ａと第２側面３１ｂとによって共有される底線が延在する。第４間隔Ｄ４が、第１間隔Ｄ１の幅より小さい幅を有するようには決定されたので、ハンドリング区画Ｈと素子区画ＳＥＣＴとの境界線上に第４溝３３が形成されて、第４溝３３は、この境界線上を延在する第１側面３３ａ及び第２側面３３ｂを有する。上記の境界線の方向に、第４溝３３の第１側面３３ａと第２側面３３ｂとによって共有される底線が延在する。
ＩｎＰ半導体をＨＢｒによってエッチングする実施例における具体例。
第１溝２７：例えば、幅３２０μｍ、２３０〜４７０μｍの範囲であっても良い。 深さ２００μｍ程度。
第２溝３１：例えば、幅２３０μｍ、１４０〜３８０μｍの範囲であっても良い。深さ１５０μｍ程度。
第３溝２９：例えば、幅２３０μｍ、１４０〜３８０μｍの範囲であっても良い。深さ１５０μｍ程度。
第４溝３３：例えば、幅２３０μｍ、１４０〜３８０μｍの範囲であっても良い。深さ１５０μｍ程度。
第１溝２７、第２溝３１、第３溝２９及び第４溝３３の側面は、基板１１の裏面１１ｂに対して、約５５度。
ハンドリング区画Ｈの幅；例えば１．５ｍｍ。
溝の位置及び幅の正確さは、フォトリソグラフィの精度に依存しており、スクライブの精度に依存しない。エッチャントとしてＨＢｒが用いられ、エッチング時間は例えば３０分であることができる。 Also, referring to the part (b) of FIG. 8 and the part (c) of FIG. 9, since the second distance D2 is determined to have a width smaller than the width of the first distance D1, A second groove 31 is formed on the boundary line between the element section SECT and the element section SECT with respect to the direction intersecting the extending direction of the structure 13, and the second groove 31 is a first side surface extending on the boundary line. 31a and a second side surface 31b. A bottom line shared by the first side surface 31a and the second side surface 31b of the second groove 31 extends in the direction of the boundary line. Since the fourth interval D4 is determined to have a width smaller than the width of the first interval D1, the fourth groove 33 is formed on the boundary line between the handling section H and the element section SECT, and the fourth groove 33 is formed. Has a first side surface 33a and a second side surface 33b extending on the boundary line. A bottom line shared by the first side surface 33a and the second side surface 33b of the fourth groove 33 extends in the direction of the boundary line.
The example in the Example which etches an InP semiconductor with HBr.
First groove 27: For example, the width may be 320 μm or 230 to 470 μm. Depth of about 200 μm.
Second groove 31: For example, the width may be 230 μm and the range of 140 to 380 μm. Depth about 150 μm.
Third groove 29: For example, the width may be 230 μm and 140 to 380 μm. Depth about 150 μm.
Fourth groove 33: For example, the width may be 230 μm and 140 to 380 μm. Depth about 150 μm.
The side surfaces of the first groove 27, the second groove 31, the third groove 29, and the fourth groove 33 are about 55 degrees with respect to the back surface 11 b of the substrate 11.
The width of the handling section H; for example 1.5 mm.
The accuracy of the position and width of the groove depends on the accuracy of photolithography and does not depend on the accuracy of scribe. HBr is used as the etchant, and the etching time can be, for example, 30 minutes.

工程Ｓ１０９では、第２生産物ＳＰ２の分割を行って、半導体チップを形成する。図７の（ｃ）部に示されるように、工程Ｓ１１０では、第２生産物ＳＰ２を加工して、基板生産物ＳＰ３を形成する。具体的には、第２生産物ＳＰ２の加工においては、第１生産物ＳＰ１及び第２生産物ＳＰ２の作製に際して用いられたウエハといった支持体の形状から第２生産物ＳＰ２の周辺部分を分割により取り除いて、基板生産物ＳＰ３を形成する。この分割により、上記の第１溝２７、第３溝２９、第４溝３３を利用することができる（必要な場合には、第２溝３１も用いることができる）。基板生産物ＳＰ３は、半導体バーに残されるべき素子区画ＳＥＣＴ及びハンドリング区画Ｈの一次元又は二次元の配列を含む。好ましくは、基板生産物ＳＰ３は、実質的な直方体又は立方体の形状を有しており、その縁に劈開面を有する。基板生産物ＳＰ３においても、基板１１からの支持基体３５、及び導波路のための構造物１３から半導体構造体３７を含む。基板生産物ＳＰ３における素子区画ＳＥＣＴは、［０１−１］方向及び［０−１−１］方向に配列される。図１０は、基板生産物ＳＰ３のおもて面Ｆ及びうら面Ｂを示す図面である。図１０の（ａ）部に示されるように、基板生産物ＳＰ３のおもて面Ｆの構造は、基板生産物ＳＰ３の外形の点を除いて、第２生産物ＳＰ２のおもて面Ｆの構造と同じである。また、図１０の（ｂ）部に示されるように、基板生産物ＳＰ３のうら面Ｂの構造は、基板生産物ＳＰ３の外形の点を除いて、第２生産物ＳＰ２のうら面Ｂの構造と同じである。   In step S109, the second product SP2 is divided to form a semiconductor chip. As shown in part (c) of FIG. 7, in step S110, the second product SP2 is processed to form a substrate product SP3. Specifically, in the processing of the second product SP2, the peripheral portion of the second product SP2 is divided by dividing the shape of the support such as the wafer used in the production of the first product SP1 and the second product SP2. The substrate product SP3 is formed by removing. By this division, the first groove 27, the third groove 29, and the fourth groove 33 can be used (the second groove 31 can also be used if necessary). The substrate product SP3 includes a one-dimensional or two-dimensional array of element sections SECT and handling sections H to be left on the semiconductor bar. Preferably, the substrate product SP3 has a substantially rectangular parallelepiped or cubic shape and has a cleaved surface at its edge. The substrate product SP3 also includes the support base 35 from the substrate 11 and the semiconductor structure 37 from the structure 13 for the waveguide. The element sections SECT in the substrate product SP3 are arranged in the [01-1] direction and the [0-1-1] direction. FIG. 10 is a drawing showing the front surface F and the back surface B of the substrate product SP3. As shown in part (a) of FIG. 10, the structure of the front surface F of the substrate product SP3 is the same as that of the second product SP2, except for the outline of the substrate product SP3. The structure is the same. Further, as shown in part (b) of FIG. 10, the structure of the back surface B of the substrate product SP3 is the structure of the back surface B of the second product SP2 except for the outline of the substrate product SP3. Is the same.

これらの工程により、基板生産物ＳＰ３が準備された。この基板生産物ＳＰ３は、劈開性を有する支持基体３５と、複数の素子区画ＳＥＣＴの各々に設けられ光導波路のための半導体構造体３７とを含む。半導体構造体３７は、支持基体３５の支持基体主面３５ａ上に設けられる。支持基体３５の裏面３５ｂは、複数の第１溝２７、複数の第２溝３１、複数の第３溝２９、及び複数の第４溝３３を有する。   Through these steps, the substrate product SP3 was prepared. The substrate product SP3 includes a support base 35 having a cleaving property and a semiconductor structure 37 for an optical waveguide provided in each of the plurality of element sections SECT. The semiconductor structure 37 is provided on the support base main surface 35 a of the support base 35. The back surface 35 b of the support base 35 includes a plurality of first grooves 27, a plurality of second grooves 31, a plurality of third grooves 29, and a plurality of fourth grooves 33.

引き続き、工程Ｓ１１１では、基板生産物ＳＰ３から半導体バーＳＢの作製を行う。図１１は、本実施例における基板生産物への分割刃の押し当てを模式的に表す図面である。本実施例では、基板生産物ＳＰ３のおもて面Ｆにスクライブ溝を形成していない。基板生産物ＳＰ３の第１溝２７の底面２７ａに、ブレードといった分割刃３９を当てて押圧する。分割刃３９の押し当てにより押当位置において劈開ＢＲＫが生じる。この劈開の結果、基板生産物ＳＰ３の裏面３５ｂへの押圧によって別の基板生産物（ＳＰ４）と半導体バーＳＢとが形成される。このバーの形成の手法は、第２生産物ＳＰ２から基板生産物ＳＰ３を形成する上記の分割に適用されることができる。   Subsequently, in step S111, the semiconductor bar SB is manufactured from the substrate product SP3. FIG. 11 is a drawing schematically showing the pressing of the divided blade against the substrate product in the present embodiment. In the present embodiment, no scribe groove is formed on the front surface F of the substrate product SP3. A split blade 39 such as a blade is applied to and pressed against the bottom surface 27a of the first groove 27 of the substrate product SP3. Cleaving BRK is generated at the pressing position by the pressing of the dividing blade 39. As a result of this cleavage, another substrate product (SP4) and the semiconductor bar SB are formed by pressing the back surface 35b of the substrate product SP3. This bar forming method can be applied to the above-described division of forming the substrate product SP3 from the second product SP2.

基板生産物ＳＰ３のうら面のエッチングにより第１溝２７及び第２溝３１を形成でき、第１溝２７の幅が第２溝３１、第３溝２９及び第４溝３３の幅より大きい。各第１溝２７は、エッチングによる形成により実質的に平坦な底面２７ａを有する。第１溝２７の底面２７ａと支持基体主面３５ａとの間隔は、支持基体主面３５ａと支持基体３５の裏面３５ｂとの間隔より小さい。したがって、支持基体３５の劈開のための厚さが、第１溝２７では小さい。このため、半導体構造体３７から形成される光導波路端面に乱れが少ない。また、分割刃３９が第１溝２７の底面２７ａに押し当てられるので、押圧力が第１溝２７の底面２７ａに的確に加えられて、この押当位置が、第一義的には劈開の起点になる。   The first groove 27 and the second groove 31 can be formed by etching the back surface of the substrate product SP3, and the width of the first groove 27 is larger than the width of the second groove 31, the third groove 29, and the fourth groove 33. Each first groove 27 has a substantially flat bottom surface 27a formed by etching. The distance between the bottom surface 27 a of the first groove 27 and the support base main surface 35 a is smaller than the distance between the support base main surface 35 a and the back surface 35 b of the support base 35. Therefore, the thickness for cleavage of the support base 35 is small in the first groove 27. Therefore, the end face of the optical waveguide formed from the semiconductor structure 37 is less disturbed. Further, since the split blade 39 is pressed against the bottom surface 27a of the first groove 27, the pressing force is accurately applied to the bottom surface 27a of the first groove 27, and this pressing position is primarily cleaved. Become a starting point.

必要な場合には、工程Ｓ１１２では、第１溝２７に対応する劈開端面に端面コーティングを行う。この端面コーティングでは、例えば反射防止膜が堆積される。反射防止膜は、具体的にはＡｌ２Ｏ３とＳｉの多層膜であることができる。 If necessary, end face coating is performed on the cleaved end face corresponding to the first groove 27 in step S112. In this end face coating, for example, an antireflection film is deposited. Specifically, the antireflection film can be a multilayer film of Al 2 O 3 and Si.

次いで、工程Ｓ１１３では、半導体バーＳＢの分離により、半導体チップの作製を行う。図１２は、本実施例における半導体バーへの分割刃の押し当てを模式的に表す図面である。半導体バーＳＢの一端にはハンドリング区画Ｈが位置しており、ハンドリング区画Ｈに続いて複数の素子区画ＳＥＣＴの一次元配列がある。本実施例では、半導体バーＳＢ（基板生産物ＳＰ３）のおもて面Ｆにスクライブ溝を形成していない。半導体バーＳＢのうら面Ｂの第２溝３１の位置に合わせて、ブレードといった分割刃３９を半導体バーＳＢのうもて面Ｆに当てておもて面Ｆを押圧する。分割刃３９の押圧により第２溝３１が押し広げられて、第２溝３１の底線の位置において劈開ＢＲＫ２が生じる。この劈開の結果、半導体バーＳＢから単一の半導体チップＣＰ及び残りの半導体バー（ＳＢ１）が形成される。この押圧を順次に繰り返すことによって、ハンドリング区画Ｈの反対端の素子区画から、順に半導体チップＣＰに分離される。この作製方法によれば、基板生産物ＳＰ３から半導体バーＳＢの作製において、第１溝２７内に押圧を行ってブレードの押し当てにより正確に劈開の位置を決定する一方で、半導体バーＳＢから半導体チップＣＰの形成では、第２溝３１の位置する面の反対側の面に押圧を行って、第２溝３１の底線の位置で分離を行う。この作製の手順を第２生産物ＳＰ２から基板生産物ＳＰ３の作製に適用することができる。   Next, in step S113, a semiconductor chip is manufactured by separating the semiconductor bar SB. FIG. 12 is a drawing schematically showing the pressing of the dividing blade against the semiconductor bar in the present embodiment. A handling section H is located at one end of the semiconductor bar SB. Following the handling section H, there is a one-dimensional array of a plurality of element sections SECT. In the present embodiment, no scribe groove is formed on the front surface F of the semiconductor bar SB (substrate product SP3). In accordance with the position of the second groove 31 on the back surface B of the semiconductor bar SB, a split blade 39 such as a blade is applied to the front surface F of the semiconductor bar SB to press the surface F. The second groove 31 is expanded by the pressing of the dividing blade 39, and the cleavage BRK <b> 2 is generated at the position of the bottom line of the second groove 31. As a result of this cleavage, a single semiconductor chip CP and the remaining semiconductor bar (SB1) are formed from the semiconductor bar SB. By sequentially repeating this pressing, the semiconductor chip CP is sequentially separated from the element section opposite to the handling section H. According to this manufacturing method, in the manufacture of the semiconductor bar SB from the substrate product SP3, the position of the cleavage is accurately determined by pressing the first groove 27 and pressing the blade, while the semiconductor bar SB is used for the semiconductor bar SB. In forming the chip CP, the surface opposite to the surface on which the second groove 31 is located is pressed, and separation is performed at the position of the bottom line of the second groove 31. This production procedure can be applied to the production of the second product SP2 to the substrate product SP3.

これらの工程により、第１生産物ＳＰ１から、半導体光素子のための半導体チップＣＰが形成される。   Through these steps, the semiconductor chip CP for the semiconductor optical device is formed from the first product SP1.

支持基体３５の劈開のための厚さが、第１溝２７では小さいので、半導体構造体３７から形成される光導波路端面に乱れが少ない。また、支持基体３５においては、半導体チップＣＰの底面の四辺の近傍を除いて、支持のために必要な厚さが保持されて、引き続く工程における処理によるチップ反り（半導体チップＣＰの反り）の低減に寄与する。   Since the thickness for cleavage of the support base 35 is small in the first groove 27, the end face of the optical waveguide formed from the semiconductor structure 37 is less disturbed. Further, in the support base 35, the thickness required for support is maintained except for the vicinity of the four sides of the bottom surface of the semiconductor chip CP, and chip warpage (warpage of the semiconductor chip CP) is reduced by processing in the subsequent process. Contribute to.

図１３は、本実施形態に係る作製方法により形成された半導体光素子のための半導体チップを模式的に示す図面である。図１３の（ａ）部は、本実施形態に係る半導体チップのおもて面を示す平面図であり、図１３の（ｂ）部は、本実施形態に係る半導体チップの一端を示す正面図であり、図１３の（ｃ）部は、本実施形態に係る半導体チップの側面を示す側面図であり、図１３の（ｄ）部は、本実施形態に係る半導体チップのうら面を示す背面図である。半導体光素子のための半導体チップＣＰは、劈開性を示す半導体からなる支持体５１と、支持体５１の主面５１ａ上に設けられ光導波路のための半導体構造物５３とを備える。半導体構造物５３は、一又は複数の半導体層を含むことができ、例えば上部クラッド層５５ａ、コア層５５ｂ及び下部クラッド層５５ｃを含む。支持体５１は、第１方向（例えば［０−１−１］方向）に延在する第１縁５１ｃを有し、支持体５１は、第１方向に交差する第２方向（例えば［０１−１］方向）に延在する第２縁５１ｄを有する。半導体構造物５３は、支持体５１の第２縁５１ｄに対応する第２素子端面ＣＰ２Ｅに到達している。支持体５１は、主面５１ａの反対側にある裏面５１ｂと、第１縁５１ｃに対応する第１素子端面ＣＰ１Ｅを支持体５１の裏面５１ｂに繋ぐ第１斜面５１ｅ（３１ａ、３１ｂ）と、第２縁５１ｄに対応する第２素子端面ＣＰ２Ｅから延在するテラス面５１ｆ（２７ａ）と、テラス面５１ｆを支持体５１の裏面５１ｂに繋ぐ第２斜面５１ｇ（２７ｂ、２７ｃ）と、を含む。第１斜面５１ｅ（３１ｂ）は、第１基準面Ｒ１に沿って延在する部分を有しており、第２斜面５１ｇは、第２基準面Ｒ２に沿って延在する部分を有している。支持体５１の裏面５１ｂは、主面５１ａの法線軸ＮＸに交差する第３基準面Ｒ３に沿って延在しており、テラス面５１ｆは、主面５１ａの法線軸ＮＸに交差する第４基準面Ｒ４に沿って延在している。第３基準面Ｒ３は、第１基準面Ｒ１及び第２基準面Ｒ２に対して傾斜している。法線軸ＮＸの方向に関して、支持体５１の主面５１ａとテラス面５１ｆとの間隔は、支持体５１の主面５１ａと裏面５１ｂとの間隔より小さい。一実施例では、第３基準面Ｒ３及び第４基準面Ｒ４は法線軸ＮＸに直交しており、また第１基準面Ｒ１及び第２基準面Ｒ２に対して５５度で傾斜している。半導体チップＣＰの支持体５１の主面５１ａと裏面５１ｂとの間隔（支持体５１の厚さ）は、例えば１５０〜６００μｍであることができ、支持体５１の主面５１ａとテラス面５１ｆとの間隔は、例えば５０〜２００μｍであることができる。   FIG. 13 is a drawing schematically showing a semiconductor chip for a semiconductor optical device formed by the manufacturing method according to the present embodiment. 13A is a plan view showing the front surface of the semiconductor chip according to this embodiment, and FIG. 13B is a front view showing one end of the semiconductor chip according to this embodiment. FIG. 13C is a side view showing a side surface of the semiconductor chip according to this embodiment, and FIG. 13D is a back view showing the back surface of the semiconductor chip according to this embodiment. FIG. A semiconductor chip CP for a semiconductor optical device includes a support 51 made of a semiconductor exhibiting cleavage properties, and a semiconductor structure 53 for an optical waveguide provided on the main surface 51a of the support 51. The semiconductor structure 53 can include one or more semiconductor layers, and includes, for example, an upper cladding layer 55a, a core layer 55b, and a lower cladding layer 55c. The support 51 has a first edge 51c extending in a first direction (for example, the [0-1-1] direction), and the support 51 has a second direction (for example, [01- 1] direction) and has a second edge 51d. The semiconductor structure 53 reaches the second element end surface CP2E corresponding to the second edge 51d of the support body 51. The support 51 includes a back surface 51b on the opposite side of the main surface 51a, a first slope 51e (31a, 31b) connecting the first element end surface CP1E corresponding to the first edge 51c to the back surface 51b of the support 51, and a first A terrace surface 51f (27a) extending from the second element end surface CP2E corresponding to the two edges 51d and a second inclined surface 51g (27b, 27c) connecting the terrace surface 51f to the back surface 51b of the support 51 are included. The first slope 51e (31b) has a portion extending along the first reference plane R1, and the second slope 51g has a portion extending along the second reference plane R2. . The back surface 51b of the support 51 extends along the third reference surface R3 that intersects the normal axis NX of the main surface 51a, and the terrace surface 51f is the fourth reference that intersects the normal axis NX of the main surface 51a. It extends along the plane R4. The third reference plane R3 is inclined with respect to the first reference plane R1 and the second reference plane R2. With respect to the direction of the normal axis NX, the distance between the main surface 51a of the support 51 and the terrace surface 51f is smaller than the distance between the main surface 51a and the back surface 51b of the support 51. In one embodiment, the third reference plane R3 and the fourth reference plane R4 are orthogonal to the normal axis NX, and are inclined at 55 degrees with respect to the first reference plane R1 and the second reference plane R2. The distance between the main surface 51a and the back surface 51b of the support 51 of the semiconductor chip CP (the thickness of the support 51) can be, for example, 150 to 600 μm, and the main surface 51a of the support 51 and the terrace surface 51f The interval can be, for example, 50 to 200 μm.

また、半導体チップＣＰがある程度大きなサイズを有するとき、チップ全体としての反りが大きくなる可能性がある。この反りに敏感な半導体光デバイスを半導体チップＣＰがモノリシックに集積するとき、チップ全体の反りの低減が求められる。一方で、半導体光デバイスの光入力及び／又は光出力のための導波路端の品質の均一（例えばロット内の均一性）が求められる。発明者らの知見によれば、支持体５１の裏面５１ｂの縦サイズ及び横サイズの少なくとも一方が２ｍｍ以上であるとき、光デバイスに対する反りの影響が光デバイスの特性の変化に現れることがある。また、支持体５１の裏面５１ｂの面積が０．６ｍｍ２以上であるとき、光デバイスに対する反りの影響が光デバイスの特性の変化に現れることがある。
半導体チップＣＰによれば、半導体構造物５３の光導波路構造が支持体５１の第２縁５１ｄに対応する第２素子端面ＣＰ２Ｅに到達しており、支持体５１の半導体は劈開性を示すので、素子端面は劈開面を備える。支持体５１の第２縁５１ｄにおいて、支持体５１の主面５１ａとテラス面５１ｆ（２７ａ）との間隔の最大値が支持体５１の主面５１ａと裏面５１ｂとの間隔の最小値より小さいので、第２素子端面ＣＰ２Ｅの形成に際して劈開されるべき支持体５１の厚さは、第２素子端面ＣＰ２Ｅから離れた位置の支持基体厚に比べて小さく、これ故に、偶発的な事象に起因して生じる端面の乱れが少ない。一方で、第２素子端面ＣＰ２Ｅにおける厚さに起因する制約が、第２素子端面ＣＰ２Ｅから離れた位置の支持基体厚に対して緩和されるので、この裏面構造は、支持体５１に半導体構造物５３に対する支持能を提供でき、実装によって生じる可能性があるチップの反りを低減できる。 Further, when the semiconductor chip CP has a certain size, the warpage of the entire chip may increase. When the semiconductor optical device sensitive to warpage is monolithically integrated with the semiconductor chip CP, reduction of warpage of the entire chip is required. On the other hand, the uniformity of the waveguide end quality for optical input and / or optical output of a semiconductor optical device (for example, uniformity within a lot) is required. According to the knowledge of the inventors, when at least one of the vertical size and the horizontal size of the back surface 51b of the support 51 is 2 mm or more, the influence of the warp on the optical device may appear in the change in the characteristics of the optical device. Further, when the area of the back surface 51b of the support 51 is 0.6 mm 2 or more, the influence of the warp on the optical device may appear in the change in the characteristics of the optical device.
According to the semiconductor chip CP, the optical waveguide structure of the semiconductor structure 53 has reached the second element end surface CP2E corresponding to the second edge 51d of the support 51, and the semiconductor of the support 51 exhibits cleavage. The element end face has a cleavage plane. At the second edge 51d of the support 51, the maximum value of the distance between the main surface 51a of the support 51 and the terrace surface 51f (27a) is smaller than the minimum value of the distance between the main surface 51a and the back surface 51b of the support 51. The thickness of the support 51 to be cleaved when forming the second element end face CP2E is smaller than the thickness of the support base at a position away from the second element end face CP2E, and therefore, due to an accidental event. There is little end face disturbance. On the other hand, the restriction due to the thickness at the second element end face CP2E is relaxed with respect to the support base thickness at a position away from the second element end face CP2E. 53 can be provided, and chip warpage that may occur due to mounting can be reduced.

支持体５１の半導体は、ＩｎＰ、ＧａＡｓ、ＧａＳｂ、及びＩｎＡｓのいずれかであることができる。これらの材料は、劈開性を有しており、また半導体光素子の支持体として有用である。これ故に、第１素子端面ＣＰ１Ｅは劈開面を備え、第２素子端面ＣＰ２Ｅは劈開面を備える。   The semiconductor of the support 51 can be any of InP, GaAs, GaSb, and InAs. These materials have cleavage properties and are useful as a support for semiconductor optical devices. Therefore, the first element end face CP1E has a cleavage plane, and the second element end face CP2E has a cleavage plane.

具体的な例示では、半導体構造物５３は、多モード干渉器のための導波路構造、マッハツェンダー変調器のための導波路構造、及び量子カスケード半導体レーザのための導波路構造の少なくともいずれか一つを含むことができる。半導体チップＣＰの裏面構造は、これらの半導体デバイスに、優れた光結合を達成するための導波路端面と半導体構造物５３に対する支持能とを提供できる。   In a specific example, the semiconductor structure 53 is at least one of a waveguide structure for a multimode interferometer, a waveguide structure for a Mach-Zehnder modulator, and a waveguide structure for a quantum cascade semiconductor laser. One can be included. The back surface structure of the semiconductor chip CP can provide these semiconductor devices with a waveguide end face and a support capability for the semiconductor structure 53 to achieve excellent optical coupling.

既に説明したことが理解されるように、半導体チップＣＰは、裏面５１ｂ上に設けられた裏面金属体５５を更に備えることができる。裏面金属体５５は、支持体５１の第１縁５１ｃ及び第２縁５１ｄの構造が裏面金属体５５の配置から独立するように、裏面５１ｂの４つの縁から離れている。   As can be understood from the above description, the semiconductor chip CP can further include a back surface metal body 55 provided on the back surface 51b. The back surface metal body 55 is separated from the four edges of the back surface 51b so that the structures of the first edge 51c and the second edge 51d of the support body 51 are independent of the arrangement of the back surface metal body 55.

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。   While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

以上説明したように、本実施形態によれば、所望の品質の劈開面を光導波路のために提供できると共に素子のための基板に所望の支持能を提供できる、半導体光素子を作製する方法が提供される。また、本実施形態によれば、所望の品質の劈開端面を光導波路に付与できると共に基板に所望の支持能を付与できる半導体光素子が提供される。   As described above, according to the present embodiment, there is provided a method for manufacturing a semiconductor optical device that can provide a cleavage plane of a desired quality for an optical waveguide and can provide a desired support capability for a substrate for the device. Provided. In addition, according to the present embodiment, a semiconductor optical device can be provided that can provide a cleaved end face of desired quality to the optical waveguide and can provide a desired support ability to the substrate.

ＳＰ１…第１生産物、ＳＰ２…第２生産物、１１…基板、１３…構造物、１５…金属構造物、ＳＥＣＴ…素子区画、Ｈ…ハンドリング区画、ＳＢＡＲ…バー区画、２１…支持板、２３…接着部材、２５…マスク、２５ａ…第１パターン、２５ｂ…第２パターン、２５ｃ…第１ストライプ開口、２５ｄ…第２ストライプ開口、２５ｅ…第３ストライプ開口、２８…裏面メタル、２７…第１溝、２９…第３溝、３１…第２溝、３３…第４溝、ＳＰ３…基板生産物、ＳＢ…半導体バー、３９…分割刃、ＢＲＫ…劈開、３５…支持基体、３７…半導体構造体、ＣＰ…半導体チップ。 SP1 ... 1st product, SP2 ... 2nd product, 11 ... Substrate, 13 ... Structure, 15 ... Metal structure, SECT ... Element compartment, H ... Handling compartment, SBAR ... Bar compartment, 21 ... Support plate, 23 ... adhesive member, 25 ... mask, 25a ... first pattern, 25b ... second pattern, 25c ... first stripe opening, 25d ... second stripe opening, 25e ... third stripe opening, 28 ... back metal, 27 ... first Groove, 29 ... third groove, 31 ... second groove, 33 ... fourth groove, SP3 ... substrate product, SB ... semiconductor bar, 39 ... divided blade, BRK ... cleavage, 35 ... support base, 37 ... semiconductor structure CP: Semiconductor chip.

Claims (6)

半導体光素子を作製する方法であって、
劈開性を有する支持基体と、該支持基体の主面上に配列された複数の素子区画の各々に設けられ光導波路のための半導体構造物とを含んでおり、複数の第１溝及び複数の第２溝を備える裏面を有する基板生産物を準備する工程と、
前記複数の第１溝のうちの一の第１溝の位置において前記基板生産物の前記裏面を押圧することによって、別の基板生産物と半導体バーとを形成する工程と、
を備え、
前記半導体バーの一端面は、前記押圧による分離によって形成され、前記半導体構造物は前記一端面に到達しており、
前記複数の第１溝は、第１方向に延在すると共に該第１方向に交差する第２方向に第１ピッチで配列されており、前記複数の第２溝は、前記第２方向に延在しており、前記第２溝の幅は、前記第１溝の幅より小さく、
前記第１溝の各々は、第１側面、第２側面及び底面を有しており、前記第１側面、前記第２側面及び前記底面は前記第１方向に延在する、半導体光素子を作製する方法。 A method for producing a semiconductor optical device, comprising:
A support base having a cleavage property; and a semiconductor structure for an optical waveguide provided in each of the plurality of element sections arranged on the main surface of the support base. Preparing a substrate product having a back surface with a second groove;
Forming another substrate product and a semiconductor bar by pressing the back surface of the substrate product at a position of one of the plurality of first grooves;
With
One end surface of the semiconductor bar is formed by separation by the pressing, and the semiconductor structure reaches the one end surface,
The plurality of first grooves extend in the first direction and are arranged at a first pitch in a second direction intersecting the first direction, and the plurality of second grooves extend in the second direction. The width of the second groove is smaller than the width of the first groove,
Each of the first grooves has a first side surface, a second side surface, and a bottom surface, and the first side surface, the second side surface, and the bottom surface extend in the first direction. how to. 別の基板生産物と半導体バーとを形成する前記工程では、前記基板生産物の前記第１溝の前記底面にブレードを当てる、請求項１に記載された半導体光素子を作製する方法。   The method of manufacturing a semiconductor optical device according to claim 1, wherein in the step of forming another substrate product and a semiconductor bar, a blade is applied to the bottom surface of the first groove of the substrate product. 前記支持基体の半導体は、ＩｎＰ、ＧａＡｓ、ＧａＳｂ、及びＩｎＡｓのいずれかである、請求項１又は請求項２に記載された半導体光素子を作製する方法。   The method for producing a semiconductor optical device according to claim 1, wherein the semiconductor of the support base is any one of InP, GaAs, GaSb, and InAs. 前記素子区画の配列を備える生産物を準備する工程と、
前記第１溝のための第１開口パターン及び前記第２溝のための第２開口パターンを有するマスクを前記生産物の裏面に形成する工程と、
前記マスクを用いて前記生産物の前記裏面のエッチングを行うと共に、前記生産物から前記基板生産物を形成する工程と、
を更に備え、
前記基板生産物は、前記第１溝及び前記第２溝を有しており、
前記第１開口パターンの幅は、前記第２開口パターンの幅より大きく、
前記支持基体は、［０１−１］方向及び［０−１−１］方向に劈開性を有する半導体を備え、
前記第１方向は、前記支持基体の前記半導体の［０１−１］方向及び［０−１−１］方向のいずれか一方である、請求項１〜請求項３のいずれか一項に記載された半導体光素子を作製する方法。 Providing a product comprising an array of the element compartments;
Forming a mask having a first opening pattern for the first groove and a second opening pattern for the second groove on a back surface of the product;
Etching the back side of the product using the mask and forming the substrate product from the product;
Further comprising
The substrate product has the first groove and the second groove,
The width of the first opening pattern is larger than the width of the second opening pattern,
The support base includes a semiconductor having a cleavage property in the [01-1] direction and the [0-1-1] direction,
The said 1st direction is any one of the [01-1] direction of the said semiconductor of the said support base, and the [0-1-1] direction, It is described in any one of Claims 1-3. A method of manufacturing a semiconductor optical device. 前記支持基体は、ＩｎＰからなり、
前記エッチングのエッチャントは、ＨＢｒを含む、請求項４に記載された半導体光素子を作製する方法。 The support substrate is made of InP,
The method of manufacturing a semiconductor optical device according to claim 4, wherein the etching etchant includes HBr. 半導体光素子であって、
劈開性を示す半導体からなり主面を有する支持体と、
一又は複数の半導体層を含み前記支持体の前記主面上に設けられ光導波路のための半導体構造物と、
を備え、
前記支持体は、第１方向に延在する第１縁を有し、前記支持体は、前記第１方向に交差する第２方向に延在する第２縁を有し、
前記支持体は、前記主面の反対側にある裏面と、前記第１縁に対応する第１素子端面を前記支持体の前記裏面に繋ぐ第１斜面と、前記第２縁に対応する第２素子端面から延在するテラス面と、前記テラス面を前記支持体の前記裏面に繋ぐ第２斜面と、を含み、前記第１斜面は、第１基準面に沿って延在する部分を有しており、前記第２斜面は、第２基準面に沿って延在する部分を有しており、前記支持体の前記裏面は、前記主面の法線軸に交差する第３基準面に沿って延在しており、前記第１基準面及び前記第２基準面は前記第３基準面に対して傾斜し、前記半導体構造物は、前記第２素子端面に到達しており、
前記法線軸の方向に関して、前記支持体の前記主面と前記テラス面との間隔は、前記支持体の前記主面と前記裏面との間隔より小さい、半導体光素子。 A semiconductor optical device comprising:
A support made of a semiconductor having a cleavage property and having a main surface;
A semiconductor structure for an optical waveguide comprising one or more semiconductor layers and provided on the main surface of the support;
With
The support has a first edge extending in a first direction; the support has a second edge extending in a second direction intersecting the first direction;
The support includes a back surface opposite to the main surface, a first slope connecting the first element end surface corresponding to the first edge to the back surface of the support, and a second corresponding to the second edge. A terrace surface extending from the end surface of the element, and a second inclined surface connecting the terrace surface to the back surface of the support, wherein the first inclined surface has a portion extending along the first reference surface. The second inclined surface has a portion extending along a second reference surface, and the back surface of the support is along a third reference surface intersecting a normal axis of the main surface. The first reference plane and the second reference plane are inclined with respect to the third reference plane, and the semiconductor structure reaches the second element end face,
With respect to the direction of the normal axis, a semiconductor optical device in which an interval between the main surface and the terrace surface of the support is smaller than an interval between the main surface and the back surface of the support.
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