JP2017005298A - Bootstrap pre-driver - Google Patents
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Abstract
Description
本発明は、ブートストラップ・プリドライバに関する。 The present invention relates to a bootstrap pre-driver.
例えば直噴インジェクタ等に設けられる誘導性負荷に対して、高電圧と低電圧の2電源を用いて駆動するシステムがある。この場合、駆動用の素子としてハイサイドで用いるNチャンネル型のMOSFET(NMOS)を用いることがある。駆動回路としては、ブートストラップ回路を含む高圧側ドライバおよび低圧側ドライバを設けている。 For example, there is a system in which an inductive load provided in a direct injection injector or the like is driven using two power sources of high voltage and low voltage. In this case, an N-channel MOSFET (NMOS) used on the high side may be used as a driving element. As the drive circuit, a high voltage side driver and a low voltage side driver including a bootstrap circuit are provided.
このようなNMOSを駆動するプリドライバとしては、ブートストラップ用コンデンサから電流をゲートバイアス用の抵抗に流し、その電圧降下でプリドライバをONさせる構成が選択される。この場合、プリドライバをONし続けるとブートストラップ用コンデンサの電荷が消費されて端子間電圧が下がるので、いずれNMOSがONできなくなってしまう問題があった。 As such a pre-driver for driving the NMOS, a configuration is selected in which a current is passed from a bootstrap capacitor to a gate bias resistor and the pre-driver is turned on by the voltage drop. In this case, if the pre-driver is kept on, the charge of the bootstrap capacitor is consumed and the voltage between the terminals is lowered, so that there is a problem that the NMOS cannot be turned on.
このため、従来の駆動回路では、NMOSのオン時間を持続させるために、ブートストラップ用コンデンサ容量を大きくする構成を採用している。しかし、ブートストラップ用コンデンサの容量を大きくすると、逆にオフ期間での充電にも時間を要することになり、オン動作を開始するのに時間を要し、オンオフの速度が低下することになる。このように、ブートストラップ用コンデンサの容量とオンオフ速度との間にはトレードオフの関係があり、両者を共に改善することが難しかった。 For this reason, the conventional drive circuit employs a configuration in which the bootstrap capacitor capacity is increased in order to maintain the NMOS on-time. However, when the capacity of the bootstrap capacitor is increased, it takes time to charge in the off period, and it takes time to start the on operation, and the on / off speed decreases. Thus, there is a trade-off relationship between the capacity of the bootstrap capacitor and the on / off speed, and it has been difficult to improve both.
本発明は、上記事情を考慮してなされたもので、その目的は、ブートストラップ回路のコンデンサの容量を増大させることなく、コンデンサの電荷を無駄なく利用してオン持続時間を長くすることができるブートストラップ・プリドライバを提供することにある。 The present invention has been made in view of the above circumstances, and the object thereof is to increase the on-duration time without wastefully using the capacitor charge without increasing the capacity of the capacitor of the bootstrap circuit. To provide a bootstrap pre-driver.
請求項1に記載のブートストラップ・プリドライバは、第1電圧の給電端子と誘導性負荷との間に設けられたNチャンネル型の第1MOSFETを駆動するように設けられ、外部に接続される第1コンデンサの電荷を利用するブートストラップ回路を備えた第1プリドライバと、前記第1電圧より低い第2電圧の給電端子と前記誘導性負荷との間に設けられたNチャンネル型の第2MOSFETを駆動するように設けられ、外部に接続される第2コンデンサの電荷を利用するブートストラップ回路を備えた第2プリドライバと、前記第1プリドライバによる前記第1MOSFETの駆動期間中に、前記第1コンデンサの電荷を前記第2プリドライバ側に取り込む通電経路を形成し前記第2MOSFETの駆動に使用する通電経路形成部とを備えている。
The bootstrap predriver according to
上記構成を採用することにより、第1プリドライバにより第1MOSFETを駆動する場合には、第1コンデンサの電荷を利用して動作させ、誘導性負荷に対して第1電圧を供給する。第1プリドライバによる第1MOSFETの駆動期間中に、第2プリドライバにより第2MOSFETを駆動する場合には、通電路形成部を介して第1コンデンサの電荷を利用して動作させ、誘導性負荷に対して第2電圧を供給する。これにより、第1プリドライバおよび第2プリドライバを共に動作させる期間を設ける場合には、この期間の第2コンデンサの電荷の消費を節約できる。この結果、第2コンデンサの電荷を用いて第2プリドライバにより第2MOSFETを駆動する場合に、コンデンサの容量を増加することなく動作期間を長くすることができる。 By adopting the above configuration, when the first MOSFET is driven by the first pre-driver, the first MOSFET is operated using the charge of the first capacitor to supply the first voltage to the inductive load. When the second MOSFET is driven by the second pre-driver during the driving period of the first MOSFET by the first pre-driver, the first pre-driver is operated using the electric charge of the first capacitor via the energization path forming unit, and the inductive load is applied. In contrast, a second voltage is supplied. Thereby, when a period for operating both the first pre-driver and the second pre-driver is provided, it is possible to save the consumption of the charge of the second capacitor during this period. As a result, when the second MOSFET is driven by the second pre-driver using the charge of the second capacitor, the operation period can be extended without increasing the capacity of the capacitor.
(第1実施形態)
以下、本発明の第1実施形態について、図1および図2を参照して説明する。
図1は全体の回路構成を示すもので、誘導性負荷1としては、例えば直噴インジェクタのアクチュエータに用いるソレノイドなどである。誘導性負荷1は、駆動開始時には高電圧である第1電圧VD1で通電して駆動し、一旦動いた後は第1電圧VDよりも低い低電圧である第2電圧VD2で通電して駆動する方式を採用している。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
FIG. 1 shows an overall circuit configuration, and the
このとき、第1電圧VD1を誘導性負荷1に通電する経路にNチャンネル型MOSFET2(以下、通電用NMOS2と記載する)を設けている。また、第2電圧VD2(<VD1)を誘導性負荷1に通電する経路にNチャンネル型MOSFET3(以下、通電用NMOS3と記載する)およびダイオード4の直列回路を設けている。これら誘導性負荷1を駆動するための通電用NMOS2、3は、ハイサイドで使用することから、ブートストラップ・プリドライバであるIC(integrated circuit)5によりオンオフの駆動制御が行われる。また、IC5により駆動するために、ブートストラップ用の第1および第2コンデンサとしてコンデンサ6、7がそれぞれ設けられている。
At this time, an N-channel MOSFET 2 (hereinafter referred to as an energizing NMOS 2) is provided in a path for energizing the first voltage VD1 to the
IC5は、半導体基板に回路素子を一体に形成してなるもので、上記した通電用NMOS2を駆動する第1プリドライバ8、通電用NMOS3を駆動する第2プリドライバ9と、これらの間に設けられる通電経路形成部10を備えている。各回路は図示しない制御回路により駆動制御される。制御回路による制御は、プログラムに基づく制御動作とすることもできるし、論理回路などのハード回路構成により動作させる構成とすることもできる。第1プリドライバ8および第2プリドライバ9はそれぞれブートストラップ回路を構成している。IC5の内部には図示しない電源回路から直流電圧VCが供給される。また、外部に接続されるコンデンサ6、7はIC5の直流電圧VCにより充電される。
The IC 5 is formed by integrally forming circuit elements on a semiconductor substrate, and is provided between the first pre-driver 8 for driving the energizing
IC5には、6個の端子A〜Fが設けられている。コンデンサ6は、端子AとCとの間に接続されている。通電用NMOS2のドレインは第1電圧VD1を供給する端子VD1に接続され、ソースは端子Cに接続されている。通電用NMOS2のゲートは、抵抗2aを介して端子Bに接続されている。コンデンサ7は、端子DとFとの間に接続されている。通電用NMOS3のドレインは第2電圧VD2を供給する端子VD2に接続され、ソースは端子Fに接続されている。通電用NMOS3のゲートは、抵抗3aを介して端子Eに接続されている。
The IC 5 is provided with six terminals A to F. The
次に、IC5内の第1プリドライバ8において、オン駆動用のPチャンネル型MOSFET(以下、PMOS)11のソース、ドレインはそれぞれ端子A、Bに接続されている。また、オフ駆動用のNチャンネル型MOSFET(以下、NMOS)12のドレイン、ソースはそれぞれ端子B、Cに接続されている。端子A、Dは、それぞれダイオードをOR接続することで(図示せず)内部の電源端子VCに接続されている。 Next, in the first pre-driver 8 in the IC 5, the source and drain of an on-drive P-channel MOSFET (hereinafter referred to as PMOS) 11 are connected to terminals A and B, respectively. Further, the drain and source of an off-channel N-channel MOSFET (hereinafter referred to as NMOS) 12 are connected to terminals B and C, respectively. Terminals A and D are connected to an internal power supply terminal VC by OR-connecting diodes (not shown).
PMOS11のソース・ゲート間には、抵抗13が接続され、この抵抗13に電流を流すためのスイッチ14、電流源15が接続されている。電流源15は、電流経路形成部10に接続されている。NMOS12のソース・ゲート間には抵抗16が接続され、この抵抗16に電流を流すためのPチャンネル型MOSFET(PMOS)17が端子Aに接続されている。PMOS17はPMOS18とカレントミラー回路を構成し、スイッチ19および電流源20により所定電流を流してPMOS17に定電流を流す構成である。
A
次に、第2プリドライバ9において、オン駆動用のPチャンネル型MOSFET(以下、PMOS)21のソース、ドレインはそれぞれ端子D、Eに接続されている。また、オフ駆動用のNチャンネル型MOSFET(以下、NMOS)22のドレイン、ソースはそれぞれ端子E、Fに接続されている。端子Dは通電経路形成部10に接続されている。
Next, in the second pre-driver 9, the source and drain of an on-drive P-channel MOSFET (hereinafter referred to as PMOS) 21 are connected to terminals D and E, respectively. Further, the drain and source of an off-channel N-channel MOSFET (hereinafter referred to as NMOS) 22 are connected to terminals E and F, respectively. The terminal D is connected to the energization
PMOS21のソース・ゲート間には、抵抗23が接続され、この抵抗23に電流を流すためのスイッチ24、電流源25が接続されている。NMOS22のソース・ゲート間には抵抗26が接続され、この抵抗26に電流を流すためのPチャンネル型MOSFET(PMOS)27が端子Dに接続されている。PMOS27はPMOS28とカレントミラー回路を構成し、スイッチ29および電流源30により所定電流を流してPMOS27に定電流を流す構成である。
A
次に、通電路形成部10において、第1プリドライバ8の電流源15からダイオード31を順方向に介し、さらにPチャンネル型MOSFET(PMOS)32を介して第2プリドライバ9の端子Dに接続されている。PMOS32のソース・ゲート間には抵抗33が接続され、この抵抗33に電流を流すためのスイッチ34、電流源35が接続されている。
Next, in the current
次に、上記構成の作用について図2も参照して説明する。この実施形態では、誘導性負荷1に対する通電動作として、区間1〜3を実施する。区間1では、高電圧の第1電圧VD1および低電圧の第2電圧VD2を共に印加して誘導性負荷1を停止状態から動作開始させる。区間2では、第2電圧VD2の印加を停止して第1電圧VD1だけを印加して誘導性負荷1の動作を継続させる。オフ期間を経て区間3を短時間で間欠的に実施する。区間3では、誘導性負荷1の動作状態を保持するために、第2電圧VD2を誘導性負荷1に印加して負荷電流を保持させる。
Next, the operation of the above configuration will be described with reference to FIG. In this embodiment,
なお、区間1は、停止状態にある誘導性負荷1を駆動するのに高電圧の第1電圧VD1を印加する期間で、このとき、低電圧の第2電圧VD2も印加することで確実に動作させるようにしている。区間2は、誘導性負荷1が所定の動作状態となるよう第1電圧VD1を継続して印加するが、第2電圧VD2の印加は停止する期間である。区間3は、誘導性負荷1が所定の動作位置に駆動された状態を保持するために負荷電流ILを保持する期間で、第2電圧VD2の印加を短期間繰り返して実施するものである。
The
図2(b)、(c)に示すように、誘導性負荷1の駆動開始時点(時刻t0)では、一定期間だけ第1プリドライバ8および第2プリドライバ9によりオン動作の駆動信号を出力させる。これは、誘導性負荷1を動作させる際に、駆動能力を高めて確実に動作させるもので、時刻t1までの区間1(時間T1=t1−t0)において通電用NMOS2および3を共にオン動作させる。
As shown in FIGS. 2B and 2C, at the drive start time (time t0) of the
この場合には、制御回路は、スイッチ14、24、34をオンさせる。これにより、抵抗13、スイッチ14および電流源15を介して通電路形成部10のダイオード31にコンデンサ6の電圧が印加される状態となる。また、これによって、抵抗33、スイッチ34および電流源35を介して抵抗33に電流が流れる状態となる。さらに、PMOS32のドレインは、抵抗23、スイッチ24および電流源25を介して通電可能な状態となる。
In this case, the control circuit turns on the
上記の状態で、抵抗13、23および33のそれぞれにコンデンサ6から電流が流れると、PMOS11、PMOS32およびPMOS21がオンする。これにより、第1プリドライバ8においては、通電用NMOS2にゲート駆動信号を与えるようになり、通電用NMOS2がオン動作する。この結果、誘導性負荷1は、通電用NMOS2を介して高電圧の第1電圧VD1が与えられて通電される。このとき、通電用NMOS2は、コンデンサ6の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。
In the above state, when current flows from the
また、第2プリドライバ9においては、通電用NMOS3にゲート駆動信号を与えるようになり、通電用NMOS3がオン動作する。この結果、誘導性負荷1は、通電用NMOS3を介しても低電圧の第2電圧VD2が与えられて通電される。なお、第2プリドライバ9は、通電路形成部10を介して第1プリドライバ8と結合されている。これにより、抵抗13、23を流れる電流はコンデンサ6によるものである。また、通電用NMOS3は、コンデンサ6の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。したがって、コンデンサ7の電荷はほとんど使用されないので、コンデンサ7の電荷の消費を節約することができる。
In the second pre-driver 9, a gate drive signal is applied to the energizing NMOS 3, and the energizing NMOS 3 is turned on. As a result, the
次に、区間1が経過すると、時刻t1以降では、時刻t2までの期間を区間2として第1プリドライバ8だけを動作させ、第2プリドライバ9は停止する。ここでは、制御回路は、スイッチ14、29のオン状態を継続し、スイッチ24をオフさせると共にスイッチ29をオンさせる。これにより、第1プリドライバ8による通電用NMOS2の動作状態は保持される。誘導性負荷1は、第1電圧VD1が与えられて駆動している。
Next, when
また、第2プリドライバ9においては、PMOS21がオフされると共に、PMOS27がオンすることで抵抗26に電流が流れ、これによってNMOS22をオンさせるようになる。この結果、第2プリドライバ9により通電用NMOS3をオフ動作させるようになる。このとき、第2プリドライバ9では、通電経路形成部10を介して第1プリドライバ8からPMOS11を駆動する際の電流が用いられるので、コンデンサ7の電荷は消費されず、区間3以降での消費電荷を保持することができる。
In the second pre-driver 9, the
区間1および区間2を経て、誘導性負荷1に第1電圧VD1を印加し続けると、負荷電流ILは徐々に増加していく。区間2が経過した時点では、図2(a)に示しているように、負荷電流ILはIL1まで増加している。このように誘導性負荷1に対する印加電圧を第1電圧VD1により区間1、2に渡って負荷電流ILを流すことで、噴射ノズルのアクチュエータなどの可動負荷の初期動作が大きく必要となる場合でも、確実に動作させることができる。
If the first voltage VD1 is continuously applied to the
また、一度動作した後は、初期動作時ほど大きい駆動力が必要なく、移動した状態を維持するための駆動量を保持することで状態を保持させることができる。この保持期間においては、以下に示す区間3の動作とオフ期間の動作を交互に繰り返すことで実施される。 In addition, after the operation once, the driving force is not as large as in the initial operation, and the state can be maintained by maintaining the driving amount for maintaining the moved state. In this holding period, the operation in the section 3 and the operation in the off period shown below are alternately repeated.
制御回路は、オン動作させていたスイッチ14、34をオフさせ、スイッチ19をオンさせて、通電用NMOS2および3をいずれもオフさせるオフ期間とする。このオフ期間では、誘導性負荷1に流れていた負荷電流IL1は負荷の特性により徐々に低下していく。そして、この間(時刻t2〜t3の間)においては、負荷電流ILのレベルが比較的大きいので、誘導性負荷1による動作状態は保持されている。
The control circuit turns off the
なお、上記のオフ期間では、スイッチ14がオフ状態であるから、第2プリドライバ9は、第1プリドライバ8と切り離されており、コンデンサ6の電荷は利用することができない。したがって、第2プリドライバ9は、コンデンサ7の電荷による電流で動作している。
In the above-described off period, since the
次に、制御回路は、図2(c)に示すように、負荷電流ILが所定レベルまで低下した時刻t3で、区間3(時刻t3〜t4)として短期間だけ第2プリドライバ9により通電用NMOS3をオンさせて第2電圧VD2により誘導性負荷1に給電を行う。この場合、制御回路は、スイッチ19のオン状態を保持し、スイッチ29をオフすると共にスイッチ24をオンさせる。これにより、NMOS22がオフしてPMOS21がオンする。コンデンサ7の電荷により第2プリドライバ9から、通電用NMOS3をオンさせる駆動信号が出力される。通電用NMOS3がオンすると、誘導性負荷1は第2電圧VD2が与えられ、負荷電流ILが増加していく。
Next, as shown in FIG. 2 (c), the control circuit uses the second pre-driver 9 for energization only for a short period of time as a section 3 (time t3 to t4) at time t3 when the load current IL has decreased to a predetermined level. The NMOS 3 is turned on to supply power to the
時刻t4になって区間3が終了すると、誘導性負荷1に流れる負荷電流ILが一定レベルに下がるまで(時刻t5まで)、オフ期間(時刻t4〜t5)として、制御回路は再び誘導性負荷1への通電を停止する。制御回路は、第2プリドライバ9のスイッチ24をオフさせ、スイッチ29をオンさせる。なお、制御回路は、第1プリドライバ8は通電用NMOS2に対してオフの駆動信号出力状態を保持させる。
When section 3 ends at time t4, until the load current IL flowing through the
これにより、通電用NMOS2および3はいずれもオフ状態となり、誘導性負荷1に流れていた負荷電流ILは徐々に低下していく。そして、この間(時刻t4〜t5の間)においては、負荷電流ILは所定レベル以上が流れている状態であり、誘導性負荷1による負荷の動作状態は保持されている。
As a result, both the energizing NMOSs 2 and 3 are turned off, and the load current IL flowing through the
なお、この場合には、スイッチ14がオフ状態であるから通電路形成部10はオフとなり、第2プリドライバ9は、第1プリドライバ8と切り離されており、コンデンサ6の電荷は利用することができない。したがって、第2プリドライバ9は、コンデンサ7の電荷による電流で動作している。
In this case, since the
以下、誘導性負荷1の負荷電流ILがオフ期間中は低下していき、所定時間が経過すると、制御回路は、再び上記した区間3の動作(時刻t5〜t6、t7〜t8の区間)およびその後のオフ期間の動作(時刻t6〜t7、t8〜t9の区間)を繰り返し実施する。これにより、図2(a)に示すように、誘導性負荷1に流れる負荷電流ILは、区間3で上昇し、その後のオフ期間で下降しながら、平均値として負荷電流IL2(<IL1)が保持される状態になる。
Hereinafter, the load current IL of the
そして、時刻t8〜t9の期間では、それ以前の時間間隔(時刻t4〜t5、t6〜t7の区間)よりもオフ期間が若干長く設定されている。これにより、誘導性負荷1を流れる負荷電流ILはさらに小さくなる。
In the period from time t8 to t9, the off period is set slightly longer than the previous time interval (the period from time t4 to t5, t6 to t7). Thereby, the load current IL flowing through the
制御回路は、時刻t9のタイミングで再び区間3に相当する動作を実施する。すなわち、制御回路は、区間3(時刻t9〜t10)で、前述同様にして短期間だけ第2プリドライバ9により通電用NMOS3をオンさせて誘導性負荷1に給電を行う。コンデンサ7の電荷により第2プリドライバ9から、通電用NMOS3をオンさせる駆動信号が出力され、通電用NMOS3がオンすると、誘導性負荷1の負荷電流ILが増加していく。
The control circuit again performs the operation corresponding to section 3 at the timing of time t9. That is, the control circuit supplies power to the
時刻t10になると、制御回路は、前述したオフ期間の動作に切り替える。以下、この区間3の動作およびオフ期間動作を繰り返すことで、誘導性負荷1に流れる負荷電流ILは、区間3で上昇し、その後のオフ期間で下降しながら、平均値として負荷電流IL3(<IL2)が保持される状態になる。そして、負荷電流IL3が保持されている期間中においては、誘導性負荷1による動作状態は保持されている。
At time t10, the control circuit switches to the operation in the off period described above. Hereinafter, by repeating the operation in the section 3 and the off-period operation, the load current IL flowing through the
この後、誘導性負荷1の駆動期間が終了すると、制御回路は、オフ期間の動作を実行して通電用NMOS2および3を共にオフさせて誘導性負荷1への給電を停止する。なお、区間1、区間2の動作では、第2プリドライバ9を第1プリドライバ8のコンデンサ6の電荷をリサイクルして動作させることができるので、コンデンサ7の電荷を極力残存した状態とすることができる。したがって、第2プリドライバ9を単独で駆動する区間3の実施可能な回数を増やすことができる。
Thereafter, when the driving period of the
このような本実施形態によれば、通電経路形成部10を設けて、第2プリドライバ9側にコンデンサ6の電荷を供給可能な構成とした。これにより、第1プリドライバ8による通電用NMOS2の駆動期間中は、第2プリドライバ9の動作についてもコンデンサ6により給電を行うことで、コンデンサ7の電荷消費を極力低減することができる。これにより、区間1、区間2に続いて、第2プリドライバ9を単独で動作させる区間3を実施する場合に、コンデンサ7による給電動作を持続させることができるようになる。この結果、コンデンサ7の容量を増大させることなく区間3の実行可能な回数を増加させることができる。
According to this embodiment, the energization
(第2実施形態)
図3は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、通電路形成部10に代えて、通電路形成部36を設けた構成である。図3に示すように、この実施形態では、通電路形成部36として、ダイオード31は、PMOS32を介さずにそのままカソードを第2プリドライバ9の端子Dに接続している。また、ダイオード31以外の構成は無くし、代わりにツェナーダイオード37を設けている。ツェナーダイオード37は、ダイオード31のカソードと第2プリドライバ9の端子Fとの間に接続されている。ツェナーダイオード37のツェナー電圧は、例えばコンデンサ7の端子電圧よりも高いものが設けられている。
(Second Embodiment)
FIG. 3 shows the second embodiment. Hereinafter, parts different from the first embodiment will be described. In this embodiment, a current-carrying
上記構成によれば、第1実施形態と同様に動作させる際に、第1プリドライバ8のスイッチ14がオンされたときには、ダイオード31を介してツェナーダイオード37にコンデンサ6の端子電圧に対応した電圧が印加されるようになる。この電圧はツェナーダイオード37のツェナー電圧よりも高いので、第2プリドライバ9に給電可能な状態となる。
According to the above configuration, when the
したがって、第1プリドライバ8により通電用NMOS2がオン動作するように駆動信号が出力されている状態では、第2プリドライバ9における通電用NMOS3のオン動作およびオフ動作の駆動信号を出力する動作でコンデンサ6の電荷がリサイクルされるようになり、コンデンサ7の電荷消費が抑制できる。また、コンデンサ7の端子電圧が低い場合には、コンデンサ6からの電荷により追加充電がなされる。
Therefore, in a state in which the drive signal is output so that the
この結果、第1プリドライバ8が通電用NMOS2をオフ動作させるように駆動信号が出力される状態、すなわちスイッチ14がオフの状態では、第2プリドライバ9の動作電源はコンデンサ7により供給される。この場合に、コンデンサ7の充電電荷の消費が抑制された分だけ第2プリドライバ9の動作持続時間が延長されるようになり、第1実施形態と同様の効果を得ることができる。
As a result, in the state where the drive signal is output so that the
(第3実施形態)
図4および図5は第3実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、IC5aとして、第1プリドライバ8、第2プリドライバ9、通電路形成部10に代えて、それぞれ対応するように第1プリドライバ38、第2プリドライバ39、通電路形成部40を設けている。
(Third embodiment)
FIG. 4 and FIG. 5 show the third embodiment, and the following description will be focused on differences from the first embodiment. In this embodiment, instead of the
第1プリドライバ38および第2プリドライバ39は、第1実施形態で示した第1プリドライバ8、第2プリドライバ9と同じ構成のものをレベル1の第1回路8a、レベル1の第2回路9aとして備えると共に、後述する構成のレベル2の第1回路8b、レベル2の第2回路9bを備えた構成としている。
The
レベル2の第1回路8bは、レベル1の第1回路8aよりも通電用NMOS2に対する駆動能力が低いものとして構成される。また、レベル2の第2回路9bは、レベル1の第2回路9aよりも通電用NMOS3に対する駆動能力が低いものとして構成される。つまり、レベル2の第1回路8b、第2回路9bは、レベル1の第1回路8a、第2回路9aよりも消費電力が小さくなるように設けられている。レベル1の第1回路8aとレベル2の第1回路8bは切り替え可能に設けられ、レベル1の第2回路9aとレベル2の第2回路9bも切り替え可能に設けられている。
The
図4を参照して具体的構成について説明する。第1プリドライバ38において、レベル2の第1回路8bは次のように構成される。オン駆動用のPチャンネル型MOSFET(以下、PMOS)41のソース、ドレインはそれぞれ端子A、Bに接続されている。また、オフ駆動用のNチャンネル型MOSFET(以下、NMOS)42のドレイン、ソースはそれぞれ端子B、Cに接続されている。端子Aは内部の電源端子VCに接続されている。
A specific configuration will be described with reference to FIG. In the
PMOS41のソース・ゲート間には、抵抗43が接続され、この抵抗43に電流を流すためのスイッチ44、電流源45が接続されている。電流源45は、電流経路形成部40に接続されている。NMOS42のソース・ゲート間には抵抗46が接続され、この抵抗46に電流を流すためのPチャンネル型MOSFET(PMOS)47が端子Aに接続されている。PMOS47はPMOS48とカレントミラー回路を構成し、スイッチ419および電流源50により所定電流を流してPMOS47に定電流を流す構成である。
A
上記構成のレベル2の第1回路8bにおいては、PMOS41およびNMOS42は、レベル1の第1回路8aにおけるPMOS11、NMOS12よりも通電用NMOS2に対する駆動能力が低く、コンデンサ6の電荷の消費量が少なくなるように設けられている。
In the
次に、第2プリドライバ39において、レベル2の第2回路9bは次のように構成される。オン駆動用のPチャンネル型MOSFET(以下、PMOS)51のソース、ドレインはそれぞれ端子D、Eに接続されている。また、オフ駆動用のNチャンネル型MOSFET(以下、NMOS)52のドレイン、ソースはそれぞれ端子E、Fに接続されている。端子Dは通電経路形成部40を介して電流源15、45に接続されている。
Next, in the
PMOS51のソース・ゲート間には、抵抗53が接続され、この抵抗53に電流を流すためのスイッチ54、電流源55が接続されている。NMOS52のソース・ゲート間には抵抗56が接続され、この抵抗56に電流を流すためのPチャンネル型MOSFET(PMOS)57が端子Dに接続されている。PMOS57はPMOS58とカレントミラー回路を構成し、スイッチ59および電流源60により所定電流を流してPMOS57に定電流を流す構成である。
A
上記構成のレベル2の第2回路9bにおいては、PMOS51およびNMOS52は、レベル1の第2回路9aにおけるPMOS21、NMOS22よりも通電用NMOS3に対する駆動能力が低く、コンデンサ7の電荷の消費量が少なくなるように設けられている。
In the
次に、通電路形成部40において、ダイオード31に加えて、ダイオード61を備えている。ダイオード61のアノードは第1プリドライバ38の電流源45に接続され、カソードはPMOS32のソースに接続されている。他の構成は通電路形成部10と同じである。
Next, the current
次に、上記構成の作用について図5も参照して説明する。この実施形態においても、第1実施形態と同様に、誘導性負荷1に対する通電動作として、3つの区間1〜3を実施する。ただし、この実施形態では、各区間1および区間3において、駆動開始時には、通電用NMOS2に対してレベル1の第1回路8aにより駆動し、通電用NMOS3に対してレベル1の第2回路9aにより駆動する。駆動開始から所定時間が経過すると、通電用NMOS2に対してレベル2の第1回路8bにより駆動するように切り替え、通電用NMOS3に対してレベル2の第2回路9bにより駆動するように切り替える。
Next, the operation of the above configuration will be described with reference to FIG. Also in this embodiment, as in the first embodiment, three
なお、区間2については、第1プリドライバ38は、すでに区間1においてレベル2の第1回路8bによる動作に切り替えられている状態であり、そのまま継続してレベル2の第1回路8bにより駆動する。
In
次に、まず区間1の動作について説明する。図5(b)、(c)に示すように、区間1の初めの動作では第1実施形態と同様にして、第1プリドライバ38のレベル1の第1回路8aおよび第2プリドライバ39のレベル1の第2回路9aによりオン動作の駆動信号を出力させる。これは、誘導性負荷1を動作させる際に、駆動能力を高めて確実に動作させるもので、区間1の途中すなわち時刻t0からt1までの途中の時刻まで通電用NMOS2および3を共にオン動作させる。
Next, the operation in
この場合には、制御回路は、スイッチ14、24、34をオンさせている。これにより、PMOS11、PMOS32およびPMOS21をオンさせた状態である。この結果、誘導性負荷1は、通電用NMOS2を介して高電圧の第1電圧VD1が与えられて通電される徒共に、通電用NMOS3を介しても低電圧の第2電圧VD2が与えられて通電される。このとき、通電用NMOS2は、コンデンサ6の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。また、通電用NMOS3は、コンデンサ6の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。したがって、コンデンサ7の電荷はほとんど使用されないので、コンデンサ7の電荷の消費を節約している。
In this case, the control circuit turns on the
区間1の終了時刻t1に達する前の途中の時点で、第1プリドライバ38および第2プリドライバ39のそれぞれにおいて、レベル2の第1回路8bおよびレベル2の第2回路9bに切り替えられる。なお、切り替えタイミングは、同時でも良いし、同時でなくとも良い。具体的には、制御回路により、所定タイミングでスイッチ14、24がオフされ、スイッチ44、54がオンされる。これにより、PMOS11およびPMOS21がオフされ、PMOS41、51がオンされる。
At the time before reaching the end time t1 of the
誘導性負荷1は、引き続き通電用NMOS2を介して高電圧の第1電圧VD1が与えられて通電されると共に、通電用NMOS3を介しても低電圧の第2電圧VD2が与えられて通電される。しかし、通電用NMOS2を駆動するPMOS41、通電用NMOS3を駆動するPMOS51は、駆動電流が小さいので、コンデンサ6の電荷消費量が低減される。
The
区間1が経過すると、時刻t1以降では、時刻t2までの期間を区間2として第1プリドライバ38だけを動作させ、第2プリドライバ39は停止する。ここでは、制御回路は、スイッチ44、49のオン状態を継続し、スイッチ54をオフさせると共にスイッチ59をオンさせる。これにより、第1プリドライバ38のレベル2の第1回路8bによる通電用NMOS2の動作状態は保持される。誘導性負荷1は、第1電圧VD1が与えられて駆動している。
When
また、第2プリドライバ39においては、PMOS51がオフされると共に、PMOS57がオンすることでNMOS52をオンさせるようになる。この結果、レベル2の第2回路9bにより通電用NMOS3をオフ動作させるようになる。このとき、第2プリドライバ39では、通電経路形成部10を介して第1プリドライバ8からPMOS41を駆動する際の電流が用いられるので、コンデンサ7の電荷は消費されず、区間3以降での消費電荷を保持することができる。
In the
区間1および区間2を経て時刻t2になると、前述同様にして時刻t3までの期間はオフ期間となる。制御回路は、オン動作させていたスイッチ34、44をオフさせ、スイッチ49をオンさせて、通電用NMOS2および3をいずれもオフさせるオフ期間とする。
When time t2 passes through
次に、制御回路は、図5(c)に示すように、負荷電流ILが所定レベルまで低下した時刻t3で、区間3(時刻t3〜t4)として短期間だけ第2プリドライバ39のレベル1の第2回路9aにより通電用NMOS3をオンさせて第2電圧VD2により誘導性負荷1に給電を行う。
Next, as shown in FIG. 5C, the control circuit performs
この動作は、第1実施形態と同様であるが、レベル1の第2回路9aにより、一旦通電用NMOS3をオン動作させた後、区間3中の時刻t4になるまでの間に、レベル2の第2回路9bによる通電用NMOS3のオン動作状態に切り替える。制御回路は、区間1での切り替え動作と同様にして所定タイミングでスイッチ24がオフされ、スイッチ54がオンされる。これにより、PMOS21がオフされ、PMOS51がオンされる。時刻t4になって区間3が終了すると、制御回路はオフ期間(時刻t4〜t5)の動作に切り替える。
This operation is the same as that of the first embodiment. However, the
以下、制御回路は、再び上記した区間3の動作(時刻t5〜t6、t7〜t8の区間)およびその後のオフ期間の動作(時刻t6〜t7、t8〜t9の区間)を繰り返し実施する。これにより、図5(a)に示すように、誘導性負荷1に流れる負荷電流ILは、区間3で上昇し、その後のオフ期間で下降しながら、平均値として負荷電流IL2(<IL1)が保持される状態になる。
Thereafter, the control circuit repeatedly performs the operation in the section 3 (sections from time t5 to t6 and t7 to t8) and the operation in the subsequent off period (sections from time t6 to t7, t8 to t9) again. As a result, as shown in FIG. 5A, the load current IL flowing through the
このような本実施形態によれば、第1実施形態と同様の効果に加えて、次の効果が得られる。本実施形態では、第1プリドライバ38にレベル1の第1回路8a、レベル2の第1回路8bを設け、第2プリドライバ39にレベル1の第2回路9a、レベル2の第2回路9bを設けた。これにより、通電用NMOS2および3の駆動時に、駆動能力の高いレベル1の第1回路8a、第2回路9aにより駆動を開始し、開始後に区間が終了するまで駆動能力の低いレベル2の第1回路8b、第2回路9bにより駆動することができる。この結果、さらにコンデンサ6、7の電荷の消費を抑制することができ、区間3の持続時間を長くすることができる。
According to this embodiment, in addition to the same effects as those of the first embodiment, the following effects can be obtained. In the present embodiment, the
なお、上記実施形態では、レベル2の第1回路8bおよび第2回路9bに、NMOS42、NMOS52を設ける構成としたが、次のようにすることもできる。レベル2の第1回路8bのうち、NMOS42およびこれを駆動する回路は省略して、レベル1の第1回路8aのNMOS12を兼用することができる。同様に、レベル2の第2回路9bのうち、NMOS52およびこれを駆動する回路は省略して、レベル1の第2回路9aのNMOS22を兼用することができる。このように構成した場合でも、同様の作用効果を得ることができる。
In the above embodiment, the
(他の実施形態)
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
(Other embodiments)
In addition, this invention is not limited only to one embodiment mentioned above, It can apply to various embodiment in the range which does not deviate from the summary, For example, it can deform | transform or expand as follows. .
誘導性負荷1は、インダクタンスそのものでも良いし、インダクタンス成分を含む負荷を用いることもできる。
第3実施形態では、通電路形成部40の構成として、PMOS32などを用いた構成としているが、第2実施形態で用いた通電路形成部36を設ける構成とすることもできる。
The
In the third embodiment, a configuration using the
また、第3実施形態では、第1プリドライバ38および第2プリドライバ39の構成として、駆動能力をレベル1、2と2段階に切り替えるように構成したが、さらにレベル3以上の異なる駆動能力を持つ回路に切り替える構成を採用するこもできる。
In the third embodiment, the
図面中、1は誘導性負荷、2はNチャンネル型第1MOSFET(通電用NMOS2)、3はNチャンネル型第2MOSFET(通電用NMOS3)、5、5aはIC、6はコンデンサ(第1コンデンサ)、7はコンデンサ(第2コンデンサ)、8、38は第1プリドライバ、9、39は第2プリドライバ、8aはレベル1の第1回路、8bはレベル2の第1回路、9aはレベル1の第2回路、9bはレベル2の第2回路、10、36、40は通電路形成部、31はダイオード、32はPMOS(スイッチング素子)、37はツェナーダイオードである。
In the drawings, 1 is an inductive load, 2 is an N-channel first MOSFET (
Claims (5)
前記第1電圧より低い第2電圧(VD2)の給電端子と前記誘導性負荷との間に設けられたNチャンネル型の第2MOSFET(3)を駆動するように設けられ、第2コンデンサ(7)の電荷を利用するブートストラップ回路を備えた第2プリドライバ(9,39)と、
前記第1プリドライバによる前記第1MOSFETの駆動期間中に、前記第1コンデンサの電荷を前記第2プリドライバ側に取り込む通電経路を形成し前記第2MOSFETの駆動に使用する通電経路形成部(10、36、40)と
を備えたことを特徴とするブートストラップ・プリドライバ。 An N-channel first MOSFET (2) provided between the power supply terminal of the first voltage (VD1) and the inductive load (1) is driven, and the charge of the first capacitor (6) is used. A first pre-driver (8, 38) with a bootstrap circuit to
A second capacitor (7) is provided to drive an N-channel second MOSFET (3) provided between a power supply terminal of a second voltage (VD2) lower than the first voltage and the inductive load. A second pre-driver (9, 39) having a bootstrap circuit using
An energization path forming unit (10, used for driving the second MOSFET by forming an energization path for taking in the charge of the first capacitor to the second predriver side during the driving period of the first MOSFET by the first predriver. 36, 40). A bootstrap pre-driver characterized by comprising:
前記通電経路形成部(10)は、前記通電経路に順方向に設けられるダイオード(31)およびスイッチング素子(32)を有することを特徴とするブートストラップ・プリドライバ。 The bootstrap predriver according to claim 1,
The energization path forming unit (10) includes a diode (31) and a switching element (32) provided in the forward direction in the energization path, and a bootstrap predriver.
前記通電経路形成部(36)は、通電経路に順方向に設けられるダイオード(31)および当該ダイオードのカソード側の電位を保持するツェナーダイオード(37)を有することを特徴とするブートストラップ・プリドライバ。 The bootstrap predriver according to claim 1,
The energization path forming unit (36) includes a diode (31) provided in a forward direction in the energization path and a Zener diode (37) for holding a potential on the cathode side of the diode. .
前記第1プリドライバ(38)および前記第2プリドライバ(39)は、少なくとも一方のものが駆動能力を切り替える機能を持つように構成されることを特徴とするブートストラップ・プリドライバ。 The bootstrap pre-driver according to any one of claims 1 to 3,
The bootstrap pre-driver, wherein at least one of the first pre-driver (38) and the second pre-driver (39) is configured to have a function of switching drive capability.
前記第1プリドライバ(38)および前記第2プリドライバ(39)は、少なくとも一方のものが駆動能力が大きい状態から小さい状態に切り替える機能を持つように構成されることを特徴とするブートストラップ・プリドライバ。 The bootstrap pre-driver according to claim 4,
The first pre-driver (38) and the second pre-driver (39) are configured so that at least one of them has a function of switching from a large driving capability to a small driving capability. Pre-driver.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114320635A (en) * | 2020-09-30 | 2022-04-12 | 日立安斯泰莫株式会社 | Solenoid valve driving device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004173460A (en) * | 2002-11-22 | 2004-06-17 | Fujitsu Ltd | Dc-dc converter control method, dc-dc converter, semiconductor integrated circuit, and electronic apparatus |
JP2007318891A (en) * | 2006-05-25 | 2007-12-06 | Toyota Industries Corp | Power circuit for driving switching element |
JP2011217245A (en) * | 2010-04-01 | 2011-10-27 | Hitachi Automotive Systems Ltd | Electromagnetic load control apparatus |
JP2012182884A (en) * | 2011-02-28 | 2012-09-20 | Denso Corp | Load drive control circuit |
JP2012527178A (en) * | 2009-05-11 | 2012-11-01 | エスエス エスシー アイピー、エルエルシー | Gate driver for enhancement mode and depletion mode wide bandgap semiconductor JFETs |
JP2015088872A (en) * | 2013-10-30 | 2015-05-07 | 新日本無線株式会社 | Output circuit |
-
2015
- 2015-06-04 JP JP2015114094A patent/JP6365424B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004173460A (en) * | 2002-11-22 | 2004-06-17 | Fujitsu Ltd | Dc-dc converter control method, dc-dc converter, semiconductor integrated circuit, and electronic apparatus |
JP2007318891A (en) * | 2006-05-25 | 2007-12-06 | Toyota Industries Corp | Power circuit for driving switching element |
JP2012527178A (en) * | 2009-05-11 | 2012-11-01 | エスエス エスシー アイピー、エルエルシー | Gate driver for enhancement mode and depletion mode wide bandgap semiconductor JFETs |
JP2011217245A (en) * | 2010-04-01 | 2011-10-27 | Hitachi Automotive Systems Ltd | Electromagnetic load control apparatus |
JP2012182884A (en) * | 2011-02-28 | 2012-09-20 | Denso Corp | Load drive control circuit |
JP2015088872A (en) * | 2013-10-30 | 2015-05-07 | 新日本無線株式会社 | Output circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114320635A (en) * | 2020-09-30 | 2022-04-12 | 日立安斯泰莫株式会社 | Solenoid valve driving device |
CN114320635B (en) * | 2020-09-30 | 2024-03-01 | 日立安斯泰莫株式会社 | Electromagnetic valve driving device |
JP7446197B2 (en) | 2020-09-30 | 2024-03-08 | 日立Astemo株式会社 | Solenoid valve drive device |
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Publication number | Publication date |
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