JP2016532974A5 - - Google Patents

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JP2016532974A5
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Claims (14)

  1. 少なくとも1つの、第1のメモリタイプの第1のメモリと、
    少なくとも1つの、前記第1のメモリタイプとは異なる第2のメモリタイプの第2のメモリと、
    第1のホストインターフェースと、
    第2のホストインターフェースと、
    第1のメモリインターフェース回路を通じて前記第1のメモリに、かつ第2のメモリインターフェース回路を通じて前記第2のメモリに結合され統合メモリコントローラ(UMC)であって、前記UMCは第1のホストインターフェース回路を含み、前記第1のホストインターフェース回路は、UMCバスおよびUMC中央処理回路(UMC CPU)を介して前記第1のメモリインターフェース回路を通じて前記第1のメモリに第1のホストインターフェースメモリを結合するために構成され、第2のホストインターフェース回路は、前記第1のホストインターフェース回路と別個であり、前記第2のホストインターフェース回路は、前記UMCバスとは独立したアービタを介して前記第2のメモリインターフェース回路を通じて前記第2のメモリに第2のホストインターフェースメモリを結合するために構成され、前記UMC CPUは、前記第2のメモリを制御および利用するように、前記第1のメモリにアクセスするように構成される、UMCと
    を備える装置。
  2. 前記UMCが、前記第2のインターフェースを通じた前記第2のメモリへのホストアクセス中に、前記第2のメモリの管理を実行するために、前記第1のメモリに記憶されたメモリ管理情報に独立にアクセスするように構成される、請求項1に記載の装置。
  3. 前記UMCが、前記第1のメモリおよび前記第2のメモリを制御するように構成される、請求項1に記載の装置。
  4. マルチチップパッケージ(MCP)であって、前記第1のメモリが前記MCPの第1のチップ上に構成され、前記第2のメモリが前記MCPの第2のチップ上に構成される、MCP
    をさらに備える、請求項1に記載の装置。
  5. 前記第1のメモリがNANDメモリを備え、前記第2のメモリがダイナミックランダムアクセスメモリ(DRAM)を備える、請求項1に記載の装置。
  6. モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに組み込まれる、請求項1に記載の装置。
  7. 前記UMC CPUが、前記第2のホストインターフェースを介した前記第2のメモリへのホストアクセスを補助するように、前記第1のメモリを利用するように構成される、請求項1に記載の装置。
  8. マルチチップパッケージの第1のホストインターフェース上のホストから、前記マルチチップパッケージ上の第1のメモリタイプの第1のメモリにおける動作に関する情報を受信するステップであって前記第1のホストインターフェースは、前記マルチチップパッケージの統合メモリコントローラ(UMC)の第1のホストインターフェース回路と前記ホストとの間を結合を可能にするように結合され、前記第1のホストインターフェース回路は、UMCバスおよびUMC中央処理回路(UMC CPU)を介して前記第1のメモリに結合される第1のメモリインターフェース回路を通じて前記第1のホストインターフェースに前記第1のメモリを結合するために構成される、ステップと、
    前記第1のメモリにおける前記動作を補助するように、前記マルチチップパッケージ上の第2のメモリタイプの第2のメモリに、前記マルチチップパッケージの第2のホストインターフェースとは独立にアクセスするステップであって、前記第2のホストインターフェースは、前記第1のホストインターフェースとは別個の、前記マルチチップパッケージの前記UMCの第2のホストインターフェース回路と前記ホストとの間を結合を可能にするように結合され、前記第2のホストインターフェース回路は、アービタを介して前記第2のメモリに結合される第2のメモリインターフェース回路を通じて、かつ前記UMCバスおよび前記UMC CPUとは独立して、前記第2のホストインターフェースに前記第2のメモリを結合するために構成される、ステップ
    を含む、メモリインターフェース方法。
  9. 前記情報が、記憶させるべきデータを含み、前記動作が、前記データの記憶を含む、請求項8に記載の方法。
  10. 前記マルチチップパッケージ上の前記第1のメモリと前記第2のメモリの両方を、前記マルチチップパッケージ上の単一のコントローラによって管理するステップをさらに含む、請求項9に記載の方法。
  11. 前記第2のメモリを管理するために前記第1のメモリにアクセスするステップをさらに含む、請求項9に記載の方法。
  12. 前記第1のメモリと前記第2のメモリとの間でデータを直接コピーするステップをさらに含む、請求項9に記載の方法。
  13. 前記情報が、前記第1のメモリに記憶されたデータの要求を含み、前記動作が、前記データの取出しを含む、請求項8に記載の方法。
  14. 前記マルチチップパッケージを、モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに組み込むステップをさらに含む、請求項8に記載の方法。
JP2016538917A 2013-09-03 2014-07-09 マルチチップパッケージ上の異種メモリ用の統合メモリコントローラ Ceased JP2016532974A (ja)

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