JP2016220351A - 同期整流回路、その制御回路、ワイヤレス受電装置および電子機器 - Google Patents
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Abstract
【解決手段】第1可変電圧源VS1は、可変の第1しきい値電圧VZC1を生成する。第1ゼロカレント検出コンパレータZC_CMP1は、第1入力ノードAC1の第1電圧VAC1を第1しきい値電圧VZC1と比較し、比較結果を示すZC_DET1信号を生成する。第1調整用コンパレータADJ_CMP1は、第1電圧VAC1を第1基準電圧VTH1と比較する。第1調節部210は、第1調節用コンパレータADJ_CMP1の出力VF_DET1にもとづいて、第1可変電圧源VS1が生成する第1しきい値電圧VZC1を変化させる。制御ロジック202は、少なくとも第1検出信号ZC_DET1に応じて、ブリッジ回路102の状態を遷移させる。
【選択図】図3
Description
ある態様において、第1しきい値電圧はゼロ近傍で可変であってもよく、第1基準電圧は負電圧であってもよい。制御ロジックは、第1検出信号が第1レベルとなると、ブリッジ回路を、第1トランジスタおよび第4トランジスタのペアがオフであり、第2トランジスタおよび第3トランジスタのペアがオンである第1状態から、第1トランジスタから第4トランジスタがオフである第2状態に遷移させてもよい。
これにより、第3トランジスタと並列なダイオードに電流が流れる状態を好適に検出できる。
この態様によると、第2しきい値電圧を、理想的なゼロカレントスイッチングに対応する電圧レベルに調節でき、さらに効率を改善できる。
これにより、ゼロカレント用のコンパレータを2個とすることができ、回路面積を削減できる。
この場合、ヒステリシス幅に応じて、第2状態から第3状態、第4状態から第1状態への遷移のしきい値を調節できる。
この場合、第3、第4しきい値電圧を、第1、第2しきい値電圧の調節に依存せずに独立に規定することができる。
ある態様において、第1しきい値電圧は整流ノードに生ずる整流電圧の近傍で可変であってもよく、第1基準電圧は整流電圧より高い正電圧であってもよい。制御ロジックは、第1検出信号が第2レベルとなると、ブリッジ回路を、第2トランジスタおよび第3トランジスタのペアがオフであり、第1トランジスタおよび第4トランジスタのペアがオンである第3状態から、第1トランジスタから第4トランジスタがオフである第4状態に遷移させてもよい。
これにより、第1トランジスタと並列なダイオードに電流が流れる状態を好適に検出できる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
・第1状態φ1
第1トランジスタM1=OFF
第2トランジスタM2=ON
第3トランジスタM3=ON
第4トランジスタM4=OFF
・第2状態φ2
第1トランジスタM1=OFF
第2トランジスタM2=OFF
第3トランジスタM3=OFF
第4トランジスタM4=OFF
・第3状態φ3
第1トランジスタM1=ON
第2トランジスタM2=OFF
第3トランジスタM3=OFF
第4トランジスタM4=ON
・第4状態φ4
第1トランジスタM1=OFF
第2トランジスタM2=OFF
第3トランジスタM3=OFF
第4トランジスタM4=OFF
(1)ZC_DET1信号が第1レベル(ハイレベル)となると、ブリッジ回路102を第1状態φ1から第2状態φ2に遷移させ、
(2)ZC_DET2信号が第2レベル(ローレベル)となると、ブリッジ回路102を第2状態φ2から第3状態φ3に遷移させ、
(3)ZC_DET2信号が第1レベル(ハイレベル)となると、ブリッジ回路102を、第3状態φ3から第4状態φ4に遷移させ、
(4)ZC_DET1信号が第2レベル(ローレベル)となると、ブリッジ回路102を第4状態φ4から第1状態φ1に遷移させる。
第1状態φ1における第1電圧VAC1は、IAC1×RON3で与えられる。RON3は、第3トランジスタM3のオン抵抗である。しきい値電圧VZC1は、VAC1がVZC1と交差してから遅延時間τ1の経過後に、実際の電流ゼロカレント(IAC1=0)が発生するように定めればよい。
VZC1=α×RON3×τ1 …(1)
これにより、第1調整用コンパレータADJ_CMP1、第2調整用コンパレータADJ_CMP2、第1調節部210、第2調節部212の消費電力を削減できる。
図8は、第1変形例に係る制御回路200aのブロック図である。この変形例では制御回路200aは、第3ゼロカレント検出コンパレータZC_CMP3、第4ゼロカレント検出コンパレータZC_CMP4をさらに備える。
ZC_DET4信号は、VAC2>VZC4のとき第1レベル(たとえばハイレベル)、VAC2<VZC4のとき第2レベル(たとえばローレベル)である。
実施の形態では、AC1側とAC2側の両方に、しきい値電圧VZC1,VZC2の調節手段を設けたが、一方のみに設けてもよい。たとえばAC1側のみに調節手段を設けてもよい。一例として、第1調整用コンパレータADJ_CMP1および第1調節部210を、AC1側とAC2側で時分割にて用いてもよい。
これにより回路面積を削減できる。
AC1側とAC2側の対称性が高い場合には、片側のみを監視結果にもとづいて、両方の最適化処理を行うことで、回路面積を削減できる。
実施の形態では、第1電圧VAC1、第2電圧VAC2を、ゼロ近傍のしきい値電圧VZC1〜VZC4と比較してゼロカレントを検出したが、本発明はそれには限定されない。しきい値電圧VZC1〜VZC4は、RECT端子の整流電圧VRECTの近傍に設定してもよい。
制御ロジック202は、
(i)ZC_DET1信号が第2レベル(たとえばハイレベル)となると、つまりVAC1<VTH1となると、ブリッジ回路102を、第3状態φ3から第4状態φ4に遷移させ、
(ii)ZC_DET2信号が第2レベル(たとえばハイレベル)となると、つまりVAC2<VTH2となると、ブリッジ回路102を、第1状態φ1から第2状態φ2に遷移させ、
(iii)ZC_DET1信号が第1レベル(たとえばローレベル)となると、つまりVAC1>VTH3となると、ブリッジ回路102を、第2状態φ2から第3状態φ3に遷移させ、
(iv)ZC_DET2信号が第1レベル(たとえばローレベル)となると、つまりVAC2>VTH4となると、ブリッジ回路102を、第4状態φ4から第1状態φ1に遷移させる。
VAC1=IAC1×RON3+VRECT …(2)
電流IAC1がゼロに近づくにしたがい、VAC1はVRECTに向かって時間とともに低下する。この変形例では、第1しきい値電圧VZC1が高いほど、ゼロカレント検出のタイミングが前掛かりとなる。たとえば第1調節部210は、第1しきい値電圧VZC1を初期値から徐々に増大させていき、理想値を検出してもよい。第2調節部212についても同様である。
図8の変形例では、VZC1、VZC2を0V近傍とし、VZC3、VZC4をVRECT近傍としてもよい。反対に、VZC1、VZC2をVRECT近傍とし、VZC3、VZC4を0V近傍としてもよい。
実施の形態で説明した各信号の論理レベル(ハイレベル/ローレベル)の割り当ては例示であり、当業者によれば自由に変更が可能である。
続いて、同期整流回路100の好ましい用途を説明する。同期整流回路100は、ワイヤレス給電システムの受電装置に好適に利用可能である。図10は、同期整流回路100を備えるワイヤレス受電装置300のブロック図である。
Claims (20)
- ブリッジ回路とともに同期整流回路を構成する制御回路であって、
ブリッジ回路は、
第1入力ノードと整流ノードの間に設けられる第1トランジスタと、
第2入力ノードと前記整流ノードの間に設けられる第2トランジスタと、
前記第1入力ノードと基準ノードの間に設けられる第3トランジスタと、
前記第2入力ノードと前記基準ノードの間に設けられる第4トランジスタと、
を含み、
前記制御回路は、
可変の第1しきい値電圧を生成する第1可変電圧源と、
前記第1入力ノードの第1電圧を前記第1しきい値電圧と比較し、前記第1電圧が前記第1しきい値電圧より高いとき第1レベル、低いとき第2レベルとなる第1検出信号を生成する第1ゼロカレント検出コンパレータと、
前記第1電圧を第1基準電圧と比較する第1調節用コンパレータと、
前記第1調節用コンパレータの出力にもとづいて、前記第1可変電圧源が生成する前記第1しきい値電圧を変化させる第1調節部と、
前記第1検出信号に応じて、前記ブリッジ回路の状態を遷移させる制御ロジックと、
を備えることを特徴とする制御回路。 - 前記第1調節部は、前記第1調節用コンパレータの出力に応じて、カウントアップ/カウントダウン動作が選択されるアップダウンカウンタを含み、
前記第1しきい値電圧は、前記アップダウンカウンタのカウント値に応じて設定されることを特徴とする請求項1に記載の制御回路。 - 前記第1しきい値電圧はゼロ近傍で可変であり、
前記第1基準電圧は負電圧であり、
前記制御ロジックは、前記第1検出信号が前記第1レベルとなると、前記ブリッジ回路を、前記第1トランジスタおよび前記第4トランジスタのペアがオフであり、前記第2トランジスタおよび前記第3トランジスタのペアがオンである第1状態から、前記第1トランジスタから前記第4トランジスタがオフである第2状態に遷移させることを特徴とする請求項1または2に記載の制御回路。 - 前記第1基準電圧は、ダイオードの順方向電圧をVfとするとき、−Vfより高く定められることを特徴とする請求項3に記載の制御回路。
- 前記第2入力ノードの第2電圧を第2しきい値電圧と比較し、前記第2電圧が前記第2しきい値電圧より高いとき第1レベル、低いとき第2レベルとなる第2検出信号を生成する第2ゼロカレント検出コンパレータをさらに備え、
前記制御ロジックは、前記第2検出信号が前記第1レベルとなると、前記ブリッジ回路を、前記第2トランジスタおよび前記第3トランジスタのペアがオフであり、前記第1トランジスタおよび前記第4トランジスタのペアがオンである第3状態から、前記第1トランジスタから前記第4トランジスタがオフである第4状態に遷移させることを特徴とする請求項3または4に記載の制御回路。 - 可変の前記第2しきい値電圧を生成する第2可変電圧源と、
前記第2電圧を負の第2基準電圧と比較する第2調整用コンパレータと、
前記第2調整用コンパレータの出力にもとづいて、前記第2可変電圧源が生成する前記第2しきい値電圧を変化させる第2調節部と、
をさらに備えることを特徴とする請求項5に記載の制御回路。 - 前記制御ロジックは、
前記第2検出信号が前記第2レベルとなると、前記ブリッジ回路を前記第2状態から前記第3状態に遷移させ、
前記第1検出信号が前記第2レベルとなると、前記ブリッジ回路を前記第4状態から前記第1状態に遷移させることを特徴とする請求項5または6に記載の制御回路。 - 前記第1ゼロカレント検出コンパレータおよび前記第2ゼロカレント検出コンパレータはそれぞれ、ヒステリシスコンパレータであることを特徴とする請求項7に記載の制御回路。
- 前記第1電圧を第3しきい値電圧と比較し、比較結果を示す第3検出信号を生成する第3ゼロカレント検出コンパレータと、
前記第2電圧を第4しきい値電圧と比較し、比較結果を示す第4検出信号を生成する第4ゼロカレント検出コンパレータと、
をさらに備え、
前記制御ロジックは、前記第3検出信号、前記第4検出信号の一方に応じて、前記ブリッジ回路を前記第2状態から前記第3状態に遷移させ、他方に応じて前記第4状態から前記第1状態に遷移させることを特徴とする請求項5または6に記載の制御回路。 - 前記第1しきい値電圧は前記整流ノードに生ずる整流電圧の近傍で可変であり、
前記第1基準電圧は前記整流電圧より高い正電圧であり、
前記制御ロジックは、前記第1検出信号が前記第2レベルとなると、前記ブリッジ回路を、前記第2トランジスタおよび前記第3トランジスタのペアがオフであり、前記第1トランジスタおよび前記第4トランジスタのペアがオンである第3状態から、前記第1トランジスタから前記第4トランジスタがオフである第4状態に遷移させることを特徴とする請求項1または2に記載の制御回路。 - 前記第1基準電圧は、ダイオードの順方向電圧をVf、前記整流電圧をVRECTとするとき、VRECT+Vfより低く定められることを特徴とする請求項10に記載の制御回路。
- 前記第2入力ノードの第2電圧を第2しきい値電圧と比較し、前記第2電圧が前記第2しきい値電圧より高いとき第1レベル、低いとき第2レベルとなる第2検出信号を生成する第2ゼロカレント検出コンパレータをさらに備え、
前記制御ロジックは、前記第2検出信号が前記第2レベルとなると、前記ブリッジ回路を、前記第1トランジスタおよび前記第4トランジスタのペアがオフであり、前記第2トランジスタおよび前記第3トランジスタのペアがオンである第1状態から、前記第1トランジスタから前記第4トランジスタがオフである第2状態に遷移させることを特徴とする請求項10または11に記載の制御回路。 - 可変の前記第2しきい値電圧を生成する第2可変電圧源と、
前記第2電圧を正の第2基準電圧と比較する第2調整用コンパレータと、
前記第2調整用コンパレータの出力にもとづいて、前記第2可変電圧源が生成する前記第2しきい値電圧を変化させる第2調節部と、
をさらに備えることを特徴とする請求項12に記載の制御回路。 - 前記制御ロジックは、
前記第1検出信号が前記第1レベルとなると、前記ブリッジ回路を前記第2状態から前記第3状態に遷移させ、
前記第2検出信号が前記第1レベルとなると、前記ブリッジ回路を前記第4状態から前記第1状態に遷移させることを特徴とする請求項12または13に記載の制御回路。 - 前記第1ゼロカレント検出コンパレータおよび前記第2ゼロカレント検出コンパレータはそれぞれ、ヒステリシスコンパレータであることを特徴とする請求項14に記載の制御回路。
- 前記第1電圧を第3しきい値電圧と比較し、比較結果を示す第3検出信号を生成する第3ゼロカレント検出コンパレータと、
前記第2電圧を第4しきい値電圧と比較し、比較結果を示す第4検出信号を生成する第4ゼロカレント検出コンパレータと、
をさらに備え、
前記制御ロジックは、前記第3検出信号、前記第4検出信号の一方に応じて、前記ブリッジ回路を前記第2状態から前記第3状態に遷移させ、他方に応じて前記第4状態から前記第1状態に遷移させることを特徴とする請求項12または13に記載の制御回路。 - ひとつの半導体基板に集積化されることを特徴とする請求項1から16のいずれかに記載の制御回路。
- ブリッジ回路と、
前記ブリッジ回路を制御する請求項1から17のいずれかに記載の制御回路と、
を備えることを特徴とする同期整流回路。 - 受信コイルと、
前記受信コイルと接続されるブリッジ回路と、
前記ブリッジ回路を制御する請求項1から17のいずれかに記載の制御回路と、
を備えることを特徴とするワイヤレス受電装置。 - 請求項18に記載の同期整流回路を備えることを特徴とする電子機器。
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