JP2016219993A - 撮像装置の駆動方法 - Google Patents

Abstract

【課題】 焦点検出処理と画像形成処理とに使用する画素行と画像形成処理のみに使用する画素行で使い分ける構成において消費電力を低減することが可能な撮像装置を提供する。【解決手段】 撮像装置の駆動方法であって、第１副画素は、第１電荷蓄積期間に生じた信号を蓄積し、第２副画素は、第１電荷蓄積期間と一部の期間が重複した第２電荷蓄積期間に生じた信号を蓄積し、複数の列回路は、第１副画素の第１電荷蓄積期間に生じた信号の処理を行なった後に、第１副画素の信号処理を行なった画素の第２副画素の第２電荷蓄積期間に生じた信号の処理を行ない、第１電荷蓄積期間に生じた信号の処理終了から、第２電荷蓄積期間の終了までの期間の少なくとも一部の期間で、非動作状態とされるように、制御される。【選択図】 図９

Description

本発明は、画素毎に複数の光電変換部を有する撮像装置を用いた撮像装置の駆動方法に関するものである。

近年、ＣＭＯＳセンサなどの撮像装置においては多機能化が進み、例えば焦点検出のような撮像装置の制御も撮像装置で得た被写体情報に基づいて行われるようになっている。

特許文献１には、画素アレイから得た信号を用いて瞳分割方式の焦点検出が可能な技術が開示されている。特許文献１に記載された撮像装置では、画素アレイの画素毎に１つのマイクロレンズと二つの光電変換部を備える。各光電変換部は異なる瞳領域を通過した光を受光する。これら光電変換部の信号を用いて、焦点検出と撮像とを行なう。

また特許文献１には、焦点検出処理と画像形成処理とに使用する画素行と画像形成処理のみに使用する画素行で使い分ける構成が開示されている。

特開２００１−１２４９８４号公報

しかしながら特許文献１の構成によれば、消費電力低減という観点で改善の余地があった。

本発明は上記課題に鑑み、焦点検出処理と画像形成処理とに使用する画素行と画像形成処理のみに使用する画素行で使い分ける構成において消費電力を低減することが可能な撮像装置を提供することを目的とする。

本発明の撮像装置の駆動方法は、各々が、第１副画素及び第２副画素を有する画素を複数有する、複数の画素列と、各々が、前記複数の画素列の各々から出力された信号を処理する、複数の列回路と、を有する撮像装置の駆動方法であって、第１副画素は、第１電荷蓄積期間に生じた信号を蓄積し、第２副画素は、第１電荷蓄積期間と一部の期間が重複した第２電荷蓄積期間に生じた信号を蓄積し、複数の列回路は、第１副画素の第１電荷蓄積期間に生じた信号の処理を行なった後に、第１副画素の信号処理を行なった画素の第２副画素の第２電荷蓄積期間に生じた信号の処理を行ない、第１電荷蓄積期間に生じた信号の処理終了から、第２電荷蓄積期間の終了までの期間の少なくとも一部の期間で、非動作状態とされるように、制御される。

本発明によれば、各画素が複数の光電変換部を有する構成であっても、信号読み出し速度を低下させることなく消費電力の上昇を抑えることができる。

撮像装置の全体構成図 撮像措置の画素配置の模式図 撮影レンズの射出瞳から出る光束と画素との関係の模式図 焦点検出の説明図 撮像装置の全体構成図 画素の等価回路図 列回路の等価回路図 撮像装置の画素行配列に対して設定される測距枠の説明図 撮像装置のローリングシャッタ動作のタイミングを示す図 撮像装置の画素行の出力動作のタイミングを示す図 撮像装置のローリングシャッタ動作のタイミングを示す図 撮像装置の画素行の出力動作のタイミングを示す図 撮像装置の画素行の出力動作のタイミングを示す図

本発明の一実施形態を、図１〜８を用いて詳細に説明する。そして図９以下で、実施形態を用いた各実施例の説明を行なう。

図１は、本実施形態に係る撮像装置１００の全体構成を例示した図である。図１において、結像光学系の先端に配置された第１のレンズ群１０１は、光軸方向に進退可能に保持される。絞り１０２は、その開口径を調節することで撮影時の光量調節を行う。第２のレンズ群１０３は、第１のレンズ群１０１の進退動作と連動して変倍作用（ズーム機能）を為す。第３のレンズ群１０４は、光軸方向の進退移動により焦点調節を行う。

光学的ローパスフィルタ１０５は、撮影画像の偽色やモアレを軽減するための光学素子である。撮像装置１０６は、前述のレンズ群により結像された被写体像を光電変換（撮像）して撮像信号（画素信号）を生成する。ここでは、撮像装置１０６にはベイヤー配列のＣＭＯＳイメージセンサが使用されるものとする。

撮像信号処理回路１０７は撮像装置１０６から出力される画像信号に各種の補正を行ったり、データを圧縮したりする。また、画像データから焦点ずれ量を算出するＡＦ（オートフォーカス）演算も行う。

記録媒体１０８は画像データを記録する。表示部１０９は撮影した画像や各種メニュー画面などを表示する。表示部１０９には、例えば液晶ディスプレイ（ＬＣＤ）などが使用される。

ＲＡＭ１１０は画像データなどを一時記憶する。ＲＡＭ１１０は、撮像信号処理回路１０７と接続されている。ＲＯＭ１１６は各種補正データ等を記憶する。

タイミング発生回路１１１は、撮像装置１０６に駆動信号を供給する。絞り駆動回路１１２は、絞りアクチュエータ１１９を駆動制御することにより絞り１０２を駆動する。フォーカス駆動回路１１３は、フォーカスアクチュエータ１１５を駆動制御することにより第３のレンズ群１０４を光軸方向に進退移動させることにより焦点調節を行う。

メカニカルシャッター１１７は、静止画撮影時において撮像装置１０６への露光量を制御する。メカニカルシャッター１１７は、ライブビュー動作時や動画撮影時においては開状態を保持し、撮像装置１０６を露光し続ける状態にある。そしてシャッター駆動回路１１８は、メカニカルシャッター１１７を制御する。

ＣＰＵ１１４は、撮像信号処理回路１０７、タイミング発生回路１１１、絞り駆動回路１１２、フォーカス駆動回路１１３、シャッター駆動回路１１８の制御を行う。なおＣＰＵ１１４は、撮像信号処理回路１０７のＡＦ演算結果に基づいてフォーカス駆動回路１１３を制御する。これらの制御は、ＣＰＵ１１４がＲＯＭ１１６または不図示のメモリに記憶されている制御プログラムを読み出して実行することで実現される。

図２は撮像装置１０６の画素アレイ１２０を模式的に示す図である。画素アレイ１２０は、画素２００が行列状（２次元）に配列されている領域である。画素２００の各々に対して赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタがベイヤー状に配置されている。また、画素２００は第１副画素２０１ａ、第２副画素２０１ｂを有する。第１副画素２０１ａおよび第２副画素２０１ｂの各々は、光電変換部を有する。図２では光電変換部の例としてフォトダイオード（以下ＰＤと表す）を示している。第１副画素２０１ａおよび第２副画素２０１ｂの各々の信号は焦点検出に利用することができる。また、第１副画素２０１ａ、第２副画素２０１ｂの信号を加算した信号を画像形成に利用することができる。

図３は、第１〜第３のレンズ群１０１、１０３、１０４および絞り１０２により構成される撮影レンズの射出瞳から出る光束と画素２００との関係を模式的に示す図である。同図において、図２と同様の部分は同じ符号を付す。

図３において、入射光は、マイクロレンズ３０２、カラーフィルタ３０１をとおり、画素２００に照射される。

図３に示すように瞳領域３０５を通過した光束はマイクロレンズ３０２を通して、第１副画素２０１ａで受光される。瞳領域３０６を通過した光束はマイクロレンズ３０２を通して、第２副画素２０１ｂで受光される。したがって、第１副画素２０１ａと第２副画素２０１ｂはそれぞれ、撮影レンズの射出瞳３０３の別々の瞳領域の光を受光している。このため、第１副画素２０１ａと第２副画素２０１ｂの出力信号を比較することで位相差方式の焦点検出が可能となる。

図４は、第１副画素２０１ａから得られる信号波形４０１と第２副画素２０１ｂから得られる信号波形４０２の相関関係を異なる焦点状態について示す図である。図４では、縦軸は信号出力を示し、横軸は画素の水平位置を示す。図４（ａ）に示すように、合焦状態から外れている場合には、第１副画素２０１ａから得られる信号波形４０１と、第２副画素２０１ｂから得られる信号波形４０２のピーク位置は一致せず、大きくずれた状態となる。合焦状態に近づくと、図４（ｂ）に示すように、信号波形４０１と信号波形４０２のピーク位置のずれは小さくなり、合焦状態では重なる。このように信号波形４０１と信号波形４０２のズレ量から焦点のずれ量（デフォーカス量）を検出し、焦点調節を行うことができる。

図５は撮像装置１０６の全体構成を示す図である。画素アレイ１２０には画素２００が行列状（ｎ行ｘｋ列）に配置されている。図では、各画素のアドレス、具体的には、例えばｎ行、ｋ列に配された画素をｐｋｎとして示している。

垂直走査回路５０１は、各画素２００のトランジスタを制御するｐＲＥＳ、ｐＴＸａ、ｐＴＸｂ、ｐＳＥＬの駆動信号を供給する。これらの駆動信号は、画素行毎に共通となっている。

そして、各画素２００の信号は、各画素列に接続された信号線５０２を介して、複数の画素列の各々に配置される列回路５０３に接続されている。各列回路５０３は各画素列から出力される信号を処理する。

参照信号発生回路５０４は、複数の列回路５０３を構成する回路に基準電圧を供給する。そして、画素列毎に配置された、複数のメモリ５０６には、カウンタ回路５０５からのカウントクロックが供給される。このカウントクロックに応じてメモリ５０６に信号を保持する。

メモリ５０６に記憶されたデジタルデータは、水平走査回路５０７によって画素列毎に信号処理回路５０８に順次転送される。これら画素２００からの信号の読み出しに関わる一連の動作は、垂直走査回路５０１で画素アレイ１２０の画素行を順次選択し、撮像面全体の信号が出力される。

次に図６を用いて画素２００の構成を説明する。図６において、光電変換部６０１ａと光電変換部６０１ｂは、入射光を光電変換し、生じた電荷を蓄積する。光電変換部６０１ａは、第１副画素２０１ａに含まれ、光電変換部６０１ｂは、第２副画素２０１ｂに含まれる。

転送トランジスタ６０２ａおよび転送トランジスタ６０２ｂは、ゲートに駆動信号ｐＴＸａ、ｐＴＸｂが供給されており、これらにより動作が制御される。たとえば駆動信号ｐＴＸａ、ｐＴＸｂがＨｉｇｈレベルとなることで光電変換部６０１ａ、光電変換部６０１ｂに蓄積されている電荷をフローティングディフュージョン（以下、ＦＤ）６０３に転送する。ＦＤ６０３は、増幅トランジスタ６０４のゲートに接続されており、この増幅トランジスタ６０４で光電変換部６０１ａ、光電変換部６０１ｂから転送されてきた電荷に基づく信号が増幅される。

リセットトランジスタ６０５は、駆動信号ｐＲＥＳがＨｉｇｈレベルとなることで、ＦＤ６０３をリセットする。また、光電変換部６０１ａ、光電変換部６０１ｂの電荷をリセットする場合には、駆動信号ｐＲＥＳと駆動信号ｐＴＸａ、駆動信号ｐＴＸｂとを同時にＨｉｇｈレベルとすればよい。電子シャッタを行なう場合には、この動作により光電変換部６０１ａ、光電変換部６０１ｂにおける、電荷蓄積期間を開始する。

選択トランジスタ６０６は、駆動信号ｐＳＥＬがＨｉｇｈレベルとなることにより、増幅トランジスタ６０４で増幅された信号が画素２００の信号として信号線５０２に出力される。

なお、選択トランジスタ６０６を設けずに、増幅トランジスタ６０４と信号線５０２を接続してもよい。その場合には、増幅トランジスタ６０４のドレインもしくは増幅トランジスタ６０４のゲートの電位を切り替えることにより、画素の選択、非選択を切り替える。

次に、図７を用いて列回路５０３の構成の一例を説明する。図７では列回路５０３として増幅回路、アナログデジタル変換部（以下、ＡＤ変換部）を有する構成に関して説明する。

図７において電流源７０１は、信号線５０２を介して画素２００の増幅トランジスタ６０４にバイアス電流を供給する。スイッチ７０２は電流源７０１と信号線５０２との間に設けられバイアス電流の供給、非供給状態を切り替える。スイッチ７０２は、駆動信号ｐＶＬＢがＨｉｇｈレベルとなることでスイッチがオン状態となりバイアス電流が流れる状態となる。またｐＶＬＢがＬｏｗレベルとなることでスイッチ７０２がオフ状態となり信号線と電流源とが非接続状態となる。これにより供給、非供給状態を切り替える。

列回路５０３は増幅回路を有している。増幅回路は差動増幅部７０３を有し、差動増幅部７０３には、信号線５０２から入力された信号の増幅処理を行う。そして、スイッチ７０４は差動増幅部７０３の動作を制御し、差動増幅部７０３の動作状態と、非動作状態とを切り替える。スイッチ７０４は、駆動信号ｐＣＡＭがＨｉｇｈレベルになることにより差動増幅部７０３を動作状態とする。

また列回路５０３はＡＤ変換部を有している。ＡＤ変換部はコンパレータ７０５を有する。コンパレータ７０５の一方の入力端子に、差動増幅部７０３から出力された信号が入力される。より具体的にはサンプルホールド容量７０７で保持されたアナログ信号に対し、アナログデジタル変換処理（以下、ＡＤ変換処理）を行い、参照信号発生回路５０４から出力された参照信号と比較を行ない、比較結果を出力ノードＣｏｕｔより出力する。スイッチ７０６は、コンパレータ７０５の動作状態と、非動作状態とを切り替える。スイッチ７０６は、駆動信号ｐＣＯＭがＨｉｇｈレベルになることによりコンパレータ７０５を動作状態とする。

サンプルホールド容量７０７は、差動増幅部７０３から出力された信号を保持する。スイッチ７０８は、サンプルホールド容量７０７と差動増幅部７０３の出力ノードの接続、非接続を切り替える。またサンプルホールド容量７０７の一端子は、コンパレータ７０５の一方の入力端子との接続状態、非接続状態とを切り替える。スイッチ７０８は駆動信号ｐＳＨにより制御される。

なお、図５、図７においては不図示であるが、制御部から各回路に駆動信号が供給される。

次に本実施形態における第１副画素２０１ａ、第２副画素２０１ｂから出力された信号の処理に関して説明を行なう。ここでは、第１副画素２０１ａから出力された像信号Ａと、第１副画素２０１ａから出力された像信号Ａと第２副画素２０１ｂから出力された像信号Ｂの合成信号である像信号ＡＢについて説明する。

図８は、撮像装置１０６の画素アレイ１２０と、焦点検出を行うために画素アレイ１２０に設定される測距枠８２１の関係を示す図である。測距枠８２１は、前述したＣＰＵ１１４によって撮像信号処理回路１０７に対して設定するとともに、タイミング発生回路１１１による駆動信号の発生を制御する。これらの設定は、あらかじめＲＯＭ１１６に記憶されている設定データに従って行うが、図示しない操作部材をユーザーが操作して設定できるようにしてもよい。

領域Ｒｅｇｉｏｎ＿ｉに含まれる第１画素行８２２の画素からは、第１副画素２０１ａの像信号Ａと、第１副画素２０１ａの像信号Ａおよび第２副画素２０１ｂの像信号Ｂが加算された像信号ＡＢが出力される。

領域Ｒｅｇｉｏｎ＿ｃに含まれる画素行の画素からは、第１副画素２０１ａの像信号Ａおよび第２副画素２０１ｂの像信号Ｂが加算された像信号ＡＢのみが出力される。領域Ｒｅｇｉｏｎ＿ｃに含まれる画素行から出力された像信号ＡＢは焦点検出には使用されず画像生成のみに使用される。

なお、図８に示すように、画素アレイ１２０の垂直方向に複数の領域Ｒｅｇｉｏｎ＿ｉを設定した場合、各領域の画素行の数を異ならせて設定してもよい。

以上、本発明の各実施例に共通に用いられる撮像装置に関して説明を行なった。以下の実施例では、このような撮像装置の駆動方法に関して説明を行なう。

（実施例１）
図９を用いて、領域Ｒｅｇｉｏｎ＿ｉと領域Ｒｅｇｉｏｎ＿ｃの画素行の信号読み出し動作に関して説明する。各画素行の画素の電荷蓄積期間は電子シャッタ動作により制御される。具体的にはローリングシャッタ動作により制御される。ローリングシャッタ動作とは、各画素の光電変換部の電荷がリセットされることで電荷蓄積期間が開始され、所定期間経過後、光電変換部からの電荷がＦＤ６０３に転送されることで電荷蓄積期間が終了する動作である。この電荷蓄積期間が画素行ごとにずれて設定される。

図９（ａ）は各画素行におけるリセット動作を示している。第１副画素２００ａの信号を転送する駆動信号ｐＴＸａ、第２副画素２００ｂの信号を転送する駆動信号ｐＴＸｂがＨｉｇｈレベルとなる期間はリセットトランジスタ６０５の駆動信号ｐＲＥＳもＨｉｇｈレベルとなっている。行番号はその期間に駆動信号ｐＴＸａ、ｐＴＸｂが供給される画素行を示しており、その下の欄ではリセット動作される副画素を示している。ＡＢと記載されているのは第１副画素２０１ａ、第２副画素２０１ｂの両者がリセットされることを示している。

図９（ｂ）は各画素行の画素からの信号の出力動作を示している。第１副画素２００ａの信号を転送する駆動信号ｐＴＸａ、第２副画素２００ｂの信号を転送する駆動信号ｐＴＸｂがＨｉｇｈレベルとなることで対応する副画素の信号がＦＤ６０３に転送される。出力動作期間において、駆動信号ｐＴＸａ、駆動信号ｐＴＸｂがＨｉｇｈレベルとなる期間はリセットトランジスタ６０５の駆動信号ｐＲＥＳがＬｏｗレベルとなっている。

図９（ｃ）は各画素行の電荷蓄積期間の推移を示しており、各画素行の電荷蓄積期間がずれて順次設定されている。各画素行の動作において、ハッチングで示すパルスが第１副画素２０１ａおよび第２副画素２０１ｂの光電変換部に蓄積された電荷のリセット動作を示し、パルスの立下り時にリセット動作が完了する。所定期間Ｔ１、Ｔ２もしくはＴ３経過後に、ハッチングされていないパルスが供給される。このパルスは図９（ｂ）に示した駆動信号ｐＴＸａ、ｐＴＸｂと同じものであり、第１副画素２０１ａおよび第２副画素２０１ｂに蓄積された電荷の転送を示し、駆動信号ｐＴＸａ、ｐＴＸｂが立ち下がることで各画素の電荷蓄積期間が終了する。

ここでは、領域Ｒｅｇｉｏｎ＿ｉに配される第１画素行８２２を代表して、第ｍ画素行の動作について説明する。同様に、領域Ｒｅｇｉｏｎ＿ｃに配される第２画素行８２３を代表して、第ｍ−１画素行の動作について説明する。

まず、第ｍ画素行において、第１副画素２０１ａおよび第２副画素２０１ｂは、時刻ｔｂ１にリセット動作が完了する。これにより、第１副画素２０１ａの電荷蓄積期間である、第１電荷蓄積期間Ｔ１および第２副画素２０１ｂの電荷蓄積期間である、第２電荷蓄積期間Ｔ２が開始する。なお、時刻ｔｂ１は第ｍ−３画素行の出力動作が行われている期間内の時刻である。そして時刻ｔｂ５に、第１電荷蓄積期間Ｔ１が終了し、第１副画素２０１ａの信号が信号線５０２に出力され、列回路５０３で信号処理が行われる。さらに、時刻ｔｂ８に、第２電荷蓄積期間Ｔ２が終了し、第１副画素２０１ａの信号と第２副画素２０１ｂの信号とが画素２００で加算され列回路５０３で信号処理が行われる。第１電荷蓄積期間Ｔ１と第２電荷蓄積期間Ｔ２は、各々の一部の期間である期間ｔｂ１−ｔｂ５において重複している。

次に第ｍ−１画素行の動作を説明する。第ｍ−１画素行の画素の第１副画素２０１ａおよび第２副画素２０１ｂは、時刻ｔａ１にリセット動作が完了する。これにより、第１副画素２０１ａおよび第２副画素２０１ｂの電荷蓄積期間である、第３電荷蓄積期間Ｔ３が開始する。なお、時刻ｔａ１は、第ｍ−５画素行の出力動作が行われている期間内の時刻である。そして、時刻ｔａ５に第３電荷蓄積期間Ｔ３が終了し、第１副画素２０１ａおよび第２副画素２０１ｂの信号が加算され列回路５０３で信号処理が行われる。

以上のように、第１画素行８２２の画素は、第１副画素２０１ａの第１電荷蓄積期間Ｔ１に生じた信号処理を列回路５０３で行なう。そしてその後に、第１副画素２０１ａの信号処理を行なった画素に含まれる第２副画素２０１ｂの第２電荷蓄積期間Ｔ２に生じた信号の処理を列回路５０３で行なう。

また、第２画素行８２３は、第１副画素２０１ａと第２副画素２０１ｂの第３電荷蓄積期間Ｔ３に生じた信号を加算した信号の処理を列回路で行う。

次に図１０を用いて出力動作について詳しく説明する。図１０（ａ）は第２画素行８２３における出力動作を示し、図１０（ｂ）は第１画素行８２２における出力動作を示す。第２画素行８２３の出力期間をＴ４とし、第１画素行８２２の出力期間は、第１副画素２０２ａの信号の出力期間をＴ５とし、第１副画素２０２ａと第２副画素２０２ｂの信号の加算された信号の出力期間をＴ６とする。

図１０（ａ）を用いて、第２画素行８２２を代表して、第ｍ−１行の出力動作について説明する。

時刻ｔａ２に駆動信号ｐＳＥＬをＨｉｇｈレベルにして画素２００の選択トランジスタ６０６を動作状態にする。その後、時刻ｔａ３に駆動信号ｐＲＥＳをＬｏｗレベルにしてリセットトランジスタ６０５を非動作状態にし、ＦＤ６０３のリセット動作を完了する。そして画素２００のリセット信号を列回路５０３へ出力する。そして期間ｔａ３−ｔａ４に、列回路５０３へ入力されたリセット信号を、差動増幅部７０３で増幅した後、コンパレータ７０５で参照信号との比較を行なう。そして、この比較結果を用いてＡＤ変換を行ない、メモリ５０６でデジタル信号を保持する。ここで保持されるデジタル信号はＦＤ６０３をリセットした際に生じるリセット信号Ｎ１である。

次に時刻ｔａ４に、駆動信号ｐＴＸａおよびｐＴＸｂをＨｉｇｈレベルにすることで転送トランジスタ６０２ａと６０２ｂを動作状態にする。この動作により、第１副画素２０１ａの光電変換部６０１ａに蓄積された電荷および第２副画素２０１ｂの光電変換部６０１ｂに蓄積された電荷がＦＤ６０３で加算される。時刻ｔａ５に転送トランジスタ６０２ａ及び６０２ｂを非動作状態にする。前述したように、この動作により第３電荷蓄積期間Ｔ３が終了する。そして加算された信号が増幅トランジスタ６０４、選択トランジスタ６０６を介し列回路５０３へ出力される。そして、期間ｔａ５−ｔａ６において、列回路５０３へ入力された信号を、差動増幅部７０３で増幅した後、コンパレータ７０３で参照信号との比較を行なう。そして、この比較結果を用いてＡＤ変換を行いメモリ５０６でデジタル信号を保持する。ここで保持されるデジタル信号は、第３電荷蓄積期間Ｔ３における第１副画素２０１ａと第２副画素２０１ｂの信号を加算した信号（以下、像信号ＡＢ）である。

次に時刻ｔａ６において駆動信号ｐＲＥＳをＨｉｇｈレベルにしてリセットトランジスタ６０５を動作状態にし、再びＦＤ６０３をリセットする。さらに、時刻ｔａ７において駆動信号ｐＳＥＬをＬｏｗレベルにして画素選択を終了する。また同時に列回路５０３での信号処理が終了する。

そして水平走査回路５０７によってリセット信号Ｎと像信号ＡＢが信号処理回路５０８へ送られ、像信号ＡＢとリセット信号Ｎ１の差分をとり、画像信号を得る。

以上が、領域Ｒｅｇｉｏｎ＿ｃにおける画素２００の出力動作である。図示した期間においては駆動信号ｐＶＬＢ、ｐＣＡＭ、ｐＣＯＭはＨｉｇｈレベルが維持されており、画素２００の増幅トランジスタ６０４、差動増幅部７０３、コンパレータ７０４は動作状態となっている。

続いて、図１０（ｂ）を用いて領域Ｒｅｇｉｏｎ＿ｉの各画素行の出力動作について説明する。第１画素行８２２を代表して、第ｍ行の出力動作について説明する。図１０（ｂ）は第１副画素２０１ａの信号の出力動作後に、第１副画素２０１ａおよび第２副画素２０１ｂの加算信号の出力動作を示す。

期間ｔｂ２−ｔｂ４の動作は、図１０（ａ）の期間ｔａ２−ｔａ４と同様であるため説明を省略する。

時刻ｔｂ４に、リセット信号Ｎ１の列回路５０３での信号処理が終了した後、駆動信号ｐＴＸａをＨｉｇｈレベルにすることで転送トランジスタ６０２ａを動作状態とし、時刻ｔｂ５に駆動信号ｐＴＸａをＬｏｗレベルにする。この動作により第１副画素２０１ａの第１電荷蓄積期間Ｔ１が終了する。そして、第１電荷蓄積期間Ｔ１に第１副画素２０１ａで生じた信号が増幅トランジスタ６０４、選択トランジスタ６０６を介して列回路５０３へ出力される。

そして、期間ｔｂ５−ｔｂ６において、差動増幅部７０３で増幅処理がなされ、増幅後の信号がスイッチ７０８を介してコンパレータ７０５の一方の入力端子へ供給される。さらに期間ｔｂ５−ｔｂ６においてスイッチ７０８がオフとなり、サンプルホールド容量７０７で増幅後の信号が保持される。

時刻ｔｂ６に駆動信号ｐＶＬＢとｐＣＡＭとがＬｏｗレベルになることで、画素２００の増幅トランジスタ６０４および差動増幅部７０３が非動作状態となる。この動作により、増幅トランジスタ６０４、差動増幅部７０３を流れていた電流が低減され消費電力が低減できる。

そして期間ｔｂ６−ｔｂ７に、コンパレータ７０３において、サンプルホールド容量７０７で保持された信号と参照信号との比較を行い、その比較結果を用いてＡＤ変換を行い、デジタル信号をメモリ５０６で保持する。ここで保持されるデジタル信号は、第１電荷蓄積期間Ｔ１における第１副画素２０１ａの信号（以下、像信号Ａ）である。

時刻ｔｂ７に列回路５０３での信号処理が終了し、駆動信号ｐＣＯＭをＬｏｗレベルとすることでコンパレータ７０３を非動作状態とする。そして、水平走査回路５０７によってノイズ信号Ｎ１と第１副画素２０１ａの像信号Ａが信号処理回路５０８へ送られ、差分がとられ、第１焦点検出用信号を得る。

次に、時刻ｔｂ８に駆動信号ｐＴＸａ、ｐＴＸｂをＨｉｇｈレベルにし、時刻ｔｂ９に、駆動信号ｐＴＸａ、ｐＴＸｂをＬｏｗレベルにする。この動作により、第２電荷蓄積期間Ｔ２に生じた第２副画素２０１ｂの信号と第１電荷蓄積期間Ｔ１に生じた第１副画素２０１ａの信号との加算信号が生成される。

更に、時刻ｔｂ８に、駆動信号ｐＶＬＢ、ｐＣＡＭがＨｉｇｈレベルとなり、増幅トランジスタ６０４、差動増幅部７０３が動作状態となる。そして、第１副画素２０１ａ、第２副画素２０１ｂの加算信号が、増幅トランジスタ６０４、選択トランジスタ６０６を介して列回路５０３へ出力される。そして時刻ｔｂ９に駆動信号ｐＣＯＭをＨｉｇｈレベルとすることでコンパレータ７０５を動作状態とする。

そして期間ｔｂ９−ｔｂ１０に、コンパレータ７０３において、サンプルホールド容量７０７で保持された信号と参照信号との比較を行い、その比較結果を用いてＡＤ変換を行い、デジタル信号をメモリ５０６で保持する。ここで保持されるデジタル信号は、第２電荷蓄積期間Ｔ２における第１副画素２０１ａ、第２副画素２０１ｂの信号の加算信号（以下、像信号ＡＢ）である。

次に時刻ｔｂ１０に駆動信号ｐＲＥＳをＨｉｇｈレベルにしてリセットトランジスタ６０５を動作状態にし、再度ＦＤ６０３をリセットする。さらに、時刻ｔｂ１０において駆動信号ｐＳＥＬをＬｏｗレベルにして画素２００の選択を終了する。また、同時に列回路５０３における信号処理が終了する。

そして水平走査回路５０７によってリセット信号Ｎ１と第１副画素２０１ａと第２副画素２０１ｂの加算信号である像信号ＡＢが信号処理回路５０８へ送られる。そして、第１副画素２０１ａの信号と、第１副画素および第２副画素２０１ｂの信号を加算した信号との差分をとることで、焦点検出用信号を得る。

以上が、Ｒｅｇｉｏｎ＿ｉにおける画素２００の各行の出力動作である。これにより、第１副画素２０１ａの信号および第２副画素２０１ｂの信号が出力されることになる。

図１０（ｂ）の動作において特徴的なのが期間ｔｂ５−ｔｂ６の長さが長いことである。通常焦点検出のために像信号Ａを得た後、画像生成用の像信号ＡＢを得るのであれば、期間ｔｂ５−ｔｂ８を短くし、リセット信号Ｎ１、像信号Ａ、像信号ＡＢとを、一水平走査期間で読み出す方が信号を高速に読み出すことができるため好ましい。しかしこのような動作を行なうと焦点検出用の信号を読み出さない画素行と焦点検出用の信号を読み出す画素行とで電荷蓄積期間の長さが異なってしまう場合がある。したがって本実施例のように期間ｔｂ５−ｔｂ８を長くすることで電荷蓄積期間のバラツキを抑制することができる。しかし、実際のこのような動作を行なうと、期間ｔｂ５−ｔｂ８を長くした分、列回路５０３で生じる消費電力が上昇してしまうという弊害が生じる恐れがある。

そこで本実施例において示したように、期間ｔｂ５−ｔｂ８において列回路を通常動作状態よりも消費電力が小さいモードにしているのである。

たとえば、差動増幅部７０３を時刻ｔｂ６で非動作状態としたが、差動増幅部７０３での信号処理が終了した後であって、像信号ＡＢの信号の信号処理を開始するまでの任意の時刻で非動作状態とすればよい。また、同時に増幅トランジスタ６０４を時刻ｔｂ６で非動作状態としたが、これらはずらしてもよい。

更にコンパレータ７０５を時刻ｔｂ７で非動作状態としたが、コンパレータ７０５での信号処理が終了した後の期間の少なくとも一部で非動作状態とすればよい。例えばメモリ５０６で保持された後であればコンパレータ７０５を非動作状態とすることができる。

なお列回路５０３の構成は本実施例の構成に限らない。ここでは列回路５０３に差動増幅部７０３とＡＤ変換回路に用いられるコンパレータ７０５の両方が配された構成としたが、どちらか一方のみが配された構成であってもよい。これは以下の実施例においても同様である。

例えば、アナログデジタル変換回路のみが配された構成では、信号線５０２から出力された信号は、サンプルホールド容量７０７を介してコンパレータ７０５に入力される。なお、出力動作は、図１０の出力動作の図から増幅部７０３の動作を無くせばよい。時刻ｔｂ７において、ＡＤ変換が終了した後で、駆動信号ｐＣＯＭがＬｏｗレベルとして非動作状態とすればよい。

また、差動増幅部７０３のみが配された構成でもよい。

以上、本実施例によれば、焦点検出用の信号取得による消費電力を低減しつつ、焦点検出動作を行いながら良好な画質の画像を得ることができる。

（実施例２）
本実施例の実施例１との違いは、２つの画素行で各画素行の信号を読み出す際に隣り合う画素行の出力期間の一部の期間が重なっている点である。これにより撮像装置１０６の信号出力時間を短縮している。以下、実施例１と異なる点について主に説明する。

図１１を用いて、本実施例においてもローリングシャッタ動作により電荷蓄積期間が制御される。図１１では、所定の画素行、例えば、第ｍ−２行に着目すると、第ｍ−２行の出力期間の一部が第ｍ−１行の出力期間の一部と重なっている。更に第ｍ−２行の出力期間の他の一部が、第ｍ−３行の出力期間の一部と重なっている。具体的には前の行の水平走査期間中に、次の行の列回路での処理を始めることで期間を重ねている。第１画素行８２２においては、像信号Ａの水平走査期間中に、像信号ＡＢの列回路５０３での処理を始めることで出力期間を重ねている。

第１画素行８２２を代表して、第ｍ画素行の動作を説明し、第２画素行８２３を代表して第ｍ−１画素行の動作を説明する。

第ｍ画素行の画素に含まれる、第１副画素２０１ａおよび第２副画素２０１ｂは、時刻ｔｂ２１にリセット動作が完了し電荷蓄積期間が開始される。

時刻ｔｂ２５に、第１電荷蓄積期間Ｔ１に第１副画素２０１ａで生じた信号が転送される。そして時刻ｔｂ２８に第２電荷蓄積期間Ｔ２に第２副画素２０１ｂで生じた信号が転送される。更に時刻ｔｂ２８に第１副画素２０１ａで生じた信号を転送することで、第１電荷蓄積期間Ｔ１終了後から、第２電荷蓄積期間Ｔ２終了までの期間に第１副画素２０１ａで生じた信号が転送される。第１副画素２０１ａの第１電荷蓄積期間Ｔ１で生じた信号を増幅トランジスタ６０４で保持しておけば像信号ＡＢが得られる。

次に第ｍ−１画素行の動作を説明する。第ｍ−１画素行の画素の第１副画素２０１ａおよび第２副画素２０１ｂは、時刻ｔａ２１にリセット動作が完了し、第３電荷蓄積期間Ｔ３が開始される。そして時刻ｔａ２５に第１副画素２０１ａおよび第２副画素２０１ｂの信号を転送することで第３電荷蓄積期間Ｔ３が終了する。第１副画素２０１ａおよび第２副画素２０１ｂの第３電荷蓄積期間Ｔ３で生じた信号が加算され像信号ＡＢが得られる。

次に図１２を用いて第２画素行８２３の出力動作について説明する。主に図１０との差分について説明を行ない、図１０と同様の部分には同様の符号を付し説明をしない。

第２画素行８２３を代表して、第ｍ−３画素行と第ｍ−２画素行の動作に関して説明を行なう。なお図示している期間においては列回路５０３及び増幅トランジスタ６０４は動作状態が維持されている。

時刻ｔａ３１に駆動信号ｐＳＨがＬｏｗレベルからＨｉｇｈレベルとなり、時刻ｔａ３２にＨｉｇｈレベルからＬｏｗレベルとなる。この動作により差動増幅部７０３で増幅された後の信号がサンプルホールド容量７０７で保持される。

その後期間ｔａ３２−ｔａ３３の少なくとも一部の期間において、リセット信号Ｎ１のＡＤ変換処理が行われる。そして時刻ｔａ３３に駆動信号ｐＳＨがＬｏｗレベルからＨｉｇｈレベルとなり、時刻ｔａ３４にＨｉｇｈレベルからＬｏｗレベルとなる。この動作により、差動増幅部７０３で増幅された後の、第１副画素２０２ａ、第２副画素２０２ｂの加算信号がサンプルホールド容量７０７で保持される。

その後、期間ｔａ３４−ｔａ３５の少なくとも一部の期間において、像信号ＡＢのＡＤ変換処理が行われ、時刻ｔａ３５に、第ｎ−３画素行目の信号の列回路５０３での信号処理が終了する。時刻ｔａ３５は次に信号読み出しを行なう第ｍ−２画素行の画素の選択トランジスタ６０６が導通状態となる時刻ｔａ２よりも後の時刻である。この状態が第ｍ−３画素行の画素の信号の出力期間と第ｍ−２画素行の信号の出力期間とが重なった状態である。時刻ｔａ３５以降に第ｍ−３画素行の水平走査期間となり、この水平走査期間も第ｍ−２画素行の出力期間と重なる。もしくは第ｍ−３画素行の水平走査期間のみが、第ｍ−２画素行の出力期間と重なってもよい。

以上が、Ｒｅｇｉｏｎ＿ｃにおける画素２００の各行の出力動作である。これにより、画像形成信号が読み出されることになる。

続いて、図１３を用いてＲｅｇｉｏｎ＿ｉの各画素行の出力動作について説明する。主に図１０との差分について説明を行ない、図１０と同様の部分には同様の符号を付し説明をしない。

時刻ｔｂ４１に、駆動信号ｐＳＨがＬｏｗレベルからＨｉｇｈレベルとなり、時刻ｔｂ４２にＨｉｇｈレベルからＬｏｗレベルとなる。この動作により差動増幅部７０３で増幅された後の信号がサンプルホールド容量７０７で保持される。

その後期間ｔｂ４２−ｔｂ４３の少なくとも一部の期間において、リセット信号Ｎ１のＡＤ変換処理が行われる。そして時刻ｔｂ４３に駆動信号ｐＳＨがＬｏｗレベルからＨｉｇｈレベルとなり、時刻ｔｂ４４にＨｉｇｈレベルからＬｏｗレベルとなる。この動作により、差動増幅部７０３で増幅された後の、第１副画素２０２ａ、第２副画素２０２ｂの加算信号がサンプルホールド容量７０７で保持される。

その後、期間ｔｂ４４−ｔｂ７の少なくとも一部の期間において、像信号ＡのＡＤ変換処理が行われ、時刻ｔｂ７に列回路５０３での信号処理が終了する。また時刻ｔ７ｂにｐＣＯＭがＨｉｇｈレベルからＬｏｗレベルとなる。

そして、時刻ｔｂ４５にｐＣＯＭがＬｏｗレベルからＨｉｇｈレベルとなる。その後、時刻ｔｂ４６に駆動信号ｐＳＨがＬｏｗレベルからＨｉｇｈレベルとなり、時刻ｔｂ４７にＨｉｇｈレベルからＬｏｗレベルとなる。この動作により、差動増幅部７０３で増幅された後の、第１副画素２０２ａ、第２副画素２０２ｂの加算信号がサンプルホールド容量７０７で保持される。

時刻ｔｂ７以降の期間が像信号Ａの水平走査期間である。この水平走査期間と、像信号ＡＢの出力期間とが重なっている。

本実施例においても、期間ｔｂ６−ｔｂ８に増幅トランジスタ６０４にバイアス電流を供給する電流源７０１および差動増幅部７０３を非動作状態とすることで消費電力を低減させている。更に、期間ｔｂ７−ｔｂ４５においてコンパレータ７０５を非動作状態とすることで消費電力を低減している。

本発明を具体的な実施例を挙げて説明したが、本発明はその思想を超えない範囲で適宜、変更、組み合わせすることが可能である。

例えば実施例では列回路として差動増幅部とＡＤ変換部を有する構成を用いて説明したがこれに限られない。更にノイズ除去部やデジタル信号処理部を有していてもよい。もしくは、差動増幅部、ＡＤ変換部の一方のみを有する構成であってもよい。

なお、本発明では、第１画素行８２２において、像信号ＡＢを取得したが、第２副画素２０１ｂの信号のみを取得し、焦点検出用信号としてもよい。

２００ 画素
２０１ａ 第１副画素
２０１ｂ 第２副画素
５０３ 列回路
Ｔ１ 第１電荷蓄積期間
Ｔ２ 第２電荷蓄積期間

Claims (9)

1. 各々が、第１副画素及び第２副画素を含む画素を複数有する、複数の画素列と、
   各々が、前記複数の画素列の各々から出力された信号を処理する、複数の列回路と、
   を有する撮像装置の駆動方法であって、
   前記第１副画素は、第１電荷蓄積期間に生じた信号を蓄積し、
   前記第２副画素は、前記第１電荷蓄積期間と一部の期間が重複した第２電荷蓄積期間に生じた信号を蓄積し、
   前記複数の列回路は、
   前記第１副画素の前記第１電荷蓄積期間に生じた信号の処理を行なった後に、前記第１副画素の信号処理を行なった画素に含まれる前記第２副画素の前記第２電荷蓄積期間に生じた信号の処理を行ない、
   前記第１電荷蓄積期間に生じた信号の処理の終了から、前記第２電荷蓄積期間の終了までの期間の少なくとも一部の期間で、非動作状態とされるように、制御されることを特徴とする撮像装置の駆動方法。
2. 前記複数の列回路での前記第１副画素の信号の処理が終了した時から、少なくとも前記第２電荷蓄積期間が終了するまでの期間において、前記複数の列回路が非動作状態に維持されることを特徴とする請求項１に記載の撮像装置の駆動方法。
3. 前記第１副画素の前記第１電荷蓄積期間に生じた信号の処理を行なった後に、前記第１副画素の前記第２電荷蓄積期間に生じた信号と前記第１副画素の信号処理を行なった画素に含まれる前記第２副画素の前記第２電荷蓄積期間に生じた信号を加算した信号が出力されることを特徴とする請求項１または２に記載の撮像装置の駆動方法。
4. 前記複数の列回路の各々は、
   前記複数の信号線の各々から出力された信号が入力される増幅部と、
   前記増幅部から出力された信号が入力されるアナログデジタル変換部と、を有し、
   前記増幅部の増幅処理が終了した後で、且つ前記アナログデジタル変換部のアナログデジタル変換処理が終了する前に、前記増幅部が非動作状態とされることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置の駆動方法。
5. 前記複数の列回路の各々は、
   前記複数の信号線の各々から出力された信号が入力される増幅部と、
   前記増幅部から出力された信号が入力されるアナログデジタル変換部と、を有し、
   前記アナログデジタル変換部のアナログデジタル変換処理が終了した後に、前記増幅部および前記アナログデジタル変換部が非動作状態とされることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置の駆動方法。
6. 前記複数の列回路の各々は、前記複数の信号線の各々から出力された信号が入力されるアナログデジタル変換部を有し、
   前記アナログデジタル変換部のアナログデジタル変換処理が終了した後で、前記アナログデジタル変換部が非動作状態とされることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置の駆動方法。
7. 前記複数の列回路の各々は、前記複数の信号線の各々から出力された信号が入力され、出力される信号が前記複数の列回路の各々の出力となる増幅部を有し、
   前記増幅部の増幅処理が終了した後で、前記増幅部が非動作状態とされることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置の駆動方法。
8. 前記撮像装置は、
   前記第１副画素の前記第１電荷蓄積期間に生じた信号の処理を行なった後に、前記第１副画素の信号処理を行なった画素の前記第２副画素の前記第２電荷蓄積期間に生じた信号の処理を行なう第１画素行と、
   前記第１副画素と前記第２副画素の第３電荷蓄積期間に生じた信号を加算した信号の処理を行う第２画素行と、を有し、
   前記第２電荷蓄積期間と前記第３電荷蓄積期間とが同じ長さとなることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置の駆動方法。
9. 前記複数の画素の各々は、
   信号線と、
   前記信号線に接続された電流源と、
   前記電流源の駆動を制御するように配置されたスイッチと、を有し、
   前記複数の列回路から信号を出力した後で、前記スイッチをオフ状態とすることで前記信号線と前記電流源とを非接続状態とすることを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置の駆動方法。

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