JP2016181813A - Demodulation circuit and wireless tag device using the same - Google Patents

Demodulation circuit and wireless tag device using the same Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a demodulation circuit capable of performing stable demodulation operation to a wide range power variation.SOLUTION: The demodulation circuit includes: a first rectifier cell connected to an antenna terminal; a voltage division circuit which is connected in series with the first rectifier cell between the antenna terminal and a power voltage; a second rectifier cell connected in parallel with a part of a resistor in the voltage division circuit; and a detector which detects a difference voltage between two signals each extracted from the voltage division circuit with a different voltage division ratio.SELECTED DRAWING: Figure 12

Description

本発明は、復調回路と、これを用いた無線タグ装置に関する。   The present invention relates to a demodulation circuit and a wireless tag device using the demodulation circuit.

ＲＦＩＤ（Radio Frequency Identification）タグは、個体の識別や商品管理等に利用され、無線で通信を行う。   An RFID (Radio Frequency Identification) tag is used for individual identification, product management, and the like, and performs wireless communication.

図１に示す一般的なＲＦＩＤタグ１００は、アンテナ１０１と、ＬＳＩＣ（Large-Scaled Integrated Circuit）等のチップ１０５を有する。チップ１０５は、アンテナ端子１０２及び１０３で受信された無線信号から電力供給を受け、無線信号に含まれる命令やデータを処理する。電圧生成部１０６は、供給された電力から電源電圧vdd及びvssを生成する。アナログ部１１０の復調回路１１１は、アンテナ端子１０２、１０３で受信された信号pwrp及びpwrmから論理処理に用いる制御命令やデータを取り出し、復調信号（demout）をデータサンプリング回路１２に供給する。信号pwrpとpwrmは互いに逆相であり、論理処理用のデータや制御命令が振幅変調（ASK: Amplitude Shift Keying）により搬送波に重畳されている。   A general RFID tag 100 shown in FIG. 1 includes an antenna 101 and a chip 105 such as an LSIC (Large-Scaled Integrated Circuit). The chip 105 receives power supply from the radio signals received at the antenna terminals 102 and 103, and processes commands and data included in the radio signals. The voltage generator 106 generates power supply voltages vdd and vss from the supplied power. The demodulation circuit 111 of the analog unit 110 extracts control commands and data used for logic processing from the signals pwrp and pwrm received at the antenna terminals 102 and 103 and supplies the demodulated signal (demout) to the data sampling circuit 12. The signals pwrp and pwrm are out of phase with each other, and logic processing data and control commands are superimposed on the carrier by amplitude modulation (ASK: Amplitude Shift Keying).

図２に復調回路１１１の構成例を示す。復調回路１１１は入力信号pwrp（またはpwrm）を抵抗分圧して得られる信号askl、askhの差分に基づいてデータ値を検出し、復調信号（demout）を出力する。データサンプリング回路１２は、復調信号をクロックに同期させてロジック部７に転送する（datain）。ロジック部７から出力された返信応答のためのデータ（dataout）は、アナログ部１１０の送信レート調整回路１４でタイミング調整され（modin）、変調回路１３で変調されてアンテナ端子１０２及び１０３に出力される。   FIG. 2 shows a configuration example of the demodulation circuit 111. The demodulation circuit 111 detects a data value based on the difference between the signals askl and askh obtained by resistance-dividing the input signal pwrp (or pwrm), and outputs a demodulated signal (demout). The data sampling circuit 12 transfers the demodulated signal to the logic unit 7 in synchronization with the clock (datain). The data (dataout) for the reply response output from the logic unit 7 is adjusted in timing by the transmission rate adjustment circuit 14 of the analog unit 110, modulated by the modulation circuit 13, and output to the antenna terminals 102 and 103. The

図３に示すように、アンテナ端子１０２、１０３が受ける電力の大きさは変動する。図３は、電圧生成部１０６による整流動作の概念図であり、細い実線は信号波形pwrp、破線は信号波形pwrmである。小電力入力とは、生成すべきvdd-vss間の電圧ターゲットよりもpwrpとpwrmの振幅が小さい場合であり、電圧生成回路１０６は昇圧ポンプ機能を用いてvddとvssの間に所定の電圧を発生させる。大電力入力とは、生成すべきvdd-vss間の電圧ターゲットよりもpwrpとpwrmの振幅が大きい場合であり、電圧生成回路１０６はvddとvssの間の電圧を所定の電圧値に制限する。アンテナ端子１０２、１０３が受ける電力の大きさはリーダライタ等の通信相手とＲＦＩＤタグ１００の間の距離に影響される。   As shown in FIG. 3, the magnitude of the power received by the antenna terminals 102 and 103 varies. FIG. 3 is a conceptual diagram of the rectification operation by the voltage generator 106, where the thin solid line is the signal waveform pwrp and the broken line is the signal waveform pwrm. The low power input is a case where the amplitudes of pwrp and pwrm are smaller than the voltage target between vdd and vss to be generated, and the voltage generation circuit 106 uses a boost pump function to apply a predetermined voltage between vdd and vss. generate. The high power input is a case where the amplitudes of pwrp and pwrm are larger than the voltage target between vdd and vss to be generated, and the voltage generation circuit 106 limits the voltage between vdd and vss to a predetermined voltage value. The magnitude of power received by the antenna terminals 102 and 103 is affected by the distance between a communication partner such as a reader / writer and the RFID tag 100.

図４は、ＲＦＩＤタグ１００とリーダライタ２００の間の通信距離と、ＲＦＩＤタグ１００が受信する電力の関係を示す図である。図４の上部で、太い円弧は強い電力を、細い円弧は弱い電力を示す。図４の下部で、横軸はリーダライタ２００からの距離、縦軸を電力として、リーダライタ２００から送出される電力を示す。ＲＦＩＤタグの種類に応じて（タグＡ、タグＢ、タグＣ等）、動作可能な受信電力が異なる。ＲＦＩＤタグ１００がリーダライタ２００に近い位置で通信を行う場合、ＲＦＩＤタグ１００は大きな電力をアンテナ端子１０２、１０３で受信する。ＲＦＩＤタグ１００がリーダライタ２００から遠ざかるとＲＦＩＤタグ１００がリーダライタ２００から受信する電力は小さくなる。図４の例では、タグＡは受信可能な電力がタグＢやタグＣよりも高く、距離ｄ４の位置では受信電力不足でリーダライタ２００と通信できない。タグＢは受信可能な電力がタグＡやタグＣよりも低く、距離ｄ４の位置でもリーダライタ２００と通信可能であるが、距離ｄ１までリーダライタ２００に近づくと通信できなくなる。タグＣはタグＢと同等の小電力でも通信可能であり、かつタグＡと同等の大電力でも通信可能である。タグＣは距離ｄ１からｄ４までの全ての範囲でリーダライタ２００との通信が可能であり、タグＡやタグＢと比較してユーザにとって使いやすい製品となる。したがって、ＲＦＩＤタグ１００の受信可能な電力範囲は、大電力から小電力までカバーできる範囲であることが望ましい。   FIG. 4 is a diagram illustrating the relationship between the communication distance between the RFID tag 100 and the reader / writer 200 and the power received by the RFID tag 100. In the upper part of FIG. 4, a thick arc indicates strong power and a thin arc indicates weak power. In the lower part of FIG. 4, the horizontal axis indicates the power transmitted from the reader / writer 200 with the distance from the reader / writer 200 and the vertical axis the power. The operable received power differs depending on the type of RFID tag (tag A, tag B, tag C, etc.). When the RFID tag 100 performs communication at a position close to the reader / writer 200, the RFID tag 100 receives large power at the antenna terminals 102 and 103. When the RFID tag 100 moves away from the reader / writer 200, the power received by the RFID tag 100 from the reader / writer 200 decreases. In the example of FIG. 4, the tag A has higher receivable power than the tags B and C, and cannot communicate with the reader / writer 200 at a distance d4 due to insufficient received power. The tag B has lower receivable power than the tags A and C and can communicate with the reader / writer 200 even at the distance d4. However, when the tag B approaches the reader / writer 200 up to the distance d1, the tag B cannot communicate. The tag C can communicate with the same low power as the tag B, and can communicate with the same high power as the tag A. The tag C can communicate with the reader / writer 200 in the entire range from the distance d1 to the distance d4, and is a product that is easier for the user to use than the tag A and the tag B. Therefore, it is desirable that the receivable power range of the RFID tag 100 is a range that can cover from high power to low power.

実開平７−２９６４９号公報Japanese Utility Model Publication No. 7-29649 特開２０１４−１１２８５３号公報JP 2014-111283 A

復調回路１１１は、入力信号pwrp、pwrmの振幅の大小に基づいて重畳されたデータの値、例えば「Ｈ」か「Ｌ」かを判断する。しかし、図３に示すようにpwrp、pwrmの振幅は入力電力によって変動する。受信信号の振幅の変動により、復調回路１１１の動作特性が悪くなる。また、復調回路１１１から見ると、ＲＦＩＤタグ１００とリーダライタ２００との間の距離が近距離から遠距離まで時々刻々と変化するのと類似した状況となる。   The demodulating circuit 111 determines the value of the superimposed data, for example, “H” or “L” based on the magnitude of the amplitude of the input signals pwrp and pwrm. However, as shown in FIG. 3, the amplitudes of pwrp and pwrm vary depending on the input power. Due to fluctuations in the amplitude of the received signal, the operating characteristics of the demodulation circuit 111 are deteriorated. Further, when viewed from the demodulation circuit 111, the situation is similar to the case where the distance between the RFID tag 100 and the reader / writer 200 changes momentarily from a short distance to a long distance.

そこで、ワイドレンジの電力変動に対して安定した復調動作を行うことのできる復調回路の提供を課題とする。   Accordingly, an object of the present invention is to provide a demodulation circuit capable of performing a stable demodulation operation against power fluctuations in a wide range.

一つの態様として、復調回路は、
アンテナ端子に接続される第１の整流素子と、
前記アンテナ端子と電源電圧の間で前記第１の整流素子と直列接続される分圧回路と、
前記分圧回路の抵抗の一部と並列に接続される第２の整流素子と、
前記分圧回路から異なる分圧比で取り出される２つの信号の差電圧を検出する検出器と
を有する。 As one aspect, the demodulation circuit includes:
A first rectifying element connected to the antenna terminal;
A voltage dividing circuit connected in series with the first rectifying element between the antenna terminal and a power supply voltage;
A second rectifying element connected in parallel with a part of the resistance of the voltage dividing circuit;
A detector for detecting a voltage difference between two signals taken out from the voltage dividing circuit at different voltage dividing ratios.

ワイドレンジの電力変動に対して安定した復調動作を行うことのできる復調回路が実現する。   A demodulation circuit capable of performing a stable demodulation operation against a wide range of power fluctuation is realized.

一般的なＲＦＩＤタグの概略図である。It is the schematic of a common RFID tag. 図１のＲＦＩＤタグで用いられる従来の復調回路の回路図である。It is a circuit diagram of the conventional demodulation circuit used with the RFID tag of FIG. 図１のＲＦＩＤタグによる電圧生成動作の概念図である。It is a conceptual diagram of the voltage generation operation | movement by the RFID tag of FIG. リーダライタからの距離と受信電力との関係を示す図である。It is a figure which shows the relationship between the distance from a reader / writer, and received power. 技術課題を説明する図であり、復調回路で生成される各種の信号波形を示す図である。It is a figure explaining a technical subject and is a figure which shows the various signal waveforms produced | generated by a demodulation circuit. 技術課題を説明する図であり、大電力時と小電力時の各信号の電圧レベルを示す図である。It is a figure explaining a technical subject and is a figure which shows the voltage level of each signal at the time of high electric power and low electric power. 技術課題を説明する図であり、復調回路で用いられる第２アンプの回路構成図である。It is a figure explaining a technical subject and is a circuit block diagram of the 2nd amplifier used with a demodulation circuit. 技術課題を説明する図であり、復調回路で用いられる第１アンプの回路構成図である。It is a figure explaining a technical subject and is a circuit block diagram of the 1st amplifier used with a demodulation circuit. 技術課題を説明する図である。It is a figure explaining a technical subject. 実施形態の無線タグ装置の概略図である。It is a schematic diagram of a wireless tag device of an embodiment. 図１０の無線タグ装置の電圧生成部の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of the voltage generation part of the radio | wireless tag apparatus of FIG. 実施例１の復調回路の構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a demodulation circuit according to the first embodiment. 図１２の復調回路での大電力時の各種信号の電圧レベルを、従来の復調回路での電圧レベルと比較して示す図である。It is a figure which shows the voltage level of the various signals at the time of the high power in the demodulation circuit of FIG. 12 compared with the voltage level in the conventional demodulation circuit. 図１２の復調回路での小電力時の各種信号の電圧レベルを示す図である。It is a figure which shows the voltage level of the various signals at the time of the low electric power in the demodulation circuit of FIG. 実施例１の変形例を示す図である。FIG. 6 is a diagram illustrating a modified example of the first embodiment. 実施例１の変形例を示す図である。FIG. 6 is a diagram illustrating a modified example of the first embodiment. 実施例２の復調回路の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of a demodulation circuit according to a second embodiment. 信号askhとasklfの差電圧の変動を説明する図である。It is a figure explaining the fluctuation | variation of the difference voltage of signal askh and asklf. 実施例３の復調回路の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of a demodulation circuit according to a third embodiment. 図１９の復調回路で用いられる第２アンプの構成例である。20 is a configuration example of a second amplifier used in the demodulation circuit of FIG. 図１９の復調回路で用いられる第１アンプの構成例である。20 is a configuration example of a first amplifier used in the demodulation circuit of FIG. 図１９の構成で第２ダイオードがない場合の各種の信号波形を示す図である。FIG. 20 is a diagram illustrating various signal waveforms when there is no second diode in the configuration of FIG. 19. 図１９の復調回路における大電力時の各種信号の電圧レベルを従来の復調回路の電圧レベルと比較して示す図である。FIG. 20 is a diagram showing the voltage levels of various signals at high power in the demodulation circuit of FIG. 19 in comparison with the voltage levels of a conventional demodulation circuit. 図１９の復調回路における小電力時の各種信号の電圧レベルを示す図である。It is a figure which shows the voltage level of the various signals at the time of the low power in the demodulation circuit of FIG.

実施形態を説明する前に、図５〜図９を参照して、発明者が見出した技術課題、すなわち受信電力の変動に起因するＲＦＩＤタグの動作特性の悪化を説明する。第１に、小電力入力時に復調回路１１１でのデータ値の判別が困難になる。これを回避しようとすると、大電力入力時に復調回路１１１の信号検出用のトランジスタが入力閾値に対してマージンレスとなりやすく、応答が遅くなる。第２に、受信電力レベルの変動により、通信中に復調回路１１１に入力される信号の直流電圧レベルや差電圧が変化するため、復調回路１１１の信号検出特性が悪くなる。さらに、「Ｌ」データ入力時にはキャリアの振幅が小さくなることから、小電力入力時と類似した状態になり、「Ｈ」データ入力時には大電力入力時と類似した状態となる。これらはいずれもＲＦＩＤタグの動作特性の悪化の原因となる。   Before describing the embodiment, a technical problem found by the inventor, that is, deterioration of operating characteristics of the RFID tag due to fluctuations in received power will be described with reference to FIGS. First, it becomes difficult to determine the data value in the demodulation circuit 111 when a small power is input. To avoid this, the signal detection transistor of the demodulation circuit 111 tends to be marginless with respect to the input threshold at the time of high power input, and the response becomes slow. Second, due to fluctuations in the received power level, the DC voltage level or difference voltage of the signal input to the demodulation circuit 111 during communication changes, so that the signal detection characteristics of the demodulation circuit 111 deteriorate. Furthermore, since the carrier amplitude is small when “L” data is input, the state is similar to that when low power is input, and when the “H” data is input, the state is similar to when high power is input. All of these cause deterioration of the operating characteristics of the RFID tag.

図５に示すように、復調回路１１１では各種の信号波形が生成される。図２の構成ではアンテナ端子１０２と電源電圧vssの間に、整流素子であるダイオードD01と、抵抗Ｒ１、Ｒ２、Ｒ３が直列接続される。ダイオードD01はたとえばｎＭＯＳトランジスタである。図５の上段及び中段で、信号pwrpはアンテナ端子１０２から入力された信号である。信号envは、入力信号pwrpの包絡線のうち高い電圧側の電圧値からダイオード（ｎＭＯＳトランジスタ）D01の閾値電圧ｖthが低くなった電圧波形であり、時間的な遅延が反映されている。   As shown in FIG. 5, the demodulation circuit 111 generates various signal waveforms. In the configuration of FIG. 2, a diode D01 that is a rectifying element and resistors R1, R2, and R3 are connected in series between the antenna terminal 102 and the power supply voltage vss. The diode D01 is, for example, an nMOS transistor. In the upper and middle stages of FIG. 5, the signal pwrp is a signal input from the antenna terminal 102. The signal env is a voltage waveform in which the threshold voltage vth of the diode (nMOS transistor) D01 is lowered from the voltage value on the higher voltage side of the envelope of the input signal pwrp, and a time delay is reflected.

信号asklは、Ｒ２とＲ３の間のノードから取り出される電圧波形であり、envとvssの間を抵抗分割した電圧を有する。信号asklは第１アンプ（AMP1）に入力され、負帰還制御（平均化）される。信号asklfは、第１アンプ（AMP1）の出力に対してローパスフィルタ（LPF）を通過させた成分であり、第２アンプ(AMP2)の一方の入力端子に接続される。信号askhは、復調回路１１１のＲ１とＲ２の間のノードから取り出される電圧波形であり、envとvssの間を抵抗分割した電圧を有する。信号askhは第２アンプ（AMP2）の他方の入力端子に接続される。askhの電圧がasklfの電圧よりも高いときは、復調回路１１１の出力demoutは「Ｈ」となり、askhの電圧がasklfの電圧よりも低いときは、demoutは「Ｌ」となる。これにより、図５の下段に示すように、受信したpwrpの振幅が大きいときは「Ｈ」データとして判定され、pwrpの振幅が小さいときは「Ｌ」データとして判定される。   The signal askl is a voltage waveform extracted from a node between R2 and R3, and has a voltage obtained by dividing resistance between env and vss. The signal askl is input to the first amplifier (AMP1) and subjected to negative feedback control (averaging). The signal asklf is a component obtained by passing the output of the first amplifier (AMP1) through the low-pass filter (LPF), and is connected to one input terminal of the second amplifier (AMP2). The signal askh is a voltage waveform extracted from the node between R1 and R2 of the demodulation circuit 111, and has a voltage obtained by dividing resistance between env and vss. The signal askh is connected to the other input terminal of the second amplifier (AMP2). When the askh voltage is higher than the asklf voltage, the output demout of the demodulation circuit 111 is “H”, and when the askh voltage is lower than the asklf voltage, the demout is “L”. Thus, as shown in the lower part of FIG. 5, when the received pwrp has a large amplitude, it is determined as “H” data, and when the pwrp has a small amplitude, it is determined as “L” data.

図６は、大電力時と小電力時の各信号の電圧レベルの概念を示す図である。図３にも示したように、大電力時は入力信号pwrpは電源電圧vdd及びvssと交差する振幅で振動する。そのため、信号envは電源電圧vddに近い電圧、かつpwrpの最も高い電圧よりもD01の閾値電圧vthnだけ低い電圧となる。小電力時には、昇圧により電源電圧vdd、vssが入力信号pwrpから生成されるため、入力信号pwrpはvdd、vssと交差せず、vddとvssの間で振動する。そのため、信号envは(vdd-vss)/2よりもvssに近い側で、pwrpの最も高い電圧よりもダイオードD01の閾値電圧vthnだけ低い電圧となる。大電力時には、askhとaskl（またはasklf）はvssからvddに寄った電圧となりやすい。小電力時には、askhとaskl（またはasklf）はvddからvssに寄った電圧となりやすい。   FIG. 6 is a diagram showing the concept of the voltage level of each signal at the time of high power and at the time of low power. As shown in FIG. 3, when the power is high, the input signal pwrp oscillates with an amplitude that intersects the power supply voltages vdd and vss. Therefore, the signal env is a voltage close to the power supply voltage vdd and lower than the highest voltage of pwrp by the threshold voltage vthn of D01. At low power, the power supply voltages vdd and vss are generated from the input signal pwrp by boosting, so the input signal pwrp does not cross vdd and vss and oscillates between vdd and vss. Therefore, the signal env is closer to vss than (vdd-vss) / 2 and is lower than the highest voltage of pwrp by the threshold voltage vthn of the diode D01. At high power, askh and askl (or asklf) tend to be a voltage from vss to vdd. At low power, askh and askl (or asklf) are likely to be voltages from vdd to vss.

図７は、復調回路１１１の第２アンプ（AMP2）の回路構成を示す。第２アンプ（AMP2）は信号検出用のアンプであり、askhとaskl（またはasklf）の差電圧から信号の「Ｈ」と「Ｌ」を判定する。しかし、図６に示すように、小電力時にはaskhとaskl（またはasklf）の差電圧Δvは大電力時と比較して小さくなることと、vddとvssの間の電圧も小さくなることのため、受信が困難になりやすい。   FIG. 7 shows a circuit configuration of the second amplifier (AMP2) of the demodulation circuit 111. The second amplifier (AMP2) is an amplifier for signal detection, and determines “H” and “L” of the signal from the difference voltage between askh and askl (or asklf). However, as shown in FIG. 6, at low power, the difference voltage Δv between askh and askl (or asklf) is smaller than at high power, and the voltage between vdd and vss is also smaller. Reception is likely to be difficult.

これを回避するために、第２アンプ（AMP2）は入力信号をｐＭＯＳで受ける構成にして、小電力時にaskh入力端子のゲート入力電圧vinが大きく取れるようにする。しかし、このように設計した場合、大電力時にaskhが高くなると、小電力時に比べて第２アンプ（AMP2）のゲート入力電圧vinが小さくなりやすい（図６参照）。すなわち、askhを受けるｐＭＯＳトランジスタがオンしにくくなる（入力閾値に対してマージンレスとなりやすい）。大電力時にaskh入力端子の入力ゲート電圧vinが小さいと、askhとasklの差電圧Δvが大きいにもかかわらず、第２アンプ（AMP2）の応答が遅くなる。   In order to avoid this, the second amplifier (AMP2) is configured to receive the input signal by the pMOS so that the gate input voltage vin of the askh input terminal can be increased when the power is low. However, in the case of such a design, when askh becomes high at the time of high power, the gate input voltage vin of the second amplifier (AMP2) tends to be smaller than at the time of low power (see FIG. 6). That is, the pMOS transistor that receives askh is difficult to turn on (is likely to be marginless with respect to the input threshold). When the input gate voltage vin of the askh input terminal is small at the time of high power, the response of the second amplifier (AMP2) becomes slow although the difference voltage Δv between askh and askl is large.

図８は、図２の第１アンプ（AMP1）の回路構成を示す。第１アンプ（AMP1）でも第２アンプ（AMP2）と同様の問題が起きる。第１アンプ（AMP1）は、復調回路１１１のasklの平均化電圧を生成するアンプである。アンテナ端子１０２に入力される信号pwrpの振幅の変動により、第１アンプ（AMP1）に入力される信号の直流（ＤＣ）レベルや差電圧Δvが変わる。小電力時の検出電圧が(vdd-vss)/2よりも低くなった場合に入力ゲート電圧vinを大きく取れるようにするために第１アンプ（AMP1）への入力をｐＭＯＳトランジスタで受ける構成とする。そうすると、大電力時に負帰還を受けるトランジスタのゲート入力電圧vinが小さくなり、入力閾値に対してマージンレスとなりやすい。その結果、第１アンプ（AMP1）の応答が遅くなる。   FIG. 8 shows a circuit configuration of the first amplifier (AMP1) of FIG. The same problem as the second amplifier (AMP2) occurs in the first amplifier (AMP1). The first amplifier (AMP1) is an amplifier that generates an askl average voltage of the demodulation circuit 111. The direct current (DC) level and the difference voltage Δv of the signal input to the first amplifier (AMP1) change due to fluctuations in the amplitude of the signal pwrp input to the antenna terminal 102. When the detection voltage at the time of low power becomes lower than (vdd-vss) / 2, the pMOS transistor receives the input to the first amplifier (AMP1) so that the input gate voltage vin can be increased. . Then, the gate input voltage vin of the transistor that receives negative feedback at the time of high power becomes small, and it tends to be marginless with respect to the input threshold value. As a result, the response of the first amplifier (AMP1) is delayed.

図９は、第２の課題を説明する図である。ＲＦＩＤタグ１００とリーダライタ２００との通信は、搬送波（キャリア）の振幅の大きさまたは振幅の有無による「Ｈ」と「Ｌ」のデータの組み合わせによって行われる。図９に示すように、通信データの符号により入力信号pwrpの振幅期間の割合が変わると、復調回路１１１で生成される信号askhとasklの電圧が変わる。第１アンプ（AMP1）から出力される平均化電圧やＬＰＦ通過後の信号asklfは、askhやasklの電圧変化に対して時間遅れがある。そのため、第２アンプ（AMP2）の差電圧検出特性が悪化する。   FIG. 9 is a diagram for explaining the second problem. Communication between the RFID tag 100 and the reader / writer 200 is performed by a combination of “H” and “L” data depending on the amplitude of the carrier wave or the presence or absence of the amplitude. As shown in FIG. 9, when the ratio of the amplitude period of the input signal pwrp changes depending on the sign of the communication data, the voltages of the signals askh and askl generated by the demodulation circuit 111 change. The average voltage output from the first amplifier (AMP1) and the signal asklf after passing through the LPF have a time delay with respect to the voltage change of askh and askl. Therefore, the differential voltage detection characteristic of the second amplifier (AMP2) is deteriorated.

また、図９に示すように、askhの電圧変動により第２アンプ（AMP2）の入力ゲート電圧vin、すなわちvddとaskhとの間の電圧が変動する。入力ゲート電圧vinの変化は信号askhの変化に起因し、図９ではこの変化はΔVaskhで表わされている。入力ゲート電圧vinの変動によっても第２アンプ（AMP2）の応答特性が悪化する。   As shown in FIG. 9, the voltage variation of askh causes the input gate voltage vin of the second amplifier (AMP2), that is, the voltage between vdd and askh to vary. The change in the input gate voltage vin is caused by the change in the signal askh, and this change is represented by ΔVaskh in FIG. The response characteristic of the second amplifier (AMP2) also deteriorates due to fluctuations in the input gate voltage vin.

実施形態では、上述した技術課題を解決して、ワイドレンジの電力変動に対して安定した動作を実現する復調回路と、これを用いた無線タグ装置を提供する。   In the embodiment, the above-described technical problem is solved, and a demodulation circuit that realizes a stable operation with respect to wide-range power fluctuations and a wireless tag device using the demodulation circuit are provided.

図１０は、実施形態の復調回路が適用される無線タグ装置１の概略図である。無線タグ装置１は、アンテナ２と、ＬＳＩＣ等のチップ５を有する。チップ５は、電圧生成部６、ロジック部７、アナログ部１０を有する。チップ５内の回路は、アンテナ端子３ｐ、３ｍから入力される高周波（ＲＦ）の信号pwrp、pwrmから電力供給を受けて、種々の処理を行う。   FIG. 10 is a schematic diagram of the wireless tag device 1 to which the demodulation circuit of the embodiment is applied. The wireless tag device 1 includes an antenna 2 and a chip 5 such as LSIC. The chip 5 includes a voltage generation unit 6, a logic unit 7, and an analog unit 10. Circuits in the chip 5 perform various processes by receiving power supply from radio frequency (RF) signals pwrp and pwrm input from the antenna terminals 3p and 3m.

アナログ部１０は、復調回路１１、データサンプリング回路１２、変調回路１３、送信レート調整回路１４、及び発振回路１５を有する。データサンプリング回路１２と変調回路１３と送信レート調整回路１４の機能構成は、図１のデータサンプリング回路１２、変調回路１３、及び送信レート調整回路１４と同じであり、説明を省略する。発振回路１５は、データサンプリングに用いるクロック（clki）、送信レート調整に用いるクロック（clko）、ロジック部７で各種論理処理に用いるクロック（clkl）等を生成する。ロジック部７の機能構成は図１のロジック部７と同じであり、説明を省略する。   The analog unit 10 includes a demodulation circuit 11, a data sampling circuit 12, a modulation circuit 13, a transmission rate adjustment circuit 14, and an oscillation circuit 15. The functional configurations of the data sampling circuit 12, the modulation circuit 13, and the transmission rate adjustment circuit 14 are the same as those of the data sampling circuit 12, the modulation circuit 13, and the transmission rate adjustment circuit 14 in FIG. The oscillation circuit 15 generates a clock (clki) used for data sampling, a clock (clko) used for transmission rate adjustment, a clock (clkl) used for various logic processes in the logic unit 7, and the like. The functional configuration of the logic unit 7 is the same as that of the logic unit 7 of FIG.

図１１は、電圧生成部６の回路構成例を示す。電圧生成部６は、整流回路２１、シャント回路２２、低電圧検出回路２３、及び基準電圧生成回路２４を有する。整流回路２１はアンテナ端子３ｐ、３ｍから入力される信号pwrp及びpwrmから、電源電圧vdd及びvssを生成する。小電力時にvdd-vss間の電圧のターゲットよりも入力信号pwrp、pwrmの振幅が小さいときは、整流回路２１はダイオードと容量で構成される昇圧ポンプ２７の機能を用いて、vdd-vss間に必要な電圧を発生させる。低電圧検出回路２３は、生成された電圧が小さい場合に、アナログ部１０とロジック部７を非活性にする。シャント回路２２は大電力時にvdd-vss間の電圧が昇圧動作により高くなりすぎないように電圧を制限する。シャント回路２２での電圧制御は、基準電圧生成回路２４で生成された基準電圧vrefを用いて行われる。電源電圧vddとvssの抵抗分割ノードvmsntを検出対象とし、vmsntがvrefよりも高くなるとvddとvssを短絡することで電圧制御する。電源起動時には、vrefは理想の電圧値に到達していない。このときにシャント回路が誤動作するのを防止するため、低電圧検出回路２３で定電圧を検出しているときには（xrstが「Ｌ」レベル）、vddとvssの間のシャントを無効にする制御を行ってもよい。   FIG. 11 shows a circuit configuration example of the voltage generator 6. The voltage generation unit 6 includes a rectifier circuit 21, a shunt circuit 22, a low voltage detection circuit 23, and a reference voltage generation circuit 24. The rectifier circuit 21 generates power supply voltages vdd and vss from signals pwrp and pwrm input from the antenna terminals 3p and 3m. When the amplitude of the input signals pwrp and pwrm is smaller than the target of the voltage between vdd-vss at the time of low power, the rectifier circuit 21 uses the function of the booster pump 27 composed of a diode and a capacitor between vdd-vss. Generate the required voltage. The low voltage detection circuit 23 deactivates the analog unit 10 and the logic unit 7 when the generated voltage is small. The shunt circuit 22 limits the voltage so that the voltage between vdd and vss does not become too high due to the boosting operation when the power is high. The voltage control in the shunt circuit 22 is performed using the reference voltage vref generated by the reference voltage generation circuit 24. The resistance division node vmsnt of the power supply voltages vdd and vss is set as a detection target, and when vmsnt becomes higher than vref, voltage control is performed by short-circuiting vdd and vss. At power-up, vref does not reach the ideal voltage value. In order to prevent the shunt circuit from malfunctioning at this time, when the constant voltage is detected by the low voltage detection circuit 23 (xrst is “L” level), control for invalidating the shunt between vdd and vss is performed. You may go.

図１２は、実施例１の復調回路１１Ａの回路構成を示す。復調回路１１Ａは、アンテナ端子３ｐと電源電圧vssの間に、直列接続された第１ダイオード（D01）７１及び分圧回路７０と、分圧回路７０の一部の抵抗と並列接続された第２ダイオード（D02）７２を有する。この例では、第１ダイオード７１と第２ダイオード７２としてＭＯＳトランジスタを用いており、分圧回路７０は直列接続された抵抗７５（R01）、抵抗７6（R02）、抵抗７７（R03）、及び抵抗７８（R04）を有する。   FIG. 12 illustrates a circuit configuration of the demodulation circuit 11A according to the first embodiment. The demodulation circuit 11A includes a first diode (D01) 71 and a voltage dividing circuit 70 connected in series between the antenna terminal 3p and the power supply voltage vss, and a second resistor connected in parallel with a part of the resistance of the voltage dividing circuit 70. A diode (D02) 72 is provided. In this example, MOS transistors are used as the first diode 71 and the second diode 72, and the voltage dividing circuit 70 includes a resistor 75 (R01), a resistor 76 (R02), a resistor 77 (R03), and a resistor connected in series. 78 (R04).

実施形態の特徴として、第２ダイオード７２が分圧回路７０の抵抗の一部（図１２では抵抗７８）と並列接続されている。第２ダイオード７２を分圧回路７０の抵抗の一部と並列接続することで、大電力時にaskhとasklがvdd寄りになるのを防止する。   As a feature of the embodiment, the second diode 72 is connected in parallel with a part of the resistance of the voltage dividing circuit 70 (resistor 78 in FIG. 12). By connecting the second diode 72 in parallel with a part of the resistance of the voltage dividing circuit 70, it is possible to prevent askh and askl from approaching vdd at the time of high power.

分圧回路７０の抵抗（R01）７５と抵抗（R02）７６の間のノードから信号askhが取り出され、信号検出用の第２アンプ（AMP2）８２の一方の入力に接続される。分圧回路７０の抵抗（R02）７６と抵抗（R03）７７の間のノードから信号asklが取り出される。信号asklは平滑化用の第１アンプ（AMP1）８１で平滑化され、ローパスフィルタ（LPF）で遮断周波数より高い周波数成分が除去される。ローパスフィルタ（LPF）の出力信号asklfは、信号検出用のアンプ（AMP2）８２の他方の入力に接続される。第２アンプ８２は２つの信号の差分を出力する。この差電圧は増幅され、復調信号（demout）が復調回路１１Ａから出力される。   A signal askh is taken out from a node between the resistor (R01) 75 and the resistor (R02) 76 of the voltage dividing circuit 70, and is connected to one input of a second amplifier (AMP2) 82 for signal detection. A signal askl is extracted from a node between the resistor (R02) 76 and the resistor (R03) 77 of the voltage dividing circuit 70. The signal askl is smoothed by a smoothing first amplifier (AMP1) 81, and a frequency component higher than the cutoff frequency is removed by a low-pass filter (LPF). The output signal asklf of the low-pass filter (LPF) is connected to the other input of the signal detection amplifier (AMP2) 82. The second amplifier 82 outputs the difference between the two signals. This differential voltage is amplified and a demodulated signal (demout) is output from the demodulating circuit 11A.

分圧回路７０の抵抗（Ｒ03）７７と抵抗（Ｒ04）７８の間のノードから信号asksが取り出される。信号asksは、抵抗（Ｒ04）７８と並列接続される第２ダイオード７２のドレインとゲートに入力される。第２ダイオード７２のソースは電源電圧vssに接続されている。第２ダイオード７２のオン抵抗は抵抗７８の抵抗よりも小さいが、小電力時の電流ではオンしないように閾値電圧が設定されている。すなわち、第２ダイオード７２は、小電力時にはＯＮしないが大電力時にオンする非線形素子である。大電力時に第２ダイオード７２に流れる電流は抵抗７８の電流よりも十分に大きくなる。   A signal asks is taken out from a node between the resistor (R03) 77 and the resistor (R04) 78 of the voltage dividing circuit 70. The signal asks is input to the drain and gate of the second diode 72 connected in parallel with the resistor (R04) 78. The source of the second diode 72 is connected to the power supply voltage vss. The on-resistance of the second diode 72 is smaller than the resistance of the resistor 78, but the threshold voltage is set so that it does not turn on when the current is low. That is, the second diode 72 is a non-linear element that does not turn on when the power is low but turns on when the power is high. The current flowing through the second diode 72 at the time of high power is sufficiently larger than the current of the resistor 78.

説明を簡単にするために分圧回路７０の抵抗７５、７６、７７、７８の抵抗比を１：１：0.5：0.5とすると、第２ダイオード７２がない場合は、信号askhはenvとvssの間の電圧を２／３の分圧比で分圧したものである。第２ダイオード７２を挿入することで、大電力時には第２ダイオード７２が導通して、信号askhはenvとvssの間の電圧を３／５の分圧比で分圧したものになる。この分圧比の差分だけ、askhの電圧レベルはvss側に近くなる。   If the resistance ratio of the resistors 75, 76, 77, and 78 of the voltage dividing circuit 70 is 1: 1: 0.5: 0.5 for the sake of simplicity of explanation, the signal askh is expressed as env and vss in the absence of the second diode 72. The voltage between them is divided by a voltage division ratio of 2/3. By inserting the second diode 72, the second diode 72 becomes conductive when the power is high, and the signal askh is obtained by dividing the voltage between env and vss by a voltage dividing ratio of 3/5. The voltage level of askh is closer to the vss side by the difference in the voltage division ratio.

一方、小電力の場合は、第２ダイオード７２が挿入されていても導通しないので、信号askhは常にenvとvssの間の電圧を２／３の分圧比で分圧したものとなる。すなわち、従来と同等の動作を行う。   On the other hand, in the case of low power, even if the second diode 72 is inserted, it does not conduct, so the signal askh is always the voltage between env and vss divided by a voltage division ratio of 2/3. That is, an operation equivalent to the conventional one is performed.

信号asklについても同様に、第２ダイオード７２がない場合は、信号asklはenvとvssの間の電圧を１／３の分圧比で分圧したものである。第２ダイオード７２を挿入することで大電力時には第２ダイオード７２が導通して、信号asklはenvとvssの間の電圧を１／５の分圧比で分圧したものになる。この分圧比の差分だけ、asklの電圧レベルはvss側に近くなる。他方、小電力の場合は、第２ダイオード７２が挿入されていても導通しないので、信号askhは常にenvとvssの間の電圧を１／３の分圧比で分圧したものとなる。すなわち、従来と同等の動作を行う。   Similarly, for the signal askl, when the second diode 72 is not provided, the signal askl is obtained by dividing the voltage between env and vss by a voltage dividing ratio of 1/3. By inserting the second diode 72, the second diode 72 becomes conductive when the power is high, and the signal askl is obtained by dividing the voltage between env and vss by a voltage dividing ratio of 1/5. The voltage level of askl is closer to the vss side by the difference in the voltage division ratio. On the other hand, in the case of low power, even if the second diode 72 is inserted, it does not conduct, so the signal askh is always the voltage between env and vss divided by a voltage division ratio of 1/3. That is, an operation equivalent to the conventional one is performed.

図１３は、大電力時に復調回路１１Ａで生成される各種信号の電圧レベルを、従来の復調回路１１１での電圧レベルと比較して示す図である。従来構成では、大電力時にaskhの電圧がvdd寄りになるため、第２アンプ８２の入力受け側のｐＭＯＳトランジスタに印加される電圧vinを十分にとることができない。これに対し、実施例では図１２の構成とすることで、大電力時にaskhがvdd寄りになるのを防止して、vinを大きくすることができる。したがって、第２アンプ８２の応答特性が向上する。   FIG. 13 is a diagram showing the voltage levels of various signals generated by the demodulation circuit 11 </ b> A at the time of high power in comparison with the voltage levels of the conventional demodulation circuit 111. In the conventional configuration, the voltage of askh is close to vdd when the power is high, so that the voltage vin applied to the pMOS transistor on the input receiving side of the second amplifier 82 cannot be taken sufficiently. On the other hand, in the embodiment, by adopting the configuration of FIG. 12, it is possible to prevent askh from being close to vdd at the time of high power and to increase vin. Therefore, the response characteristic of the second amplifier 82 is improved.

また、大電力時のasklの増大を防止できるので、第１アンプ８１で負帰還を受けるｐＭＯＳの入力電圧（vddとasklの差）を大きくすることができ、第１アンプ８１の応答特性が向上する。   Moreover, since increase of askl at the time of high power can be prevented, the input voltage (difference between vdd and askl) of the pMOS which receives negative feedback by the first amplifier 81 can be increased, and the response characteristic of the first amplifier 81 is improved. To do.

図１４は、小電力時に復調回路１１Ａで生成される各種信号の電圧レベルを、従来の復調回路１１１での電圧レベルと比較して示す図である。上述のように、第２ダイオード７２は、小電力時の電流ではオンしないように閾値電圧が設定されており、従来と同様に第１アンプ８１と第２アンプ８２の入力受け側のｐＭＯＳトランジスタの電圧vinを十分にとることができる。   FIG. 14 is a diagram showing the voltage levels of various signals generated by the demodulation circuit 11A when the power is low compared with the voltage levels of the conventional demodulation circuit 111. In FIG. As described above, the threshold voltage of the second diode 72 is set so that it does not turn on at a low power current, and the pMOS transistors on the input receiving side of the first amplifier 81 and the second amplifier 82 are the same as in the prior art. The voltage vin can be taken sufficiently.

このように、実施形態ではasklやaskhが入力信号pwrpの電圧に依存して変動することを抑制し、動作を安定化することができる。また、小電力時には第２ダイオード７２はオフのままであることから、余分な電流消費が発生せず、従来通り低電力で動作することができる。   Thus, in the embodiment, askl and askh can be suppressed from varying depending on the voltage of the input signal pwrp, and the operation can be stabilized. In addition, since the second diode 72 remains off at the time of low power, no extra current consumption occurs, and operation can be performed with low power as in the past.

図１５と図１６は、図１４の変形例を示す。第１ダイオード７１と第２ダイオード７２はＭＯＳトランジスタに限定されず、ＰＮ接合ダイオード８３、８４を用いてもよい。図１５の復調回路１１Ｂでは、抵抗７８と並列接続される第２ダイオードとして、ＰＮ接合ダイオード８３を用いている。ＰＮ接合ダイオード８３は電源電圧vssに接続されている。図１６の復調回路１１Ｃでは、第１ダイオードとしてと第２ダイオードの双方にＰＮ接合ダイオード８３、８４を用いている。これらの構成でも、大電力時にaskh、asklがvdd寄りになってアンプ８１、８２への入力電圧vinが小さくなることを防止できる。   15 and 16 show a modification of FIG. The first diode 71 and the second diode 72 are not limited to MOS transistors, and PN junction diodes 83 and 84 may be used. In the demodulation circuit 11B of FIG. 15, a PN junction diode 83 is used as the second diode connected in parallel with the resistor 78. The PN junction diode 83 is connected to the power supply voltage vss. In the demodulation circuit 11C of FIG. 16, PN junction diodes 83 and 84 are used as both the first diode and the second diode. Even with these configurations, it is possible to prevent the input voltage vin to the amplifiers 81 and 82 from becoming small due to askh and askl being close to vdd when power is large.

図１７は、実施例２の復調回路１１Ｄの回路構成を示す。復調回路１１Ｄは、実施例１の構成に加えて、分圧回路７０の別の抵抗（Ｒ02）７６と並列に接続される第３ダイオード７３を有する。   FIG. 17 illustrates a circuit configuration of the demodulation circuit 11D according to the second embodiment. In addition to the configuration of the first embodiment, the demodulation circuit 11D includes a third diode 73 connected in parallel with another resistor (R02) 76 of the voltage dividing circuit 70.

実施例１の構成で、第２ダイオード(D02)７２がオフしている状態では、抵抗７８に流れる電流をIr04、抵抗値をR02としたとき、信号asksの電圧はIr04*R02で表される。第２ダイオード７２がオンした場合、asksの電圧は第２ダイオード７２の閾値電圧Vthd02まで低下する。この電圧（Ir04*R04−Vthd02）は抵抗(R01)７５、抵抗(R02)７６、抵抗(R03)７７により分配されるため、第２ダイオード７２がオンすると、第２ダイオード７２がオフしていたときと比較してaskhとasklの間の差電圧Δｖは増大する。   In the configuration of the first embodiment, when the second diode (D02) 72 is off, the voltage of the signal asks is represented by Ir04 * R02 when the current flowing through the resistor 78 is Ir04 and the resistance value is R02. . When the second diode 72 is turned on, the voltage of asks drops to the threshold voltage Vthd02 of the second diode 72. Since this voltage (Ir04 * R04−Vthd02) is distributed by the resistor (R01) 75, the resistor (R02) 76, and the resistor (R03) 77, when the second diode 72 is turned on, the second diode 72 is turned off. Compared to the time, the difference voltage Δv between askh and askl increases.

図１８は、askhとasklの差電圧Δvの変動を示す図である。図１８の上段は、askhとasklの差電圧Δvが大きい場合（ΔV1）、下段はaskhとasklの差電圧Δvが小さい場合（ΔV2）の各種信号の電圧レベルを示す。搬送波（キャリア）が入力されている状態では、askhはasklfよりも高い状態である。データ通信のためにキャリアの振幅がなくなる（もしくは小さくなる）とaskhがasklfよりも低い電圧となることでデータ「Ｌ」が認識される。キャリアの振幅がなくなる（もしくは小さくなる）とaskhの電圧は低下を始めるが、最初のasklfとの差電圧が大きいと、askhがasklfと交差するまでの時間が長くなる。すなわち、復調回路１１のデータ検出に遅延が生じる。また、検出結果で「Ｌ」期間の幅が短く判定されるおそれがある。   FIG. 18 is a diagram showing fluctuations in the difference voltage Δv between askh and askl. The upper part of FIG. 18 shows the voltage levels of various signals when the difference voltage Δv between askh and askl is large (ΔV1), and the lower part shows the difference voltage Δv between askh and askl is small (ΔV2). When a carrier wave (carrier) is input, askh is higher than asklf. When the carrier amplitude disappears (or becomes smaller) for data communication, the data “L” is recognized when askh becomes a voltage lower than asklf. When the carrier amplitude disappears (or becomes smaller), the voltage of askh begins to drop, but when the voltage difference from the first asklf is large, the time until askh crosses asklf becomes longer. That is, a delay occurs in the data detection of the demodulation circuit 11. Moreover, there is a possibility that the width of the “L” period is determined to be short in the detection result.

これらの問題は、第３ダイオード７３を抵抗７７と並列に接続することで解決することができる。第３ダイオード７３の閾値電圧をVthd03とすると、ΔV2＜Vthd03＜ΔV1に設定することで、askhとasklの間の差電圧ΔvがVthd03より大きくなることを防止する。askhとasklの間の差電圧ΔvがΔV1であった場合と比較すると、第３ダイオード７３を追加することで図１８の上段から下段への変化となるため、検出遅延は減少する。また、「Ｌ」パルス幅が短く判定される事態を防止することができる。   These problems can be solved by connecting the third diode 73 in parallel with the resistor 77. When the threshold voltage of the third diode 73 is Vthd03, the difference voltage Δv between askh and askl is prevented from becoming larger than Vthd03 by setting ΔV2 <Vthd03 <ΔV1. Compared with the case where the difference voltage Δv between askh and askl is ΔV1, the addition of the third diode 73 causes a change from the upper stage to the lower stage of FIG. Further, it is possible to prevent a situation where the “L” pulse width is determined to be short.

なお、第３ダイオード７３は、ＭＯＳトランジスタに替えてｐｎ接合ダイオードとしてもよい。   The third diode 73 may be a pn junction diode instead of the MOS transistor.

図１９は第３実施形態の復調回路１１Ｅの回路構成を示す。実施例１と実施例２では、第１ダイオード（D01）で検出する包絡線を、高い電圧側の包絡線としていた。実施例３では、第１ダイオード（D01）８５で低い電圧側の包絡線を検出する。一例として、第１ダイオード（D01）８５と第２ダイオード（D02）８６にｐＭＯＳトランジスタを用る。また、アンテナ端子３ｐと電源電圧vddの間に、第１ダイオード７１と分圧回路７０を直列接続し、第２ダイオード８６が分圧回路７０の抵抗の一部（この例では抵抗(R04)７８）と並列接続され、電源電圧vddに接続されている。第２ダイオード８６は、小電力時の電流ではオンしないように閾値電圧が設定されている。また、第２ダイオード８６のオン抵抗は抵抗７８の抵抗よりも小さい。   FIG. 19 shows a circuit configuration of the demodulation circuit 11E of the third embodiment. In Example 1 and Example 2, the envelope detected by the first diode (D01) is the high voltage side envelope. In the third embodiment, the first diode (D01) 85 detects the low voltage side envelope. As an example, pMOS transistors are used for the first diode (D01) 85 and the second diode (D02) 86. The first diode 71 and the voltage dividing circuit 70 are connected in series between the antenna terminal 3p and the power supply voltage vdd, and the second diode 86 is a part of the resistance of the voltage dividing circuit 70 (in this example, the resistor (R04) 78). ) And connected in parallel to the power supply voltage vdd. The threshold voltage of the second diode 86 is set so that it does not turn on at a low power current. The on-resistance of the second diode 86 is smaller than the resistance of the resistor 78.

分圧回路７０の抵抗（R01）７５と抵抗（R02）７６の間のノードから信号asklが取り出され、信号検出用の第２アンプ（AMP2）９２の一方の入力に接続される。分圧回路７０の抵抗（R02）７６と抵抗（R03）７７の間のノードから信号askhが取り出される。信号askhは平滑化用の第１アンプ（AMP1）９１で平滑化され、ローパスフィルタ（LPF）で遮断周波数より高い周波数成分が除去される。ローパスフィルタ（LPF）の出力信号askhfは、信号検出用のアンプ（AMP2）９２の他方の入力に接続される。第２アンプ９２は２つの信号の差分を出力する。この差電圧は増幅され、復調信号（demout）が復調回路１１Ｅから出力される。   A signal askl is taken out from a node between the resistor (R01) 75 and the resistor (R02) 76 of the voltage dividing circuit 70, and is connected to one input of a second amplifier (AMP2) 92 for signal detection. A signal askh is extracted from a node between the resistor (R02) 76 and the resistor (R03) 77 of the voltage dividing circuit 70. The signal askh is smoothed by a first amplifier (AMP1) 91 for smoothing, and a frequency component higher than the cutoff frequency is removed by a low-pass filter (LPF). The output signal askhf of the low-pass filter (LPF) is connected to the other input of the signal detection amplifier (AMP2) 92. The second amplifier 92 outputs the difference between the two signals. This differential voltage is amplified and a demodulated signal (demout) is output from the demodulating circuit 11E.

図２０は、第２アンプ９２の構成例を示す。第２アンプ９２で入力askhfとasklを受けるトランジスタはｎＭＯＳトランジスタである。図１９のように、第２ダイオード８６を抵抗７８と並列接続することで、大電力時にasklとvssの間の入力電圧vinを大きくとることができ、応答特性が良好になる。   FIG. 20 shows a configuration example of the second amplifier 92. The transistor receiving the inputs askhf and askl by the second amplifier 92 is an nMOS transistor. As shown in FIG. 19, by connecting the second diode 86 in parallel with the resistor 78, the input voltage vin between askl and vss can be increased when the power is large, and the response characteristic is improved.

図２１は、第１アンプ９１の構成例を示す。第１アンプ９１で、askhを受けとるトランジスタと負帰還を受け取るトランジスタはｎＭＯＳトランジスタである。図１９の構成により、大電力時に入力電圧vinを大きくとることができ、応答特性が良くなる。   FIG. 21 shows a configuration example of the first amplifier 91. In the first amplifier 91, the transistor that receives askh and the transistor that receives negative feedback are nMOS transistors. With the configuration of FIG. 19, the input voltage vin can be increased when the power is large, and the response characteristics are improved.

図２２は、小電力時に復調回路１１Ｅで生成される各種信号の信号波形を示す。信号envはvssから第１ダイオード８５の閾値電圧vthだけ高い電圧である。第２アンプ９２は、asklがaskhfよりも小さいときにデータ「Ｈ」と判定し、asklがaskhfよりも大きいときに「Ｌ」と判定し、復調信号demoutを出力する。   FIG. 22 shows signal waveforms of various signals generated by the demodulation circuit 11E when the power is low. The signal env is higher than vss by the threshold voltage vth of the first diode 85. The second amplifier 92 determines data “H” when askl is smaller than askhf, determines “L” when askl is larger than askhf, and outputs the demodulated signal demout.

図２３は、大電力時の復調回路１１Ｅで生成される各種信号の電圧レベルを、従来の復調回路１１１での電圧レベルと比較して示す図である。従来構成では、大電力時にasklやaskhの電圧値がvss寄りになるため、第１アンプ９１及び第２アンプ９２への入力電圧vinを十分にとることができない。これに対し、実施例３では図１９の構成により、大電力時にaskl及びaskhがvss寄りになるのを防止してvinを大きくすることができる。これにより第１アンプ９１と第２アンプ９２の応答特性が向上する。   FIG. 23 is a diagram showing the voltage levels of various signals generated by the demodulation circuit 11E at the time of high power in comparison with the voltage levels in the conventional demodulation circuit 111. In the conventional configuration, the voltage values of askl and askh are close to vss when the power is high, so that the input voltage vin to the first amplifier 91 and the second amplifier 92 cannot be taken sufficiently. On the other hand, in the third embodiment, with the configuration of FIG. 19, it is possible to increase vin by preventing askl and askh from being close to vss when power is large. As a result, the response characteristics of the first amplifier 91 and the second amplifier 92 are improved.

図２４は、小電力時の復調回路１１Ｅの各種信号の電圧レベルを示す。小電力時には、第２ダイオード８６がオフとなることから、余分な電流消費を生じさせずに、第１アンプ９１と第２アンプ９２の入力電圧vinを従来と同様に十分にとることができる。   FIG. 24 shows voltage levels of various signals of the demodulation circuit 11E at the time of low power. When the power is low, the second diode 86 is turned off. Therefore, the input voltage vin of the first amplifier 91 and the second amplifier 92 can be sufficiently obtained as in the conventional case without causing excessive current consumption.

なお、図１９の構成に、実施例２のように第３ダイオードを追加してもよいし、ダイオードをｐＭＯＳトランジスタに替えてＰＮ接合ダイオードを用いてもよい。第３ダイオードを接続する場合は、抵抗７６と並列に接続され、かつ抵抗７６と抵抗７７の間のノードから取り出されるaskhに接続される。   A third diode may be added to the configuration of FIG. 19 as in the second embodiment, or a PN junction diode may be used instead of the pMOS transistor. When the third diode is connected, the third diode is connected in parallel with the resistor 76 and connected to askh taken out from a node between the resistor 76 and the resistor 77.

以上のように、分圧回路の一部の抵抗と並列に整流素子を接続することで、復調回路１１の特性を改善することができる。従来よりも幅広い入力レンジに対して復調動作が可能となり、通信中の包絡線電圧の変化に対しても安定してデータを検出することができる。   As described above, the characteristics of the demodulation circuit 11 can be improved by connecting the rectifying element in parallel with a part of the resistors of the voltage dividing circuit. Demodulation operation is possible over a wider input range than before, and data can be detected stably even with changes in envelope voltage during communication.

１ 無線タグ装置
２ アンテナ
３ｐ、３ｍ アンテナ端子
１１、１１Ａ〜１１Ｅ 復調回路
７０ 分圧回路
７１、８４、８５、D01 第１ダイオード（第１の整流素子）
７２、８３、８６、D02 第２ダイオード（第２の整流素子）
７３、D03 第３ダイオード
７５、７６、７７、７８ 抵抗
８１、９１、AMP1 第１アンプ
８２、９２、AMP2 第２アンプ（検出器）
vdd、vss 電源電圧
askl、askh 分圧回路から取り出される信号 DESCRIPTION OF SYMBOLS 1 RFID tag apparatus 2 Antenna 3p, 3m Antenna terminal 11, 11A-11E Demodulator circuit 70 Voltage dividing circuit 71, 84, 85, D01 1st diode (1st rectifier)
72, 83, 86, D02 Second diode (second rectifier)
73, D03 Third diode 75, 76, 77, 78 Resistor 81, 91, AMP1 First amplifier 82, 92, AMP2 Second amplifier (detector)
vdd, vss power supply voltage
Askl, askh Signals taken from voltage divider circuit

Claims (6)

アンテナ端子に接続される第１の整流素子と、
前記アンテナ端子と電源電圧の間で前記第１の整流素子と直列接続される分圧回路と、
前記分圧回路の抵抗の一部と並列に接続される第２の整流素子と、
前記分圧回路から異なる分圧比で取り出される２つの信号の差電圧を検出する検出器と
を有することを特徴とする復調回路。 A first rectifying element connected to the antenna terminal;
A voltage dividing circuit connected in series with the first rectifying element between the antenna terminal and a power supply voltage;
A second rectifying element connected in parallel with a part of the resistance of the voltage dividing circuit;
And a detector for detecting a voltage difference between two signals taken out from the voltage dividing circuit at different voltage dividing ratios. 前記第２の整流素子は、前記電源電圧に接続されることを特徴とする請求項１に記載の復調回路。   The demodulation circuit according to claim 1, wherein the second rectifying element is connected to the power supply voltage. 前記分圧回路の抵抗の別の一部と並列に接続される第３の整流素子、
をさらに有し、前記第３の整流素子は、前記２つの信号の一方に接続されることを特徴とする請求項１または２に記載の復調回路。 A third rectifying element connected in parallel with another part of the resistance of the voltage divider circuit;
The demodulation circuit according to claim 1, further comprising: the third rectifier element connected to one of the two signals. 前記分圧回路は、前記第１の整流素子に直列接続される第１抵抗、第２抵抗、第３抵抗、及び第４抵抗を有し、前記第４抵抗が前記電源電圧に接続され、
前記第２の整流素子は、前記第４抵抗と並列に接続されることを特徴とする請求項１〜３のいずれか１項に記載の復調回路。 The voltage dividing circuit includes a first resistor, a second resistor, a third resistor, and a fourth resistor connected in series to the first rectifier element, and the fourth resistor is connected to the power supply voltage.
The demodulation circuit according to claim 1, wherein the second rectifying element is connected in parallel with the fourth resistor. 前記第２の整流素子は、前記アンテナ端子から入力される高周波信号の振幅が前記電源電圧で決まる所定の電圧レベルよりも小さいときは導通せず、前記振幅が前記所定の電圧レベルより大きいときに導通することを特徴とする請求項１〜４のいずれか１項に記載の復調回路。   The second rectifying element does not conduct when the amplitude of the high-frequency signal input from the antenna terminal is smaller than a predetermined voltage level determined by the power supply voltage, and when the amplitude is larger than the predetermined voltage level. The demodulation circuit according to claim 1, wherein the demodulation circuit is conductive. アンテナと、
前記アンテナに接続されるアンテナ端子と、
前記アンテナ端子から入力される信号を復調する復調回路と、
を有し、前記復調回路は、
前記アンテナ端子に接続される第１の整流素子と、
前記アンテナ端子と電源電圧の間で前記第１の整流素子と直列接続される分圧回路と、
前記分圧回路の抵抗の一部と並列に接続される第２の整流素子と、
前記分圧回路から異なる分圧比で取り出される２つの信号の差電圧を検出する検出器と
を有することを特徴とする無線タグ装置。 An antenna,
An antenna terminal connected to the antenna;
A demodulation circuit for demodulating a signal input from the antenna terminal;
And the demodulation circuit comprises:
A first rectifying element connected to the antenna terminal;
A voltage dividing circuit connected in series with the first rectifying element between the antenna terminal and a power supply voltage;
A second rectifying element connected in parallel with a part of the resistance of the voltage dividing circuit;
A wireless tag device comprising: a detector for detecting a differential voltage between two signals taken out from the voltage dividing circuit at different voltage dividing ratios.
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