JP2010157096A - Communication interface circuit and communication equipment - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a communication interface circuit and communication equipment for suppressing the increase of a chip size and costs, and for satisfactorily maintaining the characteristics of pressure resistance of a clamp circuit, and for efficiently and accurately performing load modulation, and for accurately performing demodulation. <P>SOLUTION: The communication interface circuit includes: an antenna circuit 130 including a resonance circuit; a clamp circuit 103 for clamping an AC voltage to be induced between a first power supply terminal and a second power supply terminal through an antenna circuit to a fixed voltage according to a control signal; a full wave rectifier 105 for converting an AC voltage to be induced between the first power supply terminal and a second power supply terminal to a DC voltage; a pressure divider 107 for dividing the peak value of the DC voltage or the AC voltage by the rectifier; and a differential amplifier 108 for comparing the partial pressure voltage with reference voltage of the pressure divider, and for outputting the comparison result to the clamp circuit as a control signal. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、非接触型ＩＣカード等に適用可能な通信インタフェース回路および通信装置に関するものである。   The present invention relates to a communication interface circuit and a communication apparatus that can be applied to a non-contact type IC card or the like.

近年のＩＣカード技術の発展は目覚しいものがあり、鉄道の乗車券、物品の購入、入退出管理等、様々な分野で便利に利用されてきている。   The development of IC card technology in recent years is remarkable, and it has been used conveniently in various fields such as railway tickets, purchase of goods, and entry / exit management.

これらのシステムにおいては、ＩＣカード側には電池を持たず、リーダ／ライタ（以下、Ｒ／Ｗと記す）側から送出された電磁波による非接触給電によりＩＣカードを動作させているものが多い（たとえば特許文献１、２、３、４、５参照）。   Many of these systems do not have a battery on the IC card side, and operate the IC card by non-contact power feeding by electromagnetic waves sent from a reader / writer (hereinafter referred to as R / W) side ( For example, see Patent Documents 1, 2, 3, 4, and 5).

上記アプリケーションのシステムでは、Ｒ／ＷからＩＣカード(下り)方向とＩＣカードからＲ／Ｗ(上り)方向の双方向のデータ伝送が必要である。
そして、下り方向については、Ｒ／Ｗから送出するキャリアを振幅変位キーイング（ＡＳＫ：Amplitude sift keying）変調することにより目的を果たしている。 The application system requires bidirectional data transmission from the R / W to the IC card (downstream) and from the IC card to the R / W (upstream) direction.
And about the down direction, the objective is achieved by carrying out amplitude displacement keying (ASK: Amplitude sift keying) modulation of the carrier sent out from R / W.

一方、上り方向については、ＩＣカードは電源を持っておらず、それ自体からキャリアを送出する機能を有していない。
このため、ＩＣカードは、Ｒ／Ｗから送出されたキャリアをインダクタＬとキャパシタＣの同調回路に接続された負荷抵抗で受け、送出データの"1"/"0"に対応させてその負荷抵抗の値を変化させる、いわゆる「負荷変調方式」によりデータ伝送機能を実現している。 On the other hand, in the upward direction, the IC card does not have a power source and does not have a function of transmitting a carrier from itself.
For this reason, the IC card receives the carrier transmitted from the R / W by the load resistance connected to the tuning circuit of the inductor L and the capacitor C, and the load resistance corresponding to “1” / “0” of the transmission data. The data transmission function is realized by a so-called “load modulation method” in which the value of the signal is changed.

Ｒ／Ｗ側では、ＩＣカード側の負荷抵抗の値の変化に応じて生じるアンテナコイルの電圧変化として検出し、上りデータを再生する。   On the R / W side, it is detected as a voltage change of the antenna coil that occurs in response to a change in the value of the load resistance on the IC card side, and uplink data is reproduced.

図１および図２は、ＩＣカードの通信インタフェース部の基本的な構成を示す図である。
このＩＣカード１は、クランプ回路２および整流器３を有する。 1 and 2 are diagrams showing a basic configuration of a communication interface unit of an IC card.
The IC card 1 has a clamp circuit 2 and a rectifier 3.

図３は、負荷変調回路を有するＩＣカードの構成例を示す図である。   FIG. 3 is a diagram illustrating a configuration example of an IC card having a load modulation circuit.

図３のＩＣカード１０は、アンテナコイル１１、アンテナコイル１１に並列に接続されたキャパシタ１２、アンテナコイル１１とキャパシタ１２に並列に接続された負荷変調用抵抗１３、および負荷変調用抵抗１３に直列に接続されたスイッチ１４を有する。
そして、ＩＣカード１０は、クランプ回路１５、および整流器１６を有する。
特開平７−８５２３３号公報 特開平１１−８８２４３号公報 特開平９−６２８１６号公報 特開２００５−２６７６４３号公報 特開平１０−１４５９８７号公報 The IC card 10 in FIG. 3 is in series with an antenna coil 11, a capacitor 12 connected in parallel to the antenna coil 11, a load modulation resistor 13 connected in parallel to the antenna coil 11 and the capacitor 12, and a load modulation resistor 13. The switch 14 is connected to the.
The IC card 10 includes a clamp circuit 15 and a rectifier 16.
JP-A-7-85233 JP-A-11-88243 JP-A-9-62816 Japanese Patent Laid-Open No. 2005-267643 Japanese Patent Laid-Open No. 10-145987

ところが、図１および図２に示すＩＣカードでは、入力信号振幅、あるいは整流後（整流器出力）のＤＣ電圧値が上昇するとクランプ回路２に流れる電流が増加する。つまりこれは、入力インピーダンスが低下することを意味する。
入力インピーダンスが低下すると、入力端子前のＬＣ共振回路Ｑ値も下げることで入力信号振幅を制御する。
この制御特性はデバイスのクランプ回路の耐圧特性に依存するので、入力信号強度が広範囲に変動する場合、入力振幅の変動範囲も広範囲になる。
たとえば、実際に入力電圧レベルは十数ボルトになる場合もある。それはつまり入力回路の先端部分は高耐圧デバイスで構成する必要があり、チップサイズの増加など、コストアップにつながるという不利益がある。 However, in the IC card shown in FIGS. 1 and 2, when the input signal amplitude or the DC voltage value after rectification (rectifier output) increases, the current flowing through the clamp circuit 2 increases. In other words, this means that the input impedance is lowered.
When the input impedance is lowered, the input signal amplitude is controlled by lowering the LC resonance circuit Q value before the input terminal.
Since this control characteristic depends on the withstand voltage characteristic of the clamp circuit of the device, when the input signal intensity fluctuates in a wide range, the fluctuation range of the input amplitude also becomes wide.
For example, the input voltage level may actually be more than a dozen volts. In other words, the tip portion of the input circuit needs to be configured with a high-breakdown-voltage device, which disadvantageously leads to an increase in cost such as an increase in chip size.

特許文献３および４に記載された技術では、基準電圧と比較する整流器出力のＤＣ電圧は他の回路に共通で給電される。
他の回路の消費電流変動はこの比較のためのＤＣ電圧に影響を受ける可能性があるため、コントロールループが不安定になることが想定される。 In the techniques described in Patent Documents 3 and 4, the DC voltage of the rectifier output to be compared with the reference voltage is supplied in common to other circuits.
Since fluctuations in the current consumption of other circuits may be affected by the DC voltage for this comparison, it is assumed that the control loop becomes unstable.

特許文献５に記載された技術では、入力電圧レベルが一定にならないことから、入力信号強度を確保したい場合、高耐圧デバイスが必要になる。   In the technique described in Patent Document 5, since the input voltage level is not constant, a high withstand voltage device is required to secure the input signal strength.

また、負荷変調回路は、図３に示すように、変調に用いる負荷抵抗１３の抵抗値（RL）が固定値であった。
図３に示すＲｃ値は、クランプ回路１５が動作するため、カードとＲ/Ｗ（リーダ／ライタ）との間の距離に応じて変化する。
変調度は、「ＲL：Ｒｃ」の比に依存するため、距離に応じて変化する。仮にクランプ回路１５が動作した場合、Ｒｃは非常に小さくなるため、ＲLの変化の影響が小さくなる。よって、変調率が小さくなり、通信不具合の原因になるという不利益がある。 In the load modulation circuit, as shown in FIG. 3, the resistance value (RL) of the load resistor 13 used for modulation was a fixed value.
The Rc value shown in FIG. 3 changes according to the distance between the card and the R / W (reader / writer) because the clamp circuit 15 operates.
Since the degree of modulation depends on the ratio of “RL: Rc”, it changes according to the distance. If the clamp circuit 15 is operated, Rc becomes very small, so that the influence of the change in RL becomes small. Therefore, there is a disadvantage that the modulation rate becomes small and causes a communication failure.

また、通常のＩＣカードにおける復調器は、アンテナに入力された信号の電圧変化を検出することで、復調を行っている。
しかし、入力信号レベルが高い場合、ＬＳＩ保護のためクランプ回路が動作することにより電圧変化が非常に小さくなるため、図４に示すように、復調が難しくなる。 Further, a demodulator in a normal IC card performs demodulation by detecting a voltage change of a signal input to the antenna.
However, when the input signal level is high, the voltage change becomes very small due to the operation of the clamp circuit for LSI protection, so that demodulation becomes difficult as shown in FIG.

本発明は、チップサイズ、コストの増加を抑止しつつ、クランプ回路の耐圧特性を良好に維持でき、負荷変調を効率良く的確に行うことが可能で、復調を的確に行うことが可能な通信インタフェース回路および通信装置を提供することにある。   The present invention provides a communication interface capable of maintaining good withstand voltage characteristics of a clamp circuit while suppressing increase in chip size and cost, enabling efficient and accurate load modulation, and accurate demodulation. It is to provide a circuit and a communication device.

本発明の第１の観点の通信インタフェース回路は、第１の電源端子と第２の電源端子間に誘起される交流電圧を、コントロール信号に応じて一定の電圧にクランプするクランプ回路と、上記第１の電源端子と上記第２の電源端子間に誘起される交流電圧を直流電圧に変換する整流器と、上記整流器による直流電圧または上記交流電圧のピーク値を分圧する分圧器と、上記分圧器の分圧電圧と基準電圧とを比較し、比較結果を上記コントロール信号として上記クランプ回路に出力する差動アンプとを有する。   A communication interface circuit according to a first aspect of the present invention includes a clamp circuit that clamps an alternating voltage induced between a first power supply terminal and a second power supply terminal to a constant voltage according to a control signal, A rectifier that converts an AC voltage induced between one power supply terminal and the second power supply terminal into a DC voltage; a voltage divider that divides a DC voltage by the rectifier or a peak value of the AC voltage; and A differential amplifier that compares the divided voltage with a reference voltage and outputs a comparison result to the clamp circuit as the control signal;

本発明の第２の観点の通信装置は、アンテナ回路を通して第１の電源端子と第２の電源端子間に誘起される交流電圧を、コントロール信号に応じて一定の電圧にクランプするクランプ回路と、上記第１の電源端子と上記第２の電源端子間に誘起される交流電圧を直流電圧に変換する整流器と、上記整流器による直流電圧または上記交流電圧のピーク値を分圧する分圧器と、上記分圧器の分圧電圧と基準電圧とを比較し、比較結果を上記コントロール信号として上記クランプ回路に出力する差動アンプとを有する。   A communication device according to a second aspect of the present invention includes a clamp circuit that clamps an alternating voltage induced between a first power supply terminal and a second power supply terminal through an antenna circuit to a constant voltage according to a control signal; A rectifier that converts an AC voltage induced between the first power supply terminal and the second power supply terminal into a DC voltage; a DC voltage by the rectifier or a voltage divider that divides a peak value of the AC voltage; A differential amplifier that compares the divided voltage of the voltage regulator with a reference voltage and outputs a comparison result to the clamp circuit as the control signal;

本発明によれば、チップサイズ、コストの増加を抑止しつつ、クランプ回路の耐圧特性を良好に維持でき、負荷変調を効率良く的確に行うことが可能で、復調を的確に行うことが可能となる。   According to the present invention, it is possible to maintain a good withstand voltage characteristic of the clamp circuit while suppressing an increase in chip size and cost, to perform load modulation efficiently and accurately, and to perform demodulation accurately. Become.

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The description will be given in the following order.
1. First Embodiment 2. FIG. Second embodiment

＜１．第１の実施形態＞
図５は、本発明の第１の実施形態に係る通信装置を含む非接触ＩＣカードとリーダライタを模式的に示す図である。
図６は、本発明の第１の実施形態に係る通信装置を含む非接触ＩＣカードの構成例を示す回路図である。
図７は、図６のＩＣカードの要部を具体的に示す回路図である。 <1. First Embodiment>
FIG. 5 is a diagram schematically showing a non-contact IC card and a reader / writer including the communication apparatus according to the first embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration example of a non-contact IC card including the communication device according to the first embodiment of the present invention.
FIG. 7 is a circuit diagram specifically showing the main part of the IC card of FIG.

図５のＩＣカード１００は、通信装置としての近接無線通信ＲＦインタフェース回路１２０とアンテナ回路１３０を含んで構成される。   The IC card 100 of FIG. 5 includes a proximity wireless communication RF interface circuit 120 as a communication device and an antenna circuit 130.

図６のＩＣカード１００は、近接無線通信ＲＦインタフェース部分を中心に示している。
ＩＣカード１００は、図６に示すように、第１の電源端子ＶＣＰ、第２の電源端子ＶＣＭ（クレームに対応させて電源端子という用語を用いています）、アンテナコイル１０１、アンテナコイル１０１に並列に接続されたキャパシタ１０２、クランプ回路１０３、ウェルバイアス回路１０４、および全波整流器１０５を有する。
ＩＣカード１００は、平滑器１０６−１〜１０６−４、分圧器１０７、差動アンプ（オペアンプ）１０８、および復調器１０９、および基準電圧源（Band Gap Regulator :BGR）１１０を有する。
分圧器１０７および差動アンプ１０８により入力振幅制御器１４０が形成される。
また、ＩＣカード１００は、アナログレギュレータ１１１、アナログ系回路１１２、デジタルレギュレータ１１３、およびデジタル系回路１１４を有する。
また、図５においては、符号２００は、リーダライタ（Ｒ／Ｗ）を示している。
なお、図７の回路においては、ウェルバイアス回路は省略されている。 The IC card 100 of FIG. 6 shows the proximity wireless communication RF interface portion as a center.
As shown in FIG. 6, the IC card 100 is parallel to the first power supply terminal VCP, the second power supply terminal VCM (the term “power supply terminal” is used in accordance with the claims), the antenna coil 101, and the antenna coil 101. Capacitor 102, clamp circuit 103, well bias circuit 104, and full-wave rectifier 105 connected to each other.
The IC card 100 includes smoothers 106-1 to 106-4, a voltage divider 107, a differential amplifier (op-amp) 108, a demodulator 109, and a reference voltage source (Band Gap Regulator: BGR) 110.
The voltage divider 107 and the differential amplifier 108 form an input amplitude controller 140.
The IC card 100 includes an analog regulator 111, an analog system circuit 112, a digital regulator 113, and a digital system circuit 114.
In FIG. 5, reference numeral 200 denotes a reader / writer (R / W).
In the circuit of FIG. 7, the well bias circuit is omitted.

図６のＩＣカード１００は、ＲＦＩＣ等の非接触通信用を目的とする送受信インタフェース回路を含んで形成されている。ＩＣカード１００は、入力キャリア信号（ＡＣ）から、たとえば上下を折り返したような波形を作る全波整流器１０５を有している。
ＩＣカード１００、入力端子ＣＰ、ＣＭの電圧を制御するため、全波整流器１０５、差動アンプ１０８、クランプ回路１０３による一連のフィードバックループ（帰還制御系）ＦＢＬが形成されている。
具体的には、ＩＣカード１００は、全波整流器１０５の出力電圧値Ｖａｎｔ´のピーク値、あるいは入力信号のピーク（peak）電圧値Ｖａｎｔを検知し、その分圧器１０７による抵抗分圧値を差動アンプ１０８で回路内のＢＧＲ１１０による基準電圧Ｖｒｅｆと比較する。
そして、ＩＣカード１００は、差動アンプ１０８の出力信号が信号入力端子に並列接続されたクランプ回路１０３をコントロールするフィードバックループＦＢＬが形成されている。
このフィードバックループＦＢＬは、主な特徴として信号入力端子電圧を一定にする機能を有する。
また、本実施形態のＩＣカード１００では、基準電圧Ｖｒｅｆと比較されるＤＣ電圧源（分圧器）に供給されるＤＣ電圧、つまり平滑器１０６−１の出力は、他の回路形には給電されない。
また、本実施形態のＩＣカード１００では、フィードバックループＦＢＬ内の電流・電圧信号からデータを復調器１０９で復調する。
換言すれば、クランプ回路１０３に流れる電流、あるいはクランプトランジスタのゲート電圧からデータを復調する。
また、本実施形態のＩＣカード１００では、データ送信方法として「負荷変調」が用いられる。フィードバックループＦＢＬにおいて、全波整流器１０５の出力電圧値Ｖａｎｔ´のピーク値、あるいは入力信号のピーク電圧値Ｖａｎｔを基準電圧Ｖｒｅと比較するが、その抵抗分圧値を可変することで負荷変調を実施する。これにより、本実施形態では入力端子に一定な電圧値の変調振幅にする。 The IC card 100 of FIG. 6 is formed including a transmission / reception interface circuit intended for non-contact communication such as RFIC. The IC card 100 has a full-wave rectifier 105 that creates a waveform that is folded up and down, for example, from an input carrier signal (AC).
In order to control the voltages of the IC card 100 and the input terminals CP and CM, a series of feedback loops (feedback control systems) FBL are formed by the full-wave rectifier 105, the differential amplifier 108, and the clamp circuit 103.
Specifically, the IC card 100 detects the peak value of the output voltage value Vant ′ of the full-wave rectifier 105 or the peak voltage value Vant of the input signal, and compares the resistance voltage dividing value by the voltage divider 107. The dynamic amplifier 108 compares the reference voltage Vref with the BGR 110 in the circuit.
The IC card 100 is formed with a feedback loop FBL for controlling the clamp circuit 103 in which the output signal of the differential amplifier 108 is connected in parallel to the signal input terminal.
The feedback loop FBL has a function of making the signal input terminal voltage constant as a main feature.
In the IC card 100 of the present embodiment, the DC voltage supplied to the DC voltage source (voltage divider) to be compared with the reference voltage Vref, that is, the output of the smoother 106-1 is not supplied to other circuit types. .
Further, in the IC card 100 of this embodiment, the demodulator 109 demodulates data from the current / voltage signal in the feedback loop FBL.
In other words, data is demodulated from the current flowing through the clamp circuit 103 or the gate voltage of the clamp transistor.
In the IC card 100 of the present embodiment, “load modulation” is used as a data transmission method. In the feedback loop FBL, the peak value of the output voltage value Vant ′ of the full-wave rectifier 105 or the peak voltage value Vant of the input signal is compared with the reference voltage Vre, and load modulation is performed by changing the resistance voltage dividing value. To do. Thereby, in this embodiment, the modulation amplitude of a constant voltage value is set to the input terminal.

ＩＣカード１００のアンテナコイル１０１は、Ｒ／Ｗ２００におけるアンテナコイル２０１と結合係数ｋで電磁的に結合されている。
結合係数ｋは、ＩＣカード１００とＲ／Ｗ２００との距離に依存する値であり、距離＝∞のときｋ＝０となる。 The antenna coil 101 of the IC card 100 is electromagnetically coupled with the antenna coil 201 in the R / W 200 with a coupling coefficient k.
The coupling coefficient k is a value depending on the distance between the IC card 100 and the R / W 200, and k = 0 when the distance = ∞.

クランプ回路１０３は、Ｒ／Ｗ２００が発生する電磁界にかざされることで誘起されたＡＣ電圧を、フィードバックループＦＢＬを形成する差動アンプ１０８から出力されたコントロール信号ＣＴＬにより一定の電圧にクランプする。   The clamp circuit 103 clamps the AC voltage induced by being held over the electromagnetic field generated by the R / W 200 to a constant voltage by the control signal CTL output from the differential amplifier 108 forming the feedback loop FBL.

図８は、本実施形態に係るクランプ回路１０３を含むフィードバックループＦＢＬの具体的な構成例を示す図である。
なお、図８の回路においてもウェルバイアス回路は省略されている。 FIG. 8 is a diagram illustrating a specific configuration example of the feedback loop FBL including the clamp circuit 103 according to the present embodiment.
The well bias circuit is also omitted in the circuit of FIG.

クランプ回路１０３は、ゲートにコントロール信号ＣＴＬが供給される絶縁ゲート型電界効果トランジスタ（以下、トランジスタという）Ｑ１０１、および４つのスイッチＳＷ１０１〜ＳＷ１０４により形成されている。
トランジスタＱ１０１は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成され、コントロール信号ＣＴＬに応じてそのオン抵抗が制御される。
スイッチＳＷ１０１はトランジスタＱ１０１のドレインと電源端子ＶＣＰ（端子ＣＰ）との間に接続されている。
スイッチＳＷ１０２はトランジスタＱ１０１のソースと電源端子ＶＣＰ（端子ＣＰ）との間に接続されている。
スイッチＳＷ１０３はトランジスタＱ１０１のドレインと電源端子ＶＣＭ（端子ＣＭ）との間に接続されている。
スイッチＳＷ１０４はトランジスタＱ１０１のソースと電源端子ＶＣＭ（端子ＣＭ）との間に接続されている。
そして、トランジスタＱ１０１のソースは接地されている。 The clamp circuit 103 is formed by an insulated gate field effect transistor (hereinafter referred to as a transistor) Q101 whose gate is supplied with a control signal CTL and four switches SW101 to SW104.
The transistor Q101 is formed of an n-channel MOS (NMOS) transistor, and its on-resistance is controlled according to the control signal CTL.
The switch SW101 is connected between the drain of the transistor Q101 and the power supply terminal VCP (terminal CP).
The switch SW102 is connected between the source of the transistor Q101 and the power supply terminal VCP (terminal CP).
The switch SW103 is connected between the drain of the transistor Q101 and the power supply terminal VCM (terminal CM).
The switch SW104 is connected between the source of the transistor Q101 and the power supply terminal VCM (terminal CM).
The source of the transistor Q101 is grounded.

各スイッチＳＷ１０１，ＳＷ１０３は、図７に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１０１，ＰＴ１０２により形成される。
各スイッチＳＷ１０２，ＳＷ１０４は、図７に示すように、ＮＭＯＳトランジスタＮＴ１０１，ＮＴ１０２により形成される。 Each switch SW101, SW103 is formed of p-channel MOS (PMOS) transistors PT101, PT102 as shown in FIG.
Each of the switches SW102 and SW104 is formed by NMOS transistors NT101 and NT102 as shown in FIG.

図７に示すように、スイッチＳＷ１０１を形成するＰＭＯＳトランジスタＰＴ１０１のソースが電源端子ＬＶＤに接続され、ドレインがトランジスタＱ１０１のドレインに接続されている。
スイッチＳＷ１０２を形成するＮＭＯＳトランジスタＮＴ１０１のソースが電源端子ＶＣＰに接続され、ドレインがトランジスタＱ１０１のソースに接続されている。
スイッチＳＷ１０３を形成するＮＭＯＳトランジスタＮＴ１０２のソースが電源端子ＶＣＭに接続され、ドレインがトランジスタＱ１０１のドレインに接続されている。
スイッチＳＷ１０４を形成するＮＭＯＳトランジスタＮＴ１０２のソースが電源端子ＶＣＭに接続され、ドレインがトランジスタＱ１０１のドレインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１０１およびＮＭＯＳトランジスタＮＴ１０１のゲートが電源端子ＶＣＭ（端子ＣＭ）に接続されている。そして、ＰＭＯＳトランジスタＰＴ１０２およびＮＭＯＳトランジスタＮＴ１０２のゲートが電源端子ＶＣＰ（端子ＣＰ）に接続されている。 As shown in FIG. 7, the source of the PMOS transistor PT101 forming the switch SW101 is connected to the power supply terminal LVD, and the drain is connected to the drain of the transistor Q101.
The source of the NMOS transistor NT101 forming the switch SW102 is connected to the power supply terminal VCP, and the drain is connected to the source of the transistor Q101.
The source of the NMOS transistor NT102 forming the switch SW103 is connected to the power supply terminal VCM, and the drain is connected to the drain of the transistor Q101.
The source of the NMOS transistor NT102 forming the switch SW104 is connected to the power supply terminal VCM, and the drain is connected to the drain of the transistor Q101.
The gates of the PMOS transistor PT101 and the NMOS transistor NT101 are connected to the power supply terminal VCM (terminal CM). The gates of the PMOS transistor PT102 and the NMOS transistor NT102 are connected to the power supply terminal VCP (terminal CP).

ここで、このような構成を有するクランプ回路１０３において、トランジスタＱ１０１のゲート電圧をコントロール信号ＣＴＬで制御する理由について説明する。   Here, the reason why the gate voltage of the transistor Q101 is controlled by the control signal CTL in the clamp circuit 103 having such a configuration will be described.

通常、ＩＣカードのＬＳＩにおけるＲＦ回路部分(整流器等)は、高耐圧トランジスタセルを使用していた。その理由は、カードのアンテナにおける磁気誘導回路に発生する電圧が数１０Ｖに達するため、トランジスタに不具合が発生するおそれがあるためである。
そして、高耐圧トランジスタを使用することは、単純に半導体のサイズが大きくなり、結果コストアップにつながることが課題である。
そこで、本実施形態では、標準３．３Ｖ系のトランジスタのみを使用するＬＳＩのＲＦ回路構成が採用されている。
ここで、３．５ＶのＤＣ電圧を発生する整流器について考えてみる。
たとえば、３．３Ｖ系トランジスタの耐圧は４．５Ｖである。整流器が正常動作する入力電圧レベルは３．８Ｖ以上であるため、整流器の入力電圧レベルは、３．８Ｖ〜４．５Ｖの範囲に収まっている必要がある。 Usually, the RF circuit portion (rectifier and the like) in the LSI of the IC card uses a high voltage transistor cell. This is because the voltage generated in the magnetic induction circuit in the antenna of the card reaches several tens of volts, which may cause a failure of the transistor.
The use of a high voltage transistor is a problem that the size of the semiconductor is simply increased, resulting in an increase in cost.
Therefore, in the present embodiment, an LSI RF circuit configuration using only a standard 3.3 V transistor is employed.
Consider a rectifier that generates a DC voltage of 3.5V.
For example, the withstand voltage of the 3.3V transistor is 4.5V. Since the input voltage level at which the rectifier operates normally is 3.8V or higher, the input voltage level of the rectifier needs to be within the range of 3.8V to 4.5V.

具体的には、図８の回路図に関連付けて説明する。
全波整流器１０５の出力電圧Ｖａｎｔ´(ＶＤＤ)は、分圧器１０７の抵抗Ｒ１、Ｒ２、Ｒ３で分圧され、差動アンプ１０８に入力され、基準電圧Ｖｒｅｆと比較される。
差動アンプ１０８の出力であるコントロール信号ＣＬＴは、ＶＤＤの値が常に一定になるよう、クランプ回路１０３を制御する。
この場合、ＣＭ、ＣＰ端子間の電圧が常に、４．３Ｖｏｐになるように制御される。
このように、クランプ回路１０３では、電圧が低く一定に保たれるため、高耐圧トラジス田を使用することなくＲＦ回路を構成することが可能になる。 Specifically, description will be made in association with the circuit diagram of FIG.
The output voltage Vant ′ (VDD) of the full-wave rectifier 105 is divided by the resistors R1, R2, and R3 of the voltage divider 107, input to the differential amplifier 108, and compared with the reference voltage Vref.
The control signal CLT that is the output of the differential amplifier 108 controls the clamp circuit 103 so that the value of VDD is always constant.
In this case, the voltage between the CM and CP terminals is always controlled to be 4.3 Vop.
In this way, in the clamp circuit 103, the voltage is kept low and constant, so that an RF circuit can be configured without using a high voltage transistor.

ちなみに、クランプ回路１０３において、ＣＰが正、ＣＭが負のとき、スイッチＳＷ１０１，ＳＷ１０４がオン、スイッチＳＷ１０２，ＳＷ１０３がオフとなる。
一方、ＣＰが負、ＣＭが正のとき、スイッチＳＷ１０１，ＳＷ１０４がオフ、スイッチＳＷ１０２，ＳＷ１０３がオンとなる。 Incidentally, in the clamp circuit 103, when CP is positive and CM is negative, the switches SW101 and SW104 are turned on and the switches SW102 and SW103 are turned off.
On the other hand, when CP is negative and CM is positive, the switches SW101 and SW104 are turned off and the switches SW102 and SW103 are turned on.

このように、クランプ回路１０３を制御することにより、ＬＳＩのサイズを小型化することが可能となり、また、コスト低減を図れる利点がある。
小型化されたＬＳＩは、たとえば「非接触カード」の場合、ＬＳＩの「割れ」不良に対して強くなることも期待できる。 Thus, by controlling the clamp circuit 103, it is possible to reduce the size of the LSI and to reduce the cost.
For example, in the case of a “contactless card”, the miniaturized LSI can be expected to be strong against “cracking” defects of the LSI.

ウェルバイアス回路１０４は、端子ＣＰとＣＭで電流ループを形成するため、端子間ＣＰ、ＣＭ間に直列に接続された２つのＮＭＯＳトランジスタと、このＮＭＯＳトランジスタに起因するラッチアップを抑止するためのｐウェルバイアス制御する機能を有する。   Since the well bias circuit 104 forms a current loop with the terminals CP and CM, two NMOS transistors connected in series between the terminals CP and CM, and p for suppressing latch-up caused by the NMOS transistors. It has a function to control well bias.

図９は、本実施形態に係るウェルバイアス回路の構成例を示す回路図である。   FIG. 9 is a circuit diagram showing a configuration example of the well bias circuit according to the present embodiment.

ウェルバイアス回路１０４は、端子ＣＰ、ＣＭ間に直列に接続された２つのＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２、およびＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２に並列に接続されたＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４を有する。
ＮＭＯＳトランジスタＭＮ１０１により第１の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ１０２により第２の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＭＮ１０３により第３の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ１０４により第４の電界効果トランジスタが形成される。 The well bias circuit 104 includes two NMOS transistors MN101 and MN102 connected in series between the terminals CP and CM, and NMOS transistors MN103 and MN104 connected in parallel to the NMOS transistors MN101 and MN102.
The NMOS transistor MN101 forms a first field effect transistor, and the NMOS transistor MN102 forms a second field effect transistor.
The NMOS transistor MN103 forms a third field effect transistor, and the NMOS transistor MN104 forms a fourth field effect transistor.

ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０３のゲートがＣＭ端子（電源端子ＶＣＰ）に接続され、ＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のゲートがＣＰ端子（電源端子ＶＣＭ）に接続されている。
そして、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４の基板のｐウェルが互いに接続され、その接続点がＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４のドレイン同士の接続点に接続されている。
なお、ＣＰ端子およびＣＭ端子は、全波整流回路１０５に含まれるダイオードＤ１０１，Ｄ１０２を介して互いに接続され、その接続点によりノードＮＤ１０４が形成されている。
また、ＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２の接続点は接地され、かつ、全波整流回路１０５に含まれるキャパシタＣ１０１を介してノードＮＤ１０４に接続されている。 The gates of the NMOS transistors MN101 and MN103 are connected to the CM terminal (power supply terminal VCP), and the gates of the NMOS transistors MN102 and MN104 are connected to the CP terminal (power supply terminal VCM).
The p-wells of the NMOS transistors MN101 to MN104 are connected to each other, and the connection point is connected to the connection point between the drains of the NMOS transistors MN103 and MN104.
Note that the CP terminal and the CM terminal are connected to each other via diodes D101 and D102 included in the full-wave rectifier circuit 105, and a node ND104 is formed by the connection point.
The connection point of the NMOS transistors MN101 and MN102 is grounded and connected to the node ND104 via the capacitor C101 included in the full-wave rectifier circuit 105.

ここで、図９のウェルバイアス回路を構成した理由について図９および図１０に関連付けて説明する。
図１０は、一般的な２つのＮＭＯＳトランジスタＭＮ１０１、ＭＭ１０２からなるＭＯＳ回路構成を示す図である。 Here, the reason why the well bias circuit of FIG. 9 is configured will be described with reference to FIG. 9 and FIG.
FIG. 10 is a diagram showing a MOS circuit configuration including two general NMOS transistors MN101 and MM102.

近接無線通信カードは自身がバッテリを持ってないため、Ｒ／Ｗ２００にかざされることで、入力されたＡＣ波形（＝誘導起電力）からグランド基準電位を生成する。
ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２は、アンテナ両端（ＣＰ，ＣＭ）の低い方の電圧を受けてグランド基準を作成する。
この２つＮＭＮＯＳトランジスタのバックゲートはグランドに接続される。
カードチップ全体の電流がＮＭＯＳトランジスタＭＮ１あるいはＭＮ２を経る、アンテナ両端のＣＰ，ＣＭの間に電流ループを形成する。
ここで図１０の構成で問題となるのは、カードの消費電流は大きいとき、ＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２のドレイン‐ソース間電圧が大きくなる。そして、バックゲートとソース（あるいはドレイン）の間の寄生ダイオードに電流が流れて、ダイオードがＯＮするおそれがある。
この場合、半導体のレイアウト上、隣にＰＭＯＳがあればラッチアップ（Latch-Up）を誘発する可能性が高くなる。ラッチアップするとチップは動作不安全状態になる。
そこで、図９のウェルバイアス回路１０４は、図１０の回路では発生するおそれのあるラッチアップを回避することを目的とした回路構成を有する。 Since the proximity wireless communication card itself does not have a battery, it is held over the R / W 200 to generate a ground reference potential from the input AC waveform (= induced electromotive force).
The NMOS transistors MN101 and MN102 receive the lower voltage across the antenna (CP, CM) and create a ground reference.
The back gates of these two NMNOS transistors are connected to the ground.
A current loop is formed between CP and CM at both ends of the antenna through which the current of the entire card chip passes through the NMOS transistor MN1 or MN2.
Here, the problem with the configuration of FIG. 10 is that the drain-source voltage of the NMOS transistors MN101 and MN102 increases when the current consumption of the card is large. Then, current flows through a parasitic diode between the back gate and the source (or drain), and the diode may be turned on.
In this case, if there is a PMOS next to the semiconductor layout, there is a high possibility of inducing latch-up. When latched up, the chip is placed in an unsafe state.
Therefore, the well bias circuit 104 of FIG. 9 has a circuit configuration for the purpose of avoiding latch-up that may occur in the circuit of FIG.

図９の回路は、図１０の回路のＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４を追加した構成を有する。
このＭＮ１０３とＭＮ１０４はソース−ドレイン間に流れる電流がほぼゼロであるため、ソース‐ドレイン間電圧はほぼ“０Ｖ”になる。
これはＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２のウェルバイアス回路として、全体チップの一番低い電圧をＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２のｐウェル／ｐ基板に提供する。
これにより、基板の寄生ダイオードがＯＮする可能性がなくなる。
このような回路構成によりチップは、よりラッチアップを誘発しにくくなる。 The circuit of FIG. 9 has a configuration in which NMOS transistors MN103 and MN104 of the circuit of FIG. 10 are added.
In MN103 and MN104, the current flowing between the source and the drain is almost zero, so the voltage between the source and the drain is almost “0V”.
As a well bias circuit for the NMOS transistors MN101 and MN102, this provides the lowest voltage of the entire chip to the p-well / p-substrate of the NMOS transistors MN101 and MN102.
This eliminates the possibility of the parasitic diode on the substrate being turned on.
With this circuit configuration, the chip is less likely to induce latch-up.

実際の回路では、ＮＭＯＳのｐウェルバイアス回路だけではなく、ＰＭＯＳのｎウェルバイアスも同じような構成が可能である。
また、このようなウェルバイアス構成はアンテナ端子に接続するトランジスタだけではなく、ドイラン／ソース両端の電圧変動が大きいトランジスタ全てにおいて、ラッチアップの回避策として有効な回路構成となる。 In an actual circuit, not only the NMOS p-well bias circuit but also the PMOS n-well bias can be configured similarly.
Such a well bias configuration is an effective circuit configuration for avoiding latch-up not only for transistors connected to the antenna terminal but also for all transistors having large voltage fluctuations across the Doilan / source.

全波整流器１０５は、コイル１０１に誘起されたＡＣ信号（電力）を上下を折り返したような波形に変換して平滑器１０６−１〜１０６−４に供給する。全波整流器１０５は入力信号の低電位側を取り出してＲＦ通信インタフェースの基準電位（ＧＮＤ）にする。
図７の全波整流器１０５は、電源端子ＶＣＰ，ＶＣＭに接続されたＰＭＯＳトランジスタＰＴ１０３，１０４を有する。
ＰＭＯＳトランジスタＰＴ１０３のゲートが電源端子ＶＣＭに接続され、ＰＭＯＳトランジスタＰＴ１０４のゲートが電源端子ＶＣＰに接続されている。 The full-wave rectifier 105 converts the AC signal (electric power) induced in the coil 101 into a waveform that is folded up and down and supplies the waveform to the smoothers 106-1 to 106-4. The full-wave rectifier 105 takes the low potential side of the input signal and sets it to the reference potential (GND) of the RF communication interface.
The full-wave rectifier 105 in FIG. 7 includes PMOS transistors PT103 and 104 connected to power supply terminals VCP and VCM.
The gate of the PMOS transistor PT103 is connected to the power supply terminal VCM, and the gate of the PMOS transistor PT104 is connected to the power supply terminal VCP.

平滑器１０６−１は、ダイオードＤ１０６−１およびキャパシタＣ１０６−１を有する。平滑器１０６−１は、全波整流器１０５の出力を受けてダイオードＤ１０６−１およびキャパシタＣ１０６−１で高周波信号を除去してＤＣ電圧を分圧器１０７に供給する。   The smoother 106-1 includes a diode D106-1 and a capacitor C106-1. The smoother 106-1 receives the output of the full wave rectifier 105, removes the high frequency signal by the diode D106-1 and the capacitor C106-1, and supplies the DC voltage to the voltage divider 107.

平滑器１０６−２は、ダイオードＤ１０６−２およびキャパシタＣ１０６−２を有する。平滑器１０６−２は、全波整流器１０５の出力を受けてダイオードＤ１０６−２およびキャパシタＣ１０６−２で高周波信号を除去してＤＣ電圧をデジタルレギュレータ１１３に供給する。   The smoother 106-2 includes a diode D106-2 and a capacitor C106-2. The smoother 106-2 receives the output of the full-wave rectifier 105, removes the high-frequency signal by the diode D106-2 and the capacitor C106-2, and supplies the DC voltage to the digital regulator 113.

平滑器１０６−３は、ダイオードＤ１０６−３およびキャパシタＣ１０６−３を有する。平滑器１０６−３は、全波整流器１０５の出力を受けてダイオードＤ１０６−３およびキャパシタＣ１０６−３で高周波信号を除去してＤＣ電圧をアナログレギュレータ１１１に供給する。   The smoother 106-3 includes a diode D106-3 and a capacitor C106-3. The smoother 106-3 receives the output of the full-wave rectifier 105, removes the high frequency signal by the diode D 106-3 and the capacitor C 106-3, and supplies a DC voltage to the analog regulator 111.

平滑器１０６−４は、ダイオードＤ１０６−４およびキャパシタＣ１０６−４を有する。平滑器１０６−４は、全波整流器１０５の出力を受けてダイオードＤ１０６−４およびキャパシタＣ１０６−４で高周波信号を除去してＤＣ電圧をＢＧＲ１１０に供給する。   The smoother 106-4 includes a diode D106-4 and a capacitor C106-4. The smoother 106-4 receives the output of the full-wave rectifier 105, removes the high-frequency signal with the diode D106-4 and the capacitor C106-4, and supplies the DC voltage to the BGR 110.

図１１（Ａ）および（Ｂ）は、本実施形態に係る平滑器におけるダイオードの構成例を示す図である。   FIGS. 11A and 11B are diagrams illustrating a configuration example of a diode in the smoother according to the present embodiment.

一般的には、平滑器１０６−１〜１０６−４のダイオードＤ１０６−１〜Ｄ１０６−４を、図１１（Ａ）に示すように、ＭＯＳトランジスタのゲート‐ドレインを接続したＭＯＳダイオードのみで形成することも可能である。
本実施形態においては、図１１（Ｂ）に示すような、Ｖｔｈキャンセリングダイオードセルとして形成される。 In general, the diodes D106-1 to D106-4 of the smoothers 106-1 to 106-4 are formed by only MOS diodes connected to the gate and drain of MOS transistors as shown in FIG. It is also possible.
In this embodiment, it is formed as a Vth canceling diode cell as shown in FIG.

このＶｔｈキャンセリングダイオードセルＣＬ１０６は、ＰＭＯＳトランジスタＰＴ１１１、ＰＴ１１２、電流源Ｉ１０６、およびキャパシタＣ１０６を有する。
ＰＭＯＳトランジスタＰＴ１１１のソース側により入力端子ＴＩＮが形成され、ドレイン側により出力端子ＴＯＵＴが形成される。
ＰＭＯＳトランジスタＰＴ１１２のソースが出力端子ＴＯＵＴに接続され、ドレインおよびゲートが互いに接続され、その接続点がＰＭＯＳトランジスタＰＴ１１１のゲートおよび電流源Ｉ１１１に接続されている。キャパシタＣ１１１は出力端子ＴＯＵＴと接地電位ＧＮＤとの間に接続されている。 The Vth canceling diode cell CL106 includes PMOS transistors PT111 and PT112, a current source I106, and a capacitor C106.
An input terminal TIN is formed by the source side of the PMOS transistor PT111, and an output terminal TOUT is formed by the drain side.
The source of the PMOS transistor PT112 is connected to the output terminal TOUT, the drain and the gate are connected to each other, and the connection point is connected to the gate of the PMOS transistor PT111 and the current source I111. The capacitor C111 is connected between the output terminal TOUT and the ground potential GND.

このＶｔｈキャンセリングダイオードセルＣＬ１０６は普通のＭＯＳダイオードよりゲートに閾値Ｖｔｈ分のプリバイアス電圧を与えるので、ダイオードセル両端の電圧ドロップ（=Ｖｔｈ）がより小さくなる。
これにより、普通のダイオードを使うよりも後段の回路にもっと高いＤＣ電圧を供給可能としている。 Since the Vth canceling diode cell CL106 applies a pre-bias voltage corresponding to the threshold value Vth to the gate of the ordinary MOS diode, the voltage drop (= Vth) at both ends of the diode cell becomes smaller.
As a result, a higher DC voltage can be supplied to the subsequent circuit than using a normal diode.

分圧器１０７は、平滑器１０６−１により供給されるＤＣ電圧を抵抗分割し、分割した電圧を差動アンプ１０８の反転入力端子（−）に供給する。   The voltage divider 107 resistance-divides the DC voltage supplied from the smoother 106-1 and supplies the divided voltage to the inverting input terminal (−) of the differential amplifier 108.

分圧器１０７は、たとえば図７および図８に示すように、ＤＣ電圧の供給ラインと接地電位ＧＮＤとの間に直列に接続された抵抗Ｒ１０１，Ｒ１０２，Ｒ１０３、並びに、抵抗Ｒ１０１に並列に接続されたスイッチＳＷ１０７を有する。
スイッチＳＷ１０７は、ＰＭＯＳトランジスタＰＴ１０７により形成される。
ＰＭＯＳトランジスタＰＴ１０７のソースが電圧ＶＤＤの供給ラインＬＶＤＤと直列接続された抵抗Ｒ１０１，Ｒ１０２の接続点に接続されている。ＰＭＯＳトランジスタＰＴ１０７のゲートが負荷変調信号ＬＭの供給ラインに接続されている。 For example, as shown in FIGS. 7 and 8, the voltage divider 107 is connected in parallel to resistors R101, R102, R103 and a resistor R101 connected in series between a DC voltage supply line and the ground potential GND. Switch SW107.
The switch SW107 is formed by a PMOS transistor PT107.
The source of the PMOS transistor PT107 is connected to the connection point of the resistors R101 and R102 connected in series with the supply line LVDD of the voltage VDD. The gate of the PMOS transistor PT107 is connected to the supply line of the load modulation signal LM.

分圧器１０７は、平滑器１０６−１を介した全波整流器１０５の出力ＤＣ電圧（ＶＤＤ）を抵抗Ｒ１、Ｒ２、Ｒ３で分圧し、差動アンプ１０８に入力、基準電圧Ｖｒｅｆと比較する。
差動アンプ１０８の出力は、ＲＦ−リミッタであるクランプ回路１０３にフィードバックされ、これによりアンテナ端子電圧を常にコントロールする。
アンテナ端子電圧は、基準電圧Ｖｒｅｆにリニアに制御されるため、抵抗Ｒ１、Ｒ２、Ｒ３の分圧比をスイッチＳＷ１０７を制御してスイッチングすることで、アンテナ端子の負荷変調レベルは、常に一定になる特徴を有する。
これにより、たとえばＩＣカード１００とＲ／Ｗ２００の距離に依存することなく、負荷変調レベルを２００ｍＶに固定することが可能となる。
なお、分圧器１０７の電源電圧ＶＤＤは分圧器１０７にのみ供給され、その他回路に供給されない。 The voltage divider 107 divides the output DC voltage (VDD) of the full-wave rectifier 105 via the smoother 106-1 by resistors R1, R2, and R3, and inputs the voltage to the differential amplifier 108 and compares it with the reference voltage Vref.
The output of the differential amplifier 108 is fed back to the clamp circuit 103, which is an RF-limiter, thereby constantly controlling the antenna terminal voltage.
Since the antenna terminal voltage is linearly controlled to the reference voltage Vref, the load modulation level of the antenna terminal is always constant by switching the voltage dividing ratio of the resistors R1, R2, and R3 by controlling the switch SW107. Have
Thereby, for example, the load modulation level can be fixed to 200 mV without depending on the distance between the IC card 100 and the R / W 200.
The power supply voltage VDD of the voltage divider 107 is supplied only to the voltage divider 107 and not supplied to other circuits.

差動アンプ１０８は、分圧器１０７の分圧電圧とＢＧＲ１１０で生成された基準電圧Ｖｒｅｆとを比較し、その比較結果をコントロール信号ＣＴＬとしてクランプ回路１０３のトランジスタＱ１０１のゲートにフィードバックされる。
また、差動アンプ１０８の出力は、復調器１０９にも供給される。 The differential amplifier 108 compares the divided voltage of the voltage divider 107 with the reference voltage Vref generated by the BGR 110, and the comparison result is fed back to the gate of the transistor Q101 of the clamp circuit 103 as a control signal CTL.
The output of the differential amplifier 108 is also supplied to the demodulator 109.

復調器１０９は、差動アンプ１０８に出力信号を受けて、フィードバックループＦＢＬ内の電流、電圧信号からデータを復調する機能を有する。   The demodulator 109 has a function of receiving an output signal from the differential amplifier 108 and demodulating data from the current and voltage signals in the feedback loop FBL.

次に、上記構成による動作を、フィードバックループＦＢＬの動作を中心に説明する。   Next, the operation of the above configuration will be described focusing on the operation of the feedback loop FBL.

ＩＣカード１００は、Ｒ／Ｗ２００が発生する電磁界にかざされることで、アンテナコイル１０１にＡＣ信号（電力）が誘起される。
全波整流器１０５では、このＡＣ信号が上下を折り返したような波形に変換される。平滑器１０６−１において、ダイオードＤ１０６−１とキャパシタＣ１０６−１で高周波信号が除去され、各ブロック、ここでは分圧器０７に供給される。
この過程において、全波整流器１０５は入力信号の低電位側を取り出してＲＦインタフェースの基準電位（ＧＮＤ）にする。
フィードバックループＦＢＬにおいては、ＤＣ電圧ＶＤＤの分圧電圧ＤＶ１０７がモニタされＢＧＲ（基準電圧源）１１０で生成された基準電圧Ｖｒｅｆと差動アンプ１０８で比較される。
そして、差動アンプ１０８から出力されるコントロール信号ＣＴＬがクランプ回路１０３に出力される。
このコントロール信号ＣＴＬによりクランプ回路１０３に流れる電流量がコントロールされる。これにより、アンテナ共振回路のＱ値を電圧ＶＤＤを超えないようにフィードバック（帰還）制御が行われる。
結果、電圧ＶＤＤの電圧値は常に一定になる。またその他のレギュレータ入力も常に一定になる。 The IC card 100 is held over an electromagnetic field generated by the R / W 200, whereby an AC signal (electric power) is induced in the antenna coil 101.
In the full-wave rectifier 105, the AC signal is converted into a waveform that is folded up and down. In the smoother 106-1, the high frequency signal is removed by the diode D106-1 and the capacitor C106-1, and is supplied to each block, here, the voltage divider 07.
In this process, the full-wave rectifier 105 takes the low potential side of the input signal and sets it to the reference potential (GND) of the RF interface.
In the feedback loop FBL, the divided voltage DV107 of the DC voltage VDD is monitored and compared with the reference voltage Vref generated by the BGR (reference voltage source) 110 by the differential amplifier 108.
Then, the control signal CTL output from the differential amplifier 108 is output to the clamp circuit 103.
The amount of current flowing through the clamp circuit 103 is controlled by the control signal CTL. Thereby, feedback (feedback) control is performed so that the Q value of the antenna resonance circuit does not exceed the voltage VDD.
As a result, the voltage value of the voltage VDD is always constant. The other regulator inputs are always constant.

ところで、フィードバックループＦＢＬ（帰還制御ループ）の影響で、ＡＳＫ変調信号もゼロになる。つまりＡＳＫ変調データ情報は電圧ＶＤＤと共に入力端子に現れなくなる。
しかし、この変調データ情報は、フィードバックループＦＢＬ（入力振幅制御器の帰還制御系）の中に存在する。
つまり、変調データ情報はクランプ回路１０３に流れる電流またはクランプトランジスタのゲート電圧に含まれている。
本実施形態では、変調データ情報であるＡＳＫ変調データは、クランプトランジスタのゲート電圧に並列接続された復調器１０９に入力され、データが抽出される。
復調器１０９では、この電圧信号がＡＣカップリングされて、ＡＳＫデータが復調される。
ＩＣカード１００の通信ＲＦインタフェース回路１２０がＲ／Ｗ２００にデータを転送するとき、負荷変調データが図７の入力振幅制御器１４０の分圧抵抗Ｒ１０１と並列に接続にしているスイッチＳＷ１０７がＯＮ／ＯＦＦされる。
これにより、電圧ＶＤＤ、つまり通信ＲＦインタフェース回路１２０の入力電圧振幅が負荷変調データに依存して変化する。
このようにして、定変調幅負荷変調を実現できる。 By the way, the ASK modulation signal becomes zero due to the influence of the feedback loop FBL (feedback control loop). That is, the ASK modulation data information does not appear at the input terminal together with the voltage VDD.
However, this modulation data information exists in the feedback loop FBL (feedback control system of the input amplitude controller).
That is, the modulation data information is included in the current flowing through the clamp circuit 103 or the gate voltage of the clamp transistor.
In this embodiment, ASK modulation data, which is modulation data information, is input to the demodulator 109 connected in parallel to the gate voltage of the clamp transistor, and data is extracted.
In the demodulator 109, this voltage signal is AC-coupled to demodulate ASK data.
When the communication RF interface circuit 120 of the IC card 100 transfers data to the R / W 200, the switch SW107 in which the load modulation data is connected in parallel with the voltage dividing resistor R101 of the input amplitude controller 140 of FIG. Is done.
Thereby, the voltage VDD, that is, the input voltage amplitude of the communication RF interface circuit 120 changes depending on the load modulation data.
In this way, constant modulation width load modulation can be realized.

以上の説明では、本発明の実施形態に係る通信装置を非接触型ＩＣカード１００に搭載した場合を例に説明した。
本発明の実施形態に係る通信装置は、非接触型ＩＣカード１００のみならず、たとえば携帯情報機器としての携帯電話機に上記したＩＣカードと同様の機能を持たせかつＲ／Ｗの機能を持たせるように構成することも可能である。
このような通信システムを第２の実施形態として説明する。 In the above description, the case where the communication apparatus according to the embodiment of the present invention is mounted on the non-contact type IC card 100 has been described as an example.
The communication apparatus according to the embodiment of the present invention provides not only the non-contact type IC card 100 but also a mobile phone as a portable information device, for example, with the same function as the above IC card and the R / W function. It is also possible to configure as described above.
Such a communication system will be described as a second embodiment.

＜２．第２の実施形態＞
図１２は、本発明の第２の実施形態に係る非接触型ＩＣカードおよび携帯情報機器としての携帯電話機が適用される通信システムの構成例を示す図である。 <2. Second Embodiment>
FIG. 12 is a diagram showing a configuration example of a communication system to which a contactless IC card and a mobile phone as a portable information device according to the second embodiment of the present invention are applied.

図１２に示す通信システム３００は、上記した通信装置としての非接触型ＩＣカード１００と、携帯電話機３１０と、基地局３２０と、通信網３３０と、サーバ３４０とにより構成されている。   A communication system 300 shown in FIG. 12 includes a non-contact IC card 100 as a communication device, a mobile phone 310, a base station 320, a communication network 330, and a server 340.

本実施形態のＩＣカード１００は、携帯電話機３１０の搭載されたＲ／Ｗ(リーダライタ)機能部から送出されたキャリアをインダクタＬとキャパシタＣの同調回路で受信する。そして、ＩＣカード１００は送出データの"1"/"0"に対応させてその負荷抵抗の値を変化させる、いわゆる「負荷変調方式」によりデータ伝送機能を実現している。   The IC card 100 according to the present embodiment receives a carrier sent from an R / W (reader / writer) function unit on which a mobile phone 310 is mounted by a tuning circuit of an inductor L and a capacitor C. The IC card 100 realizes a data transmission function by a so-called “load modulation method” in which the value of the load resistance is changed corresponding to “1” / “0” of the transmission data.

また、携帯電話機３１０は、Ｒ／Ｗ機能部の他にＩＣカード１００と同様の機能を有する。
ここではその詳細は省略する。 In addition to the R / W function unit, the mobile phone 310 has the same function as the IC card 100.
The details are omitted here.

以上説明したように、本実施形態によれば、ＩＣカード１００、入力端子電圧ＣＰ、ＣＭを制御するため、全波整流器１０５、差動アンプ１０８、クランプ回路１９３による一連のフィードバックループ（帰還制御系）ＦＢＬが形成されている。
具体的には、ＩＣカード１００は、全波整流器１０５の出力電圧値Ｖａｎｔ´のピーク値、あるいは入力信号のピーク（peak）電圧値Ｖａｎｔを検知し、その分圧器１０７による抵抗分圧値を差動アンプ１０８で回路内のＢＧＲ１１０による基準電圧Ｖｒｅｆと比較する。
そして、ＩＣカード１００は、差動アンプ１０８の出力信号が信号入力端子に並列接続されたクランプ回路１０３をコントロールするフィードバックループＦＢＬが形成されている。
このフィードバックループＦＢＬは、主な特徴として信号入力端子電圧を一定にする機能を有する。
また、本実施形態のＩＣカード１００では、基準電圧Ｖｒｅｆと比較されるＤＣ電圧源（分圧器）の入力ＤＣ電圧は、他の回路形には給電されない。
また、本実施形態のＩＣカード１００では、フィードバックループＦＢＬ内の電流・電圧信号からデータを復調器１０９で復調する。
換言すれば、クランプ回路１０３に流れる電流、あるいはクランプトランジスタのゲート電圧からデータを復調する。
また、本実施形態のＩＣカード１００では、データ送信方法として「負荷変調」が用いられる。フィードバックループＦＢＬにおいて、全波整流器１０５の出力電圧値Ｖａｎｔ´、あるいは入力信号のピーク電圧値Ｖａｎｔを基準電圧Ｖｒｅと比較するが、その抵抗分圧値を可変することで負荷変調を実施する。これにより、本実施形態では入力端子に一定な電圧値の変調振幅にする。
したがって、本実施形態によれば、以下の効果を得ることができる。 As described above, according to this embodiment, in order to control the IC card 100 and the input terminal voltages CP and CM, a series of feedback loops (feedback control system) including the full-wave rectifier 105, the differential amplifier 108, and the clamp circuit 193 are used. ) FBL is formed.
Specifically, the IC card 100 detects the peak value of the output voltage value Vant ′ of the full-wave rectifier 105 or the peak voltage value Vant of the input signal, and compares the resistance voltage dividing value by the voltage divider 107. The dynamic amplifier 108 compares the reference voltage Vref with the BGR 110 in the circuit.
The IC card 100 is formed with a feedback loop FBL for controlling the clamp circuit 103 in which the output signal of the differential amplifier 108 is connected in parallel to the signal input terminal.
The feedback loop FBL has a function of making the signal input terminal voltage constant as a main feature.
Further, in the IC card 100 of the present embodiment, the input DC voltage of the DC voltage source (voltage divider) that is compared with the reference voltage Vref is not supplied to other circuit types.
Further, in the IC card 100 of this embodiment, the demodulator 109 demodulates data from the current / voltage signal in the feedback loop FBL.
In other words, data is demodulated from the current flowing through the clamp circuit 103 or the gate voltage of the clamp transistor.
In the IC card 100 of the present embodiment, “load modulation” is used as a data transmission method. In the feedback loop FBL, the output voltage value Vant ′ of the full-wave rectifier 105 or the peak voltage value Vant of the input signal is compared with the reference voltage Vre, and load modulation is performed by changing the resistance voltage dividing value. Thereby, in this embodiment, the modulation amplitude of a constant voltage value is set to the input terminal.
Therefore, according to the present embodiment, the following effects can be obtained.

すなわち、チップサイズ、コストの増加を抑止しつつ、クランプ回路の耐圧特性を良好に維持でき、負荷変調を効率良く的確に行うことが可能で、復調を的確に行うことが可能となる。
また、ウェルバイアス回路により、よりラッチアップを誘発しにくくなる。
また、平滑器において、ＶｔｈキャンセリングダイオードセルＣＬ１０６は普通のＭＯＳダイオードよりゲートに閾値Ｖｔｈ分のプリバイアス電圧を与えることから、ダイオードセル両端の電圧ドロップ（=Ｖｔｈ）がより小さくなる。
これにより、普通のダイオードを使うよりも後段の回路にもっと高いＤＣ電圧を供給可能としている。 That is, it is possible to maintain a good withstand voltage characteristic of the clamp circuit while suppressing an increase in chip size and cost, and to perform load modulation efficiently and accurately, and to accurately perform demodulation.
In addition, the well bias circuit makes it more difficult to induce latch-up.
Further, in the smoother, the Vth canceling diode cell CL106 applies a pre-bias voltage corresponding to the threshold value Vth to the gate of the ordinary MOS diode, so that the voltage drop (= Vth) across the diode cell becomes smaller.
As a result, a higher DC voltage can be supplied to the subsequent circuit than using a normal diode.

なお、上記した例では、負荷変調に抵抗を用いたが、負荷として容量などを用いる容量負荷変調などでも同様に適用することが可能であり、負荷抵抗の場合と同様の効果を得ることができる。   In the above-described example, a resistor is used for load modulation. However, the same can be applied to capacitive load modulation using a capacitance as a load, and the same effect as in the case of load resistance can be obtained. .

また、本実施形態においては、情報機器として携帯電話機を一例として説明したが、本発明は携帯電話機の他の携帯端末（ＰＤＡ等）、あるいはパーソナルコンピュータ等に適用可能である。   In this embodiment, a mobile phone has been described as an example of information equipment. However, the present invention can be applied to other mobile terminals (PDA, etc.), personal computers, and the like.

ＩＣカードの通信インタフェース部の基本的な第１の構成例を示す図である。It is a figure which shows the basic 1st structural example of the communication interface part of an IC card. ＩＣカードの通信インタフェース部の基本的な第２の構成例を示す図である。It is a figure which shows the 2nd basic structural example of the communication interface part of an IC card. 負荷変調回路を備えたＩＣカードの構成例を示す図である。It is a figure which shows the structural example of IC card provided with the load modulation circuit. 一般的な回路の課題を説明するための図である。It is a figure for demonstrating the subject of a general circuit. 本発明の第１の実施形態に係る通信装置を含む非接触ＩＣカードとリーダライタを模式的に示す図である。It is a figure which shows typically the non-contact IC card and reader / writer containing the communication apparatus which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る通信装置を含む非接触ＩＣカードの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the non-contact IC card containing the communication apparatus which concerns on the 1st Embodiment of this invention. 図６のＩＣカードの要部を具体的に示す回路図である。It is a circuit diagram which shows concretely the principal part of the IC card of FIG. 本実施形態に係るクランプ回路を含むフィードバックループの具体的な構成例を示す図である。It is a figure which shows the specific structural example of the feedback loop containing the clamp circuit which concerns on this embodiment. 本実施形態に係るウェルバイアス回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the well bias circuit which concerns on this embodiment. 一般的な２つのＮＭＯＳトランジスタからなるＭＯＳ回路構成を示す図である。It is a figure which shows the MOS circuit structure which consists of two general NMOS transistors. 本実施形態に係る平滑器におけるダイオードの構成例を示す図である。It is a figure which shows the structural example of the diode in the smoother which concerns on this embodiment. 本発明の第２の実施形態に係る非接触型ＩＣカードおよび携帯情報機器としての携帯電話機が適用される通信システムの構成例を示す図である。It is a figure which shows the structural example of the communication system with which the non-contact-type IC card which concerns on the 2nd Embodiment of this invention, and the mobile telephone as a portable information device are applied.

符号の説明Explanation of symbols

１００・・・ＩＣカード、１２０・・・近接無線通信ＲＦインタフェース、１３０・・・アンテナ回路、ＬＶＤ・・・第１の電源端子、ＬＶＳ・・・第２の電源端子、１０１・・・アンテナコイル、１０２・・・キャパシタ、１０３・・・クランプ回路、１０４・・・ウェルバイアス回路、１０５・・・全波整流器、１０６−１〜１０６−４・・・平滑器、１０７・・・分圧器、１０８・・・差動アンプ（オペアンプ）、１０９・・・復調器、１１０・・・基準電圧源（ＢＧＲ）、２００・・・リーダライタ（Ｒ／Ｗ）。   DESCRIPTION OF SYMBOLS 100 ... IC card, 120 ... Proximity wireless communication RF interface, 130 ... Antenna circuit, LVD ... First power supply terminal, LVS ... Second power supply terminal, 101 ... Antenna coil , 102 ... capacitor, 103 ... clamp circuit, 104 ... well bias circuit, 105 ... full-wave rectifier, 106-1 to 106-4 ... smoother, 107 ... voltage divider, 108... Differential amplifier (op-amp) 109. Demodulator 110. Reference voltage source (BGR) 200. Reader / writer (R / W)

Claims (7)

第１の電源端子と第２の電源端子間に誘起される交流電圧を、コントロール信号に応じて一定の電圧にクランプするクランプ回路と、
上記第１の電源端子と上記第２の電源端子間に誘起される交流電圧を直流電圧に変換する整流器と、
上記整流器による直流電圧または上記交流電圧のピーク値を分圧する分圧器と、
上記分圧器の分圧電圧と基準電圧とを比較し、比較結果を上記コントロール信号として上記クランプ回路に出力する差動アンプと
を有する通信インタフェース回路。 A clamp circuit that clamps an alternating voltage induced between the first power supply terminal and the second power supply terminal to a constant voltage according to a control signal;
A rectifier for converting an AC voltage induced between the first power supply terminal and the second power supply terminal into a DC voltage;
A voltage divider for dividing a DC voltage by the rectifier or a peak value of the AC voltage;
A communication interface circuit comprising: a differential amplifier that compares a divided voltage of the voltage divider with a reference voltage and outputs a comparison result as the control signal to the clamp circuit. 上記基準電圧と比較される分圧電圧は、上記差動アンプのみに供給される
請求項１記載の通信インタフェース回路。 The communication interface circuit according to claim 1, wherein the divided voltage compared with the reference voltage is supplied only to the differential amplifier. 復調器を有し、
上記整流器、上記分圧器、上記差動アンプ、および上記クランプ回路によりフィードバックループを含む帰還制御系が形成され、
上記復調器は、
上記フィードバックループ内の信号からデータを復調する
請求項１または２記載の通信インタフェース回路。 Have a demodulator,
A feedback control system including a feedback loop is formed by the rectifier, the voltage divider, the differential amplifier, and the clamp circuit.
The demodulator
The communication interface circuit according to claim 1 or 2, wherein data is demodulated from a signal in the feedback loop. 上記分圧器は、
上記整流器の電圧出力ラインまたは上記第１の電源端子と上記第２の電源端子間に誘起される交流電圧のピーク値部と基準電位間に直列に接続された複数の抵抗を含み、当該複数の抵抗で分圧した電圧を上記分圧電圧として上記差動アンプに供給し、
全体の抵抗値が可変である
請求項１から３のいずれか一に記載の通信インタフェース回路。 The voltage divider is
A voltage output line of the rectifier or a plurality of resistors connected in series between a peak value portion of an AC voltage induced between the first power supply terminal and the second power supply terminal and a reference potential, Supply the voltage divided by the resistor to the differential amplifier as the divided voltage,
The communication interface circuit according to any one of claims 1 to 3, wherein the entire resistance value is variable. 上記整流器の電圧出力部と上記分圧器の電圧入力部との間に高周波信号を除去する平滑器を有し、
上記平滑器は、
ダイオードより順方向電圧をキャンセルする回路を含む
請求項１から４のいずれか一に記載の通信インタフェース回路。 A smoother for removing high frequency signals between the voltage output of the rectifier and the voltage input of the voltage divider;
The smoother is
The communication interface circuit according to any one of claims 1 to 4, further comprising a circuit that cancels a forward voltage from a diode. 上記第１の電源端子と第２の電源端子間にウェルバイアス回路を有し、
上記ウェルバイアス回路は、
上記第１の電源端子と上記第２の電源端子との間に直列に接続された第１および第２の電界効果トランジスタと、
上記第１の電源端子と上記第２の電源端子との間に直列に接続された第３および第４の電界効果トランジスタと、を含み、
上記第１および第３の電界効果トランジスタのゲートが上記第２の電源端子に接続され、
上記第２および第４の電界効果トランジスタが上記第１の電源端子に接続され、
上記第１、第２、第３、および第４の電界効果トランジスタのウェルが直列接続された上記第３および第４の電界効果トランジスタの端子同士の接続ノードに接続されている
請求項１から５のいずれか一に記載の通信インタフェース回路。 A well bias circuit between the first power supply terminal and the second power supply terminal;
The well bias circuit is
First and second field effect transistors connected in series between the first power supply terminal and the second power supply terminal;
Third and fourth field effect transistors connected in series between the first power supply terminal and the second power supply terminal,
The gates of the first and third field effect transistors are connected to the second power supply terminal;
The second and fourth field effect transistors are connected to the first power supply terminal;
6. The wells of the first, second, third, and fourth field effect transistors are connected to a connection node between terminals of the third and fourth field effect transistors connected in series. The communication interface circuit according to any one of the above. アンテナ回路を通して第１の電源端子と第２の電源端子間に誘起される交流電圧を、コントロール信号に応じて一定の電圧にクランプするクランプ回路と、
上記第１の電源端子と第２の上記電源端子間に誘起される交流電圧を直流電圧に変換する整流器と、
上記整流器による直流電圧または上記交流電圧のピーク値を分圧する分圧器と、
上記分圧器の分圧電圧と基準電圧とを比較し、比較結果を上記コントロール信号として上記クランプ回路に出力する差動アンプと
を有する通信装置。 A clamp circuit for clamping an alternating voltage induced between the first power supply terminal and the second power supply terminal through the antenna circuit to a constant voltage according to a control signal;
A rectifier for converting an AC voltage induced between the first power supply terminal and the second power supply terminal into a DC voltage;
A voltage divider for dividing a DC voltage by the rectifier or a peak value of the AC voltage;
And a differential amplifier that compares a divided voltage of the voltage divider with a reference voltage and outputs a comparison result to the clamp circuit as the control signal.

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