JP2016167523A - 半導体装置および電子機器 - Google Patents

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semiconductor memory
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Manabu Matsumoto
学 松本
亮 谷本
Akira Tanimoto
亮 谷本
小澤　勲
Isao Ozawa
勲 小澤
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Abstract

【課題】設計自由度を向上させることのできる半導体装置及び電子機器を提供する。
【解決手段】実施形態の半導体装置は、基板と、前記基板の第一面に実装された半導体記
憶素子と前記基板の該第一面に、前記半導体素子と並んで実装され、前記半導体記憶素子
側に位置する縁部以外に端子を有する略矩形状のコントローラと、前記半導体記憶素子と
、前記コントローラとを纏めて封止する封止手段と、を備え、前記コントローラの該端子
はボンディングワイヤによって前記基板と電気的に接続される。
【選択図】図１

Description

本発明の実施形態は、半導体装置および電子機器に関する。
コントローラと半導体メモリとを有した半導体装置および該半導体装置が実装された電
子機器が提供されている。
特開２００５−２２２２２８号公報
本発明の実施形態は、設計自由度を向上させることのできる半導体装置及び電子機器を
提供する。
実施形態の電子機器は、筐体と、前記筐体に収容された表示モジュールと、前記表示モ
ジュールと重なる位置で前記筐体に収容された第１基板と、前記表示モジュールと重なる
位置で前記筐体に収容され、前記第1基板と電気的に接続された第２基板と、前記第２基
板の前記表示モジュールとは反対側の面に設けられた半導体メモリと、前記第２基板に、
前記半導体メモリと並んで実装されたコントローラと、前記半導体メモリ、前記コントロ
ーラ、及び前記基板上に搭載される他の電子部品を纏めて封止する封止手段と、を備え、
前記コントローラは、複数のボンディングワイヤによって前記第２基板と電気的に接続さ
れる。
第１実施形態に係る半導体装置の使用状態を例示した斜視図。 第１実施形態に係る半導体装置がホスト装置に搭載された場合を示した一部切欠き斜視図。 ホスト装置を構成するタブレット部の一部切欠き断面図。 第１実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。 第１実施形態に係る半導体装置を構成する半導体パッケージのシステム構成を例示したブロック図。 第１実施形態に係る半導体装置を例示した断面図。 半導体パッケージの内部構成を例示した上面図。 第１実施形態に係る半導体装置の内部構成のうちコントローラと半導体メモリとの配線接続構成を例示した上面図。 コントローラのシステム構成を例示したブロック図。 半導体装置の製造工程を示す断面図。 半導体装置の製造工程を示す断面図。 半導体装置の製造工程を示す断面図。 半導体装置の封止過程を示した図。 半導体装置の封止過程を示した図。 半導体装置の封止過程を示した図。 第２実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。 第２実施形態に係る半導体装置を例示した断面図。 第２実施形態に係る半導体装置の電気的接続間係を模式的に示した断面図。 第２実施形態に係る半導体装置のテスト動作の一例を示したフローチャート。 第２実施形態に係る半導体装置のテスト装置を模式的に例示した一部断面構成図。 第２実施形態に係る半導体装置の第３パッドの周囲を例示した断面図。 第２実施形態に係る半導体装置の裏面を例示した斜視図。 第２実施形態に係る半導体装置の変形例の第３パッドの周囲を例示した断面図。 第３実施形態に係る半導体装置を例示した図。 第４実施形態に係る半導体装置の裏面を例示した斜視図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。
（第１実施形態）
図１乃至図３は、第１実施形態に係る半導体装置１と該半導体装置１が組み込まれたシ
ステム１００を示す。システム１００は、「電子機器」の一例である。半導体装置１は、
「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導
体装置１は、例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに
限られるものではない。
本実施形態に係る半導体装置１は、例えば比較的小型のモジュールであり、その外形寸
法の一例は、Ｍ.２−２２３０と呼ばれるもので、２２ｍｍ×３０ｍｍである。なお半導
体装置１の大きさはこれに限られるものではなく、本実施形態の構成は種々の大きさのも
のに適宜適用可能である。
図１に示すように、半導体装置１は、例えばサーバ等のシステム１００内に記憶装置と
して組み込まれる。システム１００は、半導体装置１と該半導体装置１が装着されたホス
ト装置２とを含む。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばス
ロット）を有する。複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、
略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の
半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることが
できる。
なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末
、その他デタッチャブルノートＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）のような電
子機器のストレージデバイスとして使用されるものでもよい。以下図２及び図３を用いて
、半導体装置１が、ホスト装置２に対応するデタッチャブルノートＰＣに実装された例に
ついて説明する。ここでは、半導体装置１を含むデタッチャブルノートＰＣ２全体がシス
テム１００となる。
図２は、半導体装置１がデタッチャブルノートＰＣ２に実装された場合の図である。図
３は、図２に示したデタッチャブルノートＰＣ２の表示部１１０（タブレット型ポータブ
ルコンピュータ２０１）の断面図である。デタッチャブルノートＰＣ２は、表示部１１０
と、第１の入力受付装置であるキーボード部１２０とが其々互いに切り離し可能に接続部
１３０で接続される。
図２及び図３に示す通り、半導体装置１はデタッチャブルノートＰＣの表示部側に実装
される。このため、表示部１１０を取り外した場合も、タブレット型のポータブルコンピ
ュータ２０１として機能させることが可能であり、第２の入力受付装置として機能する。
ポータブルコンピュータ２０１は、電子機器の一例であり、例えばユーザが手で持って
使用できる大きさを有している。
ポータブルコンピュータ２０１は、筐体２０２、表示モジュール２０３、半導体装置１
およびマザーボード２０５を主要な要素として備えている。筐体２０２は、保護板２０６
、ベース２０７およびフレーム２０８を有している。保護板２０６は、ガラスあるいはプ
ラスチック製の四角い板であり、筐体２０２の表面を構成している。ベース２０７は、例
えばアルミニウム合金又はマグネシウム合金のような金属製であり、筐体２０２の底を構
成している。
フレーム２０８は、保護板２０６とベース２０７との間に設けられている。フレーム２
０８は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、実装部２
１０とバンパー部２１１とを一体に有している。実装部２１０は、保護板２０６とベース
２０７との間に設けられている。本実施形態によると、実装部２１０は、保護板２０６と
の間に第１の実装スペース２１２を規定するとともに、ベース７との間に第２の実装スペ
ース２１３を規定している。
バンパー部２１１は、実装部２１０の外周縁部に一体に形成されて、第１の実装スペー
ス２１２および第２の実装スペース２１３を周方向に連続して取り囲んでいる。さらに、
バンパー部２１１は、保護板２０６の外周縁部とベース２０７の外周縁部との間に跨るよ
うに筐体２０２の厚み方向に延びて、筐体２０２の外周面を構成している。
表示モジュール２０３は、筐体２０２の第１の実装スペース２１２に収容されている。
表示モジュール２０３は、保護板２０６で覆われているとともに、保護板２０６と表示モ
ジュール２０３との間に手書き入力機能を有するタッチパネル２１４が介在されている。
タッチパネル２１４は、保護板２０６の裏面に接着されている。
図３に示すように、半導体装置１は、筐体２０２の第２の実装スペース２１３にマザー
ボード２０５と一緒に収容されている。半導体装置１は、基板１１、及び半導体パッケー
ジ１２を備えている。
基板１１は、複数の導体パターンが形成された実装面１１ａを有している。半導体パッ
ケージ１２は、基板１１の実装面１１ａに実装されて、導体パターン（図示しない）に半
田付けされている。
マザーボード２０５は、基板２２４および半導体パッケージおよびチップのような複数
の回路部品２２５を備えている。基板２２４は、複数の導体パターン（図示していない）
が形成されている。回路部品２２５は、基板２２４に実装されて、該基板２２４の導体パ
ターンに半田付けに伴い電気的に接続されている。
図３に示す通り本実施形態に係る半導体装置１は、片面実装であり、基板１１の実装面
１１ａは表示モジュール２０３とは反対側を向いている。言い換えると、本実施形態の半
導体装置は、半導体パッケージ１２等の基板１１表面から突出した部品が実装されていな
い面１１ｂが表示モジュール２０３側に向いている。このように半導体パッケージ１２と
表示モジュール２０３との間に基板１１を介在させるように配置することで、表示モジュ
ール２０３と半導体パッケージ１２との互いの熱干渉を低減できる。以下、本実施形態に
係る半導体装置１の詳細構成に関し、図４乃至図９を用いて説明する。
図４は、半導体装置１の外観を示す。図４において、（ａ）は平面図、（ｂ）は下面図
、（ｃ）は側面図である。図４に示すように、半導体装置１は、基板１１と半導体パッケ
ージ１２と、を備える。
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状のプリント基板
であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１
１ａとは反対側に位置した第２面１１ｂとを有する。第１面１１ａは、半導体パッケージ
１２が実装される部品実装面である。本実施形態に係る半導体装置１は、上述した通り基
板１１とは独立に設けられた複数の部品が、半導体装置１製造時に主に基板１１片面（１
１ａ）に其々実装された構成を有する。第１面１１ａに実装された複数の部品は、纏めて
樹脂材料に封止され半導体パッケージ１２として見かけ上、一体の実装部品となる。尚こ
こで、本実施例の「一体」とは、着脱不可能に接着された状態を指し、「一体の実装部品
」とは半導体装置１製造時に１つのモジュール単位として扱われる。一方で、第２面１１
ｂは、部品が実装されない非部品実装面である。このように、基板１１とは独立に設けら
れた複数の部品を基板１１の一方の面に集中して配置することで、基板１１表面から部品
の突出を片面側のみに集めることが出来る。これにより、部品が基板１１の第１面１１ａ
と第２面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ること
ができる。
図４に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置し
た第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部１５（基板インタ
ーフェース部、端子部、接続部）を有する。インターフェース部１５は、例えば複数の接
続端子１５ａ（金属端子）を有する。インターフェース部１５は、ホスト装置２のコネク
タ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部１５は、該イ
ンターフェース部１５とホスト装置２との間で信号（制御信号及びデータ信号）をやり取
りする。
本実施形態に係るインターフェース部１５は、例えばPCI Express（以下、PCIe）の規
格に則したインターフェースである。すなわち、インターフェース部１５とホスト装置２
との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフ
ェース部１５は、例えば他の規格に則したものでもよい。半導体装置１は、インターフェ
ース部１５を介してホスト装置２から電源の供給を受ける。
なおインターフェース部１５には、基板１１の短手方向に沿った中心位置からずれた位
置にスリット１５ｂが形成されており、ホスト装置２のコネクタ３側に設けられた突起（
図示せず）などと嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取
り付けられることを防ぐことができる。
次に、基板１１に搭載される半導体パッケージ１２について、図５乃至図９を用いて詳
しく説明する。本実施形態に係る半導体パッケージ１２は、ＳｉＰ(System in Package)
タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている
。
図５は、半導体パッケージ１２のシステム構成の一例を示す。半導体パッケージ１２は
、電源部品２４、コントローラ３１、複数の半導体メモリ３２、ＤＲＡＭ (Dynamic Rand
om Access Memory) ３３、オシレータ (ＯＳＣ) ３４、ＥＥＰＲＯＭ (Electrically Era
sable and Programmable ROM) ３５、温度センサ３６、及び図５には図示していない抵抗
やコンデンサ等の電子部品を有する。
電源部品２４は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電
源から半導体パッケージ１２などに必要な所定電圧を生成する。コントローラ３１は、複
数の半導体メモリ３２の動作を制御する。すなわち、コントローラ３１は、複数の半導体
メモリ３２に対するデータの書き込み、読み出し、及び消去を制御する。複数の半導体メ
モリ３２は、其々、例えばＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ）である。ＮＡ
ＮＤメモリは、不揮発性メモリの一例である。ＤＲＡＭ３３は、揮発性メモリの一例であ
り、半導体メモリ３２の管理情報の保管やデータのキャッシュなどに用いられる。オシレ
ータ３４は、所定周波数の動作信号をコントローラ３１に供給する。ＥＥＰＲＯＭ３５は
、制御プログラム等を固定情報として格納している。温度センサ３６は、半導体パッケー
ジ１２内の温度を検出し、コントローラ３１に通知する。
図６は、半導体パッケージ１２の断面を示す。半導体パッケージ１２は、コントローラ
３１、複数の半導体メモリ３２、ボンディングワイヤ４２，４３、封止部４４、及びマウ
ントフィルム４５を有する。
基板１１は、例えば多層の配線基板であり、図６には図示しない電源層及びグラウンド
層を有する。コントローラ３１は、基板１１の第１面１１ａに載せられ、例えばマウント
フィルム４５によって基板１１に固定されている。コントローラ３１は、ボンディングワ
イヤ４２によって基板１１に電気的に接続されている。
複数の半導体メモリ３２は、基板１１の第１面１１ａに積層されている。複数の半導体
メモリ３２は、マウントフィルム４５によって基板１１に固定されるとともに、ボンディ
ングワイヤ４３によって基板１１に電気的に接続されている。半導体メモリ３２は、基板
１１を介して、コントローラ３１に電気的に接続されている。
基板１１の第１面１１ａ上には、封止部４４（モールド材）が設けられている。封止部
４４は、電源部品２４、コントローラ３１、複数の半導体メモリ３２、ボンディングワイ
ヤ４２，４３、ＤＲＡＭ３３、オシレータ３４、ＥＥＰＲＯＭ３５、温度センサ３６、及
び抵抗、コンデンサ等の、基板１１の第１面１１ａに実装される電子部品を纏めて封止す
る（一体に覆う）。
また、図７は半導体パッケージ１２の内部構成を示す図である。図８は、コントローラ
３１及び半導体メモリ３２の周辺領域の配線構成を示す図である。図７及び図８に示すよ
うに、本実施形態におけるコントローラ３１は略矩形状であり、長手方向の第１縁部３１
ａと、該第１縁部３１ａの反対側に位置する第２縁部３１ｂと、短手方向の第３縁部３１
ｃと、該第３縁部３１ｃの反対側に位置する第４縁部３１ｄとを有する。なお、第１縁部
３１ａは、コントローラ３１と隣り合って基板１１上に搭載された半導体メモリ３２側に
位置し、前記第３縁部３１ｃは、基板１１に設けられたインターフェース部１５側に位置
する。
図７に示すように、半導体パッケージ１２内の封止部４４で覆われる領域は、コントロ
ーラ３１が実装される第１実装領域３０１と、半導体メモリ３２が実装される第２実装領
域３０２と、第１実装領域３０１及び第２実装領域３０２を外れた領域であってコントロ
ーラ３１及び半導体メモリ３２以外の部品が実装される第３の実装領域３０３とが其々設
けられる。該実装領域３０３には抵抗やコンデンサ等の部品が実装される。この時、これ
らの部品は互いに離間して実装される。本実施例において第３実装領域３０３は、基板１
１の第３縁部１１ｃ側に位置した箇所と第４縁部１１ｄ側に位置した箇所とに其々設けら
れ、コネクタとしてのインターフェース部１５に近い方に電源回路２４を構成する電子部
品が集められるとともに、温度センサ３６やロードスイッチ３７等の他のキャパシタや抵
抗等と比較して実装高を有する部品が配置される。
図７に示すように、本実施例のコントローラ３１は、第１縁部３１ａを除いた３つの縁
部である、第２縁部３１ｂ、第３縁部３１ｃ、第４縁部３１ｄにそれぞれボンディングワ
イヤ４２で構成された接続端子を有し、これらの接続端子から、コントローラ３１と基板
１１を含む他の様々な電子部品との電気的な接続が行われる。
また、コントローラ３１の第１縁部３１ａに接続端子を設けないことで、隣接する半導
体メモリ３２との距離をより密に設定することが可能になり、半導体装置１を小型化する
点で有利になる。また、製造時におけるボンディングワイヤ４２を密集させて設ける際に
は、作業性が向上する。
さらにコントローラ３１は、一般に半導体メモリ３２を含む他の電子部品より発熱量が
大きい。このため本実施形態においてコントローラ３１で発生した熱は、熱伝導率の高い
ボンディングワイヤ４２を伝って基板１１側へと放熱される。
一方で、半導体メモリ３２は環境温度により動作能力が変化する。特に高温の環境下で
の継続的駆動を続けることで疲弊が進み、その結果、記憶能力が低減する可能性がある。
図８に示すように本実施形態は、コントローラ３１の第１縁部３１ａ側にはボンディン
グワイヤ４２が配置されておらず、第１縁部３１ａの辺部分で基板１１との接続端子を有
していない。コントローラ３１からの信号はボンディングワイヤ４２を伝って、基板１１
の表面層或いは内層に設けられた配線パターン４１により半導体メモリ３２に伝わる。こ
のため、コントローラ３１からの熱が密集したボンディングワイヤ４２を通して半導体メ
モリ３２に伝わることを回避できる。即ち、熱により性能低下が生じる半導体メモリ３２
に最も近い第１縁部３１ａ側からの放熱が抑えられ、コントローラ３１で発生した該熱が
半導体メモリ３２に及ぼす影響を抑制することが可能である。
図８に示すように本実施形態は、コントローラ３１の第２縁部３１ｂ側に、配線パター
ン４１を介して半導体メモリ３２に電気的に接続されるボンディングワイヤ４２が集まっ
ている。このように４つの辺部のうち半導体メモリ３２から最も遠い辺部に接続端子を集
中させることで上記コントローラ３１から半導体メモリ３２への伝熱を更に抑制できる。
また本実施例では、コントローラ３１のボンディングワイヤ４２を第２縁部３１ｂの両
端、即ち第３縁部３１ｃまたは第４縁部３１ｄ側に其々集めることで半導体メモリ３２の
両端に設けられたボンディングワイヤ４３への距離を近付けるとともに、配線パターン４
１の引き回し距離を短くできるとともに、該配線パターン４１が半導体メモリ３２の中央
部分を通ることを抑制できる。これにより金属製の配線パターン４１が半導体メモリ３２
の中央部分に密集することを抑制でき、半導体メモリ３２への伝熱低減に貢献する。
図９は、コントローラ３１のシステム構成の一例を示す図である。図９に示すように、
コントローラ３１は、バッファ５１、ＣＰＵ５２(Central Processing Unit)、ホストイ
ンターフェース部５３、及びメモリインターフェース部５４を有する。
バッファ５１は、ホスト装置２から送られてくるデータを半導体メモリ３２に書き込む
際に、一定量のデータを一時的に記憶したり、半導体メモリ３２から読み出されるデータ
をホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。
ＣＰＵ５２は、半導体パッケージ１２及び半導体装置１の全体の制御を司る。ＣＰＵ５
２は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けて半導
体メモリ３２の該当領域に対するアクセスを実行したり、バッファ５１を通じたデータ転
送処理を制御したりする。
ホストインターフェース部５３は、基板１１のインターフェース部１５と、ＣＰＵ５２
及びバッファ５１との間に位置する。ホストインターフェース部５３は、コントローラ３
１とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部５３
とホスト装置２との間には例えばＰＣＩｅ高速信号が流れる。
なお、ホストインターフェース部５３は、コントローラ３１内において、第３縁部３１
ｃ側に寄せて配置されている。この場合、ホストインターフェース部５３と基板１１のイ
ンターフェース部１５との配線を、コントローラからおおよそ最短距離で行うことが可能
になる。
たとえば前記ホストインターフェース部５３が、コントローラ３１内において、第４縁
部３１ｄに寄せて配置されると、コントローラチップの長手方向の長さ分、配線距離も伸
びてしまう。配線が長くなることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が
増え、信号配線の特性インピーダンスの維持が困難になる。また、信号遅延の原因にもな
り得る。
以上の観点から、本実施形態において、ホストインターフェース部５３は、コントロー
ラ３１内において第３縁部３１ｃに寄せて配置されることが望ましく、これによって半導
体装置１の動作安定性の向上が図られる。
メモリインターフェース部５４は、半導体メモリ３２と、ＣＰＵ５２及びバッファ５１
との間に位置する。ホストインターフェース部５３は、コントローラ３１と半導体メモリ
３２との間のインターフェース処理を行う。 次に、本実施形態に係る半導体装置の製造
方法について述べる。はじめに、略矩形状のマウントフィルム４５を基板１１の第１面１
１ａの所定の位置に貼り付ける。このとき、前記マウントフィルム４５の長辺と基板１１
の長辺とが同方向になるように貼られる。
次いで、前記マウントフィルム４５上にコントローラ３１を、ホストインターフェース
部５３が基板１１のインターフェース部１５側に位置する様に設置する。コントローラ３
１は、マウントフィルム４５によって基板１１の第１面１１ａ上に固定される。
また、図１０に示すようにコントローラ３１は、ボンディングワイヤ４２によって基板
１１と電気的に接続される。このとき図７のように、ボンディングワイヤ４２はコントロ
ーラ３１の第１縁部３１ａ側から基板１１には接続されない。以上によって、基板１１の
第１面１１ａ上にコントローラ３１が実装される。
続いて、マウントフィルム４５をコントローラ３１と所定の距離だけ離間させ、コント
ローラ３１の第１縁部３１ａ側に貼り付ける。このとき、前記マウントフィルム４５の長
辺と基板１１の長辺とが同方向になるように貼られる。なお、この場合の「所定の距離」
とは、コントローラ３１の第１縁部３１ａ側にもボンディングワイヤを有する場合に必要
となる距離より短いことを意味する。
その後、前記マウントフィルム４５上に半導体メモリ３２を設置する。半導体メモリ３
２はマウントフィルム４５によって基板１１の第１面１１ａ上に固定される。また、半導
体メモリ３２は基板１１と、ボンディングワイヤ４３によって電気的に接続される。この
工程を図１１に示す。
さらに前記半導体メモリ３２上に、新たなマウントフィルム４５を貼り付け、再度半導
体メモリ３２を積層する。この繰り返しによって図１２に示すように、複数の半導体メモ
リ３２が積層され、基板１１の第１面１１ａ上に実装される。なお、積層された複数の半
導体メモリ３２は、それぞれボンディングワイヤ４３によって基板１１と電気的に接続さ
れる。また積層された複数の半導体メモリ３２同士も、ボンディングワイヤ４３によって
接続される。
続いて、その他の電子部品（電源部品２４、ＤＲＡＭ３３、オシレータ３４、ＥＥＰＲ
ＯＭ３５、温度センサ３６、抵抗、及びコンデンサ）を基板１１の第１面１１ａ上の部品
実装領域内にそれぞれ実装する。この時、コントローラ３１のホストインターフェース部
５３と、基板１１のインターフェース部１５との間には、電子部品が実装されないことが
望ましい。
前述の通り、ホストインターフェース部５３とインターフェース部１５との間の配線距
離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因にな
る、などの問題が生じる。よって、ホストインターフェース部５３とインターフェース部
１５とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインターフェ
ース部５３とインターフェース部１５との間に電子部品が実装されることは望ましくない
。
また、電源部品２４やＤＲＡＭ３３等の電子部品は、動作時にノイズを伴う可能性があ
る。これらの電子部品がホストインターフェース部５３とインターフェース部１５との間
に電源部品が実装されないことで、ホストインターフェース部５３とインターフェース部
１５との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性
の向上を図ることができる。
同様の理由により、コントローラ３１のメモリインターフェース部５４と、基板１１上
の半導体メモリ３２との間にも、電源部品２４やＤＲＡＭ３３等の電子部品が実装されな
いことが望ましい。また、一般的にＤＲＡＭ３３はコントローラ３１の近傍に設置するこ
とが好ましい。
さらに、前述の通り電源部品２４は、ホスト装置２から供給される電源から半導体パッ
ケージ１２などに必要な所定電圧を生成する。したがって、ホスト装置２から供給される
電源の損失を抑えるために、電源部品２４はインターフェース部１５の近傍に設置するこ
とが望ましい。
尚ここで、本実施形態における「近傍」の範囲は、例えば１つのＢＧＡ（Ball Grid Ar
ray）やＬＧＡ（Land Grid Array）等の半導体部品、或いは回路実装が出来る程度の距離
を意味し、具体的に所定の構造物・部分の近傍と言った場合は、これら構造物・部分を中
心にして該構造物・部分の外縁から他の半導体部品や回路を1つ分程度に配置・実装でき
るまで離れた周囲の領域を示す。従って、例えば本実施形態における「インターフェース
部１５の近傍」とは、基板１１におけるインターフェース部１５を構成する部位を中心と
して電源部品５を含む領域までを指す。
最後に、基板１１の第１面１１ａに実装された全ての電子部品を封止（モールド）する
。本実施形態では、樹脂封止を行う。樹脂封止に用いられる樹脂（モールド材）は、例え
ば熱硬化性のエポキシ樹脂であるが、これに限られない。
本実施形態に係る半導体装置の製造方法における封止手順を図１３乃至図１５に示す。
なおモールド材４４は、本実施形態では、基板１１の第３縁部１１ｅ側から第４縁部１１
ｆ側へ向かって流される。これにより、モールド材４４が基板１１のインターフェース部
１５と接触して、インターフェース部１５の機能、特性等に影響を及ぼすことを避けるこ
とができる。
まず、図１３のように第一の型１０１に基板１１とモールド材４４を載せ、第二の型１
０２で挟み込む。なお、第一の型１０１のモールド材を載せた面１０３は上下に稼働させ
ることが可能である。
次に、モールド材４４に熱を加え溶かしながら、面１０３を押し上げ、図１４に示すよ
うに基板１１側へモールド材４４を流し込む。この後、型全体にモールド材４４が完全に
流れ込んだら、しばらく放置して冷却する。時間を置くことで、モールド材４４が基板１
１上に固定され、かつ、流動体状であったモールド材４４が固められる。
最後に、図１５のように型から基板１１を取り出し、不要なモールド材を取り除く（バ
リ取りを行う）ことで、基板１１上に搭載された全ての部品がモールド材４４によって封
止され、半導体パッケージ１２が基板１１上に搭載された半導体装置１が製造される。
図１３乃至図１５に示すように、モールド材４４は、コントローラ３１から、複数枚重
ねられることで該コントローラ３１よりも高い実装高を有する積層の半導体メモリ３２側
に向いて流れる。また、温度センサ３６やロードスイッチ３７等のキャパシタや抵抗等と
比較して実装高を有する部品も基板１１の中心位置から見て基板１１ｆ側に配置される。
このようにモールド材４４が流れる向きで、実装高の低い部品から実装高の高い部品に並
ぶことで、基板１１上に塗布されるモールド材４４の流動速度が基板１１ｆに達するまで
に落ち難くなる。例えば積層の半導体メモリ３２の側面で構成される立壁にモールド材４
４が当たって流動が大幅に減速することを回避できるとともに、ボイドの発生も抑制でき
る。
なお前述のように、基板１１の実装領域３０３に実装された抵抗やコンデンサ等の部品
は、互いに所定の距離だけ離間して存在している。これらの部品が密集して存在した場合
、モールド材が該部品同士の隙間に入り込まず、ボイドができる可能性がある。ボイドの
存在する部分は、モールド材と基板が接着されていない状態となり、実装信頼性に問題が
生じるため、本実施形態では抵抗やコンデンサ等の部品は、ボイドができない程度まで互
いに離間させて実装することが望ましく、例えばこれらが離間する距離は、ボンディング
ワイヤ４２、４３の互いの距離や、個々の半田ボールの其々の離間距離よりも長い。
近年、半導体装置１のさらなる小型薄厚化、高密度実装が求められおり、例えば２２ｍ
ｍ×３０ｍｍサイズの外形寸法で、且つ、片面実装が求められている。
ここで、比較のため、コントローラと半導体メモリとが別々に基板に実装された半導体
装置について考える。このような半導体装置では、基板のサイズがある程度小さくなる（
たとえば、Ｍ.２−２２３０）と、コントローラ及び半導体メモリを個別のパッケージで
配置しようとすると、部品実装領域内に収まらない可能性がある。
そこで本実施形態では、半導体パッケージ１２は、コントローラ３１、半導体メモリ３
２、及びＤＲＡＭ３３などのすべての電子部品が封止部４４によって纏めて封止された、
いわゆるＳｉＰ部品である。このような構成によれば、基板１１のサイズがある程度小さ
くなっても、コントローラ３１及び半導体メモリ３２を高密度に配置することができる。
また本実施形態では、コントローラ３１及び半導体メモリ３２を含んだすべての部品が
半導体パッケージ１２によって纏めて封止され、基板搭載部品が第１面１１ａに実装され
ており、一方で、第２面１１ｂは基板搭載部品が実装されない非部品実装面と設計される
。これにより、表面から突出した基板搭載部品が基板１１の両面に実装された実装形態と
比較して、本実施形態の半導体装置１では薄型化を図ることができる。
本実施形態では、基板１１に搭載されたコントローラ３１は、ＢＧＡを用いずに基板１
１と電気的に接続されている。ＢＧＡを用いる場合、基板全体に半田ボールが配置されて
おり、コントローラ３１の基板１１に面する底面から半田ボールを介して基板、並びに他
の電子部品に伝導するが、実施形態では、基板１１とコントローラ３１との電気的接続は
ボンディングワイヤ４２によって行われており、コントローラ３１から基板１１への半田
ボールを介する伝熱効率が落ち、半導体メモリ３２が、コントローラ３１の放熱による影
響を受けにくい構成となっている。
また本実施形態の基板１１は、前述の通りガラスエポキシ樹脂等の材料で構成されたプ
リント基板であり温度変化に伴い変形する。本実施形態にＢＧＡを用いる場合、基板１１
は、コントローラ３１と対向する表面部分や、半田ボールが接合される部分等の高温とな
る部位から熱膨張し、コントローラ３１の実装領域を中心に歪みが生じる。また、基板１
１と、コントローラ３１のパッケージ基板と、半導体メモリ３２のパッケージ基板とは、
其々熱膨張係数が異なるため、これらの間で固定されている半田ボールに対してストレス
が集中することで半田ボールの溶解やクラック等が生じる可能性がある。
一方本実施形態は、パッケージ基板及び半田ボールを用いずに、基板１１とコントロー
ラ３１等の電子部品とがボンディングワイヤを用いて接続される。また、基板１１とコン
トローラ３１等の電子部品とは、マウントフィルム４５によって固定されている。このた
め、本実施形態の半導体装置１は半田ボールの溶解やクラック等の問題も無く実装信頼性
が向上する。
また、本実施形態の半導体装置１は例えばSSDであるが、半導体装置１はその可搬性か
ら多様な場所へ持ち出されることが考えられる。また、ホスト装置に接続された状態で放
置されることも考えられる。このような場合に、半導体装置１には空気中の埃等が付着す
る可能性がある。本実施形態の半導体装置１は、基板１１に搭載される電子部品が纏めて
封止されるため、各電子部品が埃の影響を受ける可能性を低減できる。
さらに、本実施形態の半導体装置１では、前述の通り基板１１上に半導体パッケージが
直接に接した構造であるため、該半導体パッケージと基板１１とをつなぐ端子が露出され
ることは無く、そこから信号を読み取ることが困難となる。
以上、第１実施形態及び変形例について説明したが、半導体装置１の実施形態はこれら
に限られない。次に、第２実施形態に係る半導体装置について説明する。なお、第１実施
形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略
する。また、下記に説明する以外の構成は、第１実施形態と同一である。
（第２実施形態）
第１実施形態に係る半導体装置１は、前述の通り基板１１の第１面１１ａのみに部品が
実装される。これにより、半導体装置１の薄型化が可能となり省スペース化に繋がる。一
方で、第２面１１ｂに部品が実装されていないことは、他の機能を基板裏面に設けること
も可能にする。本実施形態では、基板裏面にテスト用のパッドを設ける。これによって、
製品の性能確認の容易化を図る。
本実施形態に係る半導体装置１の具体的な一例を図１６に示す。図１６において、（ａ
）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また、図１７は半導体パッケージ
１２の断面図である。
半導体パッケージ１２のボンディングワイヤ４２、４３は、複数のボンディングワイヤ
を含む。該複数のボンディングワイヤは、ホストインターフェース部５３を介して、コン
トローラ３１の内部に電気的に接続されている。いくつかのボンディングワイヤ４２には
、ホスト装置２からＰＣＩｅ高速信号による制御信号やデータ信号が流れる。また別のい
くつかのボンディングワイヤ４２には、電源電流が供給される。
例えば信号が流れるボンディングワイヤ４２は、コントローラ３１において、基板１１
のインターフェース部１５寄り、すなわち第３縁部３１ｃ側に配置される。これにより、
ボンディングワイヤ４２と基板１１のインターフェース部１５との間の配線長を短くする
ことができ、半導体パッケージ１２の高速動作性を向上させることができる。
一方で、ボンディングワイヤ４３は、ホストインターフェース部５３には接続されてい
ない。いくつかのボンディングワイヤ４３は、ホストインターフェース部５３を介さずに
、コントローラ３１の内部に電気的に接続されている。また別のいくつかのボンディング
ワイヤ４３は、半導体パッケージ１２のテスト用の入力端子に電気的に接続されている。
詳しく述べると、ボンディングワイヤ４３は、ホストインターフェース部５３を介さず
にコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。
すなわち、ボンディングワイヤ４３の少なくとも一つは、例えば半導体パッケージ１２の
テスト動作時に、例えばコントローラ３１の内部の電気的接続が切り替えられることで、
ホストインターフェース部５３を介さずにメモリインターフェース部５４に電気的に接続
される。
また別の観点では、ボンディングワイヤ４３の少なくとも一つは、ＣＰＵ５２及びバッ
ファ５１を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に
接続可能である。すなわち、ボンディングワイヤ４３の少なくとも一つは、例えば半導体
パッケージ１２のテスト動作時に、例えばコントローラ３１の内部の電気的接続が切り替
えられることで、ＣＰＵ５２及びバッファ５１を介さずにメモリインターフェース部５４
に電気的に接続される。
図１７に示すように、基板１１の第１面１１ａは、半導体パッケージ１２のボンディン
グワイヤ４２、４３と電気的に接続される複数のパッド７０を有する。複数のパッド７０
は、複数の第１パッド７１と、複数の第２パッド７２とを含む。第１パッド７１は、基板
１１のインターフェース部１５に電気的に接続されている。第１パッド７１は、ボンディ
ングワイヤ４２と其々接続される。第２パッド７２は、基板１１のインターフェース部１
５とは電気的に絶縁されている。第２パッド７２は、第２ボンディングワイヤ４３と電気
的に接続される。
図１６に示すように、基板１１の第２面１１ｂは、複数の第３パッド７３を有する。複
数の第３パッド７３は、複数の第２パッドの配置に対応して配置されている。すなわち、
複数の第３パッド７３の大きさ及び配置は、例えば複数の第２パッド７２の大きさ及び配
置と略同じである。換言すれば、第３パッド７３は、第２パッド７２が設けられる面の直
下に位置する。複数の第３パッド７３は、基板１１において、半導体パッケージ１２に覆
われる領域の裏側に位置する。
図１８は、基板１１及び半導体パッケージ１２の電気的接続間係を模式的に示す。基板
１１は、複数の第２パッド７２と複数の第３パッド７３とを１対１で電気的に接続する接
続部７４を有する。接続部７４は、例えばスルーホールまたはビアである。これにより、
複数の第３パッド７３は、複数の第２パッド７２に其々電気的に接続されている。すなわ
ち、複数の第３パッド７３の各々は、接続部７４、第１パッド７１、及びボンディングワ
イヤ４２を介して、コントローラ３１に電気的に接続されている。
第３パッド７３は、「テストパッド」の一例である。すなわち、半導体装置１のテスト
を行う場合、第３パッド７３を介してコントローラ３１にテストコマンド（テスト信号）
を入力する。例えば、第３パッド７３を介してコントローラ３１にテストコマンドを入力
し、その応答を第３パッド７３から取得することで、半導体メモリ３２の書き込みや読み
出しが正常に行われるかどうかを判定する。
詳しく述べると、コントローラ３１及び半導体メモリ３２は、例えば其々単体で、第３
パッド７３の少なくとも一つから入力されるテストコマンドに基づいて動作可能である。
半導体装置１は、第３パッド７３に種々のテストコマンドを入力することで、コントロー
ラ３１が正常に動作するか、半導体メモリ３２が正常に動作するか、半導体パッケージ１
２の電源が正常に機能するか、半導体パッケージ１２が全体として正常に機能するか、な
どの機能チェックや信頼性チェックを行うことができる。
本実施形態では、第３パッド７３の数は、第１パッド７１の数よりも多い。第３パッド
７３は、例えば２０個以上設けられている。これにより、コントローラ３１に多くの種類
のテストコマンドが入力可能であり、きめ細かなテストを実施することができる。
本実施形態では、半導体装置１のテストモードは、例えば第１モードと、第２モードと
を含む。第１モードは、コントローラ３１の単体テストが可能な状態である。一方で、第
２モードは、例えばコントローラ３１内部の電気的接続が切り替えられ、第３パッド７３
の少なくとも一つがＣＰＵ５２及びバッファ５１を介さずにメモリインターフェース部５
４に電気的に接続された状態である。すなわち、第２モードは、第３パッド７３の少なく
とも一つから半導体メモリ３２に直接アクセス可能なアクセス経路が設定された状態であ
り、半導体メモリ３２の単体テストが可能な状態である。
図１９は、半導体装置１のテスト動作の流れの一例を示す。
まず、ステップＳＴ１において、コントローラ３１では、半導体メモリ３２の単体テス
トを実行するか否かが判定される。半導体メモリ３２の単体テストを実行する場合（ステ
ップＳＴ１：ＹＥＳ）、ステップＳＴ２に進む。半導体メモリ３２の単体テストを実行し
ない場合（ステップＳＴ１：ＮＯ）、ステップＳＴ５に進む。
ステップＳＴ１において、コントローラ３１は、該コントローラ３１の動作モードを上
記第２モードに設定する。コントローラ３１の動作モードが第２モードに設定されると、
ステップＳＴ３に進む。ステップＳＴ３において、半導体メモリ３２の単体テストが実行
される。半導体メモリ３２の単体テストでは、例えば第３パッド７３から書き込みデータ
を入力し、同じまたは別の第３パッド７３から読み出しデータを取得し、書き込みデータ
と読み出しデータの整合性を確認することで半導体メモリ３２に不具合箇所が含まれるか
どうかを判定する。
この結果、半導体メモリ３２において、誤ったデータが保持されるビット（フェイルビ
ット）や、書き込みも読み出しもできないビット（バッドブロック）等の不具合が判定さ
れる。
半導体メモリ３２の単体テストが終わると、ステップＳＴ４に進む。ステップＳＴ４に
おいて、コントローラ３１は、該コントローラ３１の動作モードを上記第１モードに戻す
。コントローラ３１の動作モードが第１モードに戻されると、ステップＳＴ５に進む。ス
テップＳＴ５において、コントローラ３１の単体テストを実行するか否かが判定される。
コントローラ３１の単体テストを実行する場合（ステップＳＴ５：ＹＥＳ）、ステップＳ
Ｔ６に進む。コントローラ３１の単体テストを実行しない場合（ステップＳＴ５：ＮＯ）
、ステップＳＴ７に進む。
ステップＳＴ６において、半導体装置１は、コントローラ３１の単体テストを実行する
。その一例では、第３パッド７３からコントローラ３１に任意のコマンドを入力し、コン
トローラ３１が正常に応答するか、などのテストが実行される。コントローラ３１の単体
テストが終わると、ステップＳＴ７に進む。
ステップＳＴ７において、コントローラ３１では、半導体メモリ３２の単体テストを実
行するか否かが判定される。半導体メモリ３２の単体テストを実行する場合（ステップＳ
Ｔ７：ＹＥＳ）、ステップＳＴ２に戻る。半導体メモリ３２の単体テストを実行しない場
合（ステップＳＴ７：ＮＯ）、テスト動作を終了する。なお、半導体装置１のテストは、
上記に限られるものではなく、半導体パッケージ１２の全体としてのテストやその他のテ
ストを行ってもよい。
なお図２０は、半導体装置１のテストに用いられるテスト装置８１の一例を示す。テス
ト装置８１は、テスタ８２、ステージ８３、及び複数のテストピン８４（プローブ）を有
する。テスタ８２は、ステージ８３に接続されている。複数のテストピン８４は、ステー
ジ８３上に立設され、ステージ８３を介してテスタ８２に接続されている。複数のテスト
ピン８４は、第３パッド７３に対応して配置されている。
半導体装置１のテストを行う場合、テストピン８４を第３パッド７３に接触させる。そ
して、テストコマンドをテスタ８２から第３パッド７３を介してコントローラ３１に入力
し、コントローラ３１からの応答をテスタ８２にて判定する。半導体装置１は、例えばテ
スタ８２を交換することで複数種類のテストを行うことができる。半導体装置１は、例え
ばコントローラ３１のテストと半導体メモリ３２のテストとを分けて行うこともできる。
図２１は、基板１１の一例を示す。図２０に示すように、第３パッド７３は、基板１１
の第２面１１ｂに設けられたソルダーレジスト９１の開口部９１ａから露出していてもよ
い。ソルダーレジスト９１は、「絶縁層」及び「絶縁部」の其々一例である。
図２２は、基板１１の第２面１１ｂを示す。図２１に示すように、基板１１の第２面１
１ｂには、複数の第３パッド７３を一体に覆うラベル９２が取り付けられてもよい。ラベ
ル９２は、「シート」、「絶縁シート」、及び「絶縁部」の其々一例である。ラベル９２
は、例えばソルダーレジスト９１よりも熱伝導性が良い材料で形成される。ラベル９２は
、例えばカーボングラファイト製である。
第３パッド７３は、例えば熱伝導性に優れた接続部７４でコントローラ３１のボンディ
ングワイヤ４２に接続されるため、コントローラ３１から熱の一部が移動してきやすい。
そのため、例えばソルダーレジスト９１に比べて熱伝導性が良いラベル９２が設けられる
と、半導体装置１の放熱性を高めることができる。
図２３は、基板１１の変形例を示す。図２３に示すように、第３パッド７３は、基板１
１の第２面１１ｂに設けられたソルダーレジスト９１によって覆われているとともに、使
用時に第３パッド７３を露出させるようにソルダーレジスト９１が取り除かれてもよい。
また、第３パッド７３は、例えばテストが終わった後にソルダーレジスト９１によって覆
われてもよい。
なお以上の構成において、説明の便宜上、第２パッド７２を「第１パッド」と称し、第
３パッド７３を「第２パッド」と称してもよい。
このような構成の半導体装置１よれば、該半導体装置１の性能確認及び半導体装置１に
含まれる各部品の性能確認の容易化を図ることができる。すなわち、本実施形態に係る半
導体装置１は、基板１１と、半導体パッケージ１２と、パッド７２，７３とを備える。基
板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有す
る。パッド７２は、基板１１の第１面１１ａに設けられている。半導体パッケージ１２は
、コントローラ３１と、パッド７１を介してコントローラ３１に電気的に接続されたボン
ディングワイヤ４２とを有する。パッド７３は、基板１１の第２面１１ｂに設けられ、パ
ッド７１に電気的に接続されている。
このような構成によれば、基板１１の第２面１１ｂに設けられたパッド７３を利用して
、コントローラ３１の動作確認や、半導体パッケージ１２の動作確認を行うことができる
。これにより、半導体装置１の信頼性の向上を図ることができる。
本実施形態では、半導体装置１は、基板１１に設けられ、ホスト装置２との間で信号が
流れるインターフェース部１５を有する。パッド７２，７３は、インターフェース部１５
とは電気的に絶縁されている。このような構成によれば、インターフェース部１５を介さ
ずにコントローラ３１に直接にアクセス可能であるため、コントローラ３１のテストを容
易に行うことができる。
本実施形態では、コントローラ３１は、パッド７３から入力されるテストコマンドに基
づいて動作可能である。このような構成によれば、種々のテストコマンドをパッド７３に
入力することで、半導体装置１のきめ細かなテスト動作を容易に行うことができる。これ
により、半導体装置１のテストの容易化と信頼性の向上を図ることができる。
本実施形態では、パッド７３は、基板１１において半導体パッケージ１２に覆われる領
域の裏側に位置する。このような構成によれば、パッド７３と半導体パッケージ１２の半
田ボール６２との位置関係を単純化することができる。これは、半導体装置１のテストの
容易化に貢献するとともに、テスト装置８１のテストピン８４の配置なども容易になる。
本実施形態では、パッド７３を覆う絶縁部（ラベル９２またはソルダーレジスト９１）
をさらに備える。このような構成によれば、通常使用時にパッド７３から誤って信号が入
力されてしまうことに基づく誤動作を防止することができる。
本実施形態では、基板１１は、片面実装基板であり、第２面１１ｂは、非部品実装面で
ある。すなわち本実施形態では、片面実装基板の非部品実装面を利用してテスト用のパッ
ド７３が配置されている。このような構成によれば、基板１１の第１面１１ａの狭い領域
にパッドを設けるための高密度設計のための制約や、第１面１１ａ上に実装された他の部
品への実装位置の調整等が必要ない。
また、第２面１１ｂの比較的大きなエリアを利用してパッド７３を配置することができ
るので、十分に多い数のパッド７３を配置することが可能であり、半導体装置１のよりき
め細かなテストを行うことができる。さらに、第１面１１ａに実装された各部品の裏にテ
スト用のパッド電極を設けることが実現するため、引き回しのための配線長を短くするこ
とができ、電気的損失を回避することができる。
また、比較的大きなエリアを利用することで複数のパッド７３を余裕がある間隔で配置
することができるので、テスト装置８１のテストピン８４の配置や、テストピン８４をパ
ッド７３に接触させる作業などの容易化も図ることができる。
例えば本実施形態では、第３パッド７３の数は、第１パッド７１の数よりも多い。この
ような構成によれば、半導体装置１のさらにきめ細かなテストを行うことができる。また
本実施形態では、複数の第３パッド７３の配置は、複数の第２パッド７２の配置に対応す
る。このような構成によれば、パッド７３と半導体パッケージ１２のボンディングワイヤ
６２との位置関係をさらに単純化することができ、半導体装置１のテストをさらに容易化
することができる。
ここで比較のため、基板１１のインターフェース部１５とコントローラ３１との間の信
号ラインの途中からテスト用のパッドに繋がるラインが引き出された半導体装置について
考える。このような構成によれば、上記テスト用のラインを設けることで信号ラインのイ
ンピーダンスが変化し、例えば高速差動信号が流れる場合などに、その信号の信号品質に
影響が生じる可能性がある。
一方で、本実施形態では、コントローラ３１は、基板１１のインターフェース部１５に
接続されるホストインターフェース部５３と、半導体メモリ３２に接続されるメモリイン
ターフェース部５４とを有する。複数の第３パッド７３の少なくとも一つは、ホストイン
ターフェース部５３を介さずにコントローラ３１の内部でメモリインターフェース部５４
に電気的に接続可能である。このような構成によれば、基板１１のインターフェース部１
５とコントローラ３１との間の信号ラインのインピーダンスに影響を及ぼさないので、信
号ラインに流れる信号の信号品質を高く維持することができる。
本実施形態では、コントローラ３１は、ＣＰＵ５２と、半導体メモリ３２に電気的に接
続されるメモリインターフェース部５４とを有する。複数の第３パッド７３の少なくとも
一つは、ＣＰＵ５２を介さずにコントローラ３１の内部でメモリインターフェース部５４
に電気的に接続可能である。このような構成によれば、メモリインターフェース部５４に
直接にアクセスすることができるため、半導体メモリ３２の単体テストの容易化を図るこ
とができるとともに、その精度を向上させることができる。
なお、本実施形態で基板裏面に設けたテストパッドは、それ自体の厚さは比較的薄く、
第１実施形態に係る半導体装置と比較しても、装置自体の厚さは大きく変更されない。し
たがって図２及び図３に示すように、例えばデタッチャブルノートＰＣのスクリーン側に
設置しても、タブレット自体の厚さの規格を変更する必要もない。
次に、第３及び第４実施形態に係る半導体装置１について説明する。なお、第１実施形
態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略す
る。また、下記に説明する以外の構成は、第１実施形態と同じである。
（第３実施形態）
図２４は、第３実施形態に係る半導体装置１の一例を示す。図２４において、（ａ）は
平面図、（ｂ）は下面図、（ｃ）は側面図である。本実施形態に係る基板１１の複数の第
３パッド７３の各々は、角部に丸みを有した略矩形状に形成されている。このような構成
によっても、第２実施形態と略同じ機能を実現することができる。
（第４実施形態）
図２５は、第４実施形態に係る半導体装置１の一例を示す。本実施形態に係る半導体装
置１は、ラベル９２に代えて、金属製の放熱板９５を有する。放熱板９５は、例えばソル
ダーレジスト９１よりも熱伝導性が高い、例えばアルミニウムなどの金属材料で構成され
る。放熱板９５は、例えば複数の第３パッド７３を一体に覆うとともに、第３パッド７３
に熱的に接続されている。このような構成によれば、第２ボンディングワイヤ６２、第２
パッド７２、接続部７４、及び第３パッド７３を介して、コントローラ３１と放熱板９５
とが熱的に比較的強固に接続可能であるため、半導体装置１の放熱性をさらに高めること
ができる。
以上、第１乃至第４の実施形態及び変形例について説明したが、半導体装置１の実施形
態はこれらに限られない。例えば、第３パッド７３の数や配置は、特定のものに限定され
るものではなく、適宜設定して実施可能である。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要
旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示され
ている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施
形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施
形態に亘る構成要素を適宜組み合わせてもよい。
１…半導体装置、２…ホスト装置、３…コネクタ（スロット）、１１…基板、１１ａ…
第１面、１１ｂ…第２面、１１ｃ…第１縁部、１１ｄ…第２縁部、１１ｅ…第３縁部、１
１ｆ…第４縁部、１２…半導体パッケージ、１５…インターフェース部、１５ａ…接続端
子（金属端子）、２４…電源部品（電源ＩＣ）、３１…コントローラ、３２…半導体メモ
リ、３３…ＤＲＡＭ、３４…オシレータ（ＯＳＣ）、３５…ＥＥＰＲＯＭ、３６…温度セ
ンサ、３９ｂ…第１接続端子部、３９ｃ…第２接続端子部、３９ｄ…第３接続端子部、４
４…封止部、５１…バッファ、５２…ＣＰＵ、５３…ホストインターフェース部、５４…
メモリインターフェース部、６１…第１ボンディングワイヤ、６２…第２ボンディングワ
イヤ、７１…第１パッド、７２…第２パッド、７３…第３パッド、９１…ソルダーレジス
ト、９２…ラベル、１００…システム、

Claims (9)

  1. 筐体と、
    前記筐体に収容された表示モジュールと、
    前記表示モジュールと重なる位置で前記筐体に収容された第１基板と、
    前記表示モジュールと重なる位置で前記筐体に収容され、前記第1基板と電気的に接続
    された第２基板と、
    前記第２基板の前記表示モジュールとは反対側の面に設けられた半導体メモリと、
    前記第２基板に、前記半導体メモリと並んで実装されたコントローラと、
    前記半導体メモリ、前記コントローラ、及び前記基板上に搭載される他の電子部品を纏
    めて封止する封止手段と、
    を備え、
    前記コントローラは、複数のボンディングワイヤによって前記第２基板と電気的に接続さ
    れる電子機器。
  2. 前記コントローラは、ホスト装置との間のインターフェース処理を行うホストインター
    フェース部を有し、
    前記ホストインターフェース部は、前記基板のインターフェース部側に位置する
    請求項１に記載の電子機器。
  3. 前記コントローラは、前記縁部を除いた３つの端部に、前記複数のボンディングワイヤ
    と接続された配線用の接続端子をそれぞれ有し、前記コントローラと前記半導体メモリと
    は、前記複数のボンディングワイヤのうち前記コントローラから前記前記半導体メモリと
    離れる方向に向かって延びたボンディングワイヤを介して電気的に接続され
    請求項１または請求項２に記載の電子機器。
  4. 前記封止手段は樹脂封止であり、
    該樹脂封止は、前記コントローラから前記半導体メモリに向かって流された樹脂により
    形成された
    請求項１乃至請求項３に記載の電子機器。
  5. 前記基板は片面実装基板であり、
    前記第一面に部品実装面を有する
    請求項１乃至請求項４のいずれか一つに記載の電子機器。
  6. 前記基板上に実装される全ての部品が、
    前記半導体記憶素子と前記コントローラとともに前記基板第一面に纏めて封止された
    請求項１乃至請求項５のいずれか一つに記載の電子機器。
  7. 前記半導体記憶素子は、
    複数の半導体メモリが積層されて形成された
    請求項１乃至請求項６のいずれか一つに記載の電子機器。
  8. 前記コントローラの長手方向と前記基板の長手方向とが互いに同方向である
    請求項１乃至請求項７のいずれか一つに記載の電子機器。
  9. 基板と、
    前記基板の第一面に実装された第一の電子部品と、
    前記基板の該第一面に実装された第二の電子部品と、
    前記第一の電子部品と前記第二の電子部品とを纏めて封止する封止手段と、
    を備えた半導体装置。
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