JP2016163402A - 信号発生回路、電圧変換装置及び信号発生方法 - Google Patents
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Abstract
【解決手段】CPU11は、m個の発生部SG1,SG2・・SGm夫々が発生するPWM信号のn周期毎に、目標の値のn周期分の総和に最も近い設定可能値を特定し、特定した設定可能値をm及びnの積で除算して得た商Q及び剰余Rに基づいてn周期分のm個の設定値を決定して、PWM信号の周期毎に異なる相別割込処理にて発生部SG1,SG2・・SGm夫々に設定する。
【選択図】図1
Description
これにより、制御部が決定するn周期分のm個の設定可能値について、m個の設定可能値を合算した値のn周期分の平均的な値が目標の値に近くなるように決定されるため、n周期分のm個の設定可能値全体についての平均的な値が、設定可能値の最小単位(即ち最小の増分)よりもきめ細かく調整される。
これにより、上記剰余を最小単位に分割した値が、n周期分のm個の設定可能値に適当に配分されることとなり、n周期分のm個の設定可能値の一部が上記基準値に設定可能値の最小単位の値を加えた値と決定され、上記設定可能値の一部を除く他の設定可能値が上記基準値と決定される。
これにより、目標の値に応じて決定すべきn周期分のm個の設定可能値が、制御部による制御の実行時に容易に決定される。
これにより、記憶部の内容が、n周期にわたって順次m個の発生部夫々に設定される。
これにより、信号を周期的に発生するm個の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
従って、設定された値に応じたデューティを有する信号を周期的に発生するm個(mは2以上の自然数)の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
(実施の形態1)
図1は、本発明の実施の形態1に係る電圧変換装置の構成例を示すブロック図であり、図2は、本発明の実施の形態1に係る信号発生回路の一部の構成例を示すブロック図である。図1における100は電圧変換装置であり、電圧変換装置100は、外部のバッテリ2及び負荷3と接続されている。電圧変換装置100は、バッテリ2からの直流電圧を降圧して負荷3に供給する。
図3は、発生部SG1の動作を説明するためのタイミング図である。図3に示す5つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上から、第1相のPWM信号の信号レベル、第1相のPWM信号に応じて実行される割込処理の実行状態、発生部SG1のレジスタバッファ161の内容、レジスタバッファ161の内容をデューティレジスタ162にロードするためのロード信号のオン/オフ状態、及び発生部SG1のデューティレジスタ162の内容を示してある。
図4は、n周期分のm個の設定値によってPWM信号の平均的なデューティが定まる動作を説明するための説明図である。図の横軸は時間を表し、縦軸は第1相、第2相及び第3相夫々のPWM信号の信号レベルを表す。図4では、2つの連続するn周期について、PWM周期の第1周期、第2周期及び第3周期夫々における第1相から第3相までのPWM信号がオン/オフに変化する様子を示してある。ここでも簡単のためにm=n=3とする。
図5は、本発明の実施の形態1に係る信号発生回路1で周期割込処理を実行するCPU11の処理手順を示すフローチャートであり、図6は、設定値決定のサブルーチンに係るCPU11の処理手順を示すフローチャートである。
図7は、目標の値に応じて決定されたn周期分のm個の設定値の一覧を示す図表である。目標の値は、小数以下1桁又は2桁の数値で表されるものとする。なお、図7における同一行に示されるn周期分のm個の設定値については、設定値同士の組み合わせを任意に決定してもよい。また、隣り合う行で目標の値の範囲の境界に重なりがあるのは、目標の値が境界値と一致する場合に、何れかの行に示される設定値が決定されることを意味する。
図8は、本発明の実施の形態1に係る信号発生回路1で相別割込処理を実行するCPU11の処理手順を示すフローチャートである。図8における周期番号Jは、図5に示す周期割込処理にて更新される番号であり、RAM13に記憶されている。図8に示す相別割込処理の契機となる相別割込は、図1に示す発生部SG1、SG2・・SGm夫々が発生するPWM信号の立ち下がりで発生する。
これにより、CPU11が決定するn周期分のm個の設定値について、m個の設定値を合算した値のn周期分の平均的な値が目標の値に近くなるように決定されるため、n周期分のm個の設定値全体についての平均的な値が、設定値の最小単位(即ち最小の増分)よりもきめ細かく調整される。
従って、設定された値に応じたデューティを有する信号を周期的に発生するm個の発生部SG1、SG2・・SGm夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
従って、上記剰余Rを最小単位に分割した値(=1)が、n周期分のm個の設定値に適当に配分されることとなり、n周期分のm個の設定値の一部を、上記基準値に設定可能値の最小単位の値を加えた値と決定し、上記設定値の一部を除く他の設定値を上記基準値と決定することが可能となる。
実施の形態1は、決定されたn周期分のm個の設定値が、RAM13に含まれる設定値記憶領域131a又は131bに一旦記憶された後、PWM周期で順次読み出される形態であるのに対し、実施の形態2は、n周期分のm個の設定値が、ROM12に含まれる設定値記憶テーブル121に予め記憶された内容から決定されて、PWM周期で順次読み出される形態である。
その他、実施の形態1に対応する箇所には同様の符号を付してその説明を省略する。
図9は、本発明の実施の形態2に係る信号発生回路1で周期割込処理を実行するCPU11の処理手順を示すフローチャートであり、図10は、本発明の実施の形態2に係る信号発生回路1で相別割込処理を実行するCPU11の処理手順を示すフローチャートである。これらの割込処理が発生する契機については、実施の形態1の場合と同様である。
従って、目標の値に応じて決定すべきn周期分のm個の設定値を、CPU11による制御の実行時に容易に決定することが可能となる。
従って、設定値記憶テーブル121の内容を、n周期にわたって順次m個の発生部SG1,SG2・・SGm夫々に設定することが可能となる。
従って、PWM信号を周期的に発生するm個の発生部SG1,SG2・・SGm夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路1を電圧変換装置100に適用して、出力電圧の精度を向上させることが可能となる。
1 信号発生回路
10 制御部
11 CPU(特定部、算出部、決定部、第2の算出部)
12 ROM
121 設定値記憶テーブル(記憶部)
13 RAM
131a、131b 設定値記憶領域
14 A/D変換器(検出部)
161 レジスタバッファ
162 デューティレジスタ
163 PWM信号生成部
17 電流検出回路
CV1、CV2・・CVm コンバータ(電圧変換回路)
SG1、SG2・・SGm 発生部
2 バッテリ
3 負荷
これにより、制御部が設定するn周期分のm個の設定可能値の総和が、目標の値のn倍の値に近い設定可能値となるように割り振られるため、n周期分のm個の設定可能値全体についての平均的な値が、設定可能値の最小単位(即ち最小の増分)よりもきめ細かく調整される。
これにより、制御部が決定するn周期分のm個の設定可能値について、m個の設定可能値を合算した値のn周期分の平均的な値が目標の値に近くなるように決定されるため、n周期分のm個の設定可能値全体についての平均的な値が、設定可能値の最小単位(即ち最小の増分)よりもきめ細かく調整される。
これにより、上記剰余を最小単位に分割した値が、n周期分のm個の設定可能値に適当に配分されることとなり、n周期分のm個の設定可能値の一部が上記基準値に設定可能値の最小単位の値を加えた値と決定され、上記設定可能値の一部を除く他の設定可能値が上記基準値と決定される。
これにより、目標の値に応じて設定すべきn周期分のm個の設定可能値が、制御部による制御の実行時に記憶部から読み出され、n周期にわたって順次m個の発生部夫々に設定される。
これにより、信号を周期的に発生するm個の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
従って、設定された値に応じたPWM信号を周期的に発生するm個(mは2以上の自然数)の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
(実施の形態1)
図1は、本発明の実施の形態1に係る電圧変換装置の構成例を示すブロック図であり、図2は、本発明の実施の形態1に係る信号発生回路の一部の構成例を示すブロック図である。図1における100は電圧変換装置であり、電圧変換装置100は、外部のバッテリ2及び負荷3と接続されている。電圧変換装置100は、バッテリ2からの直流電圧を降圧して負荷3に供給する。
図3は、発生部SG1の動作を説明するためのタイミング図である。図3に示す5つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上から、第1相のPWM信号の信号レベル、第1相のPWM信号に応じて実行される割込処理の実行状態、発生部SG1のレジスタバッファ161の内容、レジスタバッファ161の内容をデューティレジスタ162にロードするためのロード信号のオン/オフ状態、及び発生部SG1のデューティレジスタ162の内容を示してある。
図4は、n周期分のm個の設定値によってPWM信号の平均的なデューティが定まる動作を説明するための説明図である。図の横軸は時間を表し、縦軸は第1相、第2相及び第3相夫々のPWM信号の信号レベルを表す。図4では、2つの連続するn周期について、PWM周期の第1周期、第2周期及び第3周期夫々における第1相から第3相までのPWM信号がオン/オフに変化する様子を示してある。ここでも簡単のためにm=n=3とする。
図5は、本発明の実施の形態1に係る信号発生回路1で周期割込処理を実行するCPU11の処理手順を示すフローチャートであり、図6は、設定値決定のサブルーチンに係るCPU11の処理手順を示すフローチャートである。
図7は、目標の値に応じて決定されたn周期分のm個の設定値の一覧を示す図表である。目標の値は、小数以下1桁又は2桁の数値で表されるものとする。なお、図7における同一行に示されるn周期分のm個の設定値については、設定値同士の組み合わせを任意に決定してもよい。また、隣り合う行で目標の値の範囲の境界に重なりがあるのは、目標の値が境界値と一致する場合に、何れかの行に示される設定値が決定されることを意味する。
図8は、本発明の実施の形態1に係る信号発生回路1で相別割込処理を実行するCPU11の処理手順を示すフローチャートである。図8における周期番号Jは、図5に示す周期割込処理にて更新される番号であり、RAM13に記憶されている。図8に示す相別割込処理の契機となる相別割込は、図1に示す発生部SG1、SG2・・SGm夫々が発生するPWM信号の立ち下がりで発生する。
これにより、CPU11が決定するn周期分のm個の設定値について、m個の設定値を合算した値のn周期分の平均的な値が目標の値に近くなるように決定されるため、n周期分のm個の設定値全体についての平均的な値が、設定値の最小単位(即ち最小の増分)よりもきめ細かく調整される。
従って、設定された値に応じたPWM信号を周期的に発生するm個の発生部SG1、SG2・・SGm夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
従って、上記剰余Rを最小単位に分割した値(=1)が、n周期分のm個の設定値に適当に配分されることとなり、n周期分のm個の設定値の一部を、上記基準値に設定可能値の最小単位の値を加えた値と決定し、上記設定値の一部を除く他の設定値を上記基準値と決定することが可能となる。
実施の形態1は、決定されたn周期分のm個の設定値が、RAM13に含まれる設定値記憶領域131a又は131bに一旦記憶された後、PWM周期で順次読み出される形態であるのに対し、実施の形態2は、n周期分のm個の設定値が、ROM12に含まれる設定値記憶テーブル121に予め記憶された内容から、PWM周期で順次読み出される形態である。
その他、実施の形態1に対応する箇所には同様の符号を付してその説明を省略する。
図9は、本発明の実施の形態2に係る信号発生回路1で周期割込処理を実行するCPU11の処理手順を示すフローチャートであり、図10は、本発明の実施の形態2に係る信号発生回路1で相別割込処理を実行するCPU11の処理手順を示すフローチャートである。これらの割込処理が発生する契機については、実施の形態1の場合と同様である。
従って、目標の値に応じて設定すべきn周期分のm個の設定値を、CPU11による制御の実行時に記憶部から読み出すことが可能となる。
従って、設定値記憶テーブル121の内容を、n周期にわたって順次m個の発生部SG1,SG2・・SGm夫々に設定することが可能となる。
従って、PWM信号を周期的に発生するm個の発生部SG1,SG2・・SGm夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路1を電圧変換装置100に適用して、出力電圧の精度を向上させることが可能となる。
1 信号発生回路
10 制御部
11 CPU(特定部、算出部、決定部、第2の算出部)
12 ROM
121 設定値記憶テーブル(記憶部)
13 RAM
131a、131b 設定値記憶領域
14 A/D変換器(検出部)
161 レジスタバッファ
162 デューティレジスタ
163 PWM信号生成部
17 電流検出回路
CV1、CV2・・CVm コンバータ(電圧変換回路)
SG1、SG2・・SGm 発生部
2 バッテリ
3 負荷
Claims (6)
- 設定された値に応じたデューティを有する信号を周期的に発生するm個(mは2以上の自然数)の発生部と、所定の値に応じて前記発生部に設定可能なm個の設定可能値を前記信号の1周期毎に設定する制御部とを備える信号発生回路において、
前記制御部は、
前記信号のn周期(nは2以上の自然数)毎に、前記所定の値のn周期分の総和に近い設定可能値を特定する特定部と、
該特定部が特定した設定可能値をm及びnの積で除して商及び剰余を算出する算出部と、
該算出部が算出した商及び剰余に基づいて、前記発生部に設定するn周期分のm個の設定可能値を決定する決定部と
を有する
ことを特徴とする信号発生回路。 - 前記決定部は、前記商を前記m個の設定可能値夫々のn周期分の基準値に特定し、前記剰余を前記設定可能値の最小単位に分割してn周期分のm個の基準値の一部に夫々加算することにより、n周期分のm個の設定可能値を決定するようにしてあることを特徴とする請求項1に記載の信号発生回路。
- 所定の値とn周期分のm個の設定可能値とを対応付けて記憶する記憶部を備え、
前記決定部は、前記所定の値に対応するn周期分のm個の設定可能値を前記記憶部の記憶情報から決定するようにしてある
ことを特徴とする請求項1又は2に記載の信号発生回路。 - 前記制御部は、前記決定部が決定したn周期分のm個の設定可能値を前記記憶部から読み出して前記発生部に設定するようにしてあることを特徴とする請求項3に記載の信号発生回路。
- 請求項1から4の何れか1項に記載の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、
前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づいて前記所定の値を算出する第2の算出部を有することを特徴とする電圧変換装置。 - 設定された値に応じたデューティを有する信号を周期的に発生するm個(mは2以上の自然数)の発生部と、所定の値に応じて前記発生部に設定可能なm個の設定可能値を前記信号の1周期毎に設定する制御部とを備える信号発生回路で前記信号を発生させる方法において、
前記信号のn周期(nは2以上の自然数)毎に、前記所定の値のn周期分の総和に近い設定可能値を特定し、
特定した設定可能値をm及びnの積で除して商及び剰余を算出し、
算出した商及び剰余に基づいて、前記発生部に設定するn周期分のm個の設定可能値を決定する
ことを特徴とする信号発生方法。
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