JP2016152341A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Abstract
【解決手段】 半導体装置A1は、半導体素子1と、半導体素子1に接合された電極2と、厚さ方向において互いに反対方向を向く上面41および下面42、ならびに、上記厚さ方向に対して直角である方向を向き、かつ上記厚さ方向視において上面41および下面42を囲む外側面43、を有し、半導体素子1を覆う封止樹脂4と、を備え、外側面43の表面粗さは、上面41の表面粗さと異なり、電極2は、下面42と同じ方向を向き、かつ封止樹脂4の外部に露出する電極パッド25を有し、下面42と電極パッド25とは、面一状である。
【選択図】 図1
Description
したがって、凹部52に充填される封止樹脂4のサイズを均一にすることができる。そして、凹部52を規定していた基板5および隔壁53を除去することによって分割された複数の封止樹脂4(半導体装置A1)についても、サイズの均一化が図られている。したがって、たとえば封止樹脂をダイシングによって切断することで複数の半導体装置を得る場合と比べて、半導体装置A1の寸法誤差を低減することができる。
1 半導体素子
11 はんだ
2 電極
21,22,23,24 メッキ層
25 電極パッド
3 絶縁膜
4 封止樹脂
41 上面(第1面)
42 下面(第2面)
43 外側面
5 基板
51 片面
52 凹部
53 隔壁
531 隔壁要素
61 マスク層
611 開口
62 レジスト膜
63 マスク層
64 レジスト膜
641 小領域
65 接着剤
Claims (21)
- 半導体素子と、
上記半導体素子に接合された電極と、
厚さ方向において互いに反対方向を向く第1面および第2面、ならびに、上記厚さ方向に対して直角である方向を向き、かつ上記厚さ方向視において上記第1面および上記第2面を囲む外側面、を有し、上記半導体素子を覆う封止樹脂と、を備え、
上記外側面の表面粗さは、上記第1面の表面粗さと異なり、
上記電極は、上記第2面と同じ方向を向き、かつ上記封止樹脂の外部に露出する電極パッドを有し、
上記第2面と上記電極パッドとは、面一状である、半導体装置。 - 上記電極は、金属メッキよりなる、請求項1に記載の半導体装置。
- 上記電極は、複数のメッキ層により構成されており、
上記複数のメッキ層のうち少なくとも上記電極パッドを構成するメッキ層は、エッチング液に対して耐性を有する耐エッチング材料からなる、請求項2に記載の半導体装置。 - 上記電極パッドを構成するメッキ層は、Auを含む、請求項3に記載の半導体装置。
- 金属材料からなる基板の片面の所定部位にハーフエッチング処理を施して、隣接する相互間に隔壁を残すように、上記片面から凹む複数の凹部を形成する工程と、
上記各凹部の所定部位に電極を形成する工程と、
上記各凹部において上記電極に対して半導体素子を搭載する工程と、
上記隔壁を覆うように上記各凹部に封止樹脂を充填する工程と、
上記封止樹脂を、上記基板の上記片面側から、上記隔壁が露出するまで研削する工程と、
上記基板をエッチング処理により除去する工程と、を備える、半導体装置の製造方法。 - 上記基板をエッチング処理により除去する工程は、上記基板を除去し、かつ上記電極のうち少なくとも上記基板との接触部分を除去しないエッチング液を用いて行う、請求項5に記載の半導体装置の製造方法。
- 上記複数の凹部を形成する工程は、上記基板の上記片面に対して、上記基板の厚さ方向視において上記複数の凹部の各々に対応する形状および大きさの複数の開口を有するマスク層を形成するステップと、上記片面に対してハーフエッチング処理を行うステップと、上記マスク層を除去するステップと、を有する、請求項5または6に記載の半導体装置の製造方法。
- 上記複数の開口は、上記厚さ方向視において同一サイズに形成されるとともに、上記厚さ方向視において縦横に一定間隔で配列されている、請求項7に記載の半導体装置の製造方法。
- 上記基板は、Cuからなる、請求項5ないし8のいずれかに記載の半導体装置の製造方法。
- 上記電極を形成する工程は、上記基板の上記片面側から、上記各凹部の所定部位が露出するようにレジスト膜を形成するステップと、上記各凹部において上記レジスト膜が形成されていない露出部分にメッキ処理により電極を形成するステップと、上記レジスト膜を除去するステップと、を有する、請求項5に記載の半導体装置の製造方法。
- 上記メッキ処理により電極を形成するステップにおいては複数のメッキ層を積層形成し、最下層のメッキ層はエッチング液に対して耐性を有する耐エッチング材料からなる、請求項10に記載の半導体装置の製造方法。
- 上記最下層のメッキ層は、Auを含む、請求項11に記載の半導体装置の製造方法。
- 金属材料からなる基板の片面の所定部位に複数の電極を形成する工程と、
上記基板の上記片面に対し、上記電極の形成箇所を避けた部位において上記片面から直立する隔壁を形成し、上記片面側において、各々が、所定の上記電極を含むように上記基板および上記隔壁により区画された複数の凹部を形成する工程と、
上記各凹部において形成された上記電極に対して半導体素子を搭載する工程と、
上記隔壁を覆うように上記各凹部に封止樹脂を充填する工程と、
上記封止樹脂を、上記基板の上記片面側から、上記隔壁が露出するまで研削する工程と、
上記基板および上記隔壁をエッチング処理により除去する工程と、を備える、半導体装置の製造方法。 - 上記基板および上記隔壁をエッチング処理により除去する工程は、上記基板および上記隔壁を除去し、かつ上記電極のうち少なくとも上記基板との接触部分を除去しないエッチング液を用いて行う、請求項13に記載の半導体装置の製造方法。
- 上記複数の凹部を形成する工程は、上記基板の上記片面に対し、所定の上記電極を覆い、かつ、隣り合う所定の上記電極の間で互いが分離する複数の小領域を有するレジスト膜を形成するステップと、上記片面において上記レジスト膜が形成されていない露出部分にメッキ処理により上記隔壁を形成するステップと、上記レジスト膜を除去するステップと、を有する、請求項13または14に記載の半導体装置の製造方法。
- 上記複数の凹部を形成する工程においては、上記基板の上記片面に対し、上記基板の厚さ方向視において縦横に所定間隔を隔てて並ぶ複数の隔壁要素により構成された格子状の上記隔壁を、接着剤を介して上記片面に接合する、請求項13または14に記載の半導体装置の製造方法。
- 上記基板は、Cuからなる、請求項13ないし16のいずれかに記載の半導体装置の製造方法。
- 上記隔壁は、Cuからなる、請求項17に記載の半導体装置の製造方法。
- 上記電極を形成する工程は、上記基板の上記片面に対して所定部位が露出するようにマスク層を形成するステップと、上記片面において上記マスク層が形成されていない露出部分にメッキ処理により電極を形成するステップと、を有する、請求項13に記載の半導体装置の製造方法。
- 上記メッキ処理により電極を形成するステップにおいては複数のメッキ層を順次積層形成し、最下層のメッキ層はエッチング液に対して耐性を有する耐エッチング材料からなる、請求項19に記載の半導体装置の製造方法。
- 上記最下層のメッキ層は、Auを含む、請求項20に記載の半導体装置の製造方法。
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---|---|---|---|---|
JPH10116935A (ja) * | 1996-10-08 | 1998-05-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2001332654A (ja) * | 2000-03-17 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 電気素子内蔵モジュール及びその製造方法 |
US20060060891A1 (en) * | 2004-09-23 | 2006-03-23 | International Rectifier Corp. | Redistributed solder pads using etched lead frame |
JP2007095778A (ja) * | 2005-09-27 | 2007-04-12 | Sony Chemical & Information Device Corp | 機能素子パッケージ及びその製造方法 |
JP2011198977A (ja) * | 2010-03-19 | 2011-10-06 | Sumitomo Metal Mining Co Ltd | 半導体装置の製造方法 |
WO2012137714A1 (ja) * | 2011-04-04 | 2012-10-11 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10116935A (ja) * | 1996-10-08 | 1998-05-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2001332654A (ja) * | 2000-03-17 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 電気素子内蔵モジュール及びその製造方法 |
US20060060891A1 (en) * | 2004-09-23 | 2006-03-23 | International Rectifier Corp. | Redistributed solder pads using etched lead frame |
JP2007095778A (ja) * | 2005-09-27 | 2007-04-12 | Sony Chemical & Information Device Corp | 機能素子パッケージ及びその製造方法 |
JP2011198977A (ja) * | 2010-03-19 | 2011-10-06 | Sumitomo Metal Mining Co Ltd | 半導体装置の製造方法 |
WO2012137714A1 (ja) * | 2011-04-04 | 2012-10-11 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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