JP2016152268A - Electronic device and manufacturing method of electronic device - Google Patents
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Abstract
Description
本発明は、回路素子が実装される回路基板を備えた電子装置、及び電子装置の製造方法に関する。 The present invention relates to an electronic device including a circuit board on which circuit elements are mounted, and a method for manufacturing the electronic device.
従来、特許文献１に開示された配線基板（以下、回路基板）がある。この回路基板は、絶縁板の両面に形成された配線と、絶縁板を貫通するスルーホールと、スルーホールの内壁に形成されたスルーホール導体（以下、穴内導体部）とを備えている。
Conventionally, there is a wiring board (hereinafter, circuit board) disclosed in
ところで、回路基板は、電流容量を大きくするために、配線及び穴内導体部の膜厚を厚くすることが考えられる。しかしながら、回路基板は、配線の膜厚を厚くすると、配線間隔が広くなる可能性がある。よって、回路基板は、回路素子が実装される面の配線間隔が広くなることで、回路素子の実装密度が低下させる可能性がある。 By the way, in the circuit board, it is conceivable to increase the film thickness of the wiring and the in-hole conductor portion in order to increase the current capacity. However, the circuit board may have a wide wiring interval when the wiring film thickness is increased. Therefore, the circuit board has a possibility that the mounting density of the circuit elements is reduced by increasing the wiring interval on the surface on which the circuit elements are mounted.
本発明は、上記問題点に鑑みなされたものであり、電流容量を確保しつつ、実装密度の低下を抑制できる電子装置、及び電子装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide an electronic device and a method for manufacturing the electronic device that can suppress a decrease in mounting density while securing a current capacity.
上記目的を達成するために本発明は、
回路素子（５０，７０）が実装される回路基板（１００）を備えた電子装置であって、
回路基板は、
絶縁基材（１１）に導体からなる配線（１２，１３，２１，２２，３１，３２）が形成されており、
絶縁基材の回路素子が実装される面である一面（Ｓ１）から一面の反対面である裏面（Ｓ２）に亘って貫通した貫通穴（１４）と、
配線の一部であり、一面に形成された単層の一面導体部（１３）と、
配線の一部であり、一面導体部と連続して貫通穴に形成された穴内導体部（２１，３１）と、
配線の一部であり、穴内導体部と連続して裏面に形成された裏面導体部（１２，２２，３２）と、を備えており、
穴内導体部及び裏面導体部は、一面導体部よりも膜厚が厚いことを特徴とする。
In order to achieve the above object, the present invention provides:
An electronic device comprising a circuit board (100) on which circuit elements (50, 70) are mounted,
Circuit board
Wiring (12, 13, 21, 22, 31, 32) made of a conductor is formed on the insulating base (11),
A through hole (14) penetrating from one surface (S1) which is a surface on which the circuit element of the insulating base material is mounted to the back surface (S2) which is the opposite surface of the one surface;
A single-layer single-sided conductor portion (13) that is part of the wiring and formed on one side;
In-hole conductor portions (21, 31) that are part of the wiring and formed in the through-holes continuously with the one-surface conductor portion;
A back surface conductor portion (12, 22, 32) that is a part of the wiring and is formed on the back surface continuously with the in-hole conductor portion,
The in-hole conductor part and the back conductor part are characterized in that the film thickness is thicker than that of the one-surface conductor part.
このように、本発明は、回路素子が実装される回路基板を備えている。回路基板は、絶縁基材に導体からなる配線が形成されており、絶縁基材の一面から裏面に亘って貫通した貫通穴が形成されている。なお、絶縁基材の一面は、回路素子が実装される面である。 Thus, the present invention includes a circuit board on which circuit elements are mounted. In the circuit board, a wiring made of a conductor is formed on an insulating base, and a through-hole penetrating from one side of the insulating base to the back is formed. Note that one surface of the insulating substrate is a surface on which circuit elements are mounted.
回路基板は、配線の一部として、単層の一面導体部と、穴内導体部と、裏面導体部とが形成されている。この一面導体部と穴内導体部と裏面導体部は、連続して形成されている。 The circuit board is formed with a single-layer single-sided conductor portion, an in-hole conductor portion, and a back-side conductor portion as part of the wiring. The one-surface conductor portion, the in-hole conductor portion, and the back-surface conductor portion are formed continuously.
そして、本発明は、穴内導体部及び裏面導体部が一面導体部よりも膜厚が厚く形成されている。このため、本発明は、穴内導体部及び裏面導体部が一面導体部よりも膜厚が薄い場合より、電流容量を確保できる。 In the present invention, the in-hole conductor part and the back conductor part are formed thicker than the one-surface conductor part. For this reason, this invention can ensure current capacity from the case where the film thickness of the conductor part in a hole and a back surface conductor part is thinner than a one-surface conductor part.
また、一面導体部は、回路素子が実装される一面に形成された単層の導体であり、穴内導体部及び裏面導体部よりも膜厚が薄く形成されている。このため、本発明は、一面導体部が穴内導体部及び裏面導体部よりも膜厚が厚い場合より、一面における配線間隔を狭くでき、回路素子の実装密度が低下することを抑制できる。 The one-surface conductor is a single-layer conductor formed on one surface on which the circuit element is mounted, and is formed thinner than the in-hole conductor and the back conductor. For this reason, this invention can narrow the wiring space | interval in one surface, and can suppress that the packaging density of a circuit element falls rather than the case where a one-surface conductor part is thicker than an in-hole conductor part and a back surface conductor part.
また、上記目的を達成するために本発明は、
導体からなる配線（１２，１３，２１，２２，３１，３２）が形成されており回路素子（５０，７０）が実装される回路基板（１００）を備えた電子装置の製造方法であって、
絶縁基材の一面（Ｓ１）に配線の一部である単層の一面導体部（１３）と、一面の反対面である裏面（Ｓ２）の表面に配線の一部である表層（１２）が形成されたベース基板（１０）を準備する準備工程と、
ベース基板を一面導体部から表層に亘って貫通させて貫通穴（１４）を形成する穴あけ工程と、
穴あけ工程後のベース基板に対して無電解めっきによって無電解めっき層（２１〜２３）を形成する工程であり、無電解めっき層として、一面導体部の表面に一面めっき層（２３）と、貫通穴における絶縁基材の表面に配線の一部である第一穴内層（２１）と、表層の表面に配線の一部である第一裏面層（２２）とを連続した状態で形成する無電解めっき工程と、
第一穴内層と第一裏面層とを露出させつつ、一面めっき層をレジストで覆うレジスト工程と、
レジスト工程後のベース基板に対して電解めっきによって電解めっき層（３１，３２）を形成する工程であり、第一穴内層（２１）の表面に配線の一部である第二穴内層（３１）と、第一裏面層（２２）の表面に配線の一部である第二裏面層（３２）とを連続した状態で形成する電解めっき工程と、
電解めっき工程後に、レジスト及び一面めっき層を除去する除去工程と、を備えて回路基板を製造するものであり、
無電解めっき工程及び電解めっき工程では、第一穴内層（２１）と第二穴内層（３１）とを含む穴内導体部、及び表層（１２）と第一裏面層（２２）と第二裏面層（３２）とを含む裏面導体部が、一面導体部よりも膜厚が厚くなるように、無電解めっき層及び電解めっき層を形成することを特徴とする。
In order to achieve the above object, the present invention
A method of manufacturing an electronic device including a circuit board (100) on which wirings (12, 13, 21, 22, 31, 32) made of conductors are formed and circuit elements (50, 70) are mounted,
A single-layer single-sided conductor portion (13) which is a part of the wiring on one surface (S1) of the insulating base material and a surface layer (12) which is a part of the wiring on the surface of the back surface (S2) which is the opposite surface of the one surface. A preparation step of preparing the formed base substrate (10);
A drilling step of penetrating the base substrate from the one surface conductor portion over the surface layer to form a through hole (14);
This is a step of forming an electroless plating layer (21 to 23) by electroless plating on the base substrate after the drilling step. As the electroless plating layer, a single-side plating layer (23) is formed on the surface of the single-sided conductor part, Electroless forming a first hole inner layer (21) as a part of wiring on the surface of the insulating base material in the hole and a first back surface layer (22) as a part of wiring on the surface of the surface layer in a continuous state. Plating process,
A resist step of covering the first plating layer with a resist while exposing the first hole inner layer and the first back layer;
It is a process of forming an electrolytic plating layer (31, 32) by electrolytic plating on the base substrate after the resist process, and a second hole inner layer (31) which is a part of wiring on the surface of the first hole inner layer (21). And an electroplating step of continuously forming a second back surface layer (32) as a part of the wiring on the surface of the first back surface layer (22),
After the electrolytic plating step, a removal step of removing the resist and the one-side plating layer is provided, and a circuit board is manufactured.
In the electroless plating step and the electrolytic plating step, the in-hole conductor portion including the first inner hole layer (21) and the second inner hole layer (31), and the surface layer (12), the first back surface layer (22), and the second back surface layer. (32), the electroless plating layer and the electroplating layer are formed such that the back conductor portion includes a thickness greater than that of the one-surface conductor portion.
このように、本発明は、貫通穴を形成したベース基板に対して無電解めっき層を形成する。これによって、本発明は、一面導体部の表面に一面めっき層と、貫通穴における絶縁基材の表面に配線の一部である第一穴内層と、表層の表面に配線の一部である第一裏面層とを連続した状態で形成できる。 Thus, in the present invention, an electroless plating layer is formed on a base substrate in which a through hole is formed. Thus, the present invention provides a one-side plating layer on the surface of the one-surface conductor portion, a first hole inner layer that is a part of the wiring on the surface of the insulating base material in the through hole, and a part of the wiring on the surface of the surface layer. One back layer can be formed in a continuous state.
その後、本発明は、第一穴内層と第一裏面層とを露出させつつ、一面めっき層をレジストで覆った状態で、電解めっき層を形成する。これによって、本発明は、第一穴内層の表面に配線の一部である第二穴内層と、第一裏面層の表面に配線の一部である第二裏面層とを連続した状態で形成できる。しかしながら、一面めっき層は、レジストで覆われているため、電解めっき層が形成されない。 Then, this invention forms an electrolytic plating layer in the state which covered the 1st surface plating layer with the resist, exposing the 1st hole inner layer and the 1st back surface layer. Accordingly, the present invention forms a second hole inner layer that is a part of wiring on the surface of the first hole inner layer and a second back surface layer that is a part of wiring on the surface of the first back layer in a continuous state. it can. However, since the one-side plating layer is covered with the resist, the electrolytic plating layer is not formed.
その後、本発明は、レジストと一面めっき層を除去する。これによって、本発明は、絶縁基材の一面に単層の一面導体部、貫通穴に第一穴内層と第二穴内層、及び裏面に表層と第一裏面層と第二裏面層が形成された配線基板を製造できる。 Thereafter, the present invention removes the resist and the single-sided plating layer. As a result, the present invention has a single-layer single-surface conductor portion on one surface of the insulating substrate, a first hole inner layer and a second hole inner layer in the through hole, and a surface layer, a first back surface layer, and a second back surface layer on the back surface. A wiring board can be manufactured.
更に、本発明は、第一穴内層と第二穴内層とを含む穴内導体部、及び表層と第一裏面層と第二裏面層とを含む裏面導体部が、一面導体部よりも膜厚が厚くなるように、無電解めっき層及び電解めっき層を形成する。これによって、本発明は、電流容量を確保しつつ、実装密度の低下を抑制できる電子装置を製造できる。 Further, in the present invention, the in-hole conductor portion including the first hole inner layer and the second hole inner layer, and the back surface conductor portion including the surface layer, the first back surface layer, and the second back surface layer have a film thickness that is larger than that of the one-surface conductor portion. An electroless plating layer and an electrolytic plating layer are formed so as to be thick. Thus, the present invention can manufacture an electronic device that can suppress a decrease in mounting density while securing a current capacity.
なお、特許請求の範囲、及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。 The reference numerals in parentheses described in the claims and in this section indicate the correspondence with the specific means described in the embodiments described later as one aspect, and the technical scope of the invention is as follows. It is not limited.
以下において、図面を参照しながら、発明を実施するための形態を説明する。本実施形態では、電子装置とその製造方法に関して説明する。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In the present embodiment, an electronic device and a manufacturing method thereof will be described.
まず、図１〜図５を用いて、電子装置の構造に関して説明する。電子装置は、回路基板１００を備えている。回路基板１００は、図１や図５に示すように、回路素子としての半導体素子５０及び実装部品７０が実装される基板である。
First, the structure of the electronic device will be described with reference to FIGS. The electronic device includes a
半導体素子５０は、例えば、ＭＯＳＦＥＴやＩＧＢＴなどのパワー素子を採用できる。実装部品７０は、例えば、抵抗素子やコンデンサなどの回路を構成する素子を採用できる。半導体素子５０及び実装部品７０は、回路基板１００における配線が形成された両面のうちの一方の面に実装されている。また、半導体素子５０及び実装部品７０は、はんだや銀ペーストや金属焼結体などの導電性接合材を介して、回路基板１００に電気的及び機械的に接続されている。
As the
半導体素子５０は、パワー素子を採用した場合、大電流に対応しており、高放熱の対策が要求されることになる。また、半導体素子５０は、両面に電極が形成されたベアチップ状態の縦型素子である。また、半導体素子５０は、動作することで熱を発する素子とも言える。
When the power element is employed, the
この半導体素子５０は、例えば、主にＳｉによって構成された素子部５１や、主にＳｉＣによって構成された素子部５１などを採用できる。また、本実施形態では、一例として、素子部５１における回路基板１００と対向する面にゲート電極５２とソース電極５３が形成され、反対面にドレイン電極５４が形成された半導体素子５０を採用する。つまり、半導体素子５０は、ゲート電極５２とソース電極５３が回路基板１００と対向した状態で、回路基板１００に実装されている。ゲート電極５２とソース電極５３は、上記導電性接合材を介して、回路基板１００に実装されている。ゲート電極５２は、特許請求の範囲における第一電極に相当する。また、ソース電極５３は、特許請求の範囲における第二電極に相当する。なお、半導体素子５０は、一面にゲート電極とエミッタ電極が形成され、反対面にコレクタ電極が形成された素子であっても採用できる。
The
半導体素子５０は、クリップ６０を介して、ドレイン電極５４と回路基板１００とが接続されている。クリップ６０は、Ｃｕなどの金属を主成分とした部材である。クリップ６０は、半導体素子５０に対向している第一対向部６１と、回路基板１００に対向している第二対向部６２と、第一対向部６１と第二対向部６２とを連結している連結部６３とを備えて構成されている。クリップ６０は、第一対向部６１が接合材を介して電気的及び機械的に接続されており、第二対向部６２が接合材を介して回路基板１００に電気的及び機械的に接続されている。なお、接合材は、上記導電性接合材を採用できる。
In the
クリップ６０は、例えば、均一な厚みの金属板を屈曲させることで、第一対向部６１、第二対向部６２、連結部６３が形成されている。よって、クリップ６０は、第一対向部６１、第二対向部６２、連結部６３を含む一体物である。また、クリップ６０は、第一対向部６１の一方の端部のみに連結部６３と第二対向部６２が形成されている。
For example, the
このように、クリップ６０は、ドレイン電極に接続されている。このため、半導体素子５０から発せられた熱は、ドレイン電極からクリップ６０の第一対向部６１に伝達される。よって、クリップ６０は、半導体素子５０から発せられた熱がドレイン電極から放熱されやすくなるように設けられていると言える。従って、クリップ６０は、半導体素子５０から発せられた熱を放熱する放熱部材としての機能に加えて、半導体素子５０と回路基板１００との間における電流経路としての機能を有していると言える。クリップ６０は、放熱部材としての要求と、電流経路としての要求を満たす厚みであると好ましい。
Thus, the
なお、電子装置は、クリップ６０を備えていなくてもよい。例えば、電子装置は、半導体素子５０が横型素子の場合、クリップ６０を備えていなくても、半導体素子５０と回路基板１００とを電気的及び機械的に接続できる。
Note that the electronic apparatus may not include the
回路基板１００は、絶縁基材１１に導体からなる配線が形成されたものである。また、絶縁基材１１は、図４や図５に示すように、自身の一面Ｓ１から一面Ｓ１の反対面である裏面Ｓ２に亘って貫通した貫通穴１４が形成されている。後程説明するが、回路基板１００は、両面に銅箔が形成された銅張基板１０に穴あけ処理やめっき処理などを施すことで製造される。よって、絶縁基材１１は、銅張基板１０における樹脂部である。絶縁基材１１は、例えば一体物の樹脂であってもよいし、複数の樹脂層が積層されたものであってもよい。また、絶縁基材１１は、セラミックスなどであっても採用できる。
The
また、銅張基板１０は、両面Ｓ１，Ｓ２に銅箔である裏面銅箔１２及び一面銅箔１３が形成された基板である。つまり、一面Ｓ１と裏面Ｓ２の夫々には、銅を主成分とする裏面銅箔１２及び一面銅箔１３が形成されていると言える。また、銅張基板１０は、両面Ｓ１，Ｓ２に銅箔が形成されているため両面銅張板とも言える。銅張基板１０は、例えばプレス加工によって、両面Ｓ１，Ｓ２に銅箔を形成することができる。銅張基板１０は、特許請求の範囲におけるベース基板に相当する。
Moreover, the copper-clad board |
なお、本実施形態では、両面Ｓ１，Ｓ２に形成されている導体として銅を採用する。しかしながら、本発明は、これに限定されない。本発明は、銅のかわりに、金、ニッケル、錫、銀などを採用できる。つまり、絶縁基材１１は、裏面銅箔１２及び一面銅箔１３のかわりに、金などの金属を主成分とした導体箔が形成されていてもよい。
In the present embodiment, copper is employed as the conductor formed on both surfaces S1 and S2. However, the present invention is not limited to this. In the present invention, gold, nickel, tin, silver or the like can be used instead of copper. That is, the insulating
また、回路基板１００は、貫通穴１４に、後程説明する第一穴内めっき層２１と第二穴内めっき層３１とが形成されたスルーホール４０を備えている。スルーホール４０は、絶縁基材１１における貫通穴１４を形成する壁面に、第一穴内めっき層２１と第二穴内めっき層３１とが積層されることで形成されている。また、貫通穴１４は、図５に示すように、埋め込み樹脂１４ａで埋められていてもよい。
In addition, the
回路基板１００は、配線として、裏面銅箔１２、一面銅箔１３、第一穴内めっき層２１、第一裏面めっき層２２、第二穴内めっき層３１、第二裏面めっき層３２が形成されている。
The
裏面銅箔１２は、裏面Ｓ２に形成された銅箔である。裏面銅箔１２は、例えば、裏面Ｓ２の全域に形成された銅箔をパターニングすることで形成される。裏面銅箔１２は、特許請求の範囲における表層に相当する。裏面銅箔１２は、第一裏面めっき層２２と第二裏面めっき層３２と共に、回路基板１００の裏面配線をなしている。言い換えると、裏面Ｓ２は、裏面銅箔１２と第一裏面めっき層２２と第二裏面めっき層３２とが積層された裏面配線が形成されている。よって、裏面銅箔１２は、図３の第二裏面めっき層３２の下層に配置されている。このように、裏面銅箔１２は、積層された裏面配線において、裏面Ｓ２の表面に配置されるため表層と言える。なお、以下においては、裏面銅箔１２、第一裏面めっき層２２、第二裏面めっき層３２をまとめて裏面配線とも称する。
The back
一面銅箔１３は、一面Ｓ１に形成された銅箔である。一面銅箔１３は、例えば、一面Ｓ１の全域に形成された銅箔をパターニングすることで形成される。一面銅箔１３は、例えば、図２に示すようにパターニングされている。一面銅箔１３は、例えば、ウェットエッチングによってパターニングされて形成されている。一面銅箔１３は、特許請求の範囲における一面導体部に相当する。一面銅箔１３は、上記裏面配線に対して、一面配線と言うこともできる。一面配線は、一面銅箔１３の一層で形成されている。つまり、一面配線は、裏面配線と異なり単層に形成されている。
The one-sided
回路基板１００は、一面Ｓ１側に半導体素子５０及び実装部品７０が実装される。よって、一面銅箔１３は、回路基板１００における実装面側の配線と言える。図５に示すように、一面銅箔１３の一部は、半導体素子５０が実装されている。詳述すると、半導体素子５０は、ソース電極５３が貫通穴１４に対向した状態で一面Ｓ１側に実装されている。また、回路基板１００は、一面銅箔１３の一部に実装部品７０が実装されていてもよい。このように、一面銅箔１３の一部は、回路素子の実装用ランドとしての形成された部位を含んでいる。本実施形態では、ゲート電極５２が実装されている部位、ソース電極５３が実装されている部位、及び第二対向部６２が実装されている部位を含んだ一面銅箔１３を採用している。
The
一面銅箔１３の膜厚ｔ３は、１０〜１０数μｍ程度である。例えば、一面銅箔１３の膜厚ｔ３は、１０〜１２μｍの膜厚である。また、一面銅箔１３は、膜厚ｔ３のばらつきが±１μｍ程度である。つまり、一面銅箔１３は、後程説明する第二穴内めっき層３１などよりも凹凸を低減できる。なお、裏面銅箔１２は、一面銅箔１３と同程度の膜厚で形成されている。
The film thickness t3 of the single-sided
第一穴内めっき層２１と第二穴内めっき層３１は、図４などに示すように、貫通穴１４に形成されている。第一穴内めっき層２１は、絶縁基材１１における貫通穴１４の表面に形成されている。また、第二穴内めっき層３１は、第一穴内めっき層２１の表面に積層して形成されている。第一穴内めっき層２１と第二穴内めっき層３１は、図２に示すように、貫通穴１４の全周に亘って形成されている。更に、第一穴内めっき層２１と第二穴内めっき層３１の夫々は、両端が開口した筒状の部位と言える。そして、貫通穴１４における第二穴内めっき層３１で囲まれた空間は、図５に示すように、埋め込み樹脂１４ａで埋められていてもよい。
The first in-
このように、回路基板１００は、第一穴内めっき層２１と第二穴内めっき層３１の二層を含む穴内配線が形成されている。穴内配線は、図２や図４に示すように、一面銅箔１３と電気的及び機械的に接続されている。後程説明するが、第一穴内めっき層２１と第二穴内めっき層３１とは、別々のめっき工程で形成される層である。
Thus, the
第一穴内めっき層２１と第二穴内めっき層３１は、例えば銅を主成分として形成されている。しかしながら、本発明はこれに限定されない。第一穴内めっき層２１と第二穴内めっき層３１は、金、ニッケル、錫、銀などの金属を主成分とする導体で形成されていてもよい。
The first in-
なお、第一穴内めっき層２１は、特許請求の範囲における第一穴内層に相当する。第二穴内めっき層３１は、特許請求の範囲における第二穴内層に相当する。また、第一穴内めっき層２１と第二穴内めっき層３１を含む穴内配線は、特許請求の範囲における穴内導体部に相当する。
The first in-
第一穴内めっき層２１は、例えば１μｎ程度の膜厚で形成されている。一方、第二穴内めっき層３１は、例えば３０〜４０μｍ程度の膜厚で形成されている。よって、穴内配線の膜厚ｔ１は、第一穴内めっき層２１の膜厚と第二穴内めっき層３１の膜厚とを加算した厚みであり、例えば３０〜４０μｍ程度である。なお、第二穴内めっき層３１は、膜厚のばらつきが±５〜１０μｍ程度である。
The first in-
また、図５に示すように、第一穴内めっき層２１の先端部と、第二穴内めっき層３１の先端部とは、一面銅箔１３の一部と共に、実装用ランドを形成している。本実施形態では、この実装用ランドにソース電極５３及び第二対向部６２が実装されている例を採用している。しかしながら、本発明は、これに限定されない。回路基板１００は、実装用ランドに実装部品７０が実装されていてもよい。また、回路基板１００は、図４に示すように、第一穴内めっき層２１の先端部と第二穴内めっき層３１の先端部と一面銅箔１３の一部に回路素子が実装されていなくてもよい。
Further, as shown in FIG. 5, the front end portion of the first in-
第一裏面めっき層２２と第二裏面めっき層３２は、図４などに示すように、裏面Ｓ２側に形成されている。第一裏面めっき層２２は、裏面銅箔１２の表面に積層して形成されている。また、第二裏面めっき層３２は、第一裏面めっき層２２の表面に積層して形成されている。裏面銅箔１２、第一裏面めっき層２２、第二裏面めっき層３２は、例えば、図３に示すようにパターニングされている。なお、裏面配線は、一面銅箔１３よりも大電流が流れるため、図２と図３に示すように、一面銅箔１３よりも幅広に形成されている。
The first
このように、回路基板１００は、裏面銅箔１２と第一裏面めっき層２２と第二裏面めっき層３２の三層を含む裏面配線が形成されている。裏面配線は、図３や図４に示すように、穴内配線と電気的及び機械的に接続されている。後程説明するが、第一裏面めっき層２２と第二裏面めっき層３２とは、別々のめっき工程で形成され、且つ、裏面銅箔１２と異なる工程で形成される層である。また、第一裏面めっき層２２は、第一穴内めっき層２１と同じめっき工程で形成された同一層である。一方、第二裏面めっき層３２は、第二穴内めっき層３１と同じめっき工程で形成された同一層である。
As described above, the
このため、第一裏面めっき層２２は、第一穴内めっき層２１と同程度の膜厚で形成されている。第二裏面めっき層３２は、第二穴内めっき層３１と同程度の膜厚で形成されている。よって、裏面配線の膜厚ｔ２は、裏面銅箔１２の膜厚と第一裏面めっき層２２の膜厚と第二裏面めっき層３２の膜厚とを加算した厚みであり、例えば４０〜５０μｍ程度である。
For this reason, the 1st back
第一裏面めっき層２２と第二裏面めっき層３２は、例えば銅を主成分として形成されている。しかしながら、本発明はこれに限定されない。第一裏面めっき層２２と第二裏面めっき層３２は、金、ニッケル、錫、銀などの金属を主成分とする導体で形成されていてもよい。
The first
なお、第一裏面めっき層２２は、特許請求の範囲における第一裏面層に相当する。第二裏面めっき層３２は、特許請求の範囲における第二裏面層に相当する。また、裏面配線は、特許請求の範囲における裏面導体部に相当する。
The first
上記のように、半導体素子５０は、実装用ランドにソース電極５３及び第二対向部６２が実装されている。よって、回路基板１００は、ソース電極５３が対向している貫通穴１４に形成された穴内配線と、この穴内配線に連続して形成された裏面配線が、ソース電極５３を通る大電流経路をなしている。回路基板１００は、第二対向部６２が対向している貫通穴１４に形成された穴内配線と、この穴内配線に連続して形成された裏面配線は、ドレイン電極５４を通る大電流経路をなしている。このように、回路基板１００は、一面銅箔１３よりも膜厚が厚い穴内配線と裏面配線に大電流を流すように設けられている。よって、回路基板１００は、穴内配線と裏面配線を大電流配線、一面銅箔１３を小電流配線と称することもできる。
As described above, in the
このように、回路基板１００は、一面Ｓ１に形成された単層の一面銅箔１３と、一面銅箔１３と連続して貫通穴１４に形成された穴内配線と、穴内配線と連続して裏面Ｓ２に形成された裏面配線とを備えている。そして、回路基板１００は、穴内配線及び裏面配線が、一面銅箔１３よりも膜厚が厚い。つまり、回路基板１００は、膜厚ｔ３＜膜厚ｔ１、且つ、膜厚ｔ３＜膜厚ｔ２の関係を満たした配線を備えている。このため、電子装置は、穴内配線及び裏面配線が一面銅箔１３よりも膜厚が薄い場合よりも電流容量を確保できる。
As described above, the
また、一面銅箔１３は、回路素子が実装される一面Ｓ１に形成された単層の導体であり、穴内配線及び裏面配線よりも膜厚が薄く形成されている。このため、電子装置は、一面銅箔１３が穴内配線及び裏面配線よりも膜厚が厚い場合よりも、一面Ｓ１における配線間隔を狭くでき、回路素子の実装密度が低下することを抑制できる。言い換えると、電子装置は、一面銅箔１３のファイン化が可能である。
The one-
つまり、電子装置は、このような一面銅箔１３を用いることで、ウェットエッチングで一面銅箔１３をパターニングする際に、一面銅箔１３の側壁と一面Ｓ１とのなす角を９０度に近づけることができる。よって、電子装置は、隣り合う一面銅箔１３同士の間隔を狭くできる。このため、電子装置は、半導体素子５０よりも微細な回路素子であっても実装しやすい。
That is, the electronic device uses such a single-sided
なお、本実施形態では、第一穴内めっき層２１と第二穴内めっき層３１を含む穴内配線、及び裏面銅箔１２と第一裏面めっき層２２と第二裏面めっき層３２を含む裏面配線を採用した。しかしながら、本発明は、これに限定されない。本発明は、膜厚ｔ３＜膜厚ｔ１、且つ、膜厚ｔ３＜膜厚ｔ２の関係を満たした配線を備えていれば目的を達成できる。
In the present embodiment, the in-hole wiring including the first in-
次に、図６〜図１１を用いて、電子装置の製造方法に関して説明する。ここでは、主に、回路基板１００の製造方法に関して説明する。本製造方法では、準備工程、穴あけ工程、無電解めっき工程、レジスト工程、電解めっき工程、除去工程を、この順番で実施する。
Next, a method for manufacturing an electronic device will be described with reference to FIGS. Here, a method for manufacturing the
準備工程では、図６に示すように、銅張基板１０を準備する。つまり、準備工程では、絶縁基材１１の一面Ｓ１に配線の一部である単層の一面銅箔１３と、裏面Ｓ２の表面に配線の一部である裏面銅箔１２が形成された銅張基板１０を準備する。なお、準備工程では、銅張基板１０の両面Ｓ１，Ｓ２に形成された銅箔をパターニングすることで、一面銅箔１３と裏面銅箔１２とを形成する。この銅張基板１０は、準備工程の段階では貫通穴１４が形成されていない。
In the preparation step, as shown in FIG. 6, a copper clad
穴あけ工程では、図７に示すように、銅張基板１０に貫通穴１４を形成する。穴あけ工程では、絶縁基材１１を一面Ｓ１から裏面Ｓ２に亘って貫通させて貫通穴１４を形成する。よって、銅張基板１０は、穴あけ工程によって、厚み方向に貫通した貫通穴１４が形成される。
In the drilling step, through
無電解めっき工程では、図８に示すように、穴あけ工程後の銅張基板１０に対して無電解めっきによって無電解めっき層を形成する。無電解めっき工程では、穴あけ工程後の銅張基板１０の表面全域に無電解めっき層が形成される。この無電解めっき層とは、一面銅箔１３の表面に形成された一面めっき層２３と、貫通穴１４における絶縁基材１１の表面に形成された第一穴内めっき層２１と、裏面銅箔１２の表面に形成された第一裏面めっき層２２とを含むものである。無電解めっき工程では、一面めっき層２３と、第一穴内めっき層２１と、第一裏面めっき層２２とが連続した形状で形成される。
In the electroless plating process, as shown in FIG. 8, an electroless plating layer is formed by electroless plating on the copper-clad
なお、貫通穴１４には、第一穴内めっき層２１に加えて第二穴内めっき層３１も形成する。このため、無電解めっき工程では、無電解めっき層で貫通穴１４が埋まらないようにする。また、穴あけ工程では、無電解めっき工程で貫通穴１４が埋まらない程度の貫通穴１４を形成しておく。
In addition to the first in-
レジスト工程では、図９に示すように、第一穴内めっき層２１と第一裏面めっき層２２とを露出させつつ、一面めっき層２３をレジスト２００で覆う。これは、一面めっき層２３上に電解めっき層を形成しないようにするためである。
In the resist process, as shown in FIG. 9, the
電解めっき工程、図１０に示すように、レジスト工程後の銅張基板１０に対して電解めっきによって電解めっき層を形成する。この電解めっき層は、第二穴内めっき層３１と第二裏面めっき層３２を含むものである。電解めっき工程では、第二穴内めっき層３１と第二裏面めっき層３２とが連続した形状で形成される。また、電解めっき工程では、レジスト２００が形成されていない第一穴内めっき層２１の表面に第二穴内めっき層３１が形成され、レジスト２００が形成されていない第一裏面めっき層２２の表面に第二裏面めっき層３２が形成される。
As shown in FIG. 10, the electrolytic plating layer is formed on the copper-clad
除去工程では、図１１に示すように、電解めっき工程後にレジスト２００を除去する。また、除去工程では、一面めっき層２３を除去する。
In the removing step, as shown in FIG. 11, the resist 200 is removed after the electrolytic plating step. In the removing step, the one-side plated
また、無電解めっき工程及び電解めっき工程では、穴内配線及び裏面配線が、一面銅箔１３よりも膜厚が厚くなるように、無電解めっき層及び電解めっき層を形成する。本製造方法は、このようにすることで、上記のような回路基板１００を製造できる。つまり、本製造方法は、電流容量を確保しつつ、実装密度の低下を抑制できる電子装置を製造できる。
Further, in the electroless plating step and the electrolytic plating step, the electroless plating layer and the electrolytic plating layer are formed so that the in-hole wiring and the back surface wiring are thicker than the single-sided
更に、本製造方法では、回路基板１００に対して、半導体素子５０を実装する実装工程を含んでいてもよい。実装工程では、ソース電極５３が貫通穴１４に対向した状態で、半導体素子５０を実装用ランドに実装する。本製造方法では、実装工程を行うことで、ソース電極５３が対向している貫通穴に形成された穴内配線と、この穴内配線に連続して形成された裏面配線とで、ソース電極５３を通る大電流経路を形成する。なお、実装工程では、回路基板１００に対して実装部品７０を実装してもよい。また、実装工程では、実装用ランドに第二対向部６２を実装してもよい。
Further, the manufacturing method may include a mounting process for mounting the
なお、本実施形態では、貫通穴１４が埋め込み樹脂１４ａで塞がれている例を採用している。しかしながら、本発明は、これに限定されない。本発明は、図３に示すように、貫通穴１４が埋め込み樹脂１４ａで塞がれていない回路基板１００であっても採用できる。この場合、電子装置は、回路基板１００の貫通穴１４に、回路素子の端子が挿入された状態で、回路基板１００に回路素子を実装できる。
In the present embodiment, an example is adopted in which the through
以上、本発明の好ましい実施形態について説明した。しかしながら、本発明は、上記した実施形態に何ら制限されることはなく、本発明の趣旨を逸脱しない範囲において、種々の変形が可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
１０ 銅張基板、１１ 絶縁基材、１２ 裏面銅箔、１３ 一面銅箔、１４ 貫通穴、１４ａ 埋め込み樹脂、２１ 第一穴内めっき層、２２ 第一裏面めっき層、２３ 一面めっき層、３１ 第二穴内めっき層、３２ 第二裏面めっき層、４０ スルーホール、５０ 半導体素子、５１ 素子部、５２ ゲート電極、５３ ソース電極、５４ ドレイン電極、６０ クリップ、６１ 第一対向部、６２ 第二対向部、６３ 連結部、７０ 実装部品、１００ 回路基板、Ｓ１ 一面、Ｓ２ 裏面、２００ レジスト
DESCRIPTION OF
Claims (5)
前記回路基板は、
絶縁基材（１１）に導体からなる配線（１２，１３，２１，２２，３１，３２）が形成されており、
前記絶縁基材の前記回路素子が実装される面である一面（Ｓ１）から一面の反対面である裏面（Ｓ２）に亘って貫通した貫通穴（１４）と、
前記配線の一部であり、前記一面に形成された単層の一面導体部（１３）と、
前記配線の一部であり、前記一面導体部と連続して前記貫通穴に形成された穴内導体部（２１，３１）と、
前記配線の一部であり、前記穴内導体部と連続して前記裏面に形成された裏面導体部（１２，２２，３２）と、を備えており、
前記穴内導体部及び前記裏面導体部は、前記一面導体部よりも膜厚が厚いことを特徴とする電子装置。 An electronic device comprising a circuit board (100) on which circuit elements (50, 70) are mounted,
The circuit board is
Wiring (12, 13, 21, 22, 31, 32) made of a conductor is formed on the insulating base (11),
A through hole (14) penetrating from one surface (S1), which is the surface on which the circuit element of the insulating base material is mounted, to the back surface (S2), which is the opposite surface of the one surface;
A single-layer single-sided conductor portion (13) that is a part of the wiring and formed on the one surface;
In-hole conductor portions (21, 31) that are part of the wiring and are formed in the through hole continuously with the one-surface conductor portion;
A back conductor portion (12, 22, 32) that is a part of the wiring and is formed on the back surface in succession to the in-hole conductor portion;
The in-hole conductor part and the back conductor part are thicker than the one-surface conductor part.
前記第二電極が対向している前記貫通穴に形成された前記穴内導体部と、前記穴内導体部に連続して形成された前記裏面導体部は、前記第二電極を通る大電流経路をなしていることを特徴とする請求項１に記載の電子装置。 The circuit element (50) includes a first electrode (52) and a second electrode (53) through which a larger current flows than the first electrode, and the second electrode faces the through hole. Is mounted on the one side,
The in-hole conductor part formed in the through hole facing the second electrode and the back conductor part formed continuously to the in-hole conductor part form a large current path passing through the second electrode. The electronic device according to claim 1, wherein:
前記裏面導体部は、前記絶縁基材の表面に形成された表層（１２）と、前記表層に積層された第一裏面層（２２）と、前記第一裏面層に積層された第二裏面層（３２）と、を含んでいることを特徴とする請求項１に記載の電子装置。 The in-hole conductor portion includes a first hole inner layer (21) formed on the surface of the insulating base, and a second hole inner layer (31) laminated on the first hole inner layer,
The back conductor portion includes a surface layer (12) formed on the surface of the insulating substrate, a first back surface layer (22) laminated on the surface layer, and a second back surface layer laminated on the first back surface layer. The electronic device according to claim 1, comprising: (32).
絶縁基材の一面（Ｓ１）に前記配線の一部である単層の一面導体部（１３）と、前記一面の反対面である裏面（Ｓ２）の表面に前記配線の一部である表層（１２）が形成されたベース基板（１０）を準備する準備工程と、
前記ベース基板を前記一面導体部から前記表層に亘って貫通させて貫通穴（１４）を形成する穴あけ工程と、
前記穴あけ工程後の前記ベース基板に対して無電解めっきによって無電解めっき層（２１〜２３）を形成する工程であり、前記無電解めっき層として、前記一面導体部の表面に一面めっき層（２３）と、前記貫通穴における前記絶縁基材の表面に前記配線の一部である第一穴内層（２１）と、前記表層の表面に前記配線の一部である第一裏面層（２２）とを連続した状態で形成する無電解めっき工程と、
前記第一穴内層と前記第一裏面層とを露出させつつ、前記一面めっき層をレジストで覆うレジスト工程と、
前記レジスト工程後の前記ベース基板に対して電解めっきによって電解めっき層（３１，３２）を形成する工程であり、前記第一穴内層（２１）の表面に前記配線の一部である第二穴内層（３１）と、前記第一裏面層（２２）の表面に前記配線の一部である第二裏面層（３２）とを連続した状態で形成する電解めっき工程と、
前記電解めっき工程後に、前記レジスト及び前記一面めっき層を除去する除去工程と、を備えて前記回路基板を製造するものであり、
前記無電解めっき工程及び前記電解めっき工程では、前記第一穴内層（２１）と前記第二穴内層（３１）とを含む穴内導体部、及び前記表層（１２）と前記第一裏面層（２２）と前記第二裏面層（３２）とを含む裏面導体部が、前記一面導体部よりも膜厚が厚くなるように、前記無電解めっき層及び前記電解めっき層を形成することを特徴とする電子装置の製造方法。 A method of manufacturing an electronic device including a circuit board (100) on which wirings (12, 13, 21, 22, 31, 32) made of conductors are formed and circuit elements (50, 70) are mounted,
A single-layer single-sided conductor portion (13) which is a part of the wiring on one surface (S1) of the insulating base material, and a surface layer (a part of the wiring on the surface of the back surface (S2) opposite to the one surface) A preparation step of preparing a base substrate (10) on which 12) is formed;
A drilling step of penetrating the base substrate from the one-surface conductor portion over the surface layer to form a through hole (14);
In this step, an electroless plating layer (21 to 23) is formed by electroless plating on the base substrate after the drilling step. As the electroless plating layer, a one-side plating layer (23 ), A first hole inner layer (21) which is a part of the wiring on the surface of the insulating base material in the through hole, and a first back surface layer (22) which is a part of the wiring on the surface of the surface layer An electroless plating process to form a continuous state,
A resist step of covering the one-side plating layer with a resist while exposing the first hole inner layer and the first back surface layer;
In the step of forming an electrolytic plating layer (31, 32) by electrolytic plating on the base substrate after the resist step, in the second hole which is a part of the wiring on the surface of the first hole inner layer (21) An electroplating step of continuously forming a layer (31) and a second back layer (32) which is a part of the wiring on the surface of the first back layer (22);
A step of removing the resist and the one-side plated layer after the electrolytic plating step, and manufacturing the circuit board,
In the electroless plating step and the electrolytic plating step, the in-hole conductor portion including the first inner hole layer (21) and the second inner hole layer (31), and the surface layer (12) and the first back surface layer (22). ) And the second back surface layer (32), the electroless plating layer and the electroplating layer are formed so that the back surface conductor portion is thicker than the one-surface conductor portion. A method for manufacturing an electronic device.
前記回路素子を前記回路基板に実装する実装工程を備えており、
前記実装工程は、前記第二電極が前記貫通穴に対向した状態で、前記回路素子を前記一面側に実装し、前記第二電極が対向している前記貫通穴に形成された前記穴内導体部と、前記穴内導体部に連続して形成された前記裏面導体部とで、前記第二電極を通る大電流経路を形成することを特徴とする請求項４に記載の電子装置の製造方法。 The circuit element includes a first electrode and a second electrode through which a larger current flows than the first electrode,
A mounting step of mounting the circuit element on the circuit board;
The mounting step includes mounting the circuit element on the one surface side in a state where the second electrode faces the through hole, and forming the in-hole conductor portion formed in the through hole facing the second electrode. 5. The method of manufacturing the electronic device according to claim 4, wherein a large current path passing through the second electrode is formed by the back conductor portion formed continuously with the conductor portion in the hole.
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