JP2016148797A - 光素子実装構造体 - Google Patents

Abstract

【課題】光源（半導体レーザチップ）からの出力光を導波路に高効率で入力させることを容易に可能とする光素子実装構造体を提供する。
【解決手段】光素子実装構造体は、N+1個の入力端と単一の出力端を有する導波路２４が形成された基板２２と、N+1個の光共振器２６を有する半導体レーザチップ１８とを備え、導波路２４の入力端は等間隔に配置され、光共振器２６の発光端は等間隔で配置されている。導波路２４の入力端を結ぶ直線と、光共振器２６の発光端を結ぶ直線とは互いに略平行になるように配置され、かつ、それぞれの光共振器２６の発光端から出力されるそれぞれの光束が、直近の導波路２４の入力端にそれぞれ入力されるように対向させて配置されている。隣接する導波路２４の間隔をP₁と、隣接する光共振器２６の間隔をP₂と、半導体レーザチップ１８に対する導波路２４の入力端の実装許容誤差をΔPとの最適な関係は、P₂＝P₁−ΔPである。
【選択図】図４

Description

本願発明は、光源と導波路との光結合系に係り、特に光源からの出力光を導波路に高効率で入力させることを可能とする光素子実装構造体に関する。

近年、導波路コア材料としてシリコンを使用し、クラッド材として酸化シリコン等を使用したシリコンフォトニックスと呼ばれる光回路が活発に研究されている。シリコンは、従来コア材料として使用されていた石英よりも屈折率が高いので、コアに閉じ込められる光の閉じ込め率が大きく、導波路断面の寸法が石英をコア材とした場合には10μm程度であるのに対して、シリコンをコア材とした場合には数百ナノメートル程度と低減できる。そのため、光回路構造体として形成した場合に必要とされる導波路部分のサイズも、石英をコア材とした場合には数ミリメートル程度であるのに対して、シリコンをコア材とした場合には数百ミクロンメーター程度に低減することが可能となる。

このようにシリコンをコア材として利用すれば、導波路構造体を形成するにあたってその必要とされる面積を大幅に低減できる。すなわち、基板一枚当たりに割り当て可能な光回路構造体の個数を大幅に増やすことができ、光回路構造体の単価を削減することが可能となる。更に、シリコンフォトニックス光回路は、半導体メモリや演算装置を量産する装置と、その製造工程を利用することが可能であるので、成熟したシリコン半導体の量産プロセスを応用できるので、量産時のコスト低減と製造キャパシティの観点から実用上の利点が大きい。

シリコンフォトニックス光回路の製造に当たっては、受光器をシリコン基板上に形成する必要があるが、その受光器はシリコン導波路上にゲルマニウムの光吸収層を結晶成長させることによって形成できる。このような受光器は、光回路を形成するシリコン基板の受光器を設置する領域にフォトリソグラフィーの技術を利用して、複数個を一括して形成することが可能である。

一方、シリコンは間接遷移の半導体であるために素材そのものを発光させることは難しい。そのため、シリコンフォトニックス光回路の光源（半導体レーザ等）の形成には発光可能である別種の半導体を選択的にシリコン基板上に結晶成長させる技術が検討されている。しかしながら、単一の光吸収層を形成すれば足りる受光器と異なり、光源は複数の半導体薄膜層を積層させる必要があり、シリコン基板上に直接形成することは簡単でない。そのため、光回路への光源の組み込みは、別途作製した半導体レーザチップを用意して、個別にシリコン基板上に実装する手法がとられてきた。

そして、光源を個別にこれらの基板に実装するには、サブミクロンメーターオーダーの実装精度が要求されるが、この要求に応えるために光源と導波路との光結合を実現するための特別な構造を採用することが提案されている（例えば、特許文献１及び２参照）。

特公平０７−００３９０３号公報 特許第２９２４９５３号公報

上述の特許文献１及び２に開示された、光源からの出力光を導波路に高効率で入力させるための、光源と導波路との光結合系である光素子実装構造体は、基本的に一つの光源からの出力光を一つの導波路入力端に高効率で入力させるために、基板上の位置を高精度で調整する必要がある。すなわち、光源からの出力光を高効率で導波路の入力端から入力可能なように、光源の発光端と導波路の入力端の位置関係を高い精度で確定することが必要である。

特許文献１に開示された光素子実装基板によれば、導波路を有する光素子実装基板上に複数の光源(半導体レーザ等)を仮置きし、導波路を有する光素子実装基板全体をリフロー工程に入れることで光素子を実装することは可能である。しかしながら、単に光源を仮置きした状態でリフローするだけでは、光源の高さ方向の要求精度を確保することは不可能である。また、特許文献２に開示された光素子の実装構造によれば、シリコン基板上の光源の配置精度（光軸方向及び高さ方向に直交する横方向の配置精度）は画像処理法で決定され、高さ方向の精度はシリコン基板の凸部と半導体レーザチップの下面とを突き当てる方法で制御される。そのためには、光源の固定工程が完了するまでは別途コレット等で半導体レーザチップを位置決めしてシリコン基板に突き当てておく必要がある。

特許文献１及び２に開示された光素子実装構造体いずれにおいても、量産工程によって光源の発光端と導波路の入力端の位置関係を高い精度で実現するには高度な技術が必要とされる。そのため、この課題を解決するべく、光源の発光端と導波路の入力端の位置関係を高い精度で配置することなく、光源からの出力光を導波路に高効率で入力させ、しかも量産可能な光素子実装構造体が求められていた。

そこで、本願の発明者は、一つの光源からの出力光を一本の導波路をめがけて入力させる、いわゆる、一つの光源と一本の導波路との一対一で光結合させる構造とする代わりに、一直線上に等間隔に配置した複数の入力端を用意し、この複数の入力端に対して複数の光源を用意して、それぞれの光源の発光端から出力される光束のそれぞれが直近の入力端にそれぞれ入力されるように対向させて配置させる構造を採用することに思い至った。そして、複数の光源としては、複数の光共振器を有する半導体レーザチップを利用するのが好適であるとの結論に至った。もちろん、光源として半導体レーザチップに限定されるわけではなく、レーザ動作を伴わない発光ダイオードであってもよい。

このような構成の光素子実装構造体によれば、導波路の隣接する入力端の間隔と半導体レーザチップの光共振器の隣接する発光端の間隔とを違えることによって、光共振器からの出力光を導波路に所望する以上の高効率で入力させることが、従来の同種の構造の光素子実装構造体に比べて容易に実現可能であることを確かめた。また、同様に、複数の入力端を結ぶ直線と、複数の光共振器の発光端を結ぶ直線とが互いの平行位置から一定角度回転させて配置された場合であっても、従来の同種の構造の光素子実装構造体に比べて容易に実現可能であることを確かめた。

従って、本願発明の目的は、従来の同種の光素子実装構造体よりも、高い配置精度を要求されずに、光源（半導体レーザチップ）からの出力光を導波路に高効率で入力させることを実現可能とする光素子実装構造体を提供することにある。

上述の目的を達成するため、本願発明の要旨によれば、以下の構成の光素子実装構造体が提供される。

本願発明の光素子実装構造体は、N+1個の入力端と単一の出力端を有する導波路(光合分波回路)が形成された基板と、N+1個の光共振器を有する半導体レーザチップとを備えている。ここで、Nは1以上の整数である。導波路のN+1個の入力端は一直線上に等間隔に配置され、N+1個の光共振器の発光端は一直線上に等間隔で配置されている。導波路のN+1個の隣接する入力端の間隔と、N+1個の光共振器の隣接する発光端の間隔とは異なっており、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とは互いに略平行になるように配置され、かつ、N+1個の光共振器の発光端から出力されるそれぞれの光束が、直近の導波路のN+1個の入力端にそれぞれ入力されるように対向させて配置されている。そして、N+1個の光共振器の発光端から出力されるそれぞれの出力光のうち、導波路のN+1個の入力端への入力効率が最も高い光共振器の発光端と、導波路の入力端との結合対が選択され、当該選択された結合対の導波路の入力端から入力された入力光が、当該結合対の導波路の出力端から出力されるように構成されている。

そして、光共振器の発光端と導波路の入力端との光結合効率を高くするための隣接する導波路の入力端の間隔をP₁とし、隣接する光共振器の発光端の間隔をP₂とし、半導体レーザチップに対する導波路の入力端の実装許容誤差をΔPとして、P₂＝P₁−ΔPなる関係を満足するように、入力端の間隔P₁と発光端の間隔P₂とが設定されている。

また、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とは互いに略平行になるように配置される代わりに、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とが互いの平行位置から一定角度回転させて配置されていてもよい。

そして、このように、複数の隣接する入力端を結ぶ直線と、複数の光共振器の隣接する発光端を結ぶ直線とが互いの平行位置から一定角度回転させて配置された場合に対して、発光端の間隔P₂がP₂＝(ΔP²+ P₁ ²)^1/2、なる関係を満足するように、入力端の間隔P₁と発光端の間隔P₂とが設定され、かつ、複数の入力端を結ぶ直線に対する複数の光共振器の発光端を結ぶ直線との互いの平行位置からの回転角度θがθ＝arctan(ΔP/P₁)、なる関係を満足するように入力端の間隔P₁を設定する。

前述のN+1個の入力端と単一の出力端を有する導波路(光合分波回路)は、一段もしくは多段に光合分波器をカスケード接続して形成されており、例えば、光合分波器として多モード型光結合器を利用することができる。

また、前述の光合分波回路を、一段もしくは多段に光スイッチをカスケード接続して形成することも可能である。あるいは、前述の光合分波回路を、アレイ導波路回折格子を利用して形成することも可能である。

本願発明の光素子実装構造体によれば、それぞれ一直線上に等間隔に配置された導波路のN+1個の入力端とN+1個の光共振器の発光端は、入力端を結ぶ直線と発光端を結ぶ直線とが互いに略平行になるように配置される。もしくは、入力端を結ぶ直線と発光端を結ぶ直線とは互いの平行位置から一定角度回転させて配置されている。

そして、入力端を結ぶ直線と発光端を結ぶ直線とが互いに略平行になるように配置されている場合に対して、隣接する導波路の間隔（以後、ピッチということもある）P₁と、隣接する光共振器の間隔P₂と、半導体レーザチップに対する導波路の入力端の実装許容誤差ΔP、が満たすべき最適条件が見出されている。

更に、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とが互いの平行位置から一定角度回転させて配置されている場合にあっても、P₁とP₂とΔPとに加えて回転角度θを含め、光結合効率を高くするための最適条件が見出されている。

そのため、光源（半導体レーザチップ）からの出力光を導波路に高効率で入力させることを、従来の同種の光素子実装構造体よりも、高い配置精度を要求されずに実現可能とする光素子実装構造体を提供することが可能となる。

また、本願発明の光素子実装構造体は、一つの光源（一つの光共振器を有する半導体レーザチップ）と一本の導波路を備える代わりに、複数の光共振器を有する半導体レーザチップと複数の平行の導波路を必要とする。しかしながら、複数の光共振器を有する半導体レーザチップと複数の平行の導波路を備える基板は、それぞれウェハーレベルで高精度に寸法を規定して作製可能であり、また、このような複数の光共振器及び複数の導波路は微細構造であるので、完成される光素子実装構造体は、従来の同種の光素子実装構造体と比較しても大面積を要する素子とはならない。

導波路を有する光素子実装基板上へ半導体レーザを実装した、従来の光素子実装基板の概略を示す図である。 シリコン基板上へ半導体レーザを実装した、従来の構造体を示す図である。 半導体レーザ光源と導波路との結合トレランス特性を、結合モード理論を用いて計算した結果を示す図である。 第１の光素子実装構造体が備えるN+1個の入力端と単一の出力端を有する光合分波回路が形成された基板と、N+1個の光共振器を有する半導体レーザチップとについての説明に供する図である。 第１の光素子実装構造体の光共振器の発光端と導波路の入力端との相対的位置関係に基づく光結合効率に与える効果についての説明に供する図である。 第２の光素子実装構造体の光共振器の発光端と導波路の入力端との相対的位置関係に基づく光結合効率に与える効果についての説明に供する図である。 第２の光素子実装構造体の半導体レーザチップの導波路を有する基板への実装形態についての説明に供する図である。 N+1個の入力端と単一の出力端を有する光合分波回路についての説明に供する図である。 横方向の結合トレランスに対する光結合効率の特性を示す図である。 導波路本数に対する光挿入損失の関係を示す図である。 ２つの入力ポートと２つの出力ポートを備える光スイッチについての説明に供する図である。 アレイ導波路回折格子を利用して構成される、N+1個の入力端と単一の出力端を有する光合分波回路の構成を示す図である。

以下、図を参照して、本願発明の実施形態につき説明するが、構造を示す図面は発明が理解できる程度に各構成要素の配置関係等を概略的に示しているに過ぎず、発明を図示例に限定するものではない。各図面間において同様の構成要素については、同一の番号を付して示し、その重複する説明を省略することもある。また、以下の説明において、特定の条件等を用いることがあるが、これらの条件等は好適例の一つに過ぎず本願発明はこれらに限定されない。

＜従来の光素子実装構造体＞
本願発明の光素子実装構造体の特徴の理解に資するために、上述の特許文献１及び２に開示されている同種の光素子実装構造体の概略を、図１及び図２を参照して説明する。すなわち、上述の特許文献１及び２に開示された光素子実装構造体は、基板上に複数の光源を、サブミクロンメーターオーダーで基板上に要求される精度を満足させて実装することが難しい点について具体的に明らかにする。

図１は、上述の特許文献１に開示されている、導波路（図示を省略してある）を有する光素子実装基板（光回路基板10）上へ半導体レーザを実装した光素子実装構造体の概略を示している。半導体レーザチップ18の出力光は、半導体レーザチップ18の光共振器の端面20から出力される。図１に示すy-z平面内における実装精度は、半導体レーザチップ18と光回路基板10との互いに対向する面にそれぞれ電極14を形成し、それら電極間に半田バンプ12を配置することで、半田材料の自己整合機能を利用して確保されている。また、y-z平面内における半導体レーザチップ18の高さ方向(x方向)の精度は、半田バンプを挟む電極の厚み精度を数ミクロンメートルのレベルにすることが難しいため、半田バンプを用いた構造では高さ方向(x方向)の精度管理は難しい。

そのため、図１に示す光回路基板10へ半導体レーザを実装した構造体では光回路基板10の半導体レーザチップ18の中央部分に対応する位置に突起10-1を形成し、この突起10-1の上面と半導体レーザチップ端面とを物理的に突き合わせることによって、高さ方向の精度管理を行っている。また、半導体レーザチップ18からの発熱を光回路基板10に効率よく逃がすために、この突起10-1と半導体レーザチップ18下面との間に高導電性材料16を充填させてある。

図２は、上述の特許文献２に開示されているシリコン基板（光回路基板10）上へ半導体レーザチップ18を実装した構造体を示している。特許文献２に開示されている構造体では、上述の半導体レーザチップ18の高さ方向(x方向)の精度の確保の困難性の解決が図られている。これによれば、半導体レーザチップ18の高さ方向(x方向)の管理を両者間に電極等を介在させることなく、直接光回路基板10（シリコン基板）の凸部10-1と半導体レーザチップ18の下面を突き合わせることで実現されている。

すなわち、特許文献２に開示されている構造体では、半田バンプ12の自己整合機能を実装精度管理に利用することはなく、単に半導体レーザチップ18を光回路基板10の凸部10-1に押し当てながら半田を固化させることで、半導体レーザチップの固定機能のみを実現している。ただし、ここでも半導体レーザチップ18と光回路基板10との互いに対向する面にはそれぞれ電極14が形成されており、それら電極間に半田バンプ12が配置されている。また、y-z平面内における位置決め精度は、位置決め用のマークを光回路基板10の上面と半導体レーザチップ18の下面に形成し（図２では図示を省略してある）、両者を画像処理技術で認識して位置決めを行っている。

シリコンフォトニックス光回路を構成する導波路(シリコン導波路)は、断面寸法が数百ナノメートルと極めて微細であるため、対向して実装される光源との結合トレランスを改善するために、シリコン導波路と半導体レーザの双方に、そのスポット径を拡大するスポットサイズ変換器を設けることが一般的である。例えば、スポットサイズ変換器によって拡大されたビームスポットの半径は1.5〜1.8μm程度である。

ここで、非特許文献［N. Hatori, et al., “A Novel Spot Size Convertor for Hybrid Integrated Light Sources on Photonics-Electronics Convergence System” Paper ThB2, Group IV Photonics (2012) ］の記載を参考にして、半導体レーザの出力光の光束をガウシアンビームと仮定して、そのビームウエスト半径を1. 5μmと仮定した場合の、半導体レーザ（光源）と導波路との結合トレランス特性を結合モード理論を用いて計算した結果を図３に示す。

図３は横軸にトレランスをμm単位で目盛って示してあり、縦軸に結合効率をdB目盛で示してある。◇印は横方向(光軸方向に直交する方向に対応する)のトレランスを表し、□印は光軸方向のトレランスを表している。図３によれば、光軸方向のトレランスは非常にゆるく、2μm位置ずれした場合であっても結合効率は-0.15 dB程度であり無視し得るレベルである。一方、横方向のトレランスは位置ずれに対して敏感であり、1μmのずれで結合効率は2 dB程度低下する。

これらの結果から、図１あるいは図２に示した実装構造体において、半導体レーザの光共振器の発光端と、半導体レーザの出力光を入力させる導波路の入力端とを、光結合効率が高くなるように実装するには、y軸とx軸方向(横方向)のトレランスの緩和の実現が必須であることがわかる。すなわち、光軸方向のトレランスに関しては、従来の同種の光素子実装構造体と同様に考えればよく、実装するに当たっては、従来の実装技術において払われてきたと同様の配慮をすれば十分であるので、本願発明では特段考慮しない。したがって、以下に説明する本願発明の実装技術は、実装に当たって、x軸方向(高さ方向)及びy軸方向(横方向)のトレランスの緩和が図られる手法を提供するものである。

＜第１の光素子実装構造体＞
図４を参照して、本願発明の第１の光素子実装構造体が備えるN+1個の入力端と単一の出力端を有する導波路(光合分波回路)が形成された基板と、N+1個の光共振器を有する半導体レーザチップとについて説明する。第１の光素子実装構造体は、x軸方向(半導体レーザチップ18の高さ方向)の設定誤差は十分に小さくできることが保証された状態で採用される構造体である。

図４は、半導体レーザチップ18と導波路が形成された基板22とを、N+1個のそれぞれの光共振器26の発光端26-1から出力される光束のそれぞれが、直近の導波路24のN+1個の入力端24-1にそれぞれ入力されるように対向させて配置されている様子を、垂直上方から見下ろした状態を示している。ここで、基板22は、シリコン基板にシリコン導波路(光合分波回路)を形成した形態とするのが好適である。

光共振器26の発光端26-1と導波路24の入力端24-1との光結合効率を高くするための隣接する導波路24の間隔をP₁とし、隣接する光共振器26の間隔をP₂とし、半導体レーザチップに対する導波路の入力端の実装許容誤差をΔPとした場合、間隔P₁、間隔P₂と実装許容誤差ΔPの関係は、
P₂＝P₁−ΔP (1)
を満たすように設定されている。

基板22が備える導波路24は平行に形成されており、半導体レーザチップ18が備える光共振器26も平行に形成されている。すなわち、基板22が備える導波路24の間隔はP₁であり、導体レーザチップ18の備える光共振器26の間隔はP₂である。間隔がP₁である平行導波路及び間隔がP₂である平行光共振器は、現行の高精度の露光機を用いた半導体プロセスにより、50 nm以下の高精度で作製することが可能である。また、上述したN. Hatori等による非特許文献には、間隔P₂＝30μmで、平行に13本の光共振器を備えた導体レーザチップを制作できたことが記載されている。

図５を参照して、本願発明の第１の光素子実装構造体の光共振器の発光端と導波路の入力端との相対的位置関係に基づく、光結合効率に与える効果について説明する。図５の上段にピッチP₁で並列にN+1本並べた導波路群を示し、下段にピッチP₂で並列にN+1本並べた光共振器群を示す。下段に示す光共振器群を有する半導体レーザチップを上段に示す導波路群を有する基板上に実装する際に、要求される結合効率を実現するために必要とされる実装精度（実装許容誤差）をΔPとする。すなわち半導体レーザチップは、基板に形成されている導波路群に対して相対誤差±ΔP/2の範囲で実装されるものと仮定する。

例えば、図３を参照すると、実現される結合効率の許容下限を-0.5 dBとすると、±0.5μm以内に実装誤差を管理する必要があることがわかる。更に、ピッチP₁ とP₂とは、P₂＝P₁−ΔPなる関係を満足するように設定するものとする。また、以下の説明では簡単のために、図５において導波路群及び光共振器群の中央を仮想的に座標の原点として扱うが、このような座標設定によって、以下の議論の一般性を失うことはない。

まず、図５に示す導波路群と光共振器群とが相対的位置誤差がゼロで対抗している場合、導波路Aと光共振器Aとの対の光結合効率が最大となることは自明である。そして、光共振器群が図５の横方向(図１及び図２におけるy軸方向に対応する方向)にΔPだけずれた場合を仮定する。この場合、導波路Aと光共振器Aとの間の光結合効率は、位置誤差がゼロである場合よりも低下するが、既に述べた位置誤差に関する条件（P₂＝P₁−ΔP）から、実用上問題のない光結合効率が得られるものと想定できる。更に、この場合、導波路Bと光共振器Bの組み合わせにおける光結合効率も、導波路Aと光共振器Aとの組み合わせにおける光結合効率と同等レベルになる。

次に、導波路群と光共振器群との位置誤差がΔP/2よりも大きくなると、導波路Aと光共振器Aの組み合わせにおける光結合効率は単調に減少する一方で、導波路Bと光共振器Bの組み合わせにおける光結合効率は単調に増大し、その値は位置誤差がΔPのときに最大となる。更に、位置誤差が3ΔP/2となった場合の光結合効率は、導波路Cと光共振器Cの組み合わせにおける光結合効率と同等レベルとなる。このように、導波路群と光共振器群との相対位置誤差の大きさによって光結合効率は増減を繰り返すが、いずれの場合においても、いずれかの組み合わせが実用上問題にならないレベルに収まっている。

以上説明したように、図５に示すN+1本の導波路群とN+1本の光共振器群の対を用いることによって、導波路群と光共振器群との間の実装トレランスは、一本の光共振器からの出力光を一本の導波路をめがけて入力させる、いわゆる従来の同種の光素子実装構造体においてΔP/2であったのに対して、本願の光素子実装構造体においては、NΔP/2に拡大される。以上の説明では、導波路群に対して光共振器群が正の方向（図５では右方向）にずれる場合を想定したが、負の方向（左方向）にずれる場合も同様であることは明らかである。すなわち、本願発明の構成をとることによって、実装トレランスは±ΔP/2から±NΔP/2へとN倍緩和される。

次に、以上説明した第１の光素子実装構造体の実装トレランスの緩和の効果を、具体的数値を用いて説明する。

実用上求められる実装トレランスは、導波路と光共振器との相対位置関係の最大許容誤差として±0.5μmであることを踏まえ、このレベルの実装が実現されることを前提として説明する。上述したように、従来の光素子実装構造体の形態ではこの基準を満足させるために高度な技術が用いられていた。しかしながら、本願の光素子実装構造体によれば、N＝4として実装トレランスの相対位置関係の最大許容誤差は±2.0μmまで緩和される。

また、図３に示した結合トレランス特性を仮定すると、±2.0μmの実装トレランスが保証された製造装置を用いて作製された一本の光共振器からの出力光を一本の導波路をめがけて入力させる、いわゆる従来の同種の光素子実装構造体では、光結合効率は0 dB〜-8 dBまでばらつくこととなり実用にならないものも生産される。そのため、より高価で実装精度が高い製造装置を利用する必要が出てくる。また、この場合、実装工程を実施するのに必要とされる工作時間も長くなる。しかしながら、本願の光素子実装構造体を採用すれば、±2.0μmの実装トレランスが保証された製造装置を用いても、±0.5μmの実装トレランスが保証された製造装置を利用して製造された従来の同種の光素子実装構造体と同程度の品質が確保される。

＜第２の光素子実装構造体＞
図６を参照して、本願発明の第２の光素子実装構造体が備えるN+1個の入力端と単一の出力端を有する導波路(光合分波回路)が形成された基板と、N+1個の光共振器を有する半導体レーザチップとについて説明する。第２の光素子実装構造体は、y軸方向に加えてx軸方向に対する設定誤差をも考慮する場合に採用される構造体である。

第２の光素子実装構造体は、光共振器の発光端と導波路の入力端との光結合効率を高くするための隣接する導波路の間隔をP₁と、隣接する光共振器の間隔をP₂と、半導体レーザチップに対する導波路の入力端の実装許容誤差をΔPとは、
P₂＝(ΔP²+ P₁ ²)^1/2 (2)
を満足するように設定されている。

更に、複数の入力端を結ぶ直線に対する複数の光共振器の発光端を結ぶ直線との互いの平行位置からの回転角度θが、
θ＝arctan(ΔP/P₁) (3)
の関係を満足するように入力端の間隔P₁が設定されている。

図６のピッチP₁で並列にN+1本並べた導波路群を白丸で示し、ピッチP₂で並列にN+1本並べた光共振器群を黒丸で示す。N+1本並べた導波路群に対して、N+1本並べた光共振器群は平行位置からの回転角度θだけ傾いている。そして、光共振器群を有する半導体レーザチップを導波路群を有する基板上に実装する際に、要求される結合効率を実現するために必要な実装精度（実装許容誤差）をΔPとする。すなわち半導体レーザチップは、基板に形成されている導波路群に対して相対誤差±ΔP/2の範囲で実装されるものと仮定する。

例えば、図３を参照すると、実現される光結合効率の許容下限を-0.5 dBとすると、±0.5μm以内に実装誤差を管理する必要があることがわかる。以下の説明では簡単のために図６において導波路群及び光共振器群の中央を仮想的に座標の原点として扱うが、このような座標設定によって、以下の議論の一般性を失うことはない。

式(3)は、角度θは図６に示す導波路Bに対して対となる光共振器Bの位置誤差がΔPとなる条件を示している。また、式(2)は導波路Bと光共振器Bの図６における縦方向の位置が一致する条件を示している。

図６に示すように、光共振器群と導波路群とが相対的な配置誤差ゼロで対抗している場合、導波路Aと光共振器Aとの対の光結合効率が最大となることは自明である。次に、光共振器群が図６に示すΔP/2だけずれた場合を仮定する。この場合、導波路Aと光共振器Aとの間の光結合効率は配置誤差ゼロである場合よりも低下するが、実用上問題とならない程度の光結合効率が得られる。更に、この場合、導波路Bと光共振器Bとの組み合わせにおける光結合効率も、導波路Aと光共振器Aとの組み合わせにおける光結合効率と同等なレベルが確保できる。

次に、導波路群と光共振器群との配置誤差がΔP/2よりも大きくなると、導波路Aと光共振器Aの組み合わせにおける光結合効率は減少する一方で、導波路Bと光共振器Bの組み合わせにおける光結合効率は増大し、その値は配置誤差がΔPの場合に最大となる。更に、配置誤差が拡大すると、導波路Bと光共振器Bの組み合わせにおける光結合効率は減少し、配置誤差が3ΔP/2の場合に、導波路Cと光共振器Cの組み合わせおける光結合効率と同等レベルとなる。このように、導波路群と光共振器群との配置誤差の値によって、光結合率は増減を繰り返すが、いずれの場合においても、いずれかの組み合わせが実用上問題とならないレベルに収まっている。

図６に示すN+1本の導波路群とN+1本の光共振器群の対を用いることによって、導波路群と光共振器群との間の実装トレランスは、一本の光共振器からの出力光を一本の導波路をめがけて入力させる、いわゆる従来の同種の光素子実装構造体においてΔP/2であったのに対して、本願の光素子実装構造体においては、NΔP/2に拡大される。また、導波路群に対して光共振器群が図６に示す方向とは逆の方向に回転されている場合であっても、同様であることは明らかである。すなわち、本願発明の構成をとることによって、実装トレランスは±ΔP/2から±NΔP/2へとN倍緩和される。

次に、以上説明した第２の光素子実装構造体の実装トレランスの緩和の効果を、具体的数値を用いて説明する。

実用上求められる実装トレランスは、導波路と光共振器との相対位置関係の最大許容誤差として±0.5μmであることを踏まえ、このレベルの実装が実現されることを前提として説明する。上述したように、従来の光素子実装構造体の形態ではこの基準を満足させるために高度な技術が用いられていた。しかしながら、本願の光素子実装構造体によれば、N＝4として実装トレランスの相対位置関係の最大許容誤差は±2.0μmまで緩和される。

＜第1及び第2の光素子実装構造体における半導体レーザチップの装着例＞
図７(A)及び(B)を参照して、第1及び第２の光素子実装構造体の半導体レーザチップの導波路を有する基板への実装形態について説明する。図７(A)及び(B)において、半導体レーザチップ18は、ピッチP₂で並列にN+1本並べられた光共振器群を有している。この光共振器群の光出力端（光共振器端）を、光共振器群の光出力端30として示してある。第１及び第２の光素子実装構造体は、導波路を有する基板10に対して半導体レーザチップ18を装着することによって実現される。

図７(A)は、第1の光素子実装構造体の具体例を示し、半導体レーザチップ18を光回路基板10の表面に実装する際に、半導体レーザチップ18と光回路基板10との間に電極14を介して半田バンプ12が装填されている実装形態の一例を示す。第1の光素子実装構造体では、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とが互いに略平行になるように配置されている。すなわち、第1の光素子実装構造体は、x軸方向(半導体レーザチップ18の高さ方向)の設定誤差が無視できる状況での半導体レーザチップ18の装着例である。

図７(B)は、第２の光素子実装構造体の具体例を示し、半導体レーザチップ18の傾きθを確定させるために突起10-1が利用された実装形態の一例を示す。突起10-1が利用されている以外は、半導体レーザチップ18を光回路基板10の表面に実装する際に、半導体レーザチップ18と光回路基板10との間に電極14を介して半田バンプ12が装填されている点は図７(A)と共通する。第２の光素子実装構造体では、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とが互いの平行位置から一定角度回転させて配置されている。すなわち、第２の光素子実装構造体は、y軸方向に加えてx軸方向に対する設定誤差をも考慮することを前提にした半導体レーザチップ18の装着例である。

図７(A)及び(B)に示した、第1及び第2の光素子実装構造体は、±2.0μmの実装トレランスが保証された製造装置を用いても、±0.5μmの実装トレランスが保証された製造装置を利用して製造された従来の同種の光素子実装構造体と同程度の品質が確保される。

＜導波路と光共振器の光結合効率＞
第１及び第２の光素子実装構造体を制作するに当たり、導波路が形成されているシリコン基板上に複数の光共振器を有する半導体レーザチップの配置精度（光軸方向及び高さ方向に直交する横方向の配置精度）は、従来の同種の光素子実装構造体と比べて要求される実装精度が大幅に緩和されることを説明した。その上で、第１及び第２の光素子実装構造体における導波路と光共振器について検討する。

まず、図８を参照して、導波路が形成されている光回路基板10が有するN+1個の入力端と単一の出力端を有する導波路(光合分波回路)について説明する。図８は、入出力端が１対２である光合分波器32をｎ段にカスケード接続することで、N+1本の平行導波路が接続されて形成されるN+1個の入力端と単一の出力端を有する光合分波回路を示している。このように、ｎ段の光合分波器を用いることによって、図８の右側に接続されるN+1本の導波路群のどの入力端から入力される光も、同図の左側の単一導波路の出力端から出力される。ここで、ｎは１以上の整数である。図８に示す同種の導波路として1入力2出力構造の多モード型光結合器を用いて形成された導波路は、特許文献（特開２００８−６５１０４号公報「マルチモード干渉光カプラ」に開示されている。

図８に示す導波路を形成するには、ｎとNを式(4)に示す関係を満たすように設定すればよい。
2^ｎ＝N＋1 (4)
式(4)を変形すれば、式(5)が得られる。
ｎ＝log(N+1)/log2 (5)
理想的に形成された入出力端が１対２である光合分波器における1段当たりの分岐損失は-3 dBであるから、実装トレランスをN倍に緩和可能なN+1本の導波路と光結合させる光素子実装構造体では、N+1個の入力端と単一の出力端を有する光合分波回路全体の挿入損失は
Loss ＝−(3/log2)/log(N+1) （6）
で与えられる。

図９は、半導体レーザの出力光(光共振器端からの出力光)の光束をガウシアンビームと仮定して、横方向の結合トレランスに対する光結合効率の特性を、結合モード理論を用いて計算した結果を示す図である。図９において、±0.5μmの実装の要求精度を７倍に緩和（N＝8）するものと仮定する。すなわち、±3.5μmの実装精度を有する製造装置によって光素子実装構造体を組み立てる場合を検討する。この場合、図９から読み取れるように完成した光素子実装構造体における導波路群と光共振器群の光結合効率は、0 dB〜-23 dBの範囲にばらつくこととなり、±0.5μmの実装バラつきに相当する0.5 dBのばらつきとは程遠い結果となる。

図１０は、式(6)で与えられる導波路本数N+1本に対する光挿入損失(dBスケールで目盛ってある)の関係を示す図である。すなわち、横軸は導波路の総数N+1を示し、縦軸は入出力端が１対２である光合分波器をｎ段にカスケード接続された導波路の光挿入損失を示している。実装トレランスを７倍緩和するためには、N＝7とする必要がある。すなわち入力端を８つ有する導波路とする必要がある。図１０に示すように、N＝7とした場合光挿入損失は−9 dB程度となることがわかる。−9 dBはかなり大きな損失であるが、あらかじめ半導体レーザチップの出力を十分大きく設定することによって、導波路の出力端から出力される光強度を実用上問題とならない程度のレベルとすることは可能である。

根本的に本願の光素子実装構造体の優れた特徴は、要求される実装精度が±3.5μmという比較的緩い条件で組み立てが可能である点にある。すなわち、要求される実装精度が±0.5μmで初めて実現可能となる従来の同種の光素子実装構造体に対して、本願の光素子実装構造体は、要求される実装精度が±3.5μmという比較的緩い条件で組み立てが可能である。

すでに説明したように、一つの光源と一本の導波路との一対一で光結合させた構造である従来の光素子実装構造体において、0 dB〜-23 dBの範囲でばらついた場合、作製される光素子実装構造体の殆どが検査工程で不良品と識別されることが予想される。これに対して本願の光素子実装構造体は、導波路群と光共振器群の光挿入損失こそ−9 dB程度と低いが、完成された光素子実装構造体の光結合効率のばらつきは±0.5 dBレベル（実装精度±0.5μmに相当する）に収まっており、実用上のメリットは極めて大きい。

＜光素子実装構造体における導波路の他の構成例‐Ｉ＞
上述した、入出力端が１対２である光合分波器をｎ段にカスケード接続することで、N+1本の平行導波路が接続されて形成されるN+1個の入力端と単一の出力端を有する導波路(光合分波回路)では、Nが大きくなるに従って光合分波器で発生する光損失の総和が大きくなるため、挿入損失が大きくなることが課題である。この課題を解決する一手段が、入出力端が１対２である光合分波器に代えて挿入損失が小さい光スイッチを採用することである。

図１１を参照して、２つの入力ポート(入力1及び入力2)と２つの出力ポート(出力1と出力2)を備える光スイッチについて説明する。これと同種の光スイッチは特許文献（特開２０１２−２２１８４号公報「光スイッチ」）に開示されている。図１１に示す光スイッチは、２つの方向性結合器からなるマッハ・ツェンダ型の光スイッチである。入力1から入力された入力光は、方向性結合器36-1で２つの導波路に分岐される。一方の導波路にはヒーター34が設けられており、ヒーター34の温度を調整することで導波路の屈折率を変化させ、入力光を、方向性結合器36-2を介して出力1あるいは出力2へ選択的に出力させることができる。

すなわち、この光スイッチは、ヒーター34の温度を電気的に制御して、入力1から入力された入力光を選択的に出力1あるいは出力2に出力させることができる光スイッチである。したがって、入出力端が１対２である光合分波器に代えて図１１に示す光スイッチをｎ段にカスケード接続することで、N+1本の平行導波路が接続されて形成されるN+1個の入力端と単一の出力端を有する光合分波回路が形成できれば、光合分波器で発生する光損失の総和を小さくできる。

＜光素子実装構造体における導波路の他の構成例‐ＩＩ＞
上述の光素子実装構造体における導波路の他の構成例‐Ｉによれば、光合分波器で発生する光損失の総和を小さくできるというメリットは得られるが、光スイッチが備えるヒーター34には常時通電しておく必要があり、消費電力が新たに必要となることが課題である。

この課題を解決するためにアレイ導波路回折格子を利用することが考えられる。図１２を参照して、N+1個の入力端と単一の出力端を有する導波路(光合分波回路)を、アレイ導波路回折格子を利用して構成する一例を説明する。図１２は、アレイ導波路回折格子を利用して構成されるN+1本の平行導波路が接続されて形成される光合分波回路を示す図である。図１２に示す光合分波回路と同種の光合分波素子が特許文献（特開２０１１−１８０４２２号公報「光合分波素子」）に開示されている。

図１２に示す光合分波回路では、波長がλ₁、…λ_N+1の光を含む波長多重された入力光を、N+1本の個別の光導波路に分配することが可能である。そして、この分配時に発生する光損失も-5 dB程度で一定であるので、Nの値を増大させても入力損失が極端に増加することはない。

一方で、N+1個の入力端と単一の出力端を有する光合分波回路を、アレイ導波路回折格子を利用して形成する場合、波長がλ₁、…λ_N+1の光を含む波長多重された入力光を必要とする。このような光源アレイは、例えば、特許文献(US Patent 5394489,”Wavelength division multiplexed optical communication transmitters”)に開示されている。

アレイ導波路回折格子を利用してN+1個の入力端と単一の出力端を有する光合分波回路を形成すれば、図１１に示す光スイッチを利用して形成した場合に必要とされた電力を必要としない。

図１２に示す光合分波回路を利用して第１あるいは第２の光素子実装構造体を形成するに当たっては、半導体レーザチップが有するN+1本の光共振器から出力される出力光の波長を、光共振器ごとに違えて、波長がλ₁、…λ_N+1の光を出力させるように設定すればよい。このように設定するには、例えば、N+1本の光共振器から波長がλ₁、…λ_N+1の光を順次発光するように、N+1本の光共振器を構成する光導波路の導波路幅を順次広くなるように(あるいは狭くなるように)形成すればよい。

図１２に示す光合分波回路によれば、最適な光結合特性を有する導波路と光共振器の結合対を構成する光共振器からの出力光はアレイ導波路回折格子により効率よく光導波路群によって合成され、最終的に単一出力端から出力される。したがって、この場合単一出力端から出力される出力光の波長は、光共振器群と導波路群の光結合効率が最大となる導波路と光共振器との対の光共振器からの出力光の波長となる。すなわち、単一出力端から出力される出力光の波長は、λ₁、…λ_N+1のいずれかとなる。波長そのものを正確に規定する必要のない用途においては、このような構成の第１あるいは第２の光素子実装構造体を採用するのが好適である。

10：光回路基板
10-1：突起
12：半田バンプ
14：電極
16：高導電性材料
18：半導体レーザチップ
20：光共振器の端面
22：導波路が形成された基板
24：導波路
24-1：導波路のN+1個の入力端
26：光共振器
26-1：光共振器の発光端
30：光共振器群の光出力端
32：光合分波器
34：ヒーター
36-1、36-2：方向性結合器

本願発明の光素子実装構造体は、N+1個の入力端と単一の出力端を有する導波路(光合分波回路)が形成された基板と、N+1個の光共振器を有する半導体レーザチップとを備えている。ここで、Nは2以上の整数である。導波路のN+1個の入力端は一直線上に等間隔に配置され、N+1個の光共振器の発光端は一直線上に等間隔で配置されている。導波路のN+1個の隣接する入力端の間隔と、N+1個の光共振器の隣接する発光端の間隔とは異なっており、導波路のN+1個の入力端を結ぶ直線と、N+1個の光共振器の発光端を結ぶ直線とは互いに略平行になるように配置され、かつ、N+1個の光共振器の発光端から出力されるそれぞれの光束が、直近の導波路のN+1個の入力端にそれぞれ入力されるように対向させて配置されている。そして、N+1個の光共振器の発光端から出力されるそれぞれの出力光のうち、導波路のN+1個の入力端への入力効率が最も高い光共振器の発光端と、導波路の入力端との結合対が選択され、当該選択された結合対の導波路の入力端から入力された入力光が、当該結合対の導波路の出力端から出力されるように構成されている。

Claims (8)

1. Nを1以上の整数として、
   N+1個の入力端と単一の出力端を有する導波路が形成された基板と、N+1個の光共振器を有する半導体レーザチップとを備え、
   前記導波路のN+1個の入力端が一直線上に等間隔に配置され、
   前記N+1個の光共振器の発光端が一直線上に等間隔で配置され、
   前記導波路のN+1個の隣接する入力端の間隔と、前記N+1個の光共振器の隣接する発光端の間隔とは異なっており、
   前記導波路のN+1個の入力端を結ぶ直線と、前記N+1個の光共振器の発光端を結ぶ直線とが互いに略平行であり、前記N+1個の光共振器の発光端から出力されるそれぞれの光束が、直近の前記導波路のN+1個の入力端にそれぞれ入力されるように対向させて配置されており、
   前記N+1個の光共振器の発光端から出力されるそれぞれの出力光のうち、前記導波路のN+1個の入力端への入力効率が最も高い光共振器の発光端と、前記導波路の入力端との結合対が選択され、当該選択された結合対の導波路の入力端から入力された入力光が、前記導波路の出力端から出力される
   ことを特徴とする光素子実装構造体。
2. 前記導波路のN+1個の入力端の隣接する入力端の間隔をP₁とし、前記N+1個の光共振器の発光端の隣接する発光端の間隔をP₂とし、
   前記半導体レーザチップに対する前記基板の有する前記導波路の入力端の実装許容誤差をΔPとして、
   P₂＝P₁−ΔP
   なる関係を満足
   ことを特徴とする請求項１に記載の光素子実装構造体。
3. Nを1以上の整数として、
   N+1個の入力端と単一の出力端を有する導波路が形成された基板と、N+1個の光共振器を有する半導体レーザチップとを備え、
   前記導波路のN+1個の入力端が一直線上に等間隔に配置され、
   前記N+1個の光共振器の発光端が一直線上に等間隔で配置され、
   前記導波路のN+1個の隣接する入力端の間隔と、前記N+1個の光共振器の隣接する発光端の間隔とは異なっており、
   前記導波路のN+1個の入力端を結ぶ直線と、前記N+1個の光共振器の発光端を結ぶ直線とが互いの平行位置から一定角度回転させて配置され、
   前記N+1個の光共振器の発光端から出力されるそれぞれの光束が、直近の前記導波路のN+1個の入力端にそれぞれ入力されるように対向させて配置されており、
   前記N+1個の光共振器の発光端から出力されるそれぞれの出力光のうち、前記導波路のN+1個の入力端への入力効率が最も高い光共振器の発光端と、前記導波路の入力端との結合対が選択され、当該選択された結合対の導波路の入力端から入力された入力光が、前記導波路の出力端から出力される
   ことを特徴とする光素子実装構造体。
4. 前記導波路のN+1個の隣接する入力端の間隔をP₁とし、前記N+1個の光共振器の発光端の隣接する発光端の間隔をP₂とし、
   前記半導体レーザチップに対する前記基板の有する前記導波路の入力端の実装許容誤差をΔPとして、
   前記発光端の間隔P₂が
   P₂＝(ΔP²+ P₁ ²)^1/2
   なる関係を満足し、かつ、前記導波路のN+1個の入力端を結ぶ直線に対する前記N+1個の光共振器の発光端を結ぶ直線との互いの平行位置からの回転角度θが
   θ＝arctan(ΔP/P₁)、
   の関係を満足する
   ことを特徴とする請求項３に記載の光素子実装構造体。
5. N+1個の入力端と単一の出力端を有する前記導波路は、一段又は多段に光合分波器をカスケード接続して形成されている
   ことを特徴とする請求項１〜４のいずれか一項に記載の光素子実装構造体。
6. 前記光合分波器は、多モード型光結合器であることを特徴とする請求項５に記載の光素子実装構造体。
7. N+1個の入力端と単一の出力端を有する前記導波路は、一段又は多段に光スイッチをカスケード接続して形成されている
   ことを特徴とする請求項１〜４のいずれか一項に記載の光素子実装構造体。
8. N+1個の入力端と単一の出力端を有する前記導波路は、アレイ導波路回折格子を含んで構成されている
   ことを特徴とする請求項１〜４のいずれか一項に記載の光素子実装構造体。

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