JP2016123009A

JP2016123009A - 半導体装置、電子デバイス・モジュール、及びネットワークシステム

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Publication number: JP2016123009A
Application number: JP2014262577A
Authority: JP
Inventors: 瀧常　雄一; Yuichi Takijiyo; 雄一瀧常; 一憲薜; Kazunori Setsu; 基茂池田; Motoshige Ikeda
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2014-12-25
Filing date: 2014-12-25
Publication date: 2016-07-07
Also published as: US20180309906A1; KR20160078893A; US10038827B2; EP3038340A1; US10728428B2; CN105743597A; CN105743597B; US20160191752A1

Abstract

【課題】被制御デバイスに供給される制御信号の送信サイクル位相の変化に起因する被制御デバイスの動作不具合を抑制する。【解決手段】一実施形態において、半導体装置（１２０）は、基準クロックに同期した送信サイクルに従って、被制御デバイス（１４０）へ制御信号（１５０）を送信する調整回路（１３０）を含む。被制御デバイス（１４０）は、制御信号（１５０）が供給されてもよい第１の期間と、制御信号（１５０）が供給されることが前記第１の期間に比べて好ましくない第２の期間を有する。調整回路（１３０）は、当該送信サイクルに起因した制御信号（１５０）の送信タイミングが当該第２の期間内となる場合に、制御信号（１５０）号が当該第１の期間内において送信されるように制御信号（１５０）の送信タイミングを調整するよう構成されている。【選択図】図５

Description

本出願は、半導体装置に関し、例えば、時刻同期された分散システム内で使用されるデバイスを制御するための信号を生成する半導体装置に好適に利用できるものである。

ネットワークに接続された複数の要素（ノード）を含む分散システム（distributed system）において、複数のノードの各々は各自のローカルクロックに基づいて動作する。いくつかの実装においては、例えば複数のノードで発生するイベントの同期を達成するために、分散システムは、複数のノード（ローカルクロック）の間を時刻同期させる必要があるかもしれない。分散システムの時刻同期は、分散システム内の複数のノード間で頻繁にメッセージ（情報）を交換することによって達成される。一般的には、予め定められた又は動的に選出された分散システム内のいずれか１つのノードが、マスタークロック・ノードとして動作する。マスタークロック・ノードのローカルクロックは、マスタークロックと呼ばれる。マスタークロック・ノードは、分散システム内の他のノード（スレーブクロック・ノード）とメッセージ（情報）を交換し、これによりスレーブクロック・ノードは自身のローカルクロック（スレーブクロック）をマスタークロックに同期させる。

IEEE Standard 1588に規定されているPrecision Time Protocol（PTP）は、分散システムの時刻同期方法の代表例の1つである。また、PTPを利用した時刻同期方法として、Ethernet Audio/Video Bridging（AVB）を構成する規格の１つであるIEEE Standard 802.1ASに規定されたgeneralized PTP（gPTP）が知られている。gPTP は、IEEE 802.3ネットワーク（つまりWired LAN）及びIEEE 802.11ネットワーク（つまりWireless LAN）内での時刻同期方法を規定している。PTPでは、マスタークロック・ノードはグランド・マスタークロックと呼ばれ、スレーブクロック・ノードはクロックスレーブと呼ばれる。クロックスレーブは、グランド・マスタークロックに正確に同期するために、グランド・マスタークロックとの間でメッセージ（Sync、Follow_Up、Delay_Request、及びDlay_Response）を交換し、これらのメッセージの送信時刻及び受信時刻に基づいてネットワーク遅延時間を計算し、得られたネットワーク遅延時間を用いて自身のローカルクロックを調整する。

時刻同期を必要とする分散システムは、例えば、製造システム（産業用ロボットおよびそのための測定（metrology）デバイス）、複数のネットワーク監視カメラを含む監視システム、及び車載（automotive）カメラシステムである。車載カメラシステムは、サラウンドビュー・カメラシステム、バードビュー・カメラシステム、及びサイドビュー・カメラシステムを含む。これらの車載カメラシステムは、複数のカメラを使用し、これら複数のカメラによって撮影された複数の画像を駐車支援および障害物検出等のために画像処理する。

特許文献１は、PTPと類似した同期手順を用いて、各々がネットワークに接続された複数のカメラの時刻同期を行う技術を開示している。

特開２００５−２８６４５３号公報

以上の説明から理解されるように、分散システム内のスレーブクロック・ノードは、ネットワークを介してマスタークロック・ノードとメッセージを交換し、自身のローカルクロック（スレーブクロック）をマスタークロックに同期させる。しかしながら、スレーブクロック・ノード内のローカルクロックの発振子（水晶発振子）の周波数は、初期製造時の公差、温度及び圧力の変化、並びに経年変化のために、マスタークロック・ノード内のローカルクロック（マスタークロック）の発振子の周波数とは当然に異なる。さらに、ノード間を接続するネットワーク内のデバイス（e.g., IEEE 802.3ネットワーク内のハブ及びスイッチ（ブリッジ））のフォワーディング遅延ジッタに起因してネットワーク遅延時間が変動する。これらの不安定な要因による同期精度の低下を補償するために、スレーブクロック・ノードは、マスタークロック・ノードとのメッセージ交換を継続的に実行し、このメッセージ交換の結果に従ってローカルクロック・オフセットを補正する。

スレーブクロック時間とマスタークロック時間の間に時間差が存在する場合、この時間差（オフセット）をキャンセルするようにスレーブクロック時間にオフセット（正又は負の値）が加算される。このスレーブクロックに対する調整処理によって、スレーブクロック時間が大きく変わることがある。すなわち、スレーブクロック時間がマスタークロック時間より進んでいた場合にスレーブクロック時間がバックし、反対の場合にはスレーブクロック時間が前にジャンプする。

このようなスレーブクロック時間の変化は、スレーブノードがスレーブクロックを利用して被制御デバイスを制御する際に問題になるかもしれない。特に、被制御デバイスがタイミング制約を有する場合、スレーブクロック時間の変化は、被制御デバイスの動作に影響を与えるかもしれない。一例として、スレーブクロック・ノードが、マスタークロックに時刻同期したスレーブクロック（ローカルクロック）に従って、被制御デバイスに供給される周期的な同期信号（e.g., パルス信号）を生成するケースを考える。スレーブクロック時間が不連続に変化すると、スレーブクロック時間の変化に応じて同期信号（又は同期信号の送信サイクル）の位相も不連続に変化し、この同期信号（又はその送信サイクル）の位相の変化が被制御デバイスの動作に影響を与えるかもしれない。

タイミング制約を持つ被制御デバイスの一例は、Complementary Metal Oxide Semiconductor (CMOS)/Charge Coupled Device (CCD) イメージセンサを実装したイメージセンサ・デバイスである。ある実装において、イメージセンサ・デバイスは、１フレーム周期（e.g., 1/30秒）又は１フィールド周期（e.g., 1/60秒）の同期信号の受信を期待し、この周期的な同期信号に従って、イメージセンサのシャッタータイミング及び画素信号の出力、並びにImage Signal Processor（ISP）による画像信号処理を制御するかもしれない。この場合、同期信号（又はその送信サイクル）の位相の変化は、画素信号及びこれらに基づいて生成される画像の劣化又は欠落を招くおそれがある。例えば、複数のイメージセンサ・デバイスを含む車載カメラシステムの場合、イメージセンサ・デバイスによる撮影画像が乱れると、検知すべき障害物の情報が欠落してしまうかもしれない。

以下では、上述した課題を含む複数の課題のうち少なくとも１つの解決に寄与することが可能な複数の実施形態が説明される。上述の課題は、本明細書に開示される実施形態が達成しようとする複数の課題の１つに過ぎないことに留意されるべきである。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかにされる。

一実施形態において、半導体装置は、基準クロックに同期した送信サイクルに従って、被制御デバイスへ制御信号を送信する調整回路を含む。前記被制御デバイスは、前記制御信号が供給されてもよい第１の期間と、前記制御信号が供給されることが前記第１の期間に比べて好ましくない第２の期間を有する。前記調整回路は、前記送信サイクルに起因した前記制御信号の送信タイミングが前記第２の期間内となる場合に、前記制御信号が前記第１の期間内において送信されるように前記制御信号の送信タイミングを調整するよう構成されている。

一実施形態において、半導体装置は、基準クロックに同期した送信サイクルに従って被制御デバイスに供給される制御信号を生成するよう構成されている。当該半導体装置は、さらに、送信サイクルの位相の変化に起因して当該送信サイクルに従う制御信号の送信タイミングが被制御デバイスのタイミング制約に合わなくなった場合に次のように動作する。すなわち、当該半導体装置は、当該タイミング制約に合わない制御信号の送信を抑止するとともに、当該タイミング制約内での送信タイミングの自由度を利用して制御信号を送信するよう構成されている。

上述した実施形態は、上述した課題の解決に貢献することができる。

いくつかの実施形態に係るネットワークシステム（分散システム）の構成例を示す図である。いくつかの実施形態に係るカメラモジュールの構成例を示すブロック図である。イメージセンサ・デバイスのタイミング制約の一例を説明するための図である。イメージセンサ・デバイスのタイミング制約の一例を説明するための図である。第１の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。第１の実施形態に係る調整回路によって生成される同期信号とイメージセンサ・デバイスのタイミング制約との関係を説明するための図である。第１の実施形態に係る調整回路によって生成される同期信号とイメージセンサ・デバイスのタイミング制約との関係を説明するための図である。第２の実施形態に係る調整回路の構成例を示すブロック図である。第２の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。第２の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。第３の実施形態に係る調整回路によって生成される同期信号とイメージセンサ・デバイスのタイミング制約との関係を説明するための図である。第３の実施形態に係る調整回路によって生成される同期信号とイメージセンサ・デバイスのタイミング制約との関係を説明するための図である。第３の実施形態に係る調整回路の構成例を示すブロック図である。第３の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。第３の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。第４の実施形態に係る調整回路の構成例を示すブロック図である。第４の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。第４の実施形態に係る調整回路によって行われる処理の一例を示すフローチャートである。

以下では、具体的な実施形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

＜第１の実施形態＞
図１は、本実施形態に係るネットワークシステム（分散システム）１の構成例を示している。ネットワークシステム１は、ネットワーク４０に接続された複数のノードを含む。これら複数のノードは、分散クロック同期技術、例えばPTP又はgPTP、を使用して、時刻同期を行う。いくつかの実装において、ネットワークシステム１は、車載カメラシステムであってもよい。図１の例では、複数のカメラモジュール１０、マスタークロック２０、及びElectronic Control Unit（ECU）３０がネットワーク４０に接続されている。マスタークロック２０は、分散クロック同期のためのマスタークロック・ノードとして動作し、複数のカメラモジュール１０の各々は、スレーブクロック・ノードとして動作する。複数のカメラモジュール１０の各々は、マスタークロック２０とメッセージ（情報、信号等）を交換し、これにより自身のローカルクロック（スレーブクロック）をマスタークロック２０のローカルクロックに同期させる。マスタークロック２０は、自身のローカルクロックを正確な基準時間（実時間）に同期させるために、標準電波を受信する電波時計（radio clock）を有してもよいし、Global Positioning System（GPS）衛星又は携帯電話基地局と同期するための無線受信機を有してもよい。

複数のカメラモジュール１０が有する複数のローカルクロックは、共通のマスタークロック２０に時刻同期するから、複数のカメラモジュール１０は、共通の時刻に従って撮影を行うことなうことができる。ECU３０は、ネットワーク４０を介して複数のカメラモジュール１０と通信し、複数のカメラモジュール１０による撮影を制御し、複数のカメラモジュール１０によって得られた撮影画像を受信する。いくつかの実装において、ECU３０は、駐車支援のために、複数のカメラモジュール１０によって実質的に同時刻に撮影された画像を画像処理することでサラウンドビュー画像またはバードビュー画像を生成し、これをディスプレイ３１に表示してもよい。また、いくつかの実装において、ECU３０は、複数のカメラモジュール１０によって実質的に同時刻に撮影された画像を障害物検出のために利用してもよい。ECU３０は、少なくとも１つのプロセッサ（マイクロプロセッサ、マイクロコントローラ）を含むコンピュータシステムであり、ある実装において１又は複数のIntegrated Circuit（IC）チップを含んでもよい。

ネットワーク４０は、IEEE 802.3ネットワーク（Wired LAN）若しくはIEEE 802.11ネットワーク（Wireless LAN）又はこれらの組合せを含んでもよい。これらの場合、ネットワーク４０は、複数のカメラモジュール１０、マスタークロック２０、及びECU３０を含む複数のノードによって送受信されるMedia Access Control（MAC）フレームを中継する少なくとも１つのスイッチ（ハブ）を含んでもよい。

なお、図１の構成例は一例に過ぎず、適宜変形されてもよい。例えば、ECU３０もマスタークロック２０と通信し、自身のローカルクロックをマスタークロック２０のそれに時刻同期させてもよい。あるいは、マスタークロック２０はECU３０と一体的に構成されてもよく、言い換えるとマスタークロック２０の構成及び機能はECU３０に配置されてもよい。あるいは、マスタークロック２０の構成及び機能は複数のカメラモジュール１０のうち少なくとも１つに配置されてもよい。

続いて以下では、各カメラモジュール１０の構成及び動作について詳細に説明する。図２は、カメラモジュール１０の構成例を示すブロック図である。図２の例では、カメラモジュール１０は、PHY回路１００、センサコントローラ１２０、及びイメージセンサ・デバイス１４０を含む。例えば、図示していないが、センサコントローラ１２０、及びイメージセンサ・デバイス１４０は、複数の配線を有する実装基板（配線基板、インターポーザー基板、マザーボードなど）に搭載され、実装基板に形成された配線を介して、互いに電気的に接続されている。PHY回路１００は、ネットワーク４０の物理層（PHY層）に準拠した信号処理を行い、ネットワーク４０との間で物理層信号を送信および受信する。

イメージセンサ・デバイス１４０は、イメージセンサ１４１（e.g., CMOSイメージセンサ又はCCDイメージセンサ）とImage Signal Processor（ISP）１４２を含む。ISP１４２は、イメージセンサ１４１による撮影を制御し、イメージセンサ１４１によって生成される画素信号を受信し、カラー補正及びホワイトバランス補正を含むデジタル信号処理を画素信号に対して行い、これにより画像信号を生成する。

センサコントローラ１２０は、PHY回路１００に接続され、ネットワーク４０を介してマスタークロック２０及びECU３０を含む他のネットワークノードと通信するよう構成されている。この通信のために、図２の構成例では、センサコントローラ１２０はネットワーク・インタフェース１２１を含む。ネットワーク・インタフェース１２１は、MACユニット１２２及びネットワークプロトコルスタック１２３を含む。MACユニット１２２は、MACフレームの組み立て・分解、エラーチェック、及び媒体アクセス制御を含むMAC層（データリンク層）のサービス（信号処理および制御）をネットワークプロトコルスタック１２３に提供する。ネットワークプロトコルスタック１２３は、MAC層より上層（例えばネットワーク層及びトランスポート層）のサービスを提供する。幾つかの実装において、ネットワークプロトコルスタック１２３は、Internet Protocol（IP）並びにTransmission Control Protocol（TCP）及びUser Datagram Protocol（UDP）をサポートしてもよい。

センサコントローラ１２０は、さらに、分散クロック同期をサポートし、マスタークロック２０に時刻同期したローカルクロック（スレーブクロック）を生成するよう構成されている。この分散クロック同期のために、図２の構成例では、センサコントローラ１２０は、Phase Locked Loop（PLL）１２４、タイムスタンプユニット（timestamp unit (TSU)）１２５、Central Processing Unit（CPU）１２６、及びメモリ１２７を含む。PLL１２４は、マスタークロック２０の周波数及び位相に同期したローカルクロックを生成するようCPU１２６により制御される。TSU１２５は、PLL１２４によって生成されるローカルクロックを受信し、マスタークロック２０の絶対時刻（実時間）に時刻同期したローカル・タイムスタンプを生成する。TSU１２５は、マスタークロック２０によって生成されるタイムスタンプとのオフセット補正のためにCPU１２６によって制御される。

CPU１２６は、メモリ１２７に格納された分散クロック同期のためのソフトウェア（プログラム）、例えばPTP（又はgPTP）プログラムモジュールを実行し、これによりPLL１２４及びTSU１２５を制御する。いくつかの実装において、CPU１２６は、ネットワーク・インタフェース１２１を介してマスタークロック２０とメッセージを交換し、ネットワーク遅延を計算し、マスタークロック２０の絶対時間とローカルクロック時間との時間差を計算し、当該時間差を修正するためにPLL１２４及びTSU１２５を制御する。メモリ１２７は、揮発性メモリ及び不揮発性メモリの組み合わせによって構成される。揮発性メモリは、例えば、Static Random Access Memory（SRAM）若しくはDynamic RAM（DRAM）又はこれらの組み合わせである。不揮発性メモリは、例えば、マスクRead Only Memory（MROM）、Programmable ROM（PROM）、若しくはフラッシュメモリ、又はこれらの組合せである。

さらに、センサコントローラ１２０は、マスタークロック２０に時刻同期したローカルクロック時間（TSU１２５によって生成されるローカル・タイムスタンプ）に従ってイメージセンサ・デバイス１４０の撮影を制御するよう構成されている。具体的には、センサコントローラ１２０は、マスタークロック２０に時刻同期したローカルクロック時間に従った周期的な送信サイクルで同期信号１５０をイメージセンサ・デバイス１４０に供給する。この目的のために、センサコントローラ１２０は、調整回路１３０を含む。調整回路１３０は、制御回路１３１及び信号生成回路１３２を含む。制御回路１３１は、TSU１２５から供給されるローカル・タイムスタンプに基づいて同期信号１５０の送信サイクルを判定する。信号生成回路１３２は、制御回路１３１から指示されるタイミングに従って同期信号１５０を生成し、これをイメージセンサ・デバイス１４０に供給する。イメージセンサ・デバイス１４０は、周期的な同期信号１５０に従って、イメージセンサ１４１のシャッタータイミング及び画素信号の出力、並びにISP１４２による画像信号処理を制御する。同期信号１５０の送信サイクル（周期）は、イメージセンサ・デバイス１４０に依存するが、一般的に１フレーム周期（e.g., 1/30秒）又は１フィールド周期（e.g., 1/60秒）が採用される。

さらにまた、センサコントローラ１２０は、イメージセンサ・デバイス１４０によって生成された画像信号を受信し、これをECU３０にネットワーク４０を介して送信するよう構成されている。ネットワーク・インタフェース１２１は、イメージセンサ・デバイス１４０によって生成された画像信号を受信し、これをネットワーク４０を介してECU３０に送信する。

なお、既に述べたように、センサコントローラ１２０が有するスレーブクロックの時刻同期を継続的に維持するためには、様々な不確定要因（e.g., ローカルクロック発振子（水晶発振子）の公差、温度に依存する周波数ドリフト、及び経年変化、並びにネットワークの遅延ジッタ）に起因する同期精度の低下を補償する必要がある。このために、センサコントローラ１２０（CPU１２６）は、マスタークロック２０と継続的にメッセージを交換し、スレーブクロック時間（PLL１２４及びTSU１２５）を補正する。具体的には、スレーブクロック時間とマスタークロック時間の間に時間差が存在する場合、センサコントローラ１２０は、この時間差（オフセット）をキャンセルするようにスレーブクロック時間にオフセット（正又は負の値）を加算する。

しかしながら、既に述べたように、このスレーブクロックに対する調整処理によってスレーブクロック時間が大きく変わることがある。このようなスレーブクロック時間の変化は、センサコントローラ１２０がスレーブクロック時間を利用してイメージセンサ・デバイス１４０を制御する際に問題になるかもしれない。具体的には、スレーブクロック時間の変化に応じて同期信号１５０（又はその送信サイクル）の位相も不連続に変化し、この同期信号１５０（又はその送信サイクル）の位相の変化がイメージセンサ・デバイス１４０の動作に影響を与える可能性がある。なぜなら、イメージセンサ・デバイス１４０は、周期的な同期信号１５０の受信（e.g., １フレーム周期（e.g., 1/30秒）又は１フィールド周期（e.g., 1/60秒）を期待し、この周期的な同期信号１５０に従ってイメージセンサ１４１及びISP１４２を制御するため、同期信号１５０（又はその送信サイクル）の位相の変化は、画素信号及びこれらに基づいて生成される画像信号の劣化又は欠落を招くおそれがあるためである。以下では、同期信号１５０の位相変化がイメージセンサ・デバイス１４０の動作に与える影響と、この影響を軽減するための調整回路１３０の動作について詳細に説明する。

図３は、イメージセンサ・デバイス１４０が有するタイミング制約の一例を示す図である。図３の送信サイクル３００は、同期信号１５０の送信サイクルの一例を示し、同期信号波形３２０は、周期的な同期信号１５０の一例を示している。図３の例では、送信サイクル３００の周期Ｐ１は、１フレーム周期（1/30秒、つまり約33.3ミリ秒）であり、パルス３０２及び３０４は、同期信号の送信タイミングを示す。この送信サイクル３００に従う同期信号波形３２０は、1/30秒（約33.3ミリ秒）周期のパルス波形であり、パルス３２２及び３２４を含む。

図３に示されたイメージセンサ・デバイス１４０の状態３４０は、イメージセンサ・デバイス１４０のタイミング制約を表している。すなわち、状態３４０は、交互に繰り返される受付可能期間（３４２、３４６）と受付禁止期間（３４４）を含む。受付可能期間（３４２、３４６）は、イメージセンサ・デバイス１４０において同期信号１５０（図３の同期信号パルス３２２、３２４）を受付可能な期間、言い換えるとイメージセンサ・デバイス１４０が同期信号１５０の受信を期待する期間を意味する。受付可能期間（３４２、３４６）は、イメージセンサ・デバイス１４０が正常に動作するための好ましい期間と言うこともでき、イメージセンサ・デバイス１４０によって生成される画像の乱れが生じない期間と言うこともできる。図３に示されるように、イメージセンサ・デバイス１４０は、同期信号１５０（同期信号パルス３２２、３２４）の受信に応答して、イメージセンサ１４１からの画素信号の読み出しを行う（３６２、３６４）。

一方、受付禁止期間（３４４）は、イメージセンサ・デバイス１４０において同期信号１５０（図３の同期信号パルス３２２、３２４）を受信することが好ましくない期間を意味する。受付禁止期間（３４４）は、同期信号１５０を受信することが不適切な期間、イメージセンサ・デバイス１４０の正常動作が保証されない期間、又はイメージセンサ・デバイス１４０によって生成される画像の乱れが生じる期間と言うこともできる。イメージセンサ・デバイス１４０は、受付禁止期間（３４４）において同期信号１５０を受信できるけれども、画素信号及びこれらに基づいて生成される画像の劣化又は欠落を生じるかもしれない。いくつかの実装において、受付可能期間（３４２、３４６）は、イメージセンサ１４１の各画素からの画素信号の読み出しが実行される垂直ブランキング期間に対応し、受付禁止期間（３４４）は、イメージセンサ１４１の各画素において電荷蓄積が行われる露光期間（蓄積期間）に対応する。この場合、同期信号１５０は、画素信号の読み出しタイミングを表す“読み出しパルス”を規定するということもできる。

イメージセンサ・デバイス１４０のタイミング制約は、受付可能期間（３４２、３４６）の最大長（ＰＡ）と受付禁止期間（３４４）の所定の長さ（ＰＢ）を含む。図３に示されるように、受付禁止期間（３４４）は、同期信号１５０の送信サイクル（e.g., １フレーム期間、つまり約33.3ミリ秒）よりも短い所定の長さＰＢ（e.g., 約32.3ミリ秒）を持つ固定期間である。ここで、同期信号１５０の送信サイクル長と受付禁止期間（３４４）の所定長との差分Ｄ（e.g., 1ミリ秒）を定義する。これに対して、受付可能期間（３４２、３４６）は、受付禁止期間（３４４）の後に開始され、且つ同期信号１５０（パルス３２２、３２４）の受信に応答して終了する非固定である。受付可能期間（３４２、３４６）の最大長ＰＡは、差分Ｄ（e.g., 1ミリ秒）以上であり、且つ受付禁止期間（３４４）の長さＰＢ以下である。一例において、受付可能期間の最大長ＰＡは、差分Ｄの２倍の長さ（e.g., 2ミリ秒）であってもよい。

図４は、上述のタイミング制約が守られなかったときのイメージセンサ・デバイス１４０の動作例を示している。図４の例では、スレーブクロック時間の調整等の何らかの要因によって送信サイクル４００の位相が変化する。具体的には、パルス４０２の後に送信サイクル４００の位相が変化し、パルス４０２とパルス４０４の間隔は、受付禁止期間の長さ（ＰＢ）より短い。なお、破線のパルス４０６は、正常な送信サイクルの周期Ｐ１に従うとパルス４０２の次に到来するはずであった正常な送信タイミングを示している。

図４の同期信号波形４２０は、センサコントローラ１２０（調整回路１３０）による同期信号１５０のタイミング調整が行われないと仮定した場合の同期信号１５０の送信タイミングを示している。すなわち、位相変化前の送信タイミング４０２に従って同期信号パルス４２２が生成され、位相変化後の送信タイミング４０４に従って同期信号パルス４２４が生成される。同期信号パルス４２４が送信されたとき、イメージセンサ・デバイス１４０はまだ受付禁止期間（４４４）である。ある実装において、イメージセンサ・デバイス１４０は、受付禁止期間（４４４）を中断して新たな受付禁止期間４４６を開始し、画素信号出力４６２の読み出しを中断し、位相変更後の送信サイクルに従う新たな画素信号の出力を試みる。しかしながら、イメージセンサ１４１の画素に蓄積された電荷が充分でないために、画素信号出力４６４は劣化又は欠落を伴うかもしれない。

図４を用いて説明したような不具合を回避するために、本実施形態に係るセンサコントローラ１２０（調整回路１３０）は以下のように動作する。図５は、調整回路１３０によって行われる処理の一例（処理５００）を示すフローチャートである。ブロック５０１では、調整回路１３０内の制御回路１３１は、実時間クロック（e.g., TSU１２５から供給されるローカル・タイムスタンプ情報）に従って、実時間クロックに同期した同期信号１５０の送信タイミングを検出する。既に説明したように、同期信号１５０の送信サイクルは、通常は一定である。しかしながら、マスタークロック２０に時刻同期するためのスレーブクロック（ローカルクロック）の補正が行われると、同期信号１５０の送信サイクルの位相が変化する可能性がある。

ブロック５０２では、制御回路１３１は、同期信号１５０の送信タイミングがイメージセンサ・デバイス１４０の受付可能期間内であるか否かを判定する。ブロック５０２の判定は、前回の送信タイミング（同期信号１５０の送信時刻）からの経過時間がイメージセンサ・デバイス１４０の受付可能期間の長さＰＢ以下であるか否かを判定することにより行われてもよい。

検出された送信タイミングがイメージセンサ・デバイス１４０の受付可能期間内である場合（ブロック５０２でＹＥＳ）、制御回路１３１は、検出された送信サイクルに従って同期信号１５０を生成するよう信号生成回路１３２をトリガーする。これにより、信号生成回路１３２は、検出された送信サイクルに従って同期信号１５０を送信する（ブロック５０３）。

これに対して、検出された送信タイミングがイメージセンサ・デバイス１４０の受付可能期間外である場合（ブロック５０２でＮＯ）、制御回路１３１は、同期信号１５０がイメージセンサ・デバイス１４０の受付可能期間内において送信されるように、同期信号１５０の送信タイミングを調整する。一例として、制御回路は以下のように動作してもよい。制御回路１３１は、受付可能期間外での同期信号１５０の送信を抑止する。さらに、制御回路１３１は、受付可能期間の先頭位置の近傍、又はその最大長ＰＢに基づく受付可能期間の終了位置の近傍で同期信号１５０を送信するよう信号生成回路１３２をトリガーする。これにより、信号生成回路１３２は、検出された送信サイクルに依らずに、受付可能期間の先頭位置の近傍又は終了位置の近傍において同期信号１５０を送信する（ブロック５０４）。

送信サイクルの位相が大きく変化した場合、調整回路１３０は、図５に示された処理、特にブロック５０４の処理、を繰り返すことでイメージセンサ・デバイス１４０の受付可能期間の位相を同期信号１５０の送信サイクルの位相にステップ・バイ・ステップで近づけることができる。言い換えると、調整回路１３０は、イメージセンサ・デバイス１４０の受付可能期間内において同期信号１５０の送信を繰り返し行いながら、同期信号１５０の送信タイミングを、補正後の実時間クロック（送信サイクル）従った送信タイミングに段階的に近づけることができる。したがって、イメージセンサ・デバイス１４０は、位相変化後の同期信号１５０の送信サイクルに最終的に追従することができる。

以下では、図６及び図７を用いて、同期信号１５０の送信サイクル位相が変化したときの調整回路１３０の動作の具体例を説明する。図６は、同期信号１５０の送信サイクル位相が早まったケースを示している。図６のケースは、例えば、スレーブクロック時間がマスタークロック時間より遅れていたために、補正によってスレーブクロック時間が前にジャンプしたときに発生する。図６の例では、パルス６０２の後に送信サイクル６００の位相が変化し、パルス６０２とパルス６０４の間隔は、受付禁止期間の長さ（ＰＢ）より短い。破線のパルス６０６は、正常な送信サイクルの周期Ｐ１に従うとパルス６０２の次に到来するはずであった正常な送信タイミングを示している。

図６の同期信号波形６２０は、調整回路１３０によって行われる同期信号１５０のタイミング調整の様子を示している。すなわち、調整回路１３０は、位相変化前の送信タイミング６０２に従って同期信号パルス６２２を生成する。同期信号パルス６２２の位置は、イメージセンサ・デバイス１４０の状態６４０において受付可能期間６４２に対応する。イメージセンサ・デバイス１４０は、同期信号パルス６２２の受信に応答して、画素信号の出力（６６２）を開始するとともに、イメージセンサ１４１への電荷蓄積が実行される受付禁止期間６４４に遷移する。

次に、調整回路１３０は、位相変化後の送信タイミング６０４に応答した同期信号パルス６２４の送信を抑止する。なぜなら、送信タイミング６０４及びこれに基づく同期信号パルス６２４は、イメージセンサ・デバイス１４０の状態６４０において受付禁止期間（６４４）内に位置するためである。そして、調整回路１３０は、受付禁止期間６４４の後に続く受付可能期間６４６の先頭位置の近傍において速やかに同期信号パルス６２６を送信する。イメージセンサ・デバイス１４０は、同期信号パルス６２６の受信に応答して、画素信号の出力（６６４）を開始するとともに、イメージセンサ１４１への電荷蓄積が実行される受付禁止期間６４８に遷移する。

図６において留意されるべきは、同期信号パルス６２６の送信タイミングは、破線のパルス６０６、つまり正常な送信サイクルの周期Ｐ１に従うとパルス６０２の次に到来するはずであった正常な送信タイミング、よりも早い点である。したがって、図６に示された動作をステップ・バイ・ステップで繰り返すことによって、受付可能期間６４６以降の受付可能期間の位相が徐々に早まり、最終的に、位相変化後の送信サイクルの位相と受付可能期間の位相を合わせることができる。

図７は、同期信号１５０の送信サイクル位相が遅れたケースを示している。図７のケースは、例えば、スレーブクロック時間がマスタークロック時間より進んでいたために、補正によってスレーブクロック時間がバックしたときに発生する。図７の例では、パルス７０２の後に送信サイクル７００の位相が変化し、パルス７０２とパルス７０６の間隔は、受付禁止期間の長さと受付可能期間７４６の最大長の合計（つまりＰＢ＋ＰＡ）より長い。破線のパルス７０４は、正常な送信サイクルの周期Ｐ１に従うとパルス７０２の次に到来するはずであった正常な送信タイミングを示している。

図７の同期信号波形７２０は、調整回路１３０によって行われる同期信号１５０のタイミング調整の様子を示している。すなわち、調整回路１３０は、位相変化前の送信タイミング７０２に従って同期信号パルス７２２を生成する。同期信号パルス７２２の位置は、イメージセンサ・デバイス１４０の状態７４０において受付可能期間７４２に対応する。イメージセンサ・デバイス１４０は、同期信号パルス７２２の受信に応答して、画素信号の出力（７６２）を開始するとともに、イメージセンサ１４１への電荷蓄積が実行される受付禁止期間７４４に遷移する。

次に、調整回路１３０は、前回の送信タイミング７０２に基づいて期待される送信タイミング７０４の周囲、つまり受付可能期間７４６内において現実の送信タイミングが到来しない場合、受付可能期間７４６の最大長ＰＡに基づく終了位置の近傍において同期信号パルス７２４を送信する。イメージセンサ・デバイス１４０は、同期信号パルス７２４の受信に応答して、画素信号の出力（７６４）を開始するとともに、イメージセンサ１４１への電荷蓄積が実行される受付禁止期間７４８に遷移する。そして、調整回路１３０は、位相変化後の送信タイミング７０６に応答した同期信号パルス７２４の送信を抑止する。なぜなら、送信タイミング７０６及びこれに基づく同期信号パルス７２４は、イメージセンサ・デバイス１４０の状態７４０において受付禁止期間（７４８）内に位置するためである。

図７において留意されるべきは、同期信号パルス７２４の送信タイミングは、破線のパルス７０４、つまり正常な送信サイクルの周期Ｐ１に従うとパルス７０２の次に到来するはずであった正常な送信タイミング、よりも遅い点である。したがって、図７に示された動作をステップ・バイ・ステップで繰り返すことによって、受付可能期間７４６以降の受付可能期間の位相が徐々に遅れ、最終的に、位相変化後の送信サイクルの位相と受付可能期間の位相を合わせることができる。

以上の説明から理解されるように調整回路１３０は、送信サイクルに起因した同期信号１５０の送信タイミングがイメージセンサ・デバイス１４０のタイミング制約に合わない場合、つまり同期信号１５０の送信タイミングがイメージセンサ・デバイス１４０の受付禁止期間内となる場合に、同期信号１５０がイメージセンサ・デバイス１４０の受付可能期間内において送信されるように、同期信号１５０の送信タイミングを調整するよう構成されている。一例において、調整回路１３０は、イメージセンサ・デバイス１４０のタイミング制約に合わない同期信号１５０の送信を抑止するとともに、当該タイミング制約内での送信タイミングの自由度を利用して同期信号１５０を送信するよう構成されてもよい。この動作を繰り返すことで、調整回路１３０又はこれを備えるセンサコントローラ１２０は、タイミング制約に基づく同期信号１５０の受付可能期間の位相を位相変化後の送信サイクルの位相に近づくように段階的にシフトすることができる。これにより、イメージセンサ・デバイス１４０は、位相変化後の同期信号１５０の送信サイクルに最終的に追従することができる。したがって、本実施形態に係る調整回路１３０及びこれを備えるセンサコントローラ１２０は、イメージセンサ・デバイス１４０のタイミング制約違反に起因するイメージセンサ・デバイス１４０による生成画像の欠落及び乱れを回避しながら、スレーブクロック時間の補正等に起因する同期信号１５０の送信サイクルの位相変化に追従することができる。

＜第２の実施形態＞
本実施形態では、第１の実施形態で説明された調整回路１３０の構成及び動作の具体例が説明される。本実施形態に係るネットワークシステム及びセンサコントローラの構成例は第１の実施形態に関して説明された図１及び図２と同様とすればよい。

図８は、調整回路１３０の構成例を示すブロック図である。図８の例では、調整回路１３０は、制御回路１３１及び信号生成回路１３２に加えて、メモリ８０５を含む。メモリ８０５は、揮発性メモリ、又は揮発性メモリと不揮発性メモリの組み合わせによって構成される。メモリ８０５は、制御回路１３１及び信号生成回路１３２によって使用される設定データを記録し、制御回路１３１によって生成されるデータを記録する。

より具体的に述べると、メモリ８０５は、イメージセンサ・デバイス１４０の受付可能期間の最大値ＰＡ、受付禁止期間の所定の長さＰＢ、並びに同期信号１５０のドライブ期間及び極性を設定情報として格納する。メモリ８０５は、さらに、スレーブクロック時間に基づく送信サイクルの到来時刻Ｔ１、１つ前の同期信号１５０の生成時刻Ｓ０を格納する。到来時刻Ｔ１及び生成時刻Ｓ０は、制御回路１３１により生成される。なお、到来時刻Ｔ１及び生成時刻Ｓ０は、後述する時刻制御部８０２により生成される制御回路１３１内のローカル時間に基づいて制御回路１３１において計測される。

図８に示された制御回路１３１は、受信判定部８０１、時刻制御部８０２、タイミング調整部８０３、及び無視フラグ生成部８０４を含む。ある実装において、受信判定部８０１は、マスタークロック２０に同期した絶対時刻（実時刻）を示すローカル・タイムスタンプをTSU１２５から受信し、当該ローカル・タイムスタンプに基づいて、予め定められた同期信号１５０の送信サイクルの到来を判定する。他の実装において、受信判定部８０１は、マスタークロック時間に同期したスレーブクロック時間に基づく送信サイクルを示すタイミング信号を受信し、当該タイミング信号に基づいて、同期信号１５０の送信サイクルの到来を判定してもよい。一例として、当該タイミング信号は、図３、図４、図６、及び図７に示された送信サイクル波形（３００、４００、６００、及び７００）のようなパルス信号であってもよい。この場合、TSU１２５又はこれに結合された回路が当該タイミング信号を生成してもよい。

受信判定部８０１は、時刻制御部８０２によって生成されるローカル時間に基づいて同期信号１５０の送信サイクルの到来時刻Ｔ１を計測し、これをメモリ８０５に格納する。なお、受信判定部８０１の動作は、送信サイクルの到来時刻Ｔ１がイメージセンサ・デバイス１４０の受付可能期間内であるか否かによって異なる。

タイミング調整部８０３及び無視フラグ生成部８０４は、受信判定部８０１と連携して動作し、第１の実施形態において説明された同期信号１５０の送信タイミング調整を実行する。無視フラグ生成部８０４は、同期信号１５０の送信サイクルの到来を受信判定部８０１において無視すべきか否かを示す無視フラグ（ignore_flg）の状態を管理する。

図９Ａ及び図９Ｂは、図８に示された調整回路１３０によって行われる処理の一例（処理９００）を示すフローチャートである。ブロック９０１〜９０５は、受信判定部８０１によって行われる。ブロック９０１では、受信判定部８０１は、マスタークロック２０に同期したスレーブクロック時間を示すタイムスタンプ情報、又はスレーブクロック時間に基づくタイミング信号を受信し、同期信号１５０の送信サイクルの到来を判定する。タイミング信号は、上述したように、同期信号１５０の送信タイミングを示すパルス信号であってもよい。

同期信号１５０の送信サイクルが到来した場合（ブロック９０１でＹＥＳ）、ブロック９０２〜９０６の処理が実行され、そうでなければこれらの処理はスキップされる。ブロック９０２では、受信判定部８０１は、イメージセンサ・デバイス１４０の受付可能期間の最大長（ＰＡ）及び受付禁止期間の所定の長さ（ＰＢ）、並びに１つ前の同期信号１５０の生成時刻（Ｓ０）をメモリ８０５から取得する。ブロック９０３では、受信判定部８０１は、時刻制御部８０２から供給される現在のローカル時間（Ｔ）がイメージセンサ・デバイス１４０の受付可能期間内であるか否か（S0+PB＜T≦S0+PB+PA）を判定する。

ローカル時間（Ｔ）が受付可能期間内である場合（ブロック９０３でＹＥＳ）、受信判定部８０１は、ローカル時間（Ｔ）に基づく同期信号１５０の送信サイクルの到来時刻（Ｔ１）をメモリ８０５に格納する（ブロック９０５）。一方、ローカル時間（Ｔ）が受付可能期間外である場合（ブロック９０３でＮＯ）、受信判定部８０１は、無視フラグ（ignore_flg）の状態を確認する（ブロック９０４）。無視フラグの値がゼロである場合（ブロック９０４でＹＥＳ）、受信判定部８０１は、ローカル時間（Ｔ）に基づく同期信号１５０の送信サイクルの到来時刻（Ｔ１）をメモリ８０５に格納する（ブロック９０５）。無視フラグの値が１である場合（ブロック９０４でＮＯ）、受信判定部８０１は、同期信号１５０の送信サイクルの到来時刻（Ｔ１）をメモリ８０５に格納しない。

ブロック９０６は、無視フラグ生成部８０４により行われる。無視フラグ生成部８０４は、ブロック９０６において、無視フラグに値ゼロをセットする（クリアする）。

ブロック９０７〜９１５は、ブロック９１３を除いて、タイミング調整部８０３によって行われる。ブロック９１３は、無視フラグ生成部８０４により行われる。ブロック９０７では、タイミング調整部８０３は、イメージセンサ・デバイス１４０の受付可能期間の最大長（ＰＡ）及び受付禁止期間の所定の長さ（ＰＢ）、１つ前の同期信号１５０の生成時刻（Ｓ０）、並びに同期信号１５０の送信サイクルの到来時刻（Ｔ１）をメモリ８０５から取得する。ブロック９０８では、タイミング調整部８０３は、時刻制御部８０２から供給される現在のローカル時間（Ｔ）がイメージセンサ・デバイス１４０の受付可能期間内であるか否か（S0+PB＜T≦S0+PB+PA）を判定する。ローカル時間（Ｔ）が受付可能期間内でない場合（ブロック９０８でＮＯ）、ブロック９０９〜９１６の処理はスキップされ、調整回路１３０は、ローカル時間（Ｔ）を更新し（ブロック９１７）、ブロック９０１に戻る。

一方、ローカル時間（Ｔ）が受付可能期間内である場合（ブロック９０８でＹＥＳ）、タイミング調整部８０３は、さらに、送信サイクルの到来時刻（Ｔ１）を確認する（ブロック９０９及び９１０）。具体的には、送信サイクルの到来時刻（Ｔ１）がイメージセンサ・デバイス１４０の受付可能期間より前（S0＜T1≦S0+PB）である場合（ブロック９０９でＹＥＳ）、タイミング調整部８０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を生成して信号生成回路１３２に供給する（ブロック９１４）。そして、タイミング調整部８０３は、ローカル時間（Ｔ）に基づくトリガー信号（sync_trg）の生成時刻（Ｓ０）をメモリ８０５に格納する（ブロック９１５）。これは、図６を用いて説明したような、同期信号１５０の送信サイクルの位相が早まったケースに相当する。

送信サイクルの到来時刻（Ｔ１）がイメージセンサ・デバイス１４０の受付可能期間内（S0+PB＜T1≦S0+PB+PA）である場合（ブロック９１０でＹＥＳ）、タイミング調整部８０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を信号生成回路１３２に供給する（ブロック９１４）。そして、タイミング調整部８０３は、ローカル時間（Ｔ）に基づくトリガー信号（sync_trg）の生成時刻（Ｓ０）をメモリ８０５に格納する（ブロック９１５）。これは、図３を用いて説明したような、同期信号１５０の送信サイクルの位相が正常であるケースに相当する。

ブロック９０９の判定（S0＜T1≦S0+PB）及びブロック９１０の判定（S0+PB＜T1≦S0+PB+PA）がどちらも成立せず、且つローカル時間（Ｔ）がイメージセンサ・デバイス１４０の受付可能期間の終了位置（最大長ＰＡ）に到達した場合（T=S0+PB+PA、ブロック９１１でＹＥＳ）、タイミング調整部８０３は、遅延トリガー信号（delay_trg）を生成するとともに（ブロック９１２）、同期信号１５０を生成するためのトリガー信号（sync_trg）を生成する（ブロック９１４）。そして、タイミング調整部８０３は、ローカル時間（Ｔ）に基づくトリガー信号（sync_trg）の生成時刻（Ｓ０）をメモリ８０５に格納する（ブロック９１５）。これは、図７を用いて説明したような、同期信号１５０の送信サイクルの位相が遅れたケースに相当する。無視フラグ生成部８０４は、遅延トリガー信号（delay_trg）の受信に応答して無視フラグ（ignore_flg）に値１をセットする（ブロック９１３）。

ブロック９１６では、信号生成回路１３２は、タイミング調整部８０３からのトリガー信号（sync_trg）の受信に応答して、同期信号１５０を生成しこれをイメージセンサ・デバイス１４０に供給する。ブロック９１７では、時刻制御部８０２は、ローカル時間（Ｔ）を更新する。

本実施形態で説明された調整回路１３０の構成及び動作によれば、第１の実施形態で説明された調整回路１３０とほぼ同様の効果を得ることができる。

＜第３の実施形態＞
本実施形態では、第１の実施形態で説明された調整回路１３０の構成及び動作の他の具体例が説明される。本実施形態に係るネットワークシステム及びセンサコントローラの構成例は第１の実施形態に関して説明された図１及び図２と同様とすればよい。

本実施形態では、同期信号１５０の送信タイミングの調整方法の改良が提供される。第１及び第２の実施形態で説明された方法では、同期信号１５０の送信サイクル位相が早まった場合に、調整回路１３０は、イメージセンサ・デバイス１４０の受付可能期間の先頭位置近傍において同期信号１５０を送信する動作を繰り返すことによって、受付可能期間の位相を徐々に早め、最終的に受付可能期間の位相を同期信号１５０の送信サイクル位相に合わせる。しかしながら、この手法では、同期信号１５０の送信サイクルの位相が大きく早まった場合に不利であるかもしれない。なぜなら、最大で受付禁止期間の所定の長さ（ＰＢ）に相当する位相差を調整しなければならないためである。同様に、同期信号の送信サイクルの位相が大きく遅れた場合にも不利であるかもしれない。

この問題に対処するため、本実施形態に係る同期信号１５０の送信タイミングの調整方法は以下のように行われる。すなわち、同期信号１５０の送信サイクルの位相が大きく（例えば、受付禁止期間の長さＰＢの２分の１以上）早まった場合に、調整回路１３０は、イメージセンサ・デバイス１４０の受付可能期間の最大長（ＰＡ）に基づく終了位置の近傍において同期信号１５０を送信する動作を繰り返す。つまり、第１及び第２の実施形態のそれとは反対に、受付可能期間の位相を徐々に遅らせることで、最終的に受付可能期間の位相を同期信号１５０の送信サイクル位相に合わせる。

図１０は、本実施形態に係る同期信号１５０の送信タイミングの調整方法の一例を示す図である。図１０は、同期信号１５０の送信サイクル位相が、受付禁止期間の長さＰＢの２分の１以上早まったケースを示している。図１０の例では、パルス１００２の後に送信サイクル１０００の位相が変化し、パルス１００２とパルス１００４の間隔は、受付禁止期間の長さ（ＰＢ）の２分の１以下である。

図１０の同期信号波形１０２０は、調整回路１３０によって行われる同期信号１５０のタイミング調整の様子を示している。すなわち、調整回路１３０は、位相変化前の送信タイミング１００２に従って同期信号パルス１０２２を生成する。同期信号パルス１０２２の位置は、イメージセンサ・デバイス１４０の状態１０４０において受付可能期間１０４２に対応する。イメージセンサ・デバイス１４０は、同期信号パルス１０２２の受信に応答して、画素信号の出力（１０６２）を開始するとともに、イメージセンサ１４１への電荷蓄積が実行される受付禁止期間１０４４に遷移する。

次に、調整回路１３０は、位相変化後の送信タイミング１００４に応答した同期信号パルス１０２４の送信を抑止する。なぜなら、送信タイミング１００４及びこれに基づく同期信号パルス１０２４は、イメージセンサ・デバイス１４０の状態１０４０において受付禁止期間（１０４４）内に位置するためである。

図１０に関するここまでの説明は、第１の実施形態における図６に関する説明と同様である。しかしながら、図１０に示された調整方法のこの後の処理は、図６に示された調整方法のそれとは異なる。すなわち、先に説明した図６の調整方法は、受付禁止期間６４４の後に続く受付可能期間６４６の先頭位置の近傍において速やかに同期信号パルス６２６を送信することを含む。これに対して、図１０の調整方法は、受付禁止期間１０４４の後に続く受付可能期間１０４６の最大長ＰＡに基づく終了位置の近傍において同期信号パルス１０２６を送信することを含む。

すなわち、図１０の方法では、調整回路１３０は、直前の同期信号の送信時刻（Ｓ０）から次の送信サイクルの到来時間までの間隔が受付禁止期間の長さ（ＰＢ）の２分の１より短い場合、受付可能期間の位相を徐々に早めるのではなく、反対に徐々に遅らせる。したがって、調整回路１３０が調整するべき位相差は、最大で受付禁止期間の長さ（ＰＢ）の２分の１程度で済む。したがって、図１０の方法によれば、同期信号１５０の送信サイクル位相が大きく変化した場合に、同期信号１５０の送信サイクル位相とイメージセンサ・デバイス１３０の受付可能期間の位相をより速やかに合わせることができる。

図１１は、同期信号１５０の送信サイクル位相の変化が小さい場合の例である。具体的には、図１１の例では、パルス１１０２の後に送信サイクル１１００の位相が変化し、パルス１１０２とパルス１１０４の間隔は、受付禁止期間の長さ（ＰＢ）の２分の１より大きく且つＰＢ以下である。図１１のケースでの動作は、図６と同様であるからここでは詳細な説明を省略する。すなわち、図１１の送信サイクル１１００、パルス１１０２、及びパルス１１０４は、図６の送信サイクル６００、パルス６０２、及びパルス６０５にそれぞれ対応する。また、図１１の同期信号波形１１２０、パルス１１２２、パルス１１２４、及びパルス１１２６は、図６の同期信号波形６２０、パルス６２２、パルス６２４、及びパルス６２６にそれぞれ対応する。さらに、図１１のイメージセンサ・デバイスの状態１１４０、受付可能期間１１４２、受付禁止期間１１４４、受付可能期間１１４６、受付禁止期間１１４８、画素信号出力１１６２、及び画素信号出力１１６４は、図１１の状態６４０、受付可能期間６４２、受付禁止期間６４４、受付可能期間６４６、受付禁止期間６４８、画素信号出力６６２、及び画素信号出力６６４にそれぞれ対応する。

続いて以下では、本実施形態で説明された同期信号１５０のタイミング調整方法を実施するための調整回路１３０の構成と動作の具体例について説明する。図１２は、調整回路１３０の構成例を示すブロック図である。図１２の例では、調整回路１３０は、制御回路１３１及び信号生成回路１３２に加えて、メモリ１２０５を含む。図１２に示された制御回路１３１は、受信判定部１２０１、時刻制御部１２０２、及びタイミング調整部１２０３を含む。図８と図１２の対比から明らかであるように、図１２の構成例では、無視フラグ生成部８０４が省略されている。本実施形態で説明された同期信号１５０のタイミング調整方法を実施するために、受信判定部１２０１及びタイミング調整部１２０３の動作は、図８に示された受信判定部８０１及びタイミング調整部８０３のそれとは異なる。時刻制御部１２０２の動作は、時刻制御部８０２と同様であってもよい。

図１３Ａ及び図１３Ｂは、図１２に示された調整回路１３０によって行われる処理の一例（処理１３００）を示すフローチャートである。ブロック１３０１〜１３０４は、受信判定部１２０１によって行われる。ブロック１３０１の処理は、図９Ａに示されたブロック９０１での処理と同様であってもよい。

同期信号１５０の送信サイクルが到来した場合（ブロック１３０１でＹＥＳ）、ブロック１３０２〜１３０４の処理が実行され、そうでなければこれらの処理はスキップされる。ブロック１３０２では、受信判定部１２０１は、イメージセンサ・デバイス１４０の受付禁止期間の所定の長さ（ＰＢ）、並びに１つ前の同期信号１５０の生成時刻（Ｓ０）をメモリ１２０５から取得する。ブロック１３０３では、受信判定部１２０１は、時刻制御部１２０２から供給される現在のローカル時間（Ｔ）がイメージセンサ・デバイス１４０の受付禁止期間の前半であるか否か（S0＜T≦S0+PB/2）を判定する。

ローカル時間（Ｔ）が受付禁止期間の前半でなければ（ブロック１３０３でＮＯ）、受信判定部１２０１は、ローカル時間（Ｔ）に基づく同期信号１５０の送信サイクルの到来時刻（Ｔ１）をメモリ１２０５に格納する（ブロック１３０４）。一方、ローカル時間（Ｔ）が受付禁止期間の前半である場合（ブロック１３０３でＹＥＳ）、受信判定部１２０１は、同期信号１５０の送信サイクルの到来時刻（Ｔ１）をメモリ１２０５に格納しない。

ブロック１３０５〜１３１１は、タイミング調整部１２０３によって行われる。ブロック１３０５及び１３０６の処理は、図９Ｂに示されたブロック９０７及び９０８での処理と同様であってもよい。ローカル時間（Ｔ）が受付可能期間内でない場合（ブロック１３０６でＮＯ）、ブロック１３０７〜１３１１の処理はスキップされ、調整回路１３０は、ローカル時間（Ｔ）を更新し（ブロック１３１３）、ブロック１３０１に戻る。

一方、ローカル時間（Ｔ）が受付可能期間内である場合（ブロック１３０６でＹＥＳ）、タイミング調整部１２０３は、さらに、送信サイクルの到来時刻（Ｔ１）を確認する（ブロック１３０７及び１３０８）。具体的には、送信サイクルの到来時刻（Ｔ１）がイメージセンサ・デバイス１４０の受付禁止期間の後半（S0+PB/2＜T1≦S0+PB）である場合（ブロック１３０７でＹＥＳ）、タイミング調整部１２０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を生成して信号生成回路１３２に供給する（ブロック１３１０）。そして、タイミング調整部１２０３は、ローカル時間（Ｔ）に基づくトリガー信号（sync_trg）の生成時刻（Ｓ０）をメモリ１２０５に格納する（ブロック１３１１）。これは、図１１を用いて説明したケースに相当する。

送信サイクルの到来時刻（Ｔ１）がイメージセンサ・デバイス１４０の受付可能期間内（S0+PB＜T1≦S0+PB+PA）である場合（ブロック１３０８でＹＥＳ）、タイミング調整部１２０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を信号生成回路１３２に供給する（ブロック１３１０）。そして、タイミング調整部１２０３は、ローカル時間（Ｔ）に基づくトリガー信号（sync_trg）の生成時刻（Ｓ０）をメモリ１２０５に格納する（ブロック１３１１）。これは、図３を用いて説明したような、同期信号１５０の送信サイクルの位相が正常であるケースに相当する。

ブロック１３０７の判定（S0+PB/2＜T1≦S0+PB）及びブロック１３０８の判定（S0+PB＜T1≦S0+PB+PA）がどちらも成立せず、且つローカル時間（Ｔ）がイメージセンサ・デバイス１４０の受付可能期間の終了位置（最大長ＰＡ）に到達した場合（T=S0+PB+PA、ブロック１３０９でＹＥＳ）、タイミング調整部１２０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を信号生成回路１３２に供給する（ブロック１３１０）。そして、タイミング調整部１２０３は、ローカル時間（Ｔ）に基づくトリガー信号（sync_trg）の生成時刻（Ｓ０）をメモリ１２０５に格納する（ブロック１３１１）。これは、図７を用いて説明した同期信号１５０の送信サイクルの位相が遅れたケース、及び図１０を用いて説明した送信サイクル位相が大きく早まったケースに相当する。

ブロック１３１２及び１３１３の処理は、図９Ｂに示されたブロック９１６及び９１７での処理と同様であってもよい。

＜第４の実施形態＞
本実施形態では、第３の実施形態で説明された調整回路１３０の構成及び動作の変形例が説明される。本実施形態に係るネットワークシステム及びセンサコントローラの構成例は第１の実施形態に関して説明された図１及び図２と同様とすればよい。

図１４は、調整回路１３０の構成例を示すブロック図である。図１４の例では、調整回路１３０は、制御回路１３１及び信号生成回路１３２に加えて、メモリ１４０５を含む。図１４に示された制御回路１３１は、受信判定部１４０１、カウンタ制御部１４０２、及びタイミング調整部１４０３を含む。図１２と図１４の対比から明らかであるように、図１４の構成例では、時刻制御部１２０２がカウンタ制御部１４０２によって置換されている。これにともなって、タイミング調整部１４０３は、同期信号１５０の生成時刻（Ｓ０）をメモリ１４０５に格納する必要がなくなった。また、同期信号１５０の送信サイクルの到来時刻（Ｔ１）のメモリ１４０５への格納を不要とするために、受信判定部１４０１は、送信サイクルの到来を示す同期フラグ（sync_flg）をタイミング調整部１４０３に供給する。

図１４の構成例によれば、１つ前の同期信号１５０の生成時刻（Ｓ０）及び送信サイクルの到来時刻（Ｔ１）をメモリ１４０５に格納する必要がない。したがって、第３の実施形態で説明された図１２の構成例よりも回路規模を小さくすることができる。

図１５Ａ及び図１５Ｂは、図１４に示された調整回路１３０によって行われる処理の一例（処理１５００）を示すフローチャートである。ブロック１５０１の処理は、図９Ａに示されたブロック９０１での処理又は図１３Ａに示されたブロック１３０１での処理と同様であってもよい。

ブロック１５０２〜ブロック１５０４の処理は、カウンタ制御部１４０２を採用したことに伴う変形があることを除いて、図１３Ａのブロック１３０２〜１３０４の処理と実質的に同一である。すなわち、同期信号１５０の送信サイクルが到来した場合（ブロック１５０１でＹＥＳ）、ブロック１５０２〜１５０４の処理が実行され、そうでなければこれらの処理はスキップされる。ブロック１５０２では、受信判定部１４０１は、イメージセンサ・デバイス１４０の受付禁止期間の所定の長さ（ＰＢ）をメモリ１４０５から取得する。ブロック１５０３では、受信判定部１４０１は、カウンタ制御部１４０２から供給される現在のローカル時間に相当するカウンタ値（Ｔ）がイメージセンサ・デバイス１４０の受付禁止期間の前半であるか否か（0＜T≦PB/2）を判定する。

カウンタ値（Ｔ）が受付禁止期間の前半でなければ（ブロック１５０３でＮＯ）、受信判定部１４０１は、同期信号１５０の送信サイクルの到来をタイミング調整部１４０３に伝えるために、同期フラグ（sync_flg）に値１をセットする（ブロック１５０４）。一方、カウンタ値（Ｔ）が受付禁止期間の前半である場合（ブロック１５０３でＹＥＳ）、受信判定部１４０１は、同期フラグ（sync_flg）をセットしない。

ブロック１５０５〜１５０９は、タイミング調整部１４０３によって行われる。ブロック１５０５では、タイミング調整部１４０３は、イメージセンサ・デバイス１４０の受付可能期間の最大長（ＰＡ）及び受付禁止期間の所定の長さ（ＰＢ）をメモリ１４０５から取得する。ブロック１５０６では、タイミング調整部１４０３は、カウンタ制御部１４０２から供給される現在のカウンタ値（Ｔ）がイメージセンサ・デバイス１４０の受付可能期間内であるか否か（PB＜T≦PB+PA）を判定する。カウンタ値（Ｔ）が受付可能期間内でない場合（ブロック１５０６でＮＯ）、ブロック１５０７〜１５１１の処理はスキップされ、調整回路１３０は、カウンタ制御部１４０２内のカウンタをインクリメントすることでカウンタ値（Ｔ）（つまり、ローカル時間）を更新し（ブロック１５１３）、ブロック１５０１に戻る。

一方、カウンタ値（Ｔ）が受付可能期間内である場合（ブロック１５０６でＹＥＳ）、タイミング調整部１４０３は、さらに、同期フラグ（sync_flg）の値を確認する。具体的には、同期フラグ（sync_flg）の値が１である場合（ブロック１５０７でＹＥＳ）、タイミング調整部１４０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を生成して信号生成回路１３２に供給する（ブロック１５０９）。同期フラグ（sync_flg）の値が１であることは、送信サイクルの到来時刻（Ｔ１）がイメージセンサ・デバイス１４０の受付禁止期間の後半（S0+PB/2＜T1≦S0+PB）であるケース、又は送信サイクルの到来時刻（Ｔ１）が受付可能期間内（S0+PB＜T1≦S0+PB+PA）であるケースに相当する。したがって、これは、図１１を用いて説明したケース、又は図３を用いて説明したケースに相当する。

同期フラグ（sync_flg）の値が０であり（ブロック１５０７でＮＯ）、且つカウンタ値（Ｔ）がイメージセンサ・デバイス１４０の受付可能期間の終了位置（最大長ＰＡ）に到達した場合（T= PB+PA、ブロック１５０８でＹＥＳ）、タイミング調整部１４０３は、同期信号１５０を生成するためのトリガー信号（sync_trg）を信号生成回路１３２に供給する（ブロック１５０９）。これは、図７を用いて説明した同期信号１５０の送信サイクルの位相が遅れたケース、及び図１０を用いて説明した送信サイクル位相が大きく早まったケースに相当する。

同期フラグ（sync_flg）は、トリガー信号（sync_trg）の生成後に値ゼロにセットされる（クリアされる）。ブロック１５１１の処理は、図９Ｂに示されたブロック９１６又は図１３Ｂに示されたブロック１３１２での処理と同様であってもよい。ブロック１５１２では、同期信号１５１１の生成に応じて、カウンタ制御部１４０２は、ローカル時間を計測するカウンタに値ゼロをセットする（リセットする）。

なお、図１４並びに図１５Ａ及び図１５Ｂを用いて説明された構成及び動作において、カウンタ制御部１４０２は、０からＰＢ＋ＰＡまでをカウントするよう動作する。ある実装において、イメージセンサ・デバイス１４０の受付可能期間と受付禁止期間を示すステート信号を新たに設け、カウンタ制御部１４０２は、受付可能期間を０からＰＡまでカウントし、受付禁止期間を０からＰＢまでカウントしてもよい。この場合、図１５Ａのブロック１５０３において、受信判定部１４０１は、カウンタ値（Ｔ）が0＜T≦PB/2であるか否かに加えて、ステート信号が受付禁止期間を示すことをさらに判定してもよい。一方、図１５Ｂのブロック１５０６では、タイミング調整部１４０３は、ステート信号が受付可能期間を示すことのみを判定してもよい。また、図１５Ｂのブロック１５０８では、タイミング調整部１４０３は、カウンタ値（Ｔ）がＰＡであること（T=PA）と、ステート信号が受付可能期間を示すことを判定してもよい。これにより、タイミング調整部１４０３においてＰＢとＰＡの和を計算するための加算器（PB+PA）を削減できる。

＜その他の実施形態＞
上述の実施形態で説明された制御回路１３１の処理は、少なくとも１つのプロセッサを含むコンピュータシステムにプログラムを実行させることによって実現されてもよい。具体的には、本明細書においてフローチャートを含む図面を用いて説明されたアルゴリズムをコンピュータシステムに行わせるための命令群を含む一つ又は複数のプログラムを作成し、当該プログラムをコンピュータシステムに供給すればよい。これらのプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、Compact Disc Read Only Memory（CD-ROM）、CD-R、CD-R/W、半導体メモリ（例えば、マスクROM、Programmable ROM（PROM）、Erasable PROM（EPROM）、フラッシュROM、Random Access Memory（RAM））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

上述の実施形態は、被制御デバイスがイメージセンサ・デバイスである場合について主に説明した。しかしながら、上述の実施形態で説明された技術思想は、イメージセンサ・デバイスに限られず、タイミング制約を有する被制御デバイスの制御のために広く利用することができる。

さらに、上述した実施形態は本件発明者により得られた技術思想の適用に関する例に過ぎない。すなわち、当該技術思想は、上述した実施形態のみに限定されるものではなく、種々の変更が可能であることは勿論である。

１ネットワークシステム（分散システム）
１０カメラモジュール
２０マスタークロック
３０ Electronic Control Unit（ECU）
４０ネットワーク
１００ PHY回路
１２０センサコントローラ
１２１ネットワーク・インタフェース
１２４ Phase Locked Loop（PLL）
１２５タイムスタンプユニット
１２６ Central Processing Unit（CPU）
１２７メモリ
１３０調整回路１３０
１３１制御回路
１３２信号生成回路

Claims

基準クロックに同期した送信サイクルに従って被制御デバイスへ制御信号を送信するよう構成された調整回路を備え、
前記被制御デバイスは、前記制御信号が供給されてもよい第１の期間と、前記制御信号が供給されることが前記第１の期間に比べて好ましくない第２の期間を有し、
前記調整回路は、前記送信サイクルに起因した前記制御信号の送信タイミングが前記第２の期間内となる場合に、前記制御信号が前記第１の期間内において送信されるように前記制御信号の送信タイミングを調整するよう構成されている、
半導体装置。
前記第１の期間及び前記第２の期間は、前記被制御デバイスにおいて交互に繰り返され、
前記第１の期間は、前記制御信号の受信に応答して終了する非固定期間であり、
前記第２の期間は、所定の長さを持つ固定期間であり、
前記第２の期間の前記所定の長さは、前記送信サイクルの周期より第１の長さだけ短く、
前記第１の期間の最大長は、前記第１の長さ以上であり、且つ前記第２の期間の前記所定の長さより短く、
前記調整回路は、前記送信サイクルに従う前記制御信号の送信タイミングが前記第１の期間外となる場合に、前記第１の期間外での前記制御信号の送信を抑止するとともに、前記第１の期間の先頭位置の近傍又は前記最大長に基づく前記第１の期間の終了位置の近傍で前記制御信号を送信することを繰り返し、これにより前記第１の期間の位相を前記送信サイクルの位相に近づくように段階的にシフトする、
請求項１に記載の半導体装置。
前記調整回路は、前記送信サイクルに従う前記制御信号の送信タイミングが前記第１の期間より前に到来する場合に、前記第１の期間外での前記制御信号の送信を抑止するとともに、前記第１の期間の先頭位置の近傍で前記制御信号を送信する、
請求項２に記載の半導体装置。
前記調整回路は、前記送信サイクルに従う前記制御信号の送信タイミングが前記第１の期間より後に到来する場合に、前記最大長に基づく前記第１の期間の終了位置の近傍で前記制御信号を送信し、前記第１の期間外での前記制御信号の送信を抑止する、
請求項２に記載の半導体装置。
前記第１の期間の前記先頭位置の前記近傍は、直前の前記第２の期間の先頭から前記第１の期間の前記先頭位置の前記近傍までの時間が前記送信サイクルの周期より短くなるよう定義される、
前記第１の期間の前記終了位置の前記近傍は、直前の前記第２の期間の先頭から前記第１の期間の前記終了位置の前記近傍までの時間が前記送信サイクルの周期より長くなるよう定義される、
請求項２に記載の半導体装置。
前記調整回路は、さらに、前記基準クロックを示すローカル・タイムスタンプを受信し、前記ローカル・タイムスタンプに基づいて前記送信サイクルを判定するよう構成されている、
請求項１に記載の半導体装置。
前記調整回路は、さらに、前記基準クロックに基づいて生成された前記送信サイクルを示すタイミング信号を受信し、前記タイミング信号に基づいて前記送信サイクルを判定するよう構成されている、
請求項１に記載の半導体装置。
前記基準クロックは、遠隔のマスタークロック・ノードにおいて計測されるマスタークロックに同期したクロックである、
請求項１に記載の半導体装置。
前記マスタークロック・ノードからネットワークを介して受信したマスター・タイムスタンプ情報に基づいて、前記基準クロックを示すローカル・タイムスタンプを逐次生成するタイムスタンプ・ユニットをさらに備える、
請求項８に記載の半導体装置。
被制御デバイスと、
基準クロックに同期した送信サイクルに従って前記被制御デバイスへ制御信号を送信するよう構成された調整回路と、
を備え、
前記被制御デバイスは、前記制御信号が供給されてもよい第１の期間と、前記制御信号が供給されることが前記第１の期間に比べて好ましくない第２の期間を有し、
前記調整回路は、前記送信サイクルに起因した前記制御信号の送信タイミングが前記第２の期間内となる場合に、前記制御信号が前記第１の期間内において送信されるように前記制御信号の送信タイミングを調整するよう構成されている、
電子デバイス・モジュール。
前記第１の期間及び前記第２の期間は、前記被制御デバイスにおいて交互に繰り返され、
前記第１の期間は、前記制御信号の受信に応答して終了する非固定期間であり、
前記第２の期間は、所定の長さを持つ固定期間であり、
前記第２の期間の前記所定の長さは、前記送信サイクルの周期より第１の長さだけ短く、
前記第１の期間の最大長は、前記第１の長さ以上であり、且つ前記第２の期間の前記所定の長さより短く、
前記調整回路は、前記送信サイクルに従う前記制御信号の送信タイミングが前記第１の期間外となる場合に、前記第１の期間外での前記制御信号の送信を抑止するとともに、前記第１の期間の先頭位置の近傍又は前記最大長に基づく前記第１の期間の終了位置の近傍で前記制御信号を送信することを繰り返し、これにより前記第１の期間の位相を前記送信サイクルの位相に近づくように段階的にシフトする、
請求項１０に記載の電子デバイス・モジュール。
前記調整回路は、前記送信サイクルに従う前記制御信号の送信タイミングが前記第１の期間より前に到来する場合に、前記第１の期間外での前記制御信号の送信を抑止するとともに、前記第１の期間の先頭位置の近傍で前記制御信号を送信する、
請求項１１に記載の電子デバイス・モジュール。
前記調整回路は、前記送信サイクルに従う前記制御信号の送信タイミングが前記第１の期間より後に到来する場合に、前記最大長に基づく前記第１の期間の終了位置の近傍で前記制御信号を送信し、前記第１の期間外での前記制御信号の送信を抑止する、
請求項１１に記載の電子デバイス・モジュール。
前記第１の期間の前記先頭位置の前記近傍は、直前の前記第２の期間の先頭から前記第１の期間の前記先頭位置の前記近傍までの時間が前記送信サイクルの周期より短くなるよう定義される、
前記第１の期間の前記終了位置の前記近傍は、直前の前記第２の期間の先頭から前記第１の期間の前記終了位置の前記近傍までの時間が前記送信サイクルの周期より長くなるよう定義される、
請求項１１に記載の電子デバイス・モジュール。
前記被制御デバイスは、イメージセンサ及び画像信号プロセッサを含むイメージセンサ・デバイスである、
請求項１０に記載の電子デバイス・モジュール。
前記基準クロックは、遠隔のマスタークロック・ノードにおいて計測されるマスタークロックに同期したクロックである、
請求項１０に記載の電子デバイス・モジュール。
前記マスタークロック・ノードからネットワークを介して受信したマスター・タイムスタンプ情報に基づいて、前記基準クロックを示すローカル・タイムスタンプを逐次生成するタイムスタンプ・ユニットをさらに備える、
請求項１６に記載の電子デバイス・モジュール。
各々が請求項１０〜１７のいずれか１項に係る少なくとも１つの電子デバイス・モジュールと、
前記少なくとも１つの電子デバイス・モジュールにマスター・タイムスタンプ情報を送信するマスタークロック・ノードと、
前記少なくとも１つの電子デバイス・モジュールと前記マスタークロック・ノードとの間を接続するネットワークと、
を備え、
前記少なくとも１つの電子デバイス・モジュールの各々は、前記マスター・タイムスタンプ情報に基づいて前記マスタークロック・ノードにおいて計測されるマスタークロックに同期する、
ネットワークシステム。