JP2016111434A - Receiving device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a receiving device capable of properly ensuring real time properties of a signal processing corresponding to increase of a sampling frequency.SOLUTION: A receiving device according to the embodiment, comprises: a first distribution part, a second distribution part, a third distribution part, a first multiplication part, a second multiplication part, a third multiplication part, a forth multiplication part, a first signal processing part, a second signal processing part, a third signal processing part, and a forth signal processing part. The first distribution part alternately outputs a sampling value to the second distribution part and the third distribution part. The first signal processing part performs a signal processing with the sampling value from the second distribution part. The second signal processing part performs the signal processing with the sampling value that is deviated by a predetermined signal to the sampling value used by the first signal processing part. The third signal processing part performs the signal processing with the sampling value from the third distribution part. The forth signal processing part performs the signal processing with the sampling value that is deviated by the predetermined signal to the sampling value used by the third signal processing part.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、受信装置に関する。   Embodiments described herein relate generally to a receiving apparatus.

従来、受信したアナログ信号をデジタル信号に変換し、デジタル信号に対してフィルタ処理などの信号処理を行なうデジタル受信装置がある。このデジタル受信装置においては、サンプリング周波数を増大させることによって、受信対象の帯域を広帯域化することが望まれている。しかしながら信号処理のリアルタイム性が要求される場合に、サンプリング周波数の増大に伴って信号処理の動作周波数を増大させることが困難になる可能性があった。   Conventionally, there is a digital receiving apparatus that converts a received analog signal into a digital signal and performs signal processing such as filter processing on the digital signal. In this digital receiver, it is desired to widen the band to be received by increasing the sampling frequency. However, when real-time processing of signal processing is required, it may be difficult to increase the operating frequency of signal processing as the sampling frequency increases.

特開２００７−２０８７９０号公報JP 2007-208790 A

鬼追一雅、柏原陣、波多野雅俊、「ディジタル直交検波器の一構成法」、広島工業大学紀要研究編第４５巻、２０１１年、ｐｐ．２１３−２１７Kazumasa Onioi, Jin Sugawara, Masatoshi Hatano, “A Construction Method of Digital Quadrature Detector”, Hiroshima Institute of Technology Bulletin 45, 2011, pp. 11-27. 213-217

本発明が解決しようとする課題は、サンプリング周波数の増大に対して信号処理のリアルタイム性を適正に確保することができる受信装置を提供することである。   The problem to be solved by the present invention is to provide a receiving apparatus capable of appropriately ensuring real-time signal processing against an increase in sampling frequency.

実施形態の受信装置は、前段間引きを用いた直交復調器を並列化する手段として、サンプリング値取得部と、第１振分部と、第２振分部と、第３振分部と、第１乗算部と、第２乗算部と、第３乗算部と、第４乗算部と、第１信号処理部と、第２信号処理部と、第３信号処理部と、第４信号処理部とを持つ。サンプリング値取得部は、受信信号を所定周期でサンプリングしてサンプリング値を逐次取得する。第１振分部は、サンプリング値取得部により取得されるサンプリング値を、第１サンプリング値系列と第２サンプリング値系列とに交互に振り分けて逐次出力する。第２振分部は、第１振分部から出力される第１サンプリング値系列を、第３サンプリング値系列と第４サンプリング値系列とに交互に振り分けて逐次出力する。第３振分部は、第１振分部から出力される前記第２サンプリング値系列を、第５サンプリング値系列と第６サンプリング値系列とに交互に振り分けて逐次出力する。第１乗算部は、第２振分部から出力される第３サンプリング値系列に、位相角指定により、１または−１を乗算する。第２乗算部は、第２振分部から出力される第４サンプリング値系列に、位相角指定により、１または−１を乗算する。第３乗算部は、第３振分部から出力される第５サンプリング値系列に、位相角指定により、１または−１を乗算する。第４乗算部は、第３振分部から出力される第６サンプリング値系列に、位相角指定により、１または−１を乗算する。第１信号処理部は、ＦＩＲ型で係数として偶数を用いる。第１信号処理部は、第１乗算部および第２乗算部から出力される第３サンプリング値系列および第４サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する。第２信号処理部は、ＦＩＲ型で係数として偶数を用いる。第２信号処理部は、第１乗算部および第２乗算部から出力される第３サンプリング値系列および第４サンプリング値系列の一連のサンプリング値のうち第１信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて信号処理を行なう。第２信号処理部は、第１信号処理部が実行する信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する。第３信号処理部は、ＦＩＲ型で係数として偶数を用いる。第３信号処理部は、第３乗算部および第４乗算部から出力される第５サンプリング値系列および第６サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する。
第４信号処理部は、ＦＩＲ型で係数として偶数を用いる。第４信号処理部は、第３乗算部および第４乗算部から出力される第５サンプリング値系列および第６サンプリング値系列の一連のサンプリング値のうち第３信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて信号処理を行なう。第４信号処理部は、第３信号処理部が実行する信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する。 The receiving apparatus of the embodiment includes a sampling value acquiring unit, a first allocating unit, a second allocating unit, a third allocating unit, a first allocating unit as means for parallelizing the quadrature demodulator using the previous stage decimation. 1 multiplication unit, second multiplication unit, third multiplication unit, fourth multiplication unit, first signal processing unit, second signal processing unit, third signal processing unit, fourth signal processing unit, have. The sampling value acquisition unit sequentially acquires the sampling values by sampling the received signal at a predetermined period. The first distribution unit alternately outputs the sampling values acquired by the sampling value acquisition unit alternately to the first sampling value series and the second sampling value series. The second allocating unit alternately allocates the first sampling value series output from the first allocating unit to the third sampling value series and the fourth sampling value series, and sequentially outputs them. The third allocating unit alternately distributes the second sampling value series output from the first allocating unit into a fifth sampling value series and a sixth sampling value series, and sequentially outputs them. The first multiplication unit multiplies the third sampling value series output from the second distribution unit by 1 or −1 according to the phase angle designation. The second multiplication unit multiplies the fourth sampling value series output from the second distribution unit by 1 or −1 according to the phase angle designation. The third multiplication unit multiplies the fifth sampling value series output from the third distribution unit by 1 or −1 according to the phase angle designation. The fourth multiplication unit multiplies the sixth sampling value series output from the third distribution unit by 1 or −1 according to the phase angle designation. The first signal processing unit is an FIR type and uses an even number as a coefficient. The first signal processing unit sequentially outputs signal processing results obtained by signal processing using a series of sampling values of the third sampling value series and the fourth sampling value series output from the first multiplication unit and the second multiplication unit. . The second signal processing unit is an FIR type and uses an even number as a coefficient. The second signal processing unit converts a series of sampling values used by the first signal processing unit out of a series of sampling values of the third sampling value series and the fourth sampling value series output from the first multiplication unit and the second multiplication unit. On the other hand, signal processing is performed using a series of sampling values shifted by a predetermined amount. The second signal processing unit sequentially outputs signal processing results obtained by signal processing parallel to the signal processing executed by the first signal processing unit. The third signal processing unit is an FIR type and uses an even number as a coefficient. The third signal processing unit sequentially outputs signal processing results obtained by signal processing using a series of sampling values of the fifth sampling value series and the sixth sampling value series output from the third multiplication unit and the fourth multiplication unit. .
The fourth signal processing unit is an FIR type and uses an even number as a coefficient. The fourth signal processing unit converts a series of sampling values used by the third signal processing unit out of a series of sampling values of the fifth sampling value series and the sixth sampling value series output from the third multiplication unit and the fourth multiplication unit. On the other hand, signal processing is performed using a series of sampling values shifted by a predetermined amount. The fourth signal processing unit sequentially outputs signal processing results obtained by signal processing parallel to the signal processing executed by the third signal processing unit.

実施形態の受信装置の構成例を示すブロック図。The block diagram which shows the structural example of the receiver of embodiment. 実施形態の受信装置の一部におけるデジタル信号の例を示す図。The figure which shows the example of the digital signal in a part of receiver of embodiment. 実施形態の受信装置の第１信号処理回路、第２信号処理回路、第３信号処理回路、および第４信号処理回路の構成例を示すブロック図。The block diagram which shows the structural example of the 1st signal processing circuit of the receiver of embodiment, a 2nd signal processing circuit, a 3rd signal processing circuit, and a 4th signal processing circuit. 実施形態の変形例における受信装置の一部の構成例を示すブロック図。The block diagram which shows the one part structural example of the receiver in the modification of embodiment.

以下、実施形態の受信装置を、図面を参照して説明する。   Hereinafter, a receiver according to an embodiment will be described with reference to the drawings.

実施形態の受信装置１は、図１に示すように、アンテナ１０、低ノイズ増幅器１１、フィルタ回路１２、アナログデジタル変換器１３、第１デジタル信号処理部１４、および第２デジタル信号処理部１５を備えている。   As shown in FIG. 1, the receiving apparatus 1 according to the embodiment includes an antenna 10, a low noise amplifier 11, a filter circuit 12, an analog / digital converter 13, a first digital signal processing unit 14, and a second digital signal processing unit 15. I have.

アンテナ１０は、電波を受信する。アンテナ１０は、受信した電波に応じた受信信号を低ノイズ増幅器１１に出力する。
低ノイズ増幅器１１は、アンテナ１０から出力される受信信号を増幅する。低ノイズ増幅器１１は、増幅した受信信号をフィルタ回路１２に出力する。
フィルタ回路１２は、低ノイズ増幅器１１から出力される受信信号における所望の周波数帯域以外の信号成分を減衰させる。フィルタ回路１２には、例えばローパスフィルタまたはバンドパスフィルタなどである。フィルタ回路１２は、受信信号における所望の周波数帯域以外の信号成分を減衰させた信号を、アナログデジタル変換器１３に出力する。 The antenna 10 receives radio waves. The antenna 10 outputs a received signal corresponding to the received radio wave to the low noise amplifier 11.
The low noise amplifier 11 amplifies the reception signal output from the antenna 10. The low noise amplifier 11 outputs the amplified received signal to the filter circuit 12.
The filter circuit 12 attenuates signal components other than the desired frequency band in the reception signal output from the low noise amplifier 11. The filter circuit 12 is, for example, a low-pass filter or a band-pass filter. The filter circuit 12 outputs a signal obtained by attenuating signal components other than the desired frequency band in the received signal to the analog-to-digital converter 13.

アナログデジタル変換器１３は、サンプリング部１３１、および分配回路（第１振分部）１３２を備えている。
サンプリング部１３１は、フィルタ回路１２から出力される信号に対して所定のサンプリング周波数でサンプリングを行なう。サンプリング部１３１は、サンプリングしたサンプリング値を有するデジタル信号を分配回路１３２に逐次出力する。
分配回路１３２は、サンプリング部１３１から出力されるデジタル信号を時系列順に交互に第１サンプリング値系列（ＤＥＶＥＮ）と第２サンプリング値系列（ＤＯＤＤ）とに振り分ける。分配回路１３２は、第１サンプリング値系列（ＤＥＶＥＮ）を第１デジタル信号処理部１４に出力する。分配回路１３２は、第２サンプリング値系列（ＤＯＤＤ）を第２デジタル信号処理部１５に出力する。これにより分配回路１３２は、サンプリング部１３１から出力されるデジタル信号に対する信号処理を並列化する。 The analog-digital converter 13 includes a sampling unit 131 and a distribution circuit (first distribution unit) 132.
The sampling unit 131 samples the signal output from the filter circuit 12 at a predetermined sampling frequency. The sampling unit 131 sequentially outputs a digital signal having a sampled sampling value to the distribution circuit 132.
The distribution circuit 132 alternately distributes the digital signal output from the sampling unit 131 into a first sampling value series (D EVEN ) and a second sampling value series (D ODD ) in time series order. The distribution circuit 132 outputs the first sampling value series (D EVEN ) to the first digital signal processing unit 14. The distribution circuit 132 outputs the second sampling value series (D ODD ) to the second digital signal processing unit 15. Thereby, the distribution circuit 132 parallelizes the signal processing for the digital signal output from the sampling unit 131.

サンプリング部１３１は、図２に示すように、ｎを偶数として、サンプリング値Ｘｎ、サンプリング値Ｘｎ＋１、サンプリング値Ｘｎ＋２、サンプリング値Ｘｎ＋３、…の各々のデジタル信号を分配回路１３２に逐次出力する。
分配回路１３２は、先ずサンプリング部１３１から出力されるサンプリング値Ｘｎのデジタル信号を第１デジタル信号処理部１４に出力する。分配回路１３２は、次にサンプリング部１３１から出力されるサンプリング値Ｘｎ＋１のデジタル信号を第２デジタル信号処理部１５に出力する。分配回路１３２は、次にサンプリング部１３１から出力されるサンプリング値Ｘｎ＋２のデジタル信号を第１デジタル信号処理部１４に出力する。分配回路１３２は、次にサンプリング部１３１から出力されるサンプリング値Ｘｎ＋３のデジタル信号を第２デジタル信号処理部１５に出力する。分配回路１３２は、サンプリング部１３１から逐次出力されるデジタル信号を、第１デジタル信号処理部１４と第２デジタル信号処理部１５とに交互に出力する。 As shown in FIG. 2, sampling section 131 sequentially outputs digital signals of sampling value Xn, sampling value Xn + 1, sampling value Xn + 2, sampling value Xn + 3,... To distribution circuit 132, where n is an even number.
The distribution circuit 132 first outputs the digital signal of the sampling value Xn output from the sampling unit 131 to the first digital signal processing unit 14. The distribution circuit 132 then outputs the digital signal of the sampling value Xn + 1 output from the sampling unit 131 to the second digital signal processing unit 15. The distribution circuit 132 then outputs the digital signal of the sampling value Xn + 2 output from the sampling unit 131 to the first digital signal processing unit 14. The distribution circuit 132 then outputs the digital signal of the sampling value Xn + 3 output from the sampling unit 131 to the second digital signal processing unit 15. The distribution circuit 132 alternately outputs the digital signal sequentially output from the sampling unit 131 to the first digital signal processing unit 14 and the second digital signal processing unit 15.

分配回路１３２は、各サンプリング値を有するデジタル信号と同期するクロック信号（ＣＬＫ）を第１デジタル信号処理部１４および第２デジタル信号処理部１５に出力する。分配回路１３２は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に同期するデジタル信号を第１デジタル信号処理部１４および第２デジタル信号処理部１５に出力する。   The distribution circuit 132 outputs a clock signal (CLK) synchronized with the digital signal having each sampling value to the first digital signal processing unit 14 and the second digital signal processing unit 15. The distribution circuit 132 outputs a digital signal synchronized with each of the rising edge and the falling edge of the clock signal to the first digital signal processing unit 14 and the second digital signal processing unit 15.

第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、アナログデジタル変換器１３から出力されるクロック信号に同期して動作する。第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、アナログデジタル変換器１３から出力されるデジタル信号に所定の信号処理（例えば、直交復調およびフィルタ処理など）を施す。つまり第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、前段間引きを用いた直交復調器を並列化する機能を有している。第１デジタル信号処理部１４および第２デジタル信号処理部１５の各々は、所定の信号処理の結果を出力する。
第１デジタル信号処理部１４は、例えば、アナログデジタル変換器１３から出力されるデジタル信号を同相成分（Ｉ成分）として扱う。第２デジタル信号処理部１５は、例えば、アナログデジタル変換器１３から出力されるデジタル信号を直交成分（Ｑ成分）として扱う。 Each of the first digital signal processing unit 14 and the second digital signal processing unit 15 operates in synchronization with the clock signal output from the analog-digital converter 13. Each of the first digital signal processing unit 14 and the second digital signal processing unit 15 performs predetermined signal processing (for example, quadrature demodulation and filter processing) on the digital signal output from the analog-digital converter 13. That is, each of the first digital signal processing unit 14 and the second digital signal processing unit 15 has a function of parallelizing the quadrature demodulator using the preceding stage thinning. Each of the first digital signal processing unit 14 and the second digital signal processing unit 15 outputs a result of predetermined signal processing.
For example, the first digital signal processing unit 14 treats the digital signal output from the analog-digital converter 13 as an in-phase component (I component). For example, the second digital signal processing unit 15 handles the digital signal output from the analog-digital converter 13 as an orthogonal component (Q component).

第１デジタル信号処理部１４は、第１振分スイッチ（第２振分部）１４１、第１乗算器１４２、第２乗算器１４３、第１信号処理回路１４４、および第２信号処理回路１４５を備えている。
第２デジタル信号処理部１５は、第２振分スイッチ（第３振分部）１５１、第３乗算器１５２、第４乗算器１５３、第３信号処理回路１５４、および第４信号処理回路１５５を備えている。
第１振分スイッチ１４１および第２振分スイッチ１５１は、同一の構成を備えている。第１乗算器１４２および第３乗算器１５２は、同一の構成を備えている。第２乗算器１４３および第４乗算器１５３は、同一の構成を備えている。 The first digital signal processing unit 14 includes a first distribution switch (second distribution unit) 141, a first multiplier 142, a second multiplier 143, a first signal processing circuit 144, and a second signal processing circuit 145. I have.
The second digital signal processing unit 15 includes a second distribution switch (third distribution unit) 151, a third multiplier 152, a fourth multiplier 153, a third signal processing circuit 154, and a fourth signal processing circuit 155. I have.
The first distribution switch 141 and the second distribution switch 151 have the same configuration. The first multiplier 142 and the third multiplier 152 have the same configuration. The second multiplier 143 and the fourth multiplier 153 have the same configuration.

第１振分スイッチ１４１は、アナログデジタル変換器１３から出力される第１サンプリング値系列（ＤＥＶＥＮ）のデジタル信号を、クロック信号に同期して時系列順に交互に第３サンプリング値系列（ＤＯＤＤＡ）と第４サンプリング値系列（ＤＥＶＥＮＡ）とに振り分ける。
第１振分スイッチ１４１は、クロック信号の立ち上がりエッジに同期して第３サンプリング値系列（ＤＯＤＤＡ）を第１乗算器１４２に出力する。第１振分スイッチ１４１は、第１乗算器１４２に出力する各サンプリング値をクロック信号の次の立ち上がりエッジまで維持する。
第１振分スイッチ１４１は、クロック信号の立ち下がりエッジに同期して第４サンプリング値系列（ＤＥＶＥＮＡ）を第２乗算器１４３に出力する。第１振分スイッチ１４１は、第２乗算器１４３に出力する各サンプリング値をクロック信号の次の立ち下がりエッジまで維持する。
これにより第１振分スイッチ１４１は、アナログデジタル変換器１３から出力される第１サンプリング値系列（ＤＥＶＥＮ）に対する信号処理を並列化する。第１乗算器１４２および第２乗算器１４３の各々に入力されるデジタル信号の切り替え周期は、アナログデジタル変換器１３が出力する第１サンプリング値系列（ＤＥＶＥＮ）の周期の２倍（つまりサンプリング周期の４倍）になる。 The first distribution switch 141 alternately converts the digital signal of the first sampling value series (D EVEN ) output from the analog-digital converter 13 into a third sampling value series (D ODDA ) in time series in synchronization with the clock signal. ) And the fourth sampling value series (D VENNA ).
The first distribution switch 141 outputs the third sampling value series (D ODDA ) to the first multiplier 142 in synchronization with the rising edge of the clock signal. The first distribution switch 141 maintains each sampling value output to the first multiplier 142 until the next rising edge of the clock signal.
The first distribution switch 141 outputs the fourth sampling value series (D EVENTA ) to the second multiplier 143 in synchronization with the falling edge of the clock signal. The first distribution switch 141 maintains each sampling value output to the second multiplier 143 until the next falling edge of the clock signal.
As a result, the first distribution switch 141 parallelizes the signal processing for the first sampling value series (D EVEN ) output from the analog-digital converter 13. The switching period of the digital signal input to each of the first multiplier 142 and the second multiplier 143 is twice the period of the first sampling value series (D EVEN ) output from the analog-digital converter 13 (that is, the sampling period). 4 times).

第１乗算器１４２は、第１振分スイッチ１４１から出力される第３サンプリング値系列（ＤＯＤＤＡ）に「１」を乗算して、乗算結果を出力する。
第２乗算器１４３は、第１振分スイッチ１４１から出力される第４サンプリング値系列（ＤＥＶＥＮＡ）に「−１」を乗算して、乗算結果を出力する。
第１乗算器１４２および第２乗算器１４３は、第１サンプリング値系列（ＤＥＶＥＮ）のデジタル信号に対して「１」と「−１」とを交互に乗算する。この第１乗算器１４２および第２乗算器１４３の動作は、サンプリング部１３１から出力されるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、｛「１」，「０」，「−１」，「０」，…｝を乗じることに相当する。つまり第１乗算器１４２および第２乗算器１４３は、サンプリング周波数ｆｓによるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、ｃｏｓ（ｆｓ／４＋位相角）を乗じる。位相角は、０度、１８０度のどちらを指定してもよい。 The first multiplier 142 multiplies the third sampling value series (D ODDA ) output from the first distribution switch 141 by “1”, and outputs the multiplication result.
The second multiplier 143 multiplies the fourth sampling value series (D EVENA ) output from the first distribution switch 141 by “−1” and outputs the multiplication result.
The first multiplier 142 and the second multiplier 143 alternately multiply “1” and “−1” by the digital signal of the first sampling value series (D EVEN ). The operations of the first multiplier 142 and the second multiplier 143 are performed with respect to the sampling values {Xn, Xn + 1, Xn + 2, Xn + 3, ...} output from the sampling unit 131 with {“1”, “0”, “ -1 ”,“ 0 ”,. That is, the first multiplier 142 and the second multiplier 143 multiply cos (fs / 4 + phase angle) by the sampling values {Xn, Xn + 1, Xn + 2, Xn + 3,. Either 0 degree or 180 degrees may be specified as the phase angle.

第２振分スイッチ１５１は、アナログデジタル変換器１３から出力される第２サンプリング値系列（ＤＯＤＤ）のデジタル信号を、クロック信号に同期して時系列順に交互に第５サンプリング値系列（ＤＯＤＤＢ）と第６サンプリング値系列（ＤＥＶＥＮＢ）とに振り分ける。
第２振分スイッチ１５１は、クロック信号の立ち上がりエッジに同期して第５サンプリング値系列（ＤＯＤＤＢ）を第３乗算器１５２に出力する。第２振分スイッチ１５１は、第３乗算器１５２に出力する各サンプリング値をクロック信号の次の立ち上がりエッジまで維持する。
第２振分スイッチ１５１は、クロック信号の立ち下がりエッジに同期して第６サンプリング値系列（ＤＥＶＥＮＢ）を第４乗算器１５３に出力する。第２振分スイッチ１５１は、第４乗算器１５３に出力する各サンプリング値をクロック信号の次の立ち下がりエッジまで維持する。
これにより第２振分スイッチ１５１は、アナログデジタル変換器１３から出力される第２サンプリング値系列（ＤＯＤＤ）に対する信号処理を並列化する。第３乗算器１５２および第４乗算器１５３の各々に入力されるデジタル信号の切り替え周期は、アナログデジタル変換器１３が出力する第２サンプリング値系列（ＤＯＤＤ）の周期の２倍（つまりサンプリング周期の４倍）になる。 The second distribution switch 151 alternately converts the second sampling value series (D ODD ) digital signal output from the analog-to-digital converter 13 into a fifth sampling value series (D ODDB ) in time series in synchronization with the clock signal. ) And the sixth sampling value series (D EVENB ).
The second distribution switch 151 outputs the fifth sampling value series (D ODDB ) to the third multiplier 152 in synchronization with the rising edge of the clock signal. The second distribution switch 151 maintains each sampling value output to the third multiplier 152 until the next rising edge of the clock signal.
The second distribution switch 151 outputs the sixth sampling value series (D EVENB ) to the fourth multiplier 153 in synchronization with the falling edge of the clock signal. The second distribution switch 151 maintains each sampling value output to the fourth multiplier 153 until the next falling edge of the clock signal.
Thereby, the second distribution switch 151 parallelizes the signal processing for the second sampling value series (D ODD ) output from the analog-digital converter 13. The switching period of the digital signal input to each of the third multiplier 152 and the fourth multiplier 153 is twice the period of the second sampling value series (D ODD ) output from the analog-digital converter 13 (that is, the sampling period). 4 times).

第３乗算器１５２は、第２振分スイッチ１５１から出力される第５サンプリング値系列（ＤＯＤＤＢ）に「１」を乗算して、乗算結果を出力する。
第４乗算器１５３は、第２振分スイッチ１５１から出力される第６サンプリング値系列（ＤＥＶＥＮＢ）に「−１」を乗算して、乗算結果を出力する。
第３乗算器１５２および第４乗算器１５３は、第２サンプリング値系列（ＤＯＤＤ）のデジタル信号に対して「１」と「−１」とを交互に乗算する。この第３乗算器１５２および第４乗算器１５３の動作は、サンプリング部１３１から出力されるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、｛「０」，「１」，「０」，「−１」，…｝を乗じることに相当する。つまり第３乗算器１５２および第４乗算器１５３は、サンプリング周波数ｆｓによるサンプリング値｛Ｘｎ，Ｘｎ＋１，Ｘｎ＋２，Ｘｎ＋３，…｝に対して、ｓｉｎ（ｆｓ／４＋位相角）を乗じる。位相角は、０度、１８０度のどちらを指定してもよい。但し、上記のｃｏｓ（ｆｓ／４＋位相角）と位相角を合わせる。 The third multiplier 152 multiplies the fifth sampling value series (D ODDB ) output from the second distribution switch 151 by “1” and outputs the multiplication result.
The fourth multiplier 153 multiplies the sixth sampling value series (D EVENB ) output from the second distribution switch 151 by “−1” and outputs the multiplication result.
The third multiplier 152 and the fourth multiplier 153 alternately multiply the digital signal of the second sampling value series (D ODD ) by “1” and “−1”. The operations of the third multiplier 152 and the fourth multiplier 153 are performed with respect to the sampling values {Xn, Xn + 1, Xn + 2, Xn + 3, ...} output from the sampling unit 131 with {“0”, “1”, “ This corresponds to multiplication by “0”, “−1”,. That is, the third multiplier 152 and the fourth multiplier 153 multiply the sampling value {Xn, Xn + 1, Xn + 2, Xn + 3,...} By the sampling frequency fs by sin (fs / 4 + phase angle). Either 0 degree or 180 degrees may be specified as the phase angle. However, the above cos (fs / 4 + phase angle) and the phase angle are matched.

第１信号処理回路１４４および第２信号処理回路１４５の各々は、第１乗算器１４２および第２乗算器１４３から出力される一連のサンプリング値のデジタル信号に対して所定処理（例えば、フィルタ処理）を行なう。第１信号処理回路１４４および第２信号処理回路１４５は、ＦＩＲフィルタとし、並列化を可能にする為、係数は偶数となるように構成する。第１信号処理回路１４４および第２信号処理回路１４５は、第１乗算器１４２および第２乗算器１４３から出力される一連のサンプリング値のうち、相互に１信号分だけずれる一連のサンプリング値を用いて、並列的に信号処理を行なう。
これにより第１信号処理回路１４４および第２信号処理回路１４５は、アナログデジタル変換器１３から出力される第１サンプリング値系列（ＤＥＶＥＮ）のデータレートと同一のデータレートで信号処理結果を出力する。第１信号処理回路１４４および第２信号処理回路１４５の各々の動作周波数は、サンプリング周波数ｆｓの１／４（＝ｆｓ／４）である。 Each of the first signal processing circuit 144 and the second signal processing circuit 145 performs predetermined processing (for example, filter processing) on a digital signal of a series of sampling values output from the first multiplier 142 and the second multiplier 143. To do. The first signal processing circuit 144 and the second signal processing circuit 145 are FIR filters, and are configured to have an even number of coefficients in order to enable parallelization. The first signal processing circuit 144 and the second signal processing circuit 145 use a series of sampling values shifted from each other by one signal among a series of sampling values output from the first multiplier 142 and the second multiplier 143. Signal processing in parallel.
Thereby, the first signal processing circuit 144 and the second signal processing circuit 145 output the signal processing result at the same data rate as the data rate of the first sampling value series (D EVEN ) output from the analog-digital converter 13. . The operating frequency of each of the first signal processing circuit 144 and the second signal processing circuit 145 is ¼ (= fs / 4) of the sampling frequency fs.

図３に示す第１信号処理回路１４４および第２信号処理回路１４５の各々は、例えば８タップの係数｛ｈ０，ｈ２，…，ｈ１２，ｈ１４｝のＦＩＲフィルタである。第１信号処理回路１４４は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果ＩＯＤＤを逐次出力する加算器１４４１を備えている。第２信号処理回路１４５は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果ＩＥＶＥＮを逐次出力する加算器１４５１を備えている。
第２信号処理回路１４５は、一連のサンプリング値｛Ｘｎ，Ｘｎ＋２，…，Ｘｎ＋１４｝を用いるフィルタ処理により得られる信号処理結果ＩＥＶＥＮ（＝Ｉ（ｎ））を逐次出力する。第１信号処理回路１４４は、第２信号処理回路１４５が用いる一連のサンプリング値に対して１信号分だけ遅れる一連のサンプリング値｛Ｘｎ＋２，Ｘｎ＋４，…，Ｘｎ＋１６｝を用いて、第２信号処理回路１４５のフィルタ処理に並列的にフィルタ処理を実行する。第１信号処理回路１４４は、一連のサンプリング値｛Ｘｎ＋２，Ｘｎ＋４，…，Ｘｎ＋１６｝を用いるフィルタ処理により得られる信号処理結果ＩＯＤＤ（＝Ｉ（ｎ＋１））を逐次出力する。 Each of the first signal processing circuit 144 and the second signal processing circuit 145 shown in FIG. 3 is, for example, an FIR filter having 8-tap coefficients {h0, h2,..., H12, h14}. The first signal processing circuit 144 includes an adder 1441 that sequentially outputs a signal processing result I ODD obtained by filter processing using a series of sampling values. The second signal processing circuit 145 includes an adder 1451 that sequentially outputs a signal processing result I EVEN obtained by filter processing using a series of sampling values.
The second signal processing circuit 145 sequentially outputs a signal processing result I EVEN (= I (n)) obtained by filtering using a series of sampling values {Xn, Xn + 2,..., Xn + 14}. The first signal processing circuit 144 uses the series of sampling values {Xn + 2, Xn + 4,..., Xn + 16} delayed by one signal with respect to the series of sampling values used by the second signal processing circuit 145. The filter process is executed in parallel with the filter process 145. The first signal processing circuit 144 sequentially outputs a signal processing result I ODD (= I (n + 1)) obtained by filter processing using a series of sampling values {Xn + 2, Xn + 4,..., Xn + 16}.

第３信号処理回路１５４および第４信号処理回路１５５の各々は、第３乗算器１５２および第４乗算器１５３から出力される一連のサンプリング値のデジタル信号に対して所定処理（例えば、フィルタ処理）を行なう。第３信号処理回路１５４および第４信号処理回路１５５は、例えばＦＩＲフィルタまたはＩＩＲフィルタである。第３信号処理回路１５４および第４信号処理回路１５５は、第３乗算器１５２および第４乗算器１５３から出力される一連のサンプリング値のうち、相互に１信号分だけずれる一連のサンプリング値を用いて、並列的に信号処理を行なう。
これにより第３信号処理回路１５４および第４信号処理回路１５５は、アナログデジタル変換器１３から出力される第２サンプリング値系列（ＤＯＤＤ）のデータレートと同一のデータレートで信号処理結果を出力する。第３信号処理回路１５４および第４信号処理回路１５５の各々の動作周波数は、サンプリング周波数ｆｓの１／４（＝ｆｓ／４）である。 Each of the third signal processing circuit 154 and the fourth signal processing circuit 155 performs predetermined processing (for example, filter processing) on a series of sampling value digital signals output from the third multiplier 152 and the fourth multiplier 153. To do. The third signal processing circuit 154 and the fourth signal processing circuit 155 are, for example, FIR filters or IIR filters. The third signal processing circuit 154 and the fourth signal processing circuit 155 use a series of sampling values shifted from each other by one signal among a series of sampling values output from the third multiplier 152 and the fourth multiplier 153. Signal processing in parallel.
Thereby, the third signal processing circuit 154 and the fourth signal processing circuit 155 output the signal processing result at the same data rate as the data rate of the second sampling value series (D ODD ) output from the analog-digital converter 13. . The operating frequency of each of the third signal processing circuit 154 and the fourth signal processing circuit 155 is ¼ (= fs / 4) of the sampling frequency fs.

図３に示す第３信号処理回路１５４および第４信号処理回路１５５の各々は、例えば８タップの係数｛ｈ１，ｈ３，…，ｈ１３，ｈ１５｝のＦＩＲフィルタである。第３信号処理回路１５４は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果ＱＯＤＤを逐次出力する加算器１５４１を備えている。第４信号処理回路１５５は、一連のサンプリング値を用いるフィルタ処理により得られる信号処理結果ＱＥＶＥＮを逐次出力する加算器１５５１を備えている。
第４信号処理回路１５５は、一連のサンプリング値｛Ｘｎ＋１，Ｘｎ＋３，…，Ｘｎ＋１５｝を用いるフィルタ処理により得られる信号処理結果ＱＥＶＥＮ（＝Ｑ（ｎ））を逐次出力する。第３信号処理回路１５４は、第４信号処理回路１５５が用いる一連のサンプリング値に対して１信号分だけ遅れる一連のサンプリング値｛Ｘｎ＋３，Ｘｎ＋５，…，Ｘｎ＋１７｝を用いて、第４信号処理回路１５５のフィルタ処理に並列的にフィルタ処理を実行する。第４信号処理回路１５５は、一連のサンプリング値｛Ｘｎ＋３，Ｘｎ＋５，…，Ｘｎ＋１７｝を用いるフィルタ処理により得られる信号処理結果ＱＯＤＤ（＝Ｉ（ｎ＋１））を逐次出力する。 Each of the third signal processing circuit 154 and the fourth signal processing circuit 155 shown in FIG. 3 is, for example, an FIR filter having 8-tap coefficients {h1, h3,..., H13, h15}. The third signal processing circuit 154 includes an adder 1541 that sequentially outputs a signal processing result Q ODD obtained by filter processing using a series of sampling values. The fourth signal processing circuit 155 includes an adder 1551 that sequentially outputs a signal processing result Q EVEN obtained by filter processing using a series of sampling values.
The fourth signal processing circuit 155 sequentially outputs a signal processing result Q EVEN (= Q (n)) obtained by filter processing using a series of sampling values {Xn + 1, Xn + 3,..., Xn + 15}. The third signal processing circuit 154 uses the series of sampling values {Xn + 3, Xn + 5,..., Xn + 17} that are delayed by one signal with respect to the series of sampling values used by the fourth signal processing circuit 155. The filtering process is executed in parallel with the filtering process 155. The fourth signal processing circuit 155 sequentially outputs a signal processing result Q ODD (= I (n + 1)) obtained by filtering using a series of sampling values {Xn + 3, Xn + 5,..., Xn + 17}.

以上説明した実施形態によれば、サンプリング周波数ｆｓの１／４の動作周波数を有する第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、サンプリング周波数ｆｓが増大しても信号処理のリアルタイム性を適正に確保することができる。逐次振り分けられるサンプリング値を用いて並列的に信号処理を行なう第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、信号処理のリアルタイム性を確保しながら、受信信号を広帯域化することができる。
第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、専用の半導体回路などを用いる必要無しに、ＦＰＧＡなどのプログラマブルロジックデバイスを用いて、第１および第２デジタル信号処理部１４，１５を構成することができる。これにより第１および第２デジタル信号処理部１４，１５の汎用性を増大させることができ、構成に要する費用が嵩むことを抑制することができる。 According to the embodiment described above, by having the first to fourth signal processing circuits 144, 145, 154, and 155 having an operating frequency that is ¼ of the sampling frequency fs, a signal can be obtained even if the sampling frequency fs increases. The real-time property of processing can be ensured appropriately. By having first to fourth signal processing circuits 144, 145, 154, and 155 that perform signal processing in parallel using sampling values that are sequentially distributed, the received signal is widened while ensuring real-time performance of signal processing. can do.
By having the first to fourth signal processing circuits 144, 145, 154, and 155, the first and second digital signal processing units can be used using a programmable logic device such as an FPGA without using a dedicated semiconductor circuit or the like. 14 and 15 can be configured. Thereby, the versatility of the 1st and 2nd digital signal processing parts 14 and 15 can be increased, and it can control that the cost required for composition increases.

以下、変形例について説明する。
上述した実施形態では、第１信号処理回路１４４および第２信号処理回路１４５は、相互に１信号分だけずれる一連のサンプリング値を用いる信号処理を行なうとしたが、これに限定されない。
第１信号処理回路１４４および第２信号処理回路１４５は、１信号分のずれに限らず、相互に所定信号分だけずれる一連のサンプリング値を用いる信号処理を実行してもよい。
上述した実施形態では、第３信号処理回路１５４および第４信号処理回路１５５は、相互に１信号分だけずれる一連のサンプリング値を用いる信号処理を行なうとしたが、これに限定されない。
第３信号処理回路１５４および第４信号処理回路１５５は、１信号分のずれに限らず、相互に所定信号分だけずれる一連のサンプリング値を用いる信号処理を実行してもよい。 Hereinafter, modified examples will be described.
In the above-described embodiment, the first signal processing circuit 144 and the second signal processing circuit 145 perform signal processing using a series of sampling values that are shifted from each other by one signal. However, the present invention is not limited to this.
The first signal processing circuit 144 and the second signal processing circuit 145 are not limited to a shift of one signal, and may perform signal processing using a series of sampling values that are shifted from each other by a predetermined signal.
In the above-described embodiment, the third signal processing circuit 154 and the fourth signal processing circuit 155 perform signal processing using a series of sampling values that are shifted from each other by one signal. However, the present invention is not limited to this.
The third signal processing circuit 154 and the fourth signal processing circuit 155 may perform signal processing using a series of sampling values that are not limited to a shift of one signal but shifted from each other by a predetermined signal.

上述した実施形態では、分配回路１３２はアナログデジタル変換器１３に備えられ、第１振分スイッチ１４１は第１デジタル信号処理部１４に備えられ、第２振分スイッチ１５１は第２デジタル信号処理部１５に備えられるとしたが、これに限定されない。
受信装置１は、図４に示すように、分配回路１３２、第１振分スイッチ１４１、および第２振分スイッチ１５１を有する振分部２０を備えてもよい。
上述した実施形態では、第１デジタル信号処理部１４は第１乗算器１４２および第２乗算器１４３を備え、第２デジタル信号処理部１５は第３乗算器１５２および第４乗算器１５３を備えるとしたが、これに限定されない。
第１デジタル信号処理部１４は、図４に示すように、第３サンプリング値系列（ＤＯＤＤＡ）および第４サンプリング値系列（ＤＥＶＥＮＡ）の各々にｃｏｓ（ｆｓ／４＋位相角）を乗じる乗算器２１１，２１２を有する同相成分出力部２１を備えてもよい。
第２デジタル信号処理部１５は、図４に示すように、第５サンプリング値系列（ＤＯＤＤＢ）および第６サンプリング値系列（ＤＥＶＥＮＢ）の各々にｓｉｎ（ｆｓ／４＋位相角）を乗じる乗算器２２１，２２２を有する直交成分出力部２２を備えてもよい。 In the embodiment described above, the distribution circuit 132 is provided in the analog-to-digital converter 13, the first distribution switch 141 is provided in the first digital signal processing unit 14, and the second distribution switch 151 is provided in the second digital signal processing unit. However, the present invention is not limited to this.
As illustrated in FIG. 4, the receiving device 1 may include a distribution unit 20 including a distribution circuit 132, a first distribution switch 141, and a second distribution switch 151.
In the embodiment described above, the first digital signal processing unit 14 includes the first multiplier 142 and the second multiplier 143, and the second digital signal processing unit 15 includes the third multiplier 152 and the fourth multiplier 153. However, it is not limited to this.
As shown in FIG. 4, the first digital signal processing unit 14 is a multiplier that multiplies each of the third sampling value series (D ODDA ) and the fourth sampling value series (D EVENA ) by cos (fs / 4 + phase angle). You may provide the in-phase component output part 21 which has 211,212.
As shown in FIG. 4, the second digital signal processing unit 15 is a multiplier that multiplies each of the fifth sampling value series (D ODDB ) and the sixth sampling value series (D EVENB ) by sin (fs / 4 + phase angle). You may provide the orthogonal component output part 22 which has 221,222.

以上説明した少なくともひとつの実施形態によれば、サンプリング周波数ｆｓの１／４の動作周波数を有する第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、サンプリング周波数ｆｓが増大しても信号処理のリアルタイム性を適正に確保することができる。逐次振り分けられるサンプリング値を用いて並列的に信号処理を行なう第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、信号処理のリアルタイム性を確保しながら、受信信号を広帯域化することができる。
第１〜第４信号処理回路１４４，１４５，１５４，１５５を持つことにより、専用の半導体回路などを用いる必要無しに、ＦＰＧＡなどのプログラマブルロジックデバイスを用いて、第１および第２デジタル信号処理部１４，１５を構成することができる。これにより第１および第２デジタル信号処理部１４，１５の汎用性を増大させることができ、構成に要する費用が嵩むことを抑制することができる。 According to at least one embodiment described above, the sampling frequency fs is increased by having the first to fourth signal processing circuits 144, 145, 154, and 155 having an operating frequency that is 1/4 of the sampling frequency fs. Even in this case, the real-time property of signal processing can be ensured appropriately. By having first to fourth signal processing circuits 144, 145, 154, and 155 that perform signal processing in parallel using sampling values that are sequentially distributed, the received signal is widened while ensuring real-time performance of signal processing. can do.
By having the first to fourth signal processing circuits 144, 145, 154, and 155, the first and second digital signal processing units can be used using a programmable logic device such as an FPGA without using a dedicated semiconductor circuit or the like. 14 and 15 can be configured. Thereby, the versatility of the 1st and 2nd digital signal processing parts 14 and 15 can be increased, and it can control that the cost required for composition increases.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.

１…受信装置、１０…アンテナ、１１…低ノイズ増幅器、１２…フィルタ回路、１３…アナログデジタル変換器、１３１…サンプリング部、１３２…分配回路、１４…第１デジタル信号処理部、１４１…第１振分スイッチ、１４２…第１乗算器、１４３…第２乗算部、１４４…第１信号処理回路、１４５…第２信号処理回路、１５…第２デジタル信号処理部、１５１…第２振分スイッチ、１５２…第３乗算器、１５３…第４乗算部、１５４…第３信号処理回路、１５５…第４信号処理回路   DESCRIPTION OF SYMBOLS 1 ... Receiver, 10 ... Antenna, 11 ... Low noise amplifier, 12 ... Filter circuit, 13 ... Analog-digital converter, 131 ... Sampling part, 132 ... Distribution circuit, 14 ... 1st digital signal processing part, 141 ... 1st Sorting switch 142... First multiplier 143... Second multiplying unit 144... First signal processing circuit 145... Second signal processing circuit 15... Second digital signal processing unit 151. , 152 ... third multiplier, 153 ... fourth multiplier, 154 ... third signal processing circuit, 155 ... fourth signal processing circuit

Claims (3)

前段間引きを用いた直交復調器を並列化する手段として、
受信信号を所定周期でサンプリングしてサンプリング値を逐次取得するサンプリング値取得部と、
前記サンプリング値取得部により取得される前記サンプリング値を、第１サンプリング値系列と第２サンプリング値系列とに交互に振り分けて逐次出力する第１振分部と、
前記第１振分部から出力される前記第１サンプリング値系列を、第３サンプリング値系列と第４サンプリング値系列とに交互に振り分けて逐次出力する第２振分部と、
前記第１振分部から出力される前記第２サンプリング値系列を、第５サンプリング値系列と第６サンプリング値系列とに交互に振り分けて逐次出力する第３振分部と、
前記第２振分部から出力される前記第３サンプリング値系列に、位相角指定により、１または−１を乗算する第１乗算部と、
前記第２振分部から出力される前記第４サンプリング値系列に、位相角指定により、１または−１を乗算する第２乗算部と、
前記第３振分部から出力される前記第５サンプリング値系列に、位相角指定により、１または−１を乗算する第３乗算部と、
前記第３振分部から出力される前記第６サンプリング値系列に、位相角指定により、１または−１を乗算する第４乗算部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第１乗算部および前記第２乗算部から出力される前記第３サンプリング値系列および前記第４サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する第１信号処理部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第１乗算部および前記第２乗算部から出力される前記第３サンプリング値系列および前記第４サンプリング値系列の一連のサンプリング値のうち前記第１信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第１信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する第２信号処理部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第３乗算部および前記第４乗算部から出力される前記第５サンプリング値系列および前記第６サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する第３信号処理部と、
ＦＩＲ型で係数として偶数を用いるとともに、前記第３乗算部および前記第４乗算部から出力される前記第５サンプリング値系列および前記第６サンプリング値系列の一連のサンプリング値のうち前記第３信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第３信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する第４信号処理部と、
を備える、
受信装置。 As a means to parallelize the quadrature demodulator using the pre-decimation,
A sampling value acquisition unit that samples a received signal at a predetermined period and sequentially acquires a sampling value;
A first allocating unit that alternately distributes the sampling value acquired by the sampling value acquiring unit into a first sampling value sequence and a second sampling value sequence, and
A second allocating unit that alternately distributes the first sampling value series output from the first allocating unit to a third sampling value series and a fourth sampling value series; and
A third sorting unit that alternately distributes the second sampling value series output from the first sorting unit into a fifth sampling value series and a sixth sampling value series; and
A first multiplication unit that multiplies the third sampling value series output from the second distribution unit by 1 or −1 according to a phase angle designation;
A second multiplication unit that multiplies the fourth sampling value series output from the second distribution unit by 1 or −1 according to a phase angle designation;
A third multiplication unit that multiplies the fifth sampling value series output from the third distribution unit by 1 or −1 according to a phase angle designation;
A fourth multiplication unit that multiplies the sixth sampling value series output from the third distribution unit by 1 or −1 according to a phase angle designation;
Obtained by signal processing using an even number as a coefficient in the FIR type and using a series of sampling values of the third sampling value series and the fourth sampling value series output from the first multiplication unit and the second multiplication unit. A first signal processing unit for sequentially outputting signal processing results;
An even number is used as a coefficient in the FIR type, and the first signal processing is performed among a series of sampling values of the third sampling value series and the fourth sampling value series output from the first multiplication unit and the second multiplication unit. The signal processing results obtained by signal processing in parallel with the signal processing executed by the first signal processing unit are sequentially output using a series of sampling values shifted by a predetermined signal with respect to the series of sampling values used by the unit. A second signal processing unit,
Obtained by signal processing using an even number as a coefficient in the FIR type and using a series of sampling values of the fifth sampling value series and the sixth sampling value series output from the third multiplication unit and the fourth multiplication unit. A third signal processing unit that sequentially outputs signal processing results;
An even number is used as a coefficient in the FIR type, and the third signal processing among a series of sampling values of the fifth sampling value series and the sixth sampling value series output from the third multiplication unit and the fourth multiplication unit The signal processing results obtained by signal processing parallel to the signal processing executed by the third signal processing unit are sequentially output using a series of sampling values shifted by a predetermined signal with respect to the series of sampling values used by the unit. A fourth signal processing unit,
Comprising
Receiver device. 前記第２振分部、前記第１乗算部、前記第２乗算部、前記第１信号処理部、および前記第２信号処理部と、前記第３振分部、前記第３乗算部、前記第４乗算部、前記第３信号処理部、および前記第４信号処理部とは、相互に並列的に動作する、
請求項１に記載の受信装置。 The second distribution unit, the first multiplication unit, the second multiplication unit, the first signal processing unit, the second signal processing unit, the third distribution unit, the third multiplication unit, the second The 4 multiplication unit, the third signal processing unit, and the fourth signal processing unit operate in parallel with each other.
The receiving device according to claim 1. 前記第１信号処理部は、前記第２信号処理部が用いる一連のサンプリング値に対して１信号分だけずれる一連のサンプリング値を用いて、前記第２信号処理部が実行する前記信号処理に並列的な信号処理を実行し、
前記第３信号処理部は、前記第４信号処理部が用いる一連のサンプリング値に対して１信号分だけずれる一連のサンプリング値を用いて、前記第４信号処理部が実行する前記信号処理に並列的な信号処理を実行する、
請求項１または請求項２に記載の受信装置。 The first signal processing unit uses a series of sampling values shifted by one signal with respect to a series of sampling values used by the second signal processing unit, and is parallel to the signal processing executed by the second signal processing unit. Signal processing,
The third signal processing unit uses the series of sampling values shifted by one signal with respect to the series of sampling values used by the fourth signal processing unit, and is parallel to the signal processing executed by the fourth signal processing unit. Perform typical signal processing,
The receiving device according to claim 1 or 2.
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