JP2016085492A - Semiconductor integrated device - Google Patents

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和也 加山
Kazuya Kayama
和也 加山
崇夫 藤田
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崇夫 藤田
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated device that suppresses a timing jitter in which a waveform dullness fluctuates due to that the amount of output simultaneous switching noise fluctuates.SOLUTION: The semiconductor integrated device has: a plurality of output buffer means 106 for outputting data to pseudo-memory circuit means 107 and storage means 109; output buffer control means 103 for controlling the timing with which the output buffer means 106 outputs the data; delay selection means 102 for generating data send-out timing; data determination means 105 for determining whether or not to send the data to the pseudo-memory circuit means 107; and a capacity selection means 111 for controlling a load capacity that the pseudo-memory circuit means 107 has so that a characteristic close to the electric characteristics of the output buffer means 106 through the storage means 109 is obtained. The output buffer control means 103 determines, upon determination by the data determination means 105, whether or not to send inverted data to the pseudo-memory circuit means 107.SELECTED DRAWING: Figure 1

Description

本発明は、半導体集積装置に関する。   The present invention relates to a semiconductor integrated device.

近年、半導体プロセスの微細化に伴う電源電圧の低電圧化のため、従来の高い電源電圧では問題になりにくかった電源電圧の変動が、電源電圧に対して大きな比率の変動となり、回路動作に及ぼす影響が増大している。   In recent years, due to the reduction in power supply voltage due to miniaturization of semiconductor processes, fluctuations in power supply voltage, which has not been a problem with conventional high power supply voltages, have a large ratio of fluctuation to power supply voltage, which affects circuit operation. The impact is increasing.

特に、高速データ伝送を必要とするロジックICとダイナミックメモリとのバス接続回路においては、複数の信号線が同時にスイッチングすることで、大きなスイッチング電流が流れるために電源回路に発生する同時スイッチングノイズが問題となっている。以降、前記ダイナミックメモリのことをDRAMと略す。   In particular, in a bus connection circuit between a logic IC and a dynamic memory that requires high-speed data transmission, a large switching current flows due to simultaneous switching of a plurality of signal lines, which causes a problem of simultaneous switching noise generated in a power supply circuit. It has become. Hereinafter, the dynamic memory is abbreviated as DRAM.

この同時スイッチングノイズは、Pチャネル・トランジスタとNチャネル・トランジスタが同時にONになる遷移時間に、電源からグランド側に向かって流れる貫通電流に起因する。また、P型半導体とN型半導体のそれぞれが負荷容量を充電、放電することによる充放電電流にも起因する。ノイズの現象としては先の貫通電流と充放電電流が合成されたスイッチング電流が、電源回路を流れることにより、電源回路の持つインピーダンスで発生する一時的な電圧変動によるノイズである。   This simultaneous switching noise is caused by a through current that flows from the power source toward the ground side during the transition time in which the P-channel transistor and the N-channel transistor are simultaneously turned on. Moreover, it originates also in the charging / discharging electric current by each of a P-type semiconductor and an N-type semiconductor charging and discharging a load capacity. As a phenomenon of noise, switching current, which is a combination of the previous through current and charge / discharge current, flows through the power supply circuit, thereby causing noise due to temporary voltage fluctuations generated by the impedance of the power supply circuit.

半導体の出力バッファにおいてPチャンネルトランジスタがONし、同時にNチャンネルトランジスタがOFFする場合を見ると、電源側に貫通電流と充電電流が、グランド側に貫通電流が流れ、それぞれの電源、グランドインピーダンスによる電圧変動が発生する。   When the P-channel transistor is turned on and the N-channel transistor is turned off at the same time in the semiconductor output buffer, a through current and a charging current flow on the power supply side, and a through current flows on the ground side. Variations occur.

この電圧変動はトランジスタのドレイン−ソース間電圧が一時的に低下したこととなるため、この時のスイッチング特性は通常より長い遷移時間となり、電源変動がない場合に比べて立ち上がり、立下り特性の訛った遷移波形になる。   Since this voltage fluctuation results in a temporary drop in the drain-source voltage of the transistor, the switching characteristics at this time have a longer transition time than usual, and the rise and fall characteristics are greater than when there is no power fluctuation. Transition waveform.

さらにスイッチングノイズ波形は、バス配線上で同時に遷移する信号線の数により変動するため、遷移時の波形の訛り具合が変動する。   Furthermore, since the switching noise waveform varies depending on the number of signal lines that simultaneously transition on the bus wiring, the degree of change in the waveform at the time of transition varies.

この訛りの変動をタイミングジッタと呼び、DRAMのタイミング設計においてはジッタの時間変動幅を除いた時間でセットアップ時間やホールド時間を確保する設計が必要となる。   This fluctuation in fluctuation is called timing jitter, and in the DRAM timing design, it is necessary to secure the setup time and hold time by the time excluding the time fluctuation width of the jitter.

先行技術として、複数の出力バッファにおいて、それぞれPチャンネルトランジスタがONし、同時にNチャンネルトランジスタがOFFする時刻を分散させることで、電圧変動を抑える方法があるが、時刻を分散させるため処理が長期化する(特許文献1参照)。   As a prior art, in a plurality of output buffers, there is a method of suppressing voltage fluctuation by distributing the times when the P-channel transistors are turned on and the N-channel transistors are turned off at the same time. (See Patent Document 1).

特開2004−334271号公報JP 2004-334271 A

本発明の目的は、半導体の出力回路において複数の出力バッファが同時に遷移することにより発生する電源回路の同時スイッチングノイズに関し、同時に遷移する信号線の数が変動するために波形の訛りが変動するタイミングジッタの課題を解決できる半導体集積装置を提供することにある。   An object of the present invention relates to simultaneous switching noise of a power supply circuit caused by simultaneous transition of a plurality of output buffers in a semiconductor output circuit, and the timing at which waveform distortion varies because the number of signal lines that transition simultaneously varies. An object of the present invention is to provide a semiconductor integrated device that can solve the problem of jitter.

上記の目的を達成するために、本発明の半導体集積装置は、
半導体集積回路108と1つ以上の記憶手段109を備える半導体集積装置110であって、
疑似メモリ回路手段107と前記記憶手段109へデータ出力する複数の出力バッファ手段106と、
前記出力バッファ手段106がデータを送り出すタイミングを制御する出力バッファ制御手段103と前記データを送り出すタイミングを生成する遅延選定手段102と、
前記データを疑似メモリ回路手段107に送るか否かを決定するデータ判定手段105と、
前記疑似メモリ回路手段107の有する負荷容量を前記出力バッファ手段106から前記記憶手段109までの電気特性と近い特性が得られるように制御する容量選定部111と、を有し、
前記出力バッファ制御手段103は、前記データ判定手段105の判定を受けて、前記疑似メモリ回路手段107に対して、反転したデータを送るか否かを決定することを特徴とする。
In order to achieve the above object, a semiconductor integrated device of the present invention includes:
A semiconductor integrated device 110 comprising a semiconductor integrated circuit 108 and one or more storage means 109,
A plurality of output buffer means 106 for outputting data to the pseudo memory circuit means 107 and the storage means 109;
An output buffer control means 103 for controlling the timing at which the output buffer means 106 sends out data; a delay selection means 102 for generating the timing at which the data is sent out;
Data determination means 105 for determining whether to send the data to the pseudo memory circuit means 107;
A capacity selection unit 111 for controlling the load capacity of the pseudo memory circuit means 107 so as to obtain characteristics close to the electrical characteristics from the output buffer means 106 to the storage means 109;
The output buffer control means 103 determines whether to send the inverted data to the pseudo memory circuit means 107 in response to the determination of the data determination means 105.

本発明の半導体集積装置によれば、同時スイッチングによる信号ジッタを無くすことができ、セットアップ・ホールドのタイミング制約を緩和できる。結果、DRAM インターフェース部の設計難易度を抑えると共に、同時スイッチング対策として盛り込むバイパスコンデンサの数量を削減することができる。   According to the semiconductor integrated device of the present invention, signal jitter due to simultaneous switching can be eliminated, and the timing restrictions of setup and hold can be relaxed. As a result, it is possible to reduce the design difficulty of the DRAM interface part and to reduce the number of bypass capacitors incorporated as a countermeasure for simultaneous switching.

半導体集積装置全体の構成を示す図である。It is a figure which shows the structure of the whole semiconductor integrated device. 半導体集積装置の物理構造を示す図である。It is a figure which shows the physical structure of a semiconductor integrated device. 遅延選択部の構成を示す図である。It is a figure which shows the structure of a delay selection part. データ判定部の構成を示す図である。It is a figure which shows the structure of a data determination part. データ判定部の動作をタイミングチャートで示した図である。It is the figure which showed the operation | movement of the data determination part with the timing chart. 出力バッファ制御部の構成を示す図である。It is a figure which shows the structure of an output buffer control part. 出力バッファ部の構成を示す図である。It is a figure which shows the structure of an output buffer part. 疑似メモリ回路部の構成を示す図である。It is a figure which shows the structure of a pseudo memory circuit part. 出力バッファから疑似メモリ回路までの電気特性を示す図である。It is a figure which shows the electrical property from an output buffer to a pseudo memory circuit. 負荷選択部の構成を示す図である。It is a figure which shows the structure of a load selection part.

以下、本発明を実施するための形態を図面に基づいて説明する。   Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

<構成と処理>
図1は本発明の第一の実施形態に関わる半導体集積装置110の構成を説明するための図であり、本発明の基本的な構成を示したものである。
<Configuration and processing>
FIG. 1 is a diagram for explaining the configuration of the semiconductor integrated device 110 according to the first embodiment of the present invention, and shows the basic configuration of the present invention.

半導体集積装置110は、半導体集積回路108とメモリ109から構成され、ポータブルオーディオやデジタルカメラなど特定用途の電子機器に組み込まれている装置である。半導体集積回路108は、画像処理、圧縮・伸長処理、暗号・復号処理などの多数の機能が集積された回路であり、メモリ109は、半導体集積回路108の機能回路の処理を実行する際にCPUにより使用される主記憶装置でDRAM等が使用される。   The semiconductor integrated device 110 includes a semiconductor integrated circuit 108 and a memory 109, and is a device incorporated in a specific purpose electronic device such as a portable audio or a digital camera. The semiconductor integrated circuit 108 is a circuit in which many functions such as image processing, compression / decompression processing, and encryption / decryption processing are integrated, and the memory 109 is a CPU when executing processing of functional circuits of the semiconductor integrated circuit 108. A DRAM or the like is used as the main storage device used by the above.

以下、半導体集積回路108の構成、及び動作について簡潔に説明する。機能回路部104は、前述した画像処理、圧縮・伸長処理、暗号・復号処理などの多数の機能が集積された回路である。メモリ制御部101は、不図示のCPUの命令を受けて、機能回路部104とメモリ109のデータ転送を制御する。   Hereinafter, the configuration and operation of the semiconductor integrated circuit 108 will be briefly described. The functional circuit unit 104 is a circuit in which many functions such as the above-described image processing, compression / decompression processing, encryption / decryption processing, and the like are integrated. The memory control unit 101 receives data from a CPU (not shown) and controls data transfer between the functional circuit unit 104 and the memory 109.

遅延選定部102は、メモリ制御部101から転送命令を受けて、出力バッファからデータを出力する際の遅延値を決定する。ここで決定された遅延値は、クロックやデータ・ストローブ信号のようなリファレンスとなる基準信号に同期してデータを出力する際に付加される。   The delay selection unit 102 receives a transfer command from the memory control unit 101 and determines a delay value when data is output from the output buffer. The delay value determined here is added when data is output in synchronization with a reference signal serving as a reference such as a clock or a data strobe signal.

出力バッファ制御部103は、遅延選定部102から受け取った遅延設定データを出力バッファ部が読み取れる形式に変換し、遅延制御信号として出力バッファ部106に対して送る。   The output buffer control unit 103 converts the delay setting data received from the delay selection unit 102 into a format that can be read by the output buffer unit, and sends the data to the output buffer unit 106 as a delay control signal.

容量選定部111は、メモリ制御部101から転送命令を受けて、疑似メモリ回路部107の容量を選択し、疑似メモリ回路部107に対して負荷制御信号を送る。なお、容量選択は、メモリ109が有する容量と同程度の容量を選択するという条件で行われる。   The capacity selection unit 111 receives a transfer command from the memory control unit 101, selects the capacity of the pseudo memory circuit unit 107, and sends a load control signal to the pseudo memory circuit unit 107. Note that the capacity selection is performed under the condition that a capacity comparable to the capacity of the memory 109 is selected.

疑似メモリ回路部107は、容量選定部111からの負荷制御信号に基づき、内部のトランジスタのON/OFFを制御する。   The pseudo memory circuit unit 107 controls ON / OFF of the internal transistor based on the load control signal from the capacitance selection unit 111.

データ判定部105は、機能回路部104から送られてきたデータを入力として受け、データを構成する各ビットにおいて、ビット反転の有無を判定する。そして、判定結果を出力バッファ部106に送る。   The data determination unit 105 receives the data sent from the functional circuit unit 104 as an input, and determines the presence or absence of bit inversion in each bit constituting the data. Then, the determination result is sent to the output buffer unit 106.

出力バッファ部106は、出力バッファ制御部103から受け取った遅延制御信号とデータ判定部105から受け取った判定信号に基づき、データをメモリ109、あるいは疑似メモリ回路部107に書き込む。   The output buffer unit 106 writes data to the memory 109 or the pseudo memory circuit unit 107 based on the delay control signal received from the output buffer control unit 103 and the determination signal received from the data determination unit 105.

以上が半導体集積回路108の構成、及び基本動作となる。   The above is the configuration and basic operation of the semiconductor integrated circuit 108.

図2は図1の半導体集積装置構成の構造図である。プリント基板201は、先に述べた通りポータブルオーディオやデジタルカメラなど特定用途の電子機器に組み込まれている。半田ボール202、パッケージサブストレイト203、ワイヤーボンド204は、プリント基板201と半導体集積回路108を物理的に接続するために使用される。チップバンプ205は、半導体集積回路108とメモリダイ208を接続するために使用される。シリコン貫通電極206とマイクロバンプ207は、複数のメモリダイから構成されるメモリダイ208の個々のダイ同士を接続するために使用される。   FIG. 2 is a structural diagram of the configuration of the semiconductor integrated device of FIG. As described above, the printed circuit board 201 is incorporated in an electronic device for a specific purpose such as a portable audio or a digital camera. The solder ball 202, the package substrate 203, and the wire bond 204 are used for physically connecting the printed circuit board 201 and the semiconductor integrated circuit. The chip bump 205 is used to connect the semiconductor integrated circuit 108 and the memory die 208. The through silicon vias 206 and the micro bumps 207 are used to connect individual dies of the memory die 208 composed of a plurality of memory dies.

なお、本実施例では、ワイヤーボンド204を使用して、パッケージサブストレイト203と半導体集積回路108を接続しているが、ワイヤーボンド204の代わりに、パッケージバンプを使用して接続してもよい。また、個々のメモリダイをマイクロバンプ207を介して接続しているが、マイクロバンプを無くし、シリコン貫通電極206で直接接続してもよいし、マイクロバンプを使用せずにワイヤーボンドを使用して接続してもよい。   In this embodiment, the wire substrate 204 is used to connect the package substrate 203 and the semiconductor integrated circuit 108. However, instead of the wire bond 204, connection may be made using package bumps. In addition, although the individual memory dies are connected via the micro bumps 207, the micro bumps can be eliminated and the silicon through electrodes 206 can be connected directly, or the wire die can be connected without using the micro bumps. May be.

続いて、本発明の特徴となる半導体集積回路108を構成する各ブロックの構成・動作について詳細に説明する。図3は先に説明した遅延選定部102の内部を示す図である。   Next, the configuration and operation of each block constituting the semiconductor integrated circuit 108 that is a feature of the present invention will be described in detail. FIG. 3 is a diagram showing the inside of the delay selection unit 102 described above.

遅延選定部102は、遅延テーブル301と遅延選択部302から構成される。メモリ制御部101から送られてくる転送命令には、転送コマンドが含まれており、遅延選択部302は、先のコマンド情報から、機能回路部104からメモリ109に転送されるデータが何ビットパラレルで送られるかを把握することができる。また、遅延テーブル301には、データ通信するバス幅とそのバス幅でデータ通信したときに生じる同時スイッチングノイズによる遅延の関係が示されている。なお、テーブルに格納されている遅延は、通信しているバスのすべてビットが‘L’→‘H’あるいは‘H’→‘L’にトグルしたときの値となる。   The delay selection unit 102 includes a delay table 301 and a delay selection unit 302. The transfer command sent from the memory control unit 101 includes a transfer command, and the delay selection unit 302 determines how many bits of data transferred from the functional circuit unit 104 to the memory 109 are parallel from the previous command information. You can see if it is sent by. The delay table 301 also shows the relationship between the bus width for data communication and the delay due to simultaneous switching noise that occurs when data communication is performed using the bus width. The delay stored in the table is a value when all the bits of the communicating bus are toggled from “L” to “H” or from “H” to “L”.

以上から、遅延選択部302は、転送命令からメモリとのバス幅を把握し、さらに遅延テーブル301を参照することで、先のバス幅でパラレルデータ転送した際に生じる同時スイッチングノイズによる遅延をデータ転送開始前に把握することができる。遅延選択部302は、把握した遅延を遅延設定データとして、出力バッファ制御部103に送る。   From the above, the delay selection unit 302 grasps the bus width with the memory from the transfer instruction, and further refers to the delay table 301, so that the delay due to the simultaneous switching noise generated when the parallel data transfer is performed with the previous bus width can be performed. It can be grasped before the transfer starts. The delay selection unit 302 sends the grasped delay to the output buffer control unit 103 as delay setting data.

図6は先に説明した出力バッファ制御部103の内部を示す図である。出力バッファ制御部103は、バッファ遅延設定部601から構成される。バッファ遅延設定部601では、リファレンスとなる基準信号(クロックやデータストローブ信号)の一周期から遅延選定部102から受け取った遅延設定データで示される遅延時間を減算した値を遅延制御信号として出力バッファ部106に送る。本動作をすることで、データ転送前に予め、同時スイッチングノイズによる遅延をキャンセルすることができる。   FIG. 6 is a diagram showing the inside of the output buffer control unit 103 described above. The output buffer control unit 103 includes a buffer delay setting unit 601. The buffer delay setting unit 601 uses the value obtained by subtracting the delay time indicated by the delay setting data received from the delay selection unit 102 from one cycle of a reference signal (clock or data strobe signal) as a reference as an output buffer unit. 106. By performing this operation, delay due to simultaneous switching noise can be canceled in advance before data transfer.

図10は先に説明した容量選定部111の内部を示す図である。容量選定部111は、容量テーブル1001と容量選択部1002から構成される。前述したがメモリ制御部101から送られてくる転送命令には、コマンド情報が含まれているため、容量選択部1002は、機能回路部104からメモリ109に転送されるバス幅を把握することができる。さらに、容量テーブル1001には、通信するバス幅とメモリ負荷容量の関係を示すテーブルが格納されているため、容量選定部111は、本テーブルを参照することで、データ転送開始前にメモリ109の容量を把握することができる。容量選定部111は、把握した容量を疑似メモリ負荷制御信号として、疑似メモリ回路部107に送る。   FIG. 10 is a diagram showing the inside of the capacity selection unit 111 described above. The capacity selection unit 111 includes a capacity table 1001 and a capacity selection unit 1002. As described above, since the transfer command sent from the memory control unit 101 includes command information, the capacity selection unit 1002 can grasp the bus width transferred from the functional circuit unit 104 to the memory 109. it can. Furthermore, since the capacity table 1001 stores a table indicating the relationship between the bus width for communication and the memory load capacity, the capacity selection unit 111 refers to this table, so that the data in the memory 109 can be stored before data transfer starts. The capacity can be grasped. The capacity selection unit 111 sends the recognized capacity to the pseudo memory circuit unit 107 as a pseudo memory load control signal.

図8は先に説明した疑似メモリ回路部107の内部を示す図である。疑似メモリ回路部107は、疑似配線801と疑似メモリセル802から構成される。疑似配線は、第一の出力ドライバ素子701とメモリ109を結ぶ配線のもつ電気特性(図9参照)と可能な限り近い特性が得られるように設計されている。また、疑似メモリセル802は、容量選定部111から受け取った疑似メモリ負荷制御信号により、トランジスタのON/OFFが制御され、疑似メモリセル802の容量が、メモリ109の容量と一致するように制御される。   FIG. 8 is a diagram showing the inside of the pseudo memory circuit unit 107 described above. The pseudo memory circuit unit 107 includes a pseudo wiring 801 and a pseudo memory cell 802. The pseudo wiring is designed to obtain characteristics as close as possible to the electrical characteristics (see FIG. 9) of the wiring connecting the first output driver element 701 and the memory 109. Further, the pseudo memory cell 802 is controlled so that the transistor ON / OFF is controlled by the pseudo memory load control signal received from the capacity selection unit 111, and the capacity of the pseudo memory cell 802 matches the capacity of the memory 109. The

図4は先に説明したデータ判定部105の内部を示す図である。データ判定部105は、第一のDフリップフロップ401、第二のDフリップフロップ402、XORゲート403、第三のEN端子付きDフリップフロップ404から構成される。   FIG. 4 is a diagram showing the inside of the data determination unit 105 described above. The data determination unit 105 includes a first D flip-flop 401, a second D flip-flop 402, an XOR gate 403, and a third D flip-flop 404 with an EN terminal.

第一のDフリップフロップ401、第二のDフリップフロップ402は、不図示のクロック制御部から送られてきたクロックに同期する形で、機能回路部104から転送されてきたデータを入力として受け、次クロックで出力する。第一のDフリップフロップ401の出力と第二のDフリップフロップ402の出力をXORゲート403に入力することで、隣接するビットに変化があるかないかを判定することができる。判定した結果は、第三のEN端子付きDフリップフロップ404に入力され、先のクロックのネガティブエッジに同期する形で、出力バッファ部106に送られる。例として、転送データ“101110”を入力したときのデータ判定部105の動作波形を図5に示す。   The first D flip-flop 401 and the second D flip-flop 402 receive the data transferred from the functional circuit unit 104 as an input in synchronization with a clock transmitted from a clock control unit (not shown), Output at the next clock. By inputting the output of the first D flip-flop 401 and the output of the second D flip-flop 402 to the XOR gate 403, it can be determined whether there is a change in adjacent bits. The determination result is input to the third D flip-flop 404 with an EN terminal and sent to the output buffer unit 106 in synchronization with the negative edge of the previous clock. As an example, FIG. 5 shows an operation waveform of the data determination unit 105 when the transfer data “101110” is input.

図7は先に説明した出力バッファ部106の内部を示す図である。出力バッファ部106は、大きく二つのブロックから構成される。一つ目のブロックはメモリ109にデータを転送する第一の出力ドライバ素子701とデータ出力する際に付加する遅延を生成する第一の選択器702と第一の遅延素子704から構成される。二つ目のブロックは、疑似メモリ回路部107にデータを転送する第二の出力ドライバ素子706とデータ出力する際に付加する遅延を生成する第二の選択器703と第二の遅延素子705とデータを反転させる反転対象データ抽出部707から構成される。   FIG. 7 is a diagram showing the inside of the output buffer unit 106 described above. The output buffer unit 106 is mainly composed of two blocks. The first block includes a first output driver element 701 that transfers data to the memory 109, a first selector 702 that generates a delay added when data is output, and a first delay element 704. The second block includes a second output driver element 706 that transfers data to the pseudo memory circuit unit 107, a second selector 703 that generates a delay added when data is output, and a second delay element 705. The inversion target data extraction unit 707 that inverts data is included.

第一の選択器702と第一の遅延素子704の構成は、出力バッファ制御部103の遅延制御信号に基づき構成され、データに対し所望の遅延を与える。同様に、第二の選択器703と第一の遅延素子705の構成も、出力バッファ制御部103の遅延制御信号に基づき構成され、データに対し所定の遅延を与える。なお、第一の選択器702と第二の選択器703に入力される遅延制御信号は必ずしも同一でなくてもよい。反転対象データ抽出部707は、データ判定部105からの判定信号を入力として受け、判定信号が‘Low’のときだけ、転送データを反転して第二の選択器703に出力する。   The configuration of the first selector 702 and the first delay element 704 is configured based on the delay control signal of the output buffer control unit 103, and gives a desired delay to the data. Similarly, the configuration of the second selector 703 and the first delay element 705 is also configured based on the delay control signal of the output buffer control unit 103, and gives a predetermined delay to the data. Note that the delay control signals input to the first selector 702 and the second selector 703 are not necessarily the same. The inversion target data extraction unit 707 receives the determination signal from the data determination unit 105 as an input, and inverts the transfer data and outputs it to the second selector 703 only when the determination signal is ‘Low’.

以上、半導体集積回路からメモリへデータ書き込みにおいて、データに依らずバスに接続されるすべての出力バッファをスイッチングするように動作させることで、同時スイッチングノイズによる電圧変動を一定にできる。電圧変動を一定にすることで、同時スイッチングノイズによる遅延を一定にできる。よって、テーブルを用いて一定の電圧変動化での遅延を算出し、メモリへデータを出力する際、遅延を加味すれば同時スイッチングノイズによる遅延をキャンセルした状態でデータを送ることができる。つまり、同時スイッチングノイズによる遅延分、セットアップ・ホールドのタイミング制約を緩和できる。結果、DRAM インターフェース部の設計難易度を抑えると共に、同時スイッチング対策として盛り込むバイパスコンデンサの数量を削減することができる。   As described above, when writing data from the semiconductor integrated circuit to the memory, the voltage fluctuation due to the simultaneous switching noise can be made constant by operating all the output buffers connected to the bus regardless of the data. By making the voltage fluctuation constant, the delay due to simultaneous switching noise can be made constant. Therefore, when a delay due to constant voltage fluctuation is calculated using a table and data is output to the memory, the data can be sent in a state in which the delay due to the simultaneous switching noise is canceled if the delay is taken into consideration. That is, the setup / hold timing constraint can be relaxed by the delay due to simultaneous switching noise. As a result, it is possible to reduce the design difficulty of the DRAM interface part and to reduce the number of bypass capacitors incorporated as a countermeasure for simultaneous switching.

101 メモリ制御部、102 遅延選択部、103 出力バッファ制御部、
104 機能回路部、105 データ判定部、106 出力バッファ部、
107 疑似メモリ回路部、108 半導体集積回路、109 メモリ、
110 半導体集積装置、201 プリント基板、202 半田ボール、
203 パッケージサブストレイト、204 ワイヤーボンド、205 チップバンプ、
206 シリコン貫通電極、207 マイクロバンプ、208 メモリダイ、
301 遅延テーブル、302 遅延選択部、401 第一のDフリップフロップ、
402 第二のDフリップフロップ、403 XORゲート、
404 第三のEN端子付きDフリップフロップ、601 バッファ遅延設定部、
602 疑似メモリ負荷設定部、701 第一の出力ドライバ素子、
702 第一の選択器、703 第二の選択器、704 第一の遅延回路、
705 第二の遅延回路、706 第二の出力ドライバ素子、
707 反転対象データ抽出部、801 疑似配線、802 疑似メモリセル、
1001 容量テーブル、1002 容量選択部
101 memory control unit, 102 delay selection unit, 103 output buffer control unit,
104 functional circuit section, 105 data determination section, 106 output buffer section,
107 pseudo memory circuit section, 108 semiconductor integrated circuit, 109 memory,
110 semiconductor integrated device, 201 printed circuit board, 202 solder ball,
203 package substrate, 204 wire bond, 205 chip bump,
206 Silicon through electrode, 207 Micro bump, 208 Memory die,
301 delay table 302 delay selection unit 401 first D flip-flop
402 second D flip-flop, 403 XOR gate,
404 D flip-flop with third EN terminal, 601 Buffer delay setting unit,
602 pseudo memory load setting unit, 701 first output driver element,
702 first selector, 703 second selector, 704 first delay circuit,
705 second delay circuit, 706 second output driver element,
707 inversion target data extraction unit, 801 pseudo wiring, 802 pseudo memory cell,
1001 capacity table, 1002 capacity selection section

Claims (4)

半導体集積回路108と1つ以上の記憶装置109を備える半導体集積装置110であって、
疑似メモリ回路手段107と記憶手段109へデータ出力する複数の出力バッファ手段106と、
前記出力バッファ手段106からデータを送り出すタイミングを制御する出力バッファ制御手段103と、
前記データを送り出すタイミングを生成する遅延選定手段102と、
前記データを疑似メモリ回路手段107に送るか否かを決定するデータ判定手段105と、
前記疑似メモリ回路手段107の有する負荷容量を前記出力バッファ手段106から前記記憶手段109までの電気特性と近い特性が得られるように制御する容量選定部111と、
を有し、
前記出力バッファ制御手段103は、前記データ判定手段105の判定を受けて、前記疑似メモリ回路手段107に対して、反転したデータを送るか否かを決定することを特徴とする半導体集積装置。
A semiconductor integrated device 110 comprising a semiconductor integrated circuit 108 and one or more storage devices 109,
A plurality of output buffer means 106 for outputting data to the pseudo memory circuit means 107 and the storage means 109;
Output buffer control means 103 for controlling the timing of sending data from the output buffer means 106;
A delay selecting means 102 for generating a timing for sending out the data;
Data determination means 105 for determining whether to send the data to the pseudo memory circuit means 107;
A capacity selection unit 111 for controlling the load capacity of the pseudo memory circuit means 107 so as to obtain characteristics close to the electrical characteristics from the output buffer means 106 to the storage means 109;
Have
The output buffer control means 103 determines whether or not to send inverted data to the pseudo memory circuit means 107 in response to the determination of the data determination means 105.
前記半導体集積回路108と1つ以上の記憶手段109は、1つのパッケージに
封されていることを特徴とする請求項1に記載の半導体集積装置。
The semiconductor integrated device according to claim 1, wherein the semiconductor integrated circuit and the one or more storage units 109 are sealed in one package.
記憶手段109がDRAMであることを特徴とする請求項1に記載の半導体集積装置。   2. The semiconductor integrated device according to claim 1, wherein the storage means is a DRAM. 複数のメモリダイが縦に積まれて構成されていることを特徴とする請求項3に記載のDRAM。   4. The DRAM according to claim 3, wherein a plurality of memory dies are stacked vertically.
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