KR102157368B1 - Output circuit for implementing high speed data transmition - Google Patents

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Abstract

본 발명에 따른 출력 회로는 제 1 데이터 신호를 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 1 출력 드라이버, 그리고 제 2 데이터 신호를 반전 클록 신호에 동기하여 상기 출력 패드로 직접 전달하는 제 2 출력 드라이버를 포함하고, 상기 클록 신호 및 상기 반전 클록 신호는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 멀티플렉싱하도록 제공될 수 있다.The output circuit according to the present invention includes a first output driver that directly transfers a first data signal to an output pad in synchronization with a clock signal, and a second output that directly transfers a second data signal to the output pad in synchronization with an inverted clock signal A driver may be included, and the clock signal and the inverted clock signal may be provided to multiplex the first data signal and the second data signal.

Description

고속 데이터 전송을 구현하기 위한 출력 회로{OUTPUT CIRCUIT FOR IMPLEMENTING HIGH SPEED DATA TRANSMITION}Output circuit for implementing high-speed data transmission {OUTPUT CIRCUIT FOR IMPLEMENTING HIGH SPEED DATA TRANSMITION}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 고속 데이터 전송을 구현하기 위한 출력 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an output circuit for implementing high-speed data transmission.

반도체 메모리 장치는 내부 신호를 외부로 출력하기 위해 출력 드라이버(Output Driver)를 구비한다. 일반적인 출력 드라이버(Output Driver)는 전원 라인과 접지 라인 사이에 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다.The semiconductor memory device includes an output driver to output an internal signal to the outside. A typical output driver includes a PMOS transistor and an NMOS transistor connected in series between a power line and a ground line.

일반적으로 동기식 다이나믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory : 이하 SDRAM)는 시스템 클록의 상승 에지(Rising Edge)에 동기되어 한 주기의 클록에 하나의 데이터를 입출력하는 SDR(Single Data Rate) 방식으로 동작되었다. 그러나 시스템 클록의 주파수가 증가함에 따라, 데이터 입출력 속도의 증가도 요구되었다. 이에 따라, 시스템 클록의 상승 에지(Rising Edge)와 하강 에지(Falling Edge)에 각각 하나씩의 데이터를 입출력하여 한 주기의 클록에 두 개의 데이터를 입출력하는 DDR(Double Data Rate) 방식이 등장하였다. DDR(Double Data Rate) 방식은 내부 동작 주파수의 증가 없이도 고속의 데이터 전송을 가능하게 하였다. 또한, 최근에는 LPDDR(Low Power DDR) 방식이 등장하였다. LPDDR(Low Power DDR) 방식은 적은 전력으로 고속의 데이터 전송을 가능하게 하였다.In general, Synchronous Dynamic Random Access Memory (SDRAM) operates in a single data rate (SDR) method that inputs and outputs one data to a clock in one cycle in synchronization with the rising edge of the system clock. Became. However, as the frequency of the system clock increases, an increase in data input/output speed is also required. Accordingly, a double data rate (DDR) method has emerged in which data is inputted and output one by one to a rising edge and a falling edge of a system clock, and two data is input and output to a clock in one cycle. The DDR (Double Data Rate) method enables high-speed data transmission without increasing the internal operating frequency. In addition, recently, LPDDR (Low Power DDR) method has appeared. The LPDDR (Low Power DDR) method enables high-speed data transmission with little power.

현재의 LPDDR(Low Power DDR) 방식은 클록 주파수보다 낮은 주파수로 전송되는 복수의 데이터 신호들을 멀티플렉싱(Multiplexing)하여 여러 단의 출력 드라이버(Output Driver)를 통해 출력 패드(Output Pad)로 출력하는 구조를 갖는다. 멀티플렉싱(Multiplexing)된 데이터는 클록 주파수와 같은 주파수로 출력 패드까지 전송된다. 하지만, 현재의 LPDDR(Low Power DDR) 방식의 구조에 의하면 멀티플렉싱(Multiplexing)된 이후 출력 패드(Output Pad)까지의 고속 데이터 전송 구간이 길다. 따라서, 클록 주파수가 증가하게 되면, 데이터의 심볼간 간섭(Inter Symbol Interference)이 증가할 수 있다.The current LPDDR (Low Power DDR) method multiplexes a plurality of data signals transmitted at a frequency lower than the clock frequency and outputs them to an output pad through multiple output drivers. Have. The multiplexed data is transmitted to the output pad at the same frequency as the clock frequency. However, according to the current LPDDR (Low Power DDR) structure, a high-speed data transmission period from multiplexing to an output pad is long. Accordingly, when the clock frequency increases, inter-symbol interference of data may increase.

본 발명의 목적은 상기한 문제점을 해결하기 위해 출력 패드 전단에서 데이터 신호들을 멀티플렉싱하여 고속 데이터 전송시 심볼간 간섭을 감소시키는 출력 회로를 제공하는 데 있다.An object of the present invention is to provide an output circuit for reducing inter-symbol interference during high-speed data transmission by multiplexing data signals at a front end of an output pad in order to solve the above problems.

상기 목적을 달성하기 위한 본 발명에 따른 출력 회로는 제 1 데이터 신호를 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 1 출력 드라이버, 그리고 제 2 데이터 신호를 반전 클록 신호에 동기하여 상기 출력 패드로 직접 전달하는 제 2 출력 드라이버를 포함하고, 상기 클록 신호 및 상기 반전 클록 신호는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 멀티플렉싱하도록 제공될 수 있다.The output circuit according to the present invention for achieving the above object includes a first output driver for directly transferring a first data signal to an output pad in synchronization with a clock signal, and a second data signal to the output pad in synchronization with an inverted clock signal. A second output driver that directly transmits may be included, and the clock signal and the inverted clock signal may be provided to multiplex the first data signal and the second data signal.

또한, 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호는 상기 클록 신호 및 상기 반전 클록 신호보다 낮은 주파수로 전송될 수 있다.Also, the first data signal and the second data signal may be transmitted at a lower frequency than the clock signal and the inverted clock signal.

또한, 상기 제 1 출력 드라이버는 상기 클록 신호에 동기하여 상기 제 1 데이터 신호를 상기 출력 패드로 전송하는 제 1 NMOS 트랜지스터를 포함하고, 상기 제 2 출력 드라이버는 상기 반전 클록 신호에 동기하여 상기 제 2 데이터 신호를 상기 출력 패드로 전송하는 제 2 NMOS 트랜지스터를 포함할 수 있다.In addition, the first output driver includes a first NMOS transistor for transmitting the first data signal to the output pad in synchronization with the clock signal, and the second output driver is synchronized with the inverted clock signal. It may include a second NMOS transistor for transmitting a data signal to the output pad.

또한, 상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 상기 클록 신호 및 상기 반전 클록 신호에 동기하여 멀티플렉싱할 수 있다.Also, the first NMOS transistor and the second NMOS transistor may multiplex the first data signal and the second data signal in synchronization with the clock signal and the inverted clock signal.

또한, 상기 제 1 출력 드라이버는, 선택적으로 턴 온(Turn on) 되어 전원 전압을 전달하는 PMOS 트랜지스터, 선택적으로 턴 온(Turn on) 되어 접지 전압을 전달하는 NMOS 트랜지스터, 그리고 상기 클록 신호에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 되는 LVT NMOS 트랜지스터를 포함하고, 상기 LVT NMOS 트랜지스터의 소스는 상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 LVT NMOS 트랜지스터의 드레인은 상기 출력 패드에 연결될 수 있다.Further, the first output driver is a PMOS transistor that is selectively turned on to transmit a power supply voltage, an NMOS transistor that is selectively turned on to transmit a ground voltage, and is turned according to the clock signal. A LVT NMOS transistor that is turned on or turned off, a source of the LVT NMOS transistor is connected to a drain of the PMOS transistor and a drain of the NMOS transistor, and a drain of the LVT NMOS transistor is the Can be connected to the output pad.

또한, 상기 LVT NMOS 트랜지스터의 문턱 전압은 상기 NMOS 트랜지스터의 문턱 전압보다 낮을 수 있다.In addition, the threshold voltage of the LVT NMOS transistor may be lower than that of the NMOS transistor.

또한, 상기 제 2 출력 드라이버는, 선택적으로 턴 온(Turn on) 되어 전원 전압을 전달하는 PMOS 트랜지스터, 선택적으로 턴 온(Turn on) 되어 접지 전압을 전달하는 NMOS 트랜지스터, 그리고 상기 반전 클록 신호에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 되는 LVT NMOS 트랜지스터를 포함하고, 상기 LVT NMOS 트랜지스터의 소스는 상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 LVT NMOS 트랜지스터의 드레인은 상기 출력 패드에 연결될 수 있다.In addition, the second output driver is a PMOS transistor that is selectively turned on to transfer a power supply voltage, an NMOS transistor that is selectively turned on to transfer a ground voltage, and the inverted clock signal. A LVT NMOS transistor that is turned on or turned off, a source of the LVT NMOS transistor is connected to a drain of the PMOS transistor and a drain of the NMOS transistor, and a drain of the LVT NMOS transistor is It can be connected to the output pad.

또한, 상기 LVT NMOS 트랜지스터의 문턱 전압은 상기 NMOS 트랜지스터의 문턱 전압보다 낮을 수 있다.In addition, the threshold voltage of the LVT NMOS transistor may be lower than that of the NMOS transistor.

상기 목적을 달성하기 위한 본 발명에 따른 출력 회로는 제 1 데이터 신호를 부스팅 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 1 출력 드라이버, 제 2 데이터 신호를 부스팅 반전 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 2 출력 드라이버, 제 1 부스팅 커패시터를 이용하여 클록 신호를 상기 부스팅 클록 신호로 변환하는 제 1 클록 부스팅 회로, 그리고 제 2 부스팅 커패시터를 이용하여 반전 클록 신호를 상기 부스팅 반전 클록 신호로 변환하는 제 2 클록 부스팅 회로를 포함하고, 상기 부스팅 클록 신호 및 상기 부스팅 반전 클록 신호는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 멀티플렉싱하도록 제공될 수 있다.The output circuit according to the present invention for achieving the above object includes a first output driver that directly transfers a first data signal to an output pad in synchronization with a boosting clock signal, and a second data signal to an output pad in synchronization with a boosting inversion clock signal. A second output driver that is directly transmitted, a first clock boosting circuit that converts a clock signal to the boosting clock signal using a first boosting capacitor, and converts an inverted clock signal to the boosting inverted clock signal using a second boosting capacitor And a second clock boosting circuit, wherein the boosting clock signal and the boosting inversion clock signal may be provided to multiplex the first data signal and the second data signal.

또한, 상기 제 1 클록 부스팅 회로는 상기 제 1 부스팅 커패시터와 병렬로 연결되는 NMOS 트랜지스터를 포함하고, 상기 부스팅 클록 신호는 상기 클록 신호보다 상기 NMOS 트랜지스터의 문턱 전압의 크기만큼 부스팅될 수 있다.In addition, the first clock boosting circuit includes an NMOS transistor connected in parallel with the first boosting capacitor, and the boosting clock signal may be boosted by a threshold voltage of the NMOS transistor rather than the clock signal.

이상과 같은 본 발명의 실시 예에 따르면, 출력 패드 전단에서 데이터를 멀티플렉싱하여 고속 데이터 전송시 심볼간 간섭을 감소시키는 출력 회로를 제공할 수 있다.According to the embodiment of the present invention as described above, it is possible to provide an output circuit for reducing inter-symbol interference during high-speed data transmission by multiplexing data in front of the output pad.

도 1은 본 발명의 실시 예에 따른 출력 회로를 보여주는 블록도이다.
도 2는 도 1의 출력 회로를 자세히 보여주는 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 클록 전달 회로를 보여주는 회로도이다.
도 4는 도 3의 클록 부스팅 회로들의 입력 신호 및 출력 신호를 보여주는 타이밍도이다.
도 5는 도 3의 출력 회로에 입력 및 출력되는 신호들을 보여주는 타이밍도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 출력 회로를 보여주는 회로도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 출력 회로를 보여주는 회로도이다.
도 8은 본 발명의 출력 회로를 이용한 반도체 메모리 장치의 응용 예를 보여주는 블록도이다.
도 9는 본 발명의 출력 회로를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 10은 본 발명의 출력 회로를 구비한 램(RAM) 및 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11은 본 발명의 출력 회로를 포함하는 컴퓨팅 시스템의 단면을 보여주는 단면도이다.1 is a block diagram showing an output circuit according to an embodiment of the present invention.
2 is a circuit diagram showing in detail the output circuit of FIG. 1.
3 is a circuit diagram showing a clock transmission circuit according to another embodiment of the present invention.
4 is a timing diagram illustrating input signals and output signals of the clock boosting circuits of FIG. 3.
5 is a timing diagram illustrating signals input and output to the output circuit of FIG. 3.
6 is a circuit diagram showing an output circuit according to another embodiment of the present invention.
7 is a circuit diagram showing an output circuit according to another embodiment of the present invention.
8 is a block diagram showing an application example of a semiconductor memory device using the output circuit of the present invention.
9 is a block diagram showing an application example of an electronic system including an output circuit of the present invention.
10 is a block diagram showing a computing system including a RAM and a nonvolatile memory device having an output circuit according to the present invention.
11 is a cross-sectional view of a computing system including the output circuit of the present invention.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.It is to be understood that both the preceding general description and the following detailed description are exemplary, and it is to be understood that additional descriptions of the claimed invention are provided. Reference numerals are indicated in detail in the preferred embodiments of the present invention, examples of which are indicated in the reference drawings. Wherever possible, the same reference numerals are used in the description and drawings to refer to the same or similar parts.

이하에서는, 출력 회로가 본 발명의 특징 및 기능을 설명하기 위한 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.In the following, an output circuit will be used as an example of an electronic device to describe the features and functions of the present invention. However, those familiar with the art will be able to readily understand other advantages and performance of the present invention in accordance with the teachings herein. In addition, the present invention may be implemented or applied through other embodiments. In addition, the detailed description may be modified or changed according to viewpoints and applications without significantly departing from the scope, technical idea, and other objects of the present invention.

도 1은 본 발명의 실시 예에 따른 출력 회로를 보여주는 블록도이다. 도 1을 참조하면, 출력 회로(100)는 제 1 출력 드라이버(110) 및 제 2 출력 드라이버(120)를 포함할 수 있다. 제 1 출력 드라이버(110)는 제 1 데이터 신호(Data1)를 수신할 수 있다. 제 1 출력 드라이버(110)는 수신된 제 1 데이터 신호(Data1)를 클록 신호(CLK)에 동기하여 출력할 수 있다. 제 2 출력 드라이버(120)는 제 2 데이터 신호(Data2)를 수신할 수 있다. 제 2 출력 드라이버(120)는 수신된 제 2 데이터 신호(Data2)를 반전 클록 신호(CLKB)에 동기하여 출력할 수 있다. 클록 신호(CLK)는 일정한 주파수를 가지는 펄스 신호일 수 있다. 반전 클록 신호(CLKB)는 클록 신호(CLK)와 같은 주파수를 가지고 반전된 형태의 펄스 신호일 수 있다. 따라서, 클록 신호(CLK) 및 반전 클록 신호(CLKB)에 의해서 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)는 멀티플렉싱(Multiplexing)될 수 있다. 출력 데이터 신호(DQ)는 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)를 멀티플렉싱(Multiplexing)하여 생성될 수 있다.1 is a block diagram showing an output circuit according to an embodiment of the present invention. Referring to FIG. 1, the output circuit 100 may include a first output driver 110 and a second output driver 120. The first output driver 110 may receive a first data signal Data1. The first output driver 110 may output the received first data signal Data1 in synchronization with the clock signal CLK. The second output driver 120 may receive a second data signal Data2. The second output driver 120 may output the received second data signal Data2 in synchronization with the inverted clock signal CLKB. The clock signal CLK may be a pulse signal having a constant frequency. The inverted clock signal CLKB may be an inverted pulse signal having the same frequency as the clock signal CLK. Accordingly, the first data signal Data1 and the second data signal Data2 may be multiplexed by the clock signal CLK and the inverted clock signal CLKB. The output data signal DQ may be generated by multiplexing the first data signal Data1 and the second data signal Data2.

출력 데이터 신호(DQ)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)와 같은 주파수를 가질 수 있다. 출력 데이터 신호(DQ)는 출력 패드(130)에 연결된 채널을 통해 다른 장치에 전송될 수 있다. 채널은 데이터를 전송하기 위한 데이터 경로(Data Path)를 의미할 수 있다. 채널은 라인(Line) 또는 버스(Bus)로 구현될 수 있다. 예를 들어, 라인(Line) 또는 버스(Bus)는 PCB(Printed Circuit Board) 위 또는 내부에 구현될 수 있다. 데이터 경로(Data Path)는 전기적 경로(Electrical Path) 또는 광학적 경로(Optical Path)를 포함할 수 있다. 광학적 경로(Optical Path)는 광학적 접속 수단(Optical Interconnection Means)을 포함할 수 있다. 예를 들어, 광학적 접속 수단(Optical Interconnection Means)은 광섬유(Optical fiber), 광도파로(Optical Waveguide) 또는 광신호를 전송하는 매체를 포함할 수 있다.The output data signal DQ may have the same frequency as the clock signal CLK and the inverted clock signal CLKB. The output data signal DQ may be transmitted to another device through a channel connected to the output pad 130. The channel may mean a data path for transmitting data. The channel may be implemented as a line or a bus. For example, a line or a bus may be implemented on or inside a printed circuit board (PCB). The data path may include an electrical path or an optical path. The optical path may include optical interconnection means. For example, the optical interconnection means may include an optical fiber, an optical waveguide, or a medium for transmitting an optical signal.

제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)보다 느린 전송 속도를 가질 수 있다. 예를 들어, 클록 신호(CLK) 및 반전 클록 신호(CLKB)는 6.4Gbps로 전송될 수 있다. 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 3.2Gbps로 전송될 수 있다. 일반적으로 클록 신호(CLK) 및 반전 클록 신호(CLKB)는 논리 0 또는 1을 반복적으로 포함할 수 있다. 그래서, 클록 신호(CLK) 및 반전 클록 신호(CLKB)의 경우 고속으로 전송되어도 심볼간 간섭(Inter Symbol Interference)은 발생하지 않을 수 있다. 하지만, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 논리 0 또는 1을 랜덤(Random)하게 포함할 수 있다. 그래서, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)의 경우 고속으로 전송되면 심볼간 간섭(Inter Symbol Interference)이 발생할 수 있다. 그러므로 고속 전송 구간이 길어지면, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)의 오류 발생 확률은 증가하게 된다. 따라서, 저속으로 전송된 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 출력 패드(130)의 전단에서 멀티플렉싱(Multiplexing)하여 출력하면, 출력 데이터 신호(DQ)의 심볼간 간섭(Inter Symbol Interference)은 감소할 수 있다.The first data signal Data1 and the second data signal Data2 may have a transmission speed slower than the clock signal CLK and the inverted clock signal CLKB. For example, the clock signal CLK and the inverted clock signal CLKB may be transmitted at 6.4 Gbps. The first data signal Data1 and the second data signal Data2 may be transmitted at 3.2Gbps. In general, the clock signal CLK and the inverted clock signal CLKB may repeatedly include logic 0 or 1. Therefore, even if the clock signal CLK and the inverted clock signal CLKB are transmitted at high speed, inter symbol interference may not occur. However, the first data signal Data1 and the second data signal Data2 may include logic 0 or 1 randomly. Therefore, when the first data signal Data1 and the second data signal Data2 are transmitted at high speed, inter-symbol interference may occur. Therefore, when the high-speed transmission period is longer, the probability of occurrence of an error in the first data signal Data1 and the second data signal Data2 increases. Accordingly, when the first data signal Data1 and the second data signal Data2 transmitted at low speed are multiplexed at the front end of the output pad 130 and output, inter-symbol interference of the output data signal DQ Symbol Interference) can be reduced.

도 2는 도 1의 출력 회로를 자세히 보여주는 회로도이다. 도 2를 참조하면, 출력 회로(100)는 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)를 멀티플렉싱(Multiplexing)하여 생성된 출력 데이터 신호(DQ)를 출력 패드(130)를 통해 전송할 수 있다.2 is a circuit diagram showing in detail the output circuit of FIG. 1. 2, the output circuit 100 transmits an output data signal DQ generated by multiplexing the first data signal Data1 and the second data signal Data2 through the output pad 130. I can.

제 1 출력 드라이버(110)는 PMOS 트랜지스터(111), NMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)을 포함할 수 있다. 제 1 데이터 신호(Data1)는 노드(N11)를 통해 PMOS 트랜지스터(111)의 게이트와 NMOS 트랜지스터(112)의 게이트에 입력될 수 있다. PMOS 트랜지스터(111)와 NMOS 트랜지스터(112)는 전원 전압(VDDQ) 단자와 접지 전압(VSSQ) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(111)의 소스는 전원 전압(VDDQ) 단자에 연결될 수 있다. NMOS 트랜지스터(112)의 소스는 접지 전압(VSSQ) 단자에 연결될 수 있다. PMOS 트랜지스터(111)의 드레인과 NMOS 트랜지스터(112)의 드레인은 노드(N12)에 연결될 수 있다. NMOS 트랜지스터(113)의 소스는 노드(N12)에 연결될 수 있다. NMOS 트랜지스터(113)의 드레인은 노드(N15)에 연결될 수 있다.The first output driver 110 may include a PMOS transistor 111, an NMOS transistor 112 and an NMOS transistor 113. The first data signal Data1 may be input to the gate of the PMOS transistor 111 and the gate of the NMOS transistor 112 through the node N11. The PMOS transistor 111 and the NMOS transistor 112 may be connected in series between the power voltage VDDQ terminal and the ground voltage VSSQ terminal. The source of the PMOS transistor 111 may be connected to the power voltage VDDQ terminal. The source of the NMOS transistor 112 may be connected to the ground voltage VSSQ terminal. The drain of the PMOS transistor 111 and the drain of the NMOS transistor 112 may be connected to the node N12. The source of the NMOS transistor 113 may be connected to the node N12. The drain of the NMOS transistor 113 may be connected to the node N15.

제 2 출력 드라이버(120)는 PMOS 트랜지스터(121), NMOS 트랜지스터(122) 및 NMOS 트랜지스터(123)을 포함할 수 있다. 제 2 데이터 신호(Data2)는 노드(N13)를 통해 PMOS 트랜지스터(121)의 게이트와 NMOS 트랜지스터(122)의 게이트에 입력될 수 있다. PMOS 트랜지스터(121)와 NMOS 트랜지스터(122)는 전원 전압(VDDQ) 단자와 접지 전압(VSSQ) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(121)의 소스는 전원 전압(VDDQ) 단자에 연결될 수 있다. NMOS 트랜지스터(122)의 소스는 접지 전압(VSSQ) 단자에 연결될 수 있다. PMOS 트랜지스터(121)의 드레인과 NMOS 트랜지스터(122)의 드레인은 노드(N14)에 연결될 수 있다. NMOS 트랜지스터(123)의 소스는 노드(N14)에 연결될 수 있다. NMOS 트랜지스터(123)의 드레인은 노드(N15)에 연결될 수 있다. 출력 패드(130)는 노드(N15)에 연결될 수 있다.The second output driver 120 may include a PMOS transistor 121, an NMOS transistor 122, and an NMOS transistor 123. The second data signal Data2 may be input to the gate of the PMOS transistor 121 and the gate of the NMOS transistor 122 through the node N13. The PMOS transistor 121 and the NMOS transistor 122 may be connected in series between a power voltage VDDQ terminal and a ground voltage VSSQ terminal. The source of the PMOS transistor 121 may be connected to a power voltage VDDQ terminal. The source of the NMOS transistor 122 may be connected to the ground voltage VSSQ terminal. The drain of the PMOS transistor 121 and the drain of the NMOS transistor 122 may be connected to the node N14. The source of the NMOS transistor 123 may be connected to the node N14. The drain of the NMOS transistor 123 may be connected to the node N15. The output pad 130 may be connected to the node N15.

노드(N12)의 신호는 제 1 데이터 신호(Data1)를 반전한 신호일 수 있다. 제 1 데이터 신호(Data1)가 논리 0인 경우, PMOS 트랜지스터(111)만 턴 온(Turn on)될 수 있다. 노드(N12)의 신호는 논리 1의 값을 가질 수 있다. 제 1 데이터 신호(Data1)가 논리 1인 경우, NMOS 트랜지스터(112)만 턴 온(Turn on)될 수 있다. 노드(N12)의 신호는 논리 0의 값을 가질 수 있다. 노드(N12)의 신호는 NMOS 트랜지스터(113)를 통해 노드(N15)로 전송될 수 있다. NMOS 트랜지스터(113)는 클록 신호(CLK)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 노드(N12)의 신호는 클록 신호(CLK)의 주파수에 따라 노드(N15)로 전송될 수 있다.The signal of the node N12 may be a signal obtained by inverting the first data signal Data1. When the first data signal Data1 is logic 0, only the PMOS transistor 111 may be turned on. The signal of the node N12 may have a value of logic 1. When the first data signal Data1 is logic 1, only the NMOS transistor 112 may be turned on. The signal of the node N12 may have a value of logic 0. The signal of the node N12 may be transmitted to the node N15 through the NMOS transistor 113. The NMOS transistor 113 may be turned on or off according to the clock signal CLK. The signal of the node N12 may be transmitted to the node N15 according to the frequency of the clock signal CLK.

노드(N14)의 신호는 제 2 데이터 신호(Data2)를 반전한 신호일 수 있다. 제 2 데이터 신호(Data2)가 논리 0인 경우, PMOS 트랜지스터(121)만 턴 온(Turn on)될 수 있다. 노드(N14)의 신호는 논리 1의 값을 가질 수 있다. 제 2 데이터 신호(Data2)가 논리 1인 경우, NMOS 트랜지스터(122)만 턴 온(Turn on)될 수 있다. 노드(N14)의 신호는 논리 0의 값을 가질 수 있다. 노드(N14)의 신호는 NMOS 트랜지스터(123)를 통해 노드(N15)로 전송될 수 있다. NMOS 트랜지스터(123)는 반전 클록 신호(CLKB)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 노드(N14)의 신호는 반전 클록 신호(CLKB)의 주파수에 따라 노드(N15)로 전송될 수 있다.The signal of the node N14 may be a signal obtained by inverting the second data signal Data2. When the second data signal Data2 is logic 0, only the PMOS transistor 121 may be turned on. The signal of the node N14 may have a value of logic 1. When the second data signal Data2 is logic 1, only the NMOS transistor 122 may be turned on. The signal of the node N14 may have a value of logic 0. The signal of the node N14 may be transmitted to the node N15 through the NMOS transistor 123. The NMOS transistor 123 may be turned on or turned off according to the inverted clock signal CLKB. The signal of the node N14 may be transmitted to the node N15 according to the frequency of the inverted clock signal CLKB.

클록 신호(CLK)와 반전 클록 신호(CLKB)는 서로 반전된 펄스 파형을 가질 수 있다. 따라서, 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)는 NMOS 트랜지스터(113) 및 NMOS 트랜지스터(123)에 의해 멀티플렉싱(Multiplexing)될 수 있다. 멀티플렉싱(Multiplexing)된 출력 데이터 신호(DQ)는 출력 패드(130)를 통해서 출력될 수 있다. 출력 데이터 신호(DQ)는 클록 신호들(CLK, CLKB)와 같은 주파수를 가질 수 있다.The clock signal CLK and the inverted clock signal CLKB may have pulse waveforms inverted from each other. Accordingly, the first data signal Data1 and the second data signal Data2 may be multiplexed by the NMOS transistor 113 and the NMOS transistor 123. The multiplexed output data signal DQ may be output through the output pad 130. The output data signal DQ may have the same frequency as the clock signals CLK and CLKB.

제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)보다 느린 전송 속도를 가질 수 있다. 예를 들어, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 3.2Gbps로 전송되고, 클록 신호(CLK) 및 반전 클록 신호(CLKB)는 6.4Gbps로 전송될 수 있다. 출력 회로(100)는 3.2Gbps의 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 수신하여 멀티플렉싱(Multiplexing)된 6.4Gbps의 출력 데이터 신호(DQ)를 출력할 수 있다. 출력 회로(100)는 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 출력 패드(130) 전단에서 멀티플렉싱(Multiplexing)하여 출력 데이터 신호(DQ)의 고속 전송 구간을 단축할 수 있다. 따라서, 출력 데이터 신호(DQ)의 심볼간 간섭(Inter Symbol Interference)은 감소할 수 있다.The first data signal Data1 and the second data signal Data2 may have a transmission speed slower than the clock signal CLK and the inverted clock signal CLKB. For example, the first data signal Data1 and the second data signal Data2 may be transmitted at 3.2 Gbps, and the clock signal CLK and the inverted clock signal CLKB may be transmitted at 6.4 Gbps. The output circuit 100 may receive the first data signal Data1 and the second data signal Data2 of 3.2Gbps and output the multiplexed output data signal DQ of 6.4Gbps. The output circuit 100 may shorten the high-speed transmission period of the output data signal DQ by multiplexing the first data signal Data1 and the second data signal Data2 in front of the output pad 130. Accordingly, inter-symbol interference of the output data signal DQ can be reduced.

도 3은 본 발명의 다른 실시 예에 따른 클록 부스팅 회로를 보여주는 회로도이다. 도 3을 참조하면, 제 1 클록 부스팅 회로(200)는 클록 신호(CLK)를 부스팅 클록 신호(CLKDB)로 변환하여 출력 회로(100)에 전송할 수 있다. 제 1 클록 부스팅 회로(200)는 제 1 부스팅 커패시터(BC1)를 포함할 수 있다. 제 2 클록 부스팅 회로(300)는 반전 클록 신호(CLKB)를 부스팅 반전 클록 신호(CLKBDB)로 변환하여 출력 회로(100)에 전송할 수 있다. 제 2 클록 부스팅 회로(300)는 제 2 부스팅 커패시터(BC2)를 포함할 수 있다.3 is a circuit diagram showing a clock boosting circuit according to another embodiment of the present invention. Referring to FIG. 3, the first clock boosting circuit 200 may convert the clock signal CLK into a boosting clock signal CLKDB and transmit it to the output circuit 100. The first clock boosting circuit 200 may include a first boosting capacitor BC1. The second clock boosting circuit 300 may convert the inverted clock signal CLKB into a boosting inverted clock signal CLKBDB and transmit it to the output circuit 100. The second clock boosting circuit 300 may include a second boosting capacitor BC2.

제 1 클록 부스팅 회로(200)는 PMOS 트랜지스터들(210, 230, 240) 및 NMOS 트랜지스터들(220, 250)을 포함할 수 있다. 클록 신호(CLK)는 노드(N21)를 통해 PMOS 트랜지스터(210)의 게이트 및 NMOS 트랜지스터(220)의 게이트에 입력될 수 있다. PMOS 트랜지스터(210)와 NMOS 트랜지스터(220)는 전원 전압(VDDQ) 단자와 접지 전압(VSSQ) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(210)의 소스는 전원 전압(VDDQ) 단자에 연결될 수 있다. NMOS 트랜지스터(220)의 소스는 접지 전압(VSSQ) 단자에 연결될 수 있다. PMOS 트랜지스터(210)의 드레인과 NMOS 트랜지스터(220)의 드레인은 노드(N22)에 연결될 수 있다. 제 1 부스팅 커패시터(BC1)는 노드(N22)과 노드(N23) 사이에 연결될 수 있다. PMOS 트랜지스터(230)의 게이트는 접지 전원(VSSQ) 단자에 연결될 수 있다. PMOS 트랜지스터(230)의 소스는 전원 전압(VDDQ) 단자에 연결될 수 있다. PMOS 트랜지스터(230)의 드레인은 PMOS 트랜지스터(240)의 소스에 연결될 수 있다. PMOS 트랜지스터(240)의 게이트는 노드(N22)에 연결될 수 있다. PMOS 트랜지스터(240)의 드레인은 노드(N23)에 연결될 수 있다. NMOS 트랜지스터(250)의 게이트는 노드(N23)에 연결될 수 있다. NMOS 트랜지스터(250)의 소스는 노드(N22)에 연결될 수 있다. 부스팅 클록 신호(CLKDB)는 노드(N23)를 통해 출력될 수 있다.The first clock boosting circuit 200 may include PMOS transistors 210, 230 and 240 and NMOS transistors 220 and 250. The clock signal CLK may be input to the gate of the PMOS transistor 210 and the gate of the NMOS transistor 220 through the node N21. The PMOS transistor 210 and the NMOS transistor 220 may be connected in series between the power voltage VDDQ terminal and the ground voltage VSSQ terminal. The source of the PMOS transistor 210 may be connected to a power voltage VDDQ terminal. The source of the NMOS transistor 220 may be connected to the ground voltage VSSQ terminal. The drain of the PMOS transistor 210 and the drain of the NMOS transistor 220 may be connected to the node N22. The first boosting capacitor BC1 may be connected between the node N22 and the node N23. The gate of the PMOS transistor 230 may be connected to the ground power VSSQ terminal. The source of the PMOS transistor 230 may be connected to the power voltage VDDQ terminal. The drain of the PMOS transistor 230 may be connected to the source of the PMOS transistor 240. The gate of the PMOS transistor 240 may be connected to the node N22. The drain of the PMOS transistor 240 may be connected to the node N23. The gate of the NMOS transistor 250 may be connected to the node N23. The source of the NMOS transistor 250 may be connected to the node N22. The boosting clock signal CLKDB may be output through the node N23.

클록 신호(CLK)가 논리 1인 경우, 노드(N22)의 신호는 논리 0일 수 있다. 노드(N22)의 신호가 논리 0인 경우, PMOS 트랜지스터(240)는 턴 온(Turn on) 될 수 있다. PMOS 트랜지스터(240)가 턴 온(Turn on) 되면, NMOS 트랜지스터(250)는 다이오드(Diode)처럼 동작할 수 있다. 따라서, 부스팅 클록 신호(CLKDB)는 논리 0인 클록 신호(CLK)의 전압값보다 NMOS 트랜지스터(250)의 문턱 전압만큼 상승된 전압값을 가질 수 있다. 이때, PMOS 트랜지스터(230)는 PMOS 트랜지스터(240)에 소량의 전류를 공급하는 커런트 소스(Current Source)로서 동작할 수 있다.When the clock signal CLK is a logic 1, the signal of the node N22 may be a logic 0. When the signal of the node N22 is logic 0, the PMOS transistor 240 may be turned on. When the PMOS transistor 240 is turned on, the NMOS transistor 250 may operate like a diode. Accordingly, the boosting clock signal CLKDB may have a voltage value increased by the threshold voltage of the NMOS transistor 250 than the voltage value of the clock signal CLK, which is logic 0. In this case, the PMOS transistor 230 may operate as a current source supplying a small amount of current to the PMOS transistor 240.

클록 신호(CLK)가 논리 0인 경우, 노드(N22)의 신호는 논리 1일 수 있다. 노드(N22)의 신호가 논리 1인 경우, PMOS 트랜지스터(240)는 턴 오프(Turn off) 될 수 있다. PMOS 트랜지스터(240)가 턴 오프(Turn off)되면, NMOS 트랜지스터(250)는 턴 오프(Turn off) 될 수 있다. 그러면 부스팅 클록 신호(CLKDB)는 제 1 부스팅 커패시터(BC1)에 의해 논리 1인 클록 신호(CLK)의 전압값보다 NMOS 트랜지스터(250)의 문턱 전압만큼 상승된 전압값을 가질 수 있다. 클록 신호(CLK)가 논리 1인 경우, 노드(N23)의 전압값은 제 1 부스팅 커패시터(BC1)에 의해 논리 0인 클록 신호(CLK)의 전압값보다 NMOS 트랜지스터(250)의 문턱 전압만큼 상승된 전압값으로 유지되고 있기 때문이다. 결국, 제 1 클록 부스팅 회로(200)는 클록 신호(CLK)를 반전하여 NMOS 트랜지스터(250)의 문턱 전압만큼 부스팅(Boosting)된 부스팅 클록 신호(CLKDB)를 출력할 수 있다.When the clock signal CLK is a logic 0, the signal of the node N22 may be a logic 1. When the signal of the node N22 is logic 1, the PMOS transistor 240 may be turned off. When the PMOS transistor 240 is turned off, the NMOS transistor 250 may be turned off. Then, the boosting clock signal CLKDB may have a voltage value increased by the threshold voltage of the NMOS transistor 250 from the voltage value of the clock signal CLK, which is logic 1, by the first boosting capacitor BC1. When the clock signal CLK is logic 1, the voltage value of the node N23 is increased by the threshold voltage of the NMOS transistor 250 from the voltage value of the clock signal CLK which is logic 0 by the first boosting capacitor BC1 This is because it is maintained at the voltage value. As a result, the first clock boosting circuit 200 may invert the clock signal CLK to output the boosting clock signal CLKDB boosted by the threshold voltage of the NMOS transistor 250.

제 2 클록 부스팅 회로(300)는 PMOS 트랜지스터들(310, 330, 340) 및 NMOS 트랜지스터들(320, 350)을 포함할 수 있다. 반전 클록 신호(CLKB)는 노드(N31)를 통해 PMOS 트랜지스터(310)의 게이트 및 NMOS 트랜지스터(320)의 게이트에 입력될 수 있다. PMOS 트랜지스터(310)와 NMOS 트랜지스터(320)는 전원 전압(VDDQ) 단자와 접지 전압(VSSQ) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(310)의 소스는 전원 전압(VDDQ) 단자에 연결될 수 있다. NMOS 트랜지스터(320)의 소스는 접지 전압(VSSQ) 단자에 연결될 수 있다. PMOS 트랜지스터(310)의 드레인과 NMOS 트랜지스터(320)의 드레인은 노드(N32)에 연결될 수 있다. 제 2 부스팅 커패시터(BC2)는 노드(N32)과 노드(N33) 사이에 연결될 수 있다. PMOS 트랜지스터(330)의 게이트는 접지 전원(VSSQ) 단자에 연결될 수 있다. PMOS 트랜지스터(330)의 소스는 전원 전압(VDDQ) 단자에 연결될 수 있다. PMOS 트랜지스터(330)의 드레인은 PMOS 트랜지스터(340)의 소스에 연결될 수 있다. PMOS 트랜지스터(340)의 게이트는 노드(N32)에 연결될 수 있다. PMOS 트랜지스터(340)의 드레인은 노드(N33)에 연결될 수 있다. NMOS 트랜지스터(350)의 게이트는 노드(N33)에 연결될 수 있다. NMOS 트랜지스터(350)의 소스는 노드(N32)에 연결될 수 있다. 부스팅 반전 클록 신호(CLKBDB)는 노드(N33)를 통해 출력될 수 있다.The second clock boosting circuit 300 may include PMOS transistors 310, 330 and 340 and NMOS transistors 320 and 350. The inverted clock signal CLKB may be input to the gate of the PMOS transistor 310 and the gate of the NMOS transistor 320 through the node N31. The PMOS transistor 310 and the NMOS transistor 320 may be connected in series between the power voltage VDDQ terminal and the ground voltage VSSQ terminal. The source of the PMOS transistor 310 may be connected to a power voltage VDDQ terminal. The source of the NMOS transistor 320 may be connected to the ground voltage VSSQ terminal. The drain of the PMOS transistor 310 and the drain of the NMOS transistor 320 may be connected to the node N32. The second boosting capacitor BC2 may be connected between the node N32 and the node N33. The gate of the PMOS transistor 330 may be connected to the ground power VSSQ terminal. The source of the PMOS transistor 330 may be connected to a power supply voltage VDDQ terminal. The drain of the PMOS transistor 330 may be connected to the source of the PMOS transistor 340. The gate of the PMOS transistor 340 may be connected to the node N32. The drain of the PMOS transistor 340 may be connected to the node N33. The gate of the NMOS transistor 350 may be connected to the node N33. The source of the NMOS transistor 350 may be connected to the node N32. The boosting inverted clock signal CLKBDB may be output through the node N33.

반전 클록 신호(CLKB)가 논리 1인 경우, 노드(N32)의 출력 신호는 논리 0일 수 있다. 노드(N32)의 출력 신호가 논리 0인 경우, PMOS 트랜지스터(340)는 턴 온(Turn on) 될 수 있다. PMOS 트랜지스터(340)가 턴 온(Turn on) 되면, NMOS 트랜지스터(350)는 다이오드(Diode)처럼 동작할 수 있다. 따라서, 부스팅 반전 클록 신호(CLKBDB)는 논리 0인 반전 클록 신호(CLK)의 전압값보다 NMOS 트랜지스터(350)의 문턱 전압만큼 상승된 전압값을 가질 수 있다. 이때, PMOS 트랜지스터(330)는 PMOS 트랜지스터(340)에 소량의 전류를 공급하는 커런트 소스(Current Source)로서 동작할 수 있다.When the inverted clock signal CLKB is a logic 1, the output signal of the node N32 may be a logic 0. When the output signal of the node N32 is logic 0, the PMOS transistor 340 may be turned on. When the PMOS transistor 340 is turned on, the NMOS transistor 350 may operate like a diode. Accordingly, the boosting inverted clock signal CLKBDB may have a voltage value increased by the threshold voltage of the NMOS transistor 350 from the voltage value of the inverted clock signal CLK, which is logic 0. In this case, the PMOS transistor 330 may operate as a current source supplying a small amount of current to the PMOS transistor 340.

반전 클록 신호(CLKB)가 논리 0인 경우, 노드(N32)의 출력 신호는 논리 1일 수 있다. 노드(N32)의 출력 신호가 논리 1인 경우, PMOS 트랜지스터(340)는 턴 오프(Turn off) 될 수 있다. PMOS 트랜지스터(340)가 턴 오프(Turn off)되면, NMOS 트랜지스터(350)는 턴 오프(Turn off) 될 수 있다. 그러면 부스팅 반전 클록 신호(CLKBDB)는 제 2 부스팅 커패시터(BC2)에 의해 논리 1인 반전 클록 신호(CLK)의 전압값보다 NMOS 트랜지스터(350)의 문턱 전압만큼 상승된 전압값을 가질 수 있다. 반전 클록 신호(CLKB)가 논리 1인 경우, 노드(N33)의 전압값은 제 2 부스팅 커패시터(BC2)에 의해 논리 0인 반전 클록 신호(CLKB)의 전압값보다 NMOS 트랜지스터(350)의 문턱 전압만큼 상승된 전압값으로 유지되고 있기 때문이다. 결국, 제 2 클록 부스팅 회로(300)는 반전 클록 신호(CLKB)를 반전하여 NMOS 트랜지스터(350)의 문턱 전압만큼 부스팅(Boosting)된 부스팅 반전 클록 신호(CLKBDB)를 출력할 수 있다.When the inverted clock signal CLKB is logic 0, the output signal of the node N32 may be logic 1. When the output signal of the node N32 is logic 1, the PMOS transistor 340 may be turned off. When the PMOS transistor 340 is turned off, the NMOS transistor 350 may be turned off. Then, the boosting inverted clock signal CLKBDB may have a voltage value increased by the threshold voltage of the NMOS transistor 350 from the voltage value of the inverted clock signal CLK, which is logic 1, by the second boosting capacitor BC2. When the inverted clock signal CLKB is logic 1, the voltage value of the node N33 is higher than the voltage value of the inverted clock signal CLKB, which is logic 0 by the second boosting capacitor BC2, the threshold voltage of the NMOS transistor 350 This is because it is maintained at the voltage value increased by. As a result, the second clock boosting circuit 300 may invert the inverted clock signal CLKB to output the boosted inverted clock signal CLKBDB boosted by the threshold voltage of the NMOS transistor 350.

도 4는 도 3의 클록 부스팅 회로들의 입력 신호 및 출력 신호를 보여주는 타이밍도이다. 도 3 및 도 4를 참조하면, V1에서 V3사이를 진동하는 클록 신호(CLK)는 제 1 클록 부스팅 회로(200)에 입력될 수 있다. 예들 들어, V1은 0V이고, V3는 1V일 수 있다. 클록 신호(CLK)는 제 1 클록 부스팅 회로(200)에 의해 반전되고 부스팅(Boosting)되어 부스팅 클록 신호(CLKDB)로 변환될 수 있다. 부스팅 클록 신호(CLKDB)는 V2에서 V4사이를 진동하는 펄스 신호일 수 있다. 예를 들어, V2는 0.3V이고, V4는 1.3V일 수 있다. 따라서, 부스팅 클록 신호(CLKDB)는 클록 신호(CLK)보다 0.3V만큼 부스팅(Boosting)된 펄스 신호일 수 있다. 부스팅 클록 신호(CLKDB)는 출력 회로(100)의 NMOS 트랜지스터(113, 도 2 참조)의 게이트로 입력될 수 있다. 클록 신호(CLK)보다 부스팅(Boosting)된 부스팅 클록 신호(CLKDB)를 사용하면, NMOS 트랜지스터(113)의 동작 속도는 향상될 수 있다. 또한, 클록 신호(CLK)보다 부스팅(Boosting)된 부스팅 클록 신호(CLKDB)를 사용하면, NMOS 트랜지스터(113)의 크기는 줄어들 수 있다.4 is a timing diagram illustrating input signals and output signals of the clock boosting circuits of FIG. 3. 3 and 4, a clock signal CLK vibrating between V1 and V3 may be input to the first clock boosting circuit 200. For example, V1 may be 0V and V3 may be 1V. The clock signal CLK may be inverted and boosted by the first clock boosting circuit 200 to be converted into a boosting clock signal CLKDB. The boosting clock signal CLKDB may be a pulse signal that vibrates between V2 and V4. For example, V2 may be 0.3V and V4 may be 1.3V. Accordingly, the boosting clock signal CLKDB may be a pulse signal boosted by 0.3V from the clock signal CLK. The boosting clock signal CLKDB may be input to the gate of the NMOS transistor 113 (refer to FIG. 2) of the output circuit 100. If the boosting clock signal CLKDB, which is boosted rather than the clock signal CLK, is used, the operation speed of the NMOS transistor 113 may be improved. In addition, if the boosting clock signal CLKDB that is boosted rather than the clock signal CLK is used, the size of the NMOS transistor 113 may be reduced.

마찬가지로 V1에서 V3사이를 진동하는 반전 클록 신호(CLKB)는 제 2 클록 부스팅 회로(300)에 입력될 수 있다. 예들 들어, V1은 0V이고, V3는 1V일 수 있다. 반전 클록 신호(CLKB)는 제 2 클록 부스팅 회로(300)에 의해 부스팅되고 반전되어 부스팅 반전 클록 신호(CLKBDB)로 변환될 수 있다. 부스팅 반전 클록 신호(CLKBDB)는 V2에서 V4사이를 진동하는 펄스 신호일 수 있다. 예를 들어, V2는 0.3V이고, V4는 1.3V일 수 있다. 따라서, 부스팅 반전 클록 신호(CLKBDB)는 반전 클록 신호(CLKB)보다 0.3V만큼 부스팅(Boosting)된 펄스 신호일 수 있다. 부스팅(Boosting)된 부스팅 반전 클록 신호(CLKBDB)는 출력 회로(100)의 NMOS 트랜지스터(123)의 게이트로 입력될 수 있다. 반전 클록 신호(CLKB)보다 부스팅(Boosting)된 부스팅 반전 클록 신호(CLKBDB)를 사용하면, NMOS 트랜지스터(123)의 동작 속도는 향상될 수 있다. 또한, 반전 클록 신호(CLKB)보다 부스팅(Boosting)된 부스팅 반전 클록 신호(CLKBDB)를 사용하면, NMOS 트랜지스터(123)의 크기는 줄어들 수 있다.Similarly, the inverted clock signal CLKB vibrating between V1 and V3 may be input to the second clock boosting circuit 300. For example, V1 may be 0V and V3 may be 1V. The inverted clock signal CLKB may be boosted and inverted by the second clock boosting circuit 300 to be converted into a boosting inverted clock signal CLKBDB. The boosting inverted clock signal CLKBDB may be a pulse signal that vibrates between V2 and V4. For example, V2 may be 0.3V and V4 may be 1.3V. Accordingly, the boosting inverted clock signal CLKBDB may be a pulse signal boosted by 0.3V from the inverted clock signal CLKB. The boosted boosting inverted clock signal CLKBDB may be input to the gate of the NMOS transistor 123 of the output circuit 100. When the boosting inverted clock signal CLKBDB, which is boosted rather than the inverted clock signal CLKB, is used, the operation speed of the NMOS transistor 123 may be improved. In addition, if the boosted inverted clock signal CLKBDB, which is boosted rather than the inverted clock signal CLKB, is used, the size of the NMOS transistor 123 may be reduced.

도 5는 도 3의 출력 회로에 입력 및 출력되는 신호들을 보여주는 타이밍도이다. 도 2, 도 3 및 도 5를 참조하면, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 부스팅 클록 신호(CLKDB) 및 부스팅 반전 클록 신호(CLKBDB)보다 느린 속도로 전송될 수 있다. 예를 들어, 부스팅 클록 신호(CLKDB) 및 부스팅 반전 클록 신호(CLKBDB)는 6.4Gbps로 전송되고, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 3.2Gbps로 전송될 수 있다.5 is a timing diagram illustrating signals input and output to the output circuit of FIG. 3. 2, 3, and 5, the first data signal Data1 and the second data signal Data2 may be transmitted at a slower rate than the boosting clock signal CLKDB and the boosting inversion clock signal CLKBDB. . For example, the boosting clock signal CLKDB and the boosting inverted clock signal CLKBDB may be transmitted at 6.4 Gbps, and the first data signal Data1 and the second data signal Data2 may be transmitted at 3.2 Gbps.

제 1 데이터 신호(Data1)는 제 1 출력 드라이버(110)에 입력될 수 있다. 노드(N12)의 신호는 제 1 데이터 신호(Data1)의 반전된 신호일 수 있다. 클록 신호(CLK)는 부스팅 클록 신호(CLKDB)로 변환되어 NMOS 트랜지스터(113)의 게이트에 입력될 수 있다. 부스팅 클록 신호(CLKDB)는 일정한 주기로 논리 0 또는 1을 반복하는 신호일 수 있다.The first data signal Data1 may be input to the first output driver 110. The signal of the node N12 may be an inverted signal of the first data signal Data1. The clock signal CLK may be converted into a boosting clock signal CLKDB and input to the gate of the NMOS transistor 113. The boosting clock signal CLKDB may be a signal that repeats logic 0 or 1 at a constant period.

제 2 데이터 신호(Data2)는 제 2 출력 드라이버(120)에 입력될 수 있다. 노드(N14)의 신호는 제 2 데이터 신호(Data2)의 반전된 신호일 수 있다. 반전 클록 신호(CLKB)는 부스팅 반전 클록 신호(CLKBDB)로 변환되어 NMOS 트랜지스터(123)의 게이트에 입력될 수 있다. 부스팅 반전 클록 신호(CLKBDB)는 일정한 주기로 논리 0 또는 1을 반복하는 신호일 수 있다. 부스팅 반전 클록 신호(CLKBDB)는 부스팅 클록 신호(CLKDB)를 반전한 신호일 수 있다.The second data signal Data2 may be input to the second output driver 120. The signal of the node N14 may be an inverted signal of the second data signal Data2. The inverted clock signal CLKB is converted to a boosting inverted clock signal CLKBDB and may be input to the gate of the NMOS transistor 123. The boosting inverted clock signal CLKBDB may be a signal that repeats logic 0 or 1 at a constant period. The boosting inverted clock signal CLKBDB may be a signal obtained by inverting the boosting clock signal CLKDB.

출력 데이터 신호(DQ)는 NMOS 트랜지스터들(113, 123)에 의해 멀티플렉싱(Multiplexing)되어 출력될 수 있다. 노드(N12)의 신호와 부스팅 클록 신호(CLKDB)가 모두 논리 1인 경우, 출력 데이터 신호(DQ)는 논리 1의 값을 가질 수 있다. 노드(N14)의 신호와 부스팅 반전 클록 신호(CLKBDB)가 모두 논리 1인 경우, 출력 데이터 신호(DQ)는 논리 1의 값을 가질 수 있다. 노드(N12)의 신호와 부스팅 클록 신호(CLKDB) 중 어느 하나가 논리 0이고, 또한, 노드(N14)의 신호와 부스팅 반전 클록 신호(CLKBDB) 중 어느 하나가 논리 0인 경우, 출력 데이터 신호(DQ)는 논리 0의 값을 가질 수 있다. 결국, 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)는 멀티플렉싱(Multiplexing)되어 클록 신호들(CLKDB, CLKBDB)과 같은 전송 속도를 가지는 출력 데이터 신호(DQ)로 변환될 수 있다. 예를 들어, 출력 데이터 신호(DQ)는 6.4Gbps로 전송될 수 있다. 3.2Gbps인 데이터 신호들(Data1, Data2)이 출력 패드(130) 전단에서 멀티플렉싱(Multiplexing)되면, 출력 데이터 신호(DQ)를 6.4Gbps로 전송하는 구간은 단축될 수 있다. 따라서, 출력 데이터 신호(DQ)의 심볼간 간섭(Inter Symbol Interference)은 감소할 수 있다.The output data signal DQ may be multiplexed by the NMOS transistors 113 and 123 to be output. When both the signal of the node N12 and the boosting clock signal CLKDB are logic 1, the output data signal DQ may have a value of logic 1. When both the signal of the node N14 and the boosting inverted clock signal CLKBDB are logic 1, the output data signal DQ may have a value of logic 1. When any one of the signal of the node N12 and the boosting clock signal CLKDB is a logic 0, and any one of the signal of the node N14 and the boosting inversion clock signal CLKBDB is a logic 0, the output data signal ( DQ) may have a value of logical 0. As a result, the first data signal Data1 and the second data signal Data2 may be multiplexed to be converted into an output data signal DQ having the same transmission speed as the clock signals CLKDB and CLKBDB. For example, the output data signal DQ may be transmitted at 6.4 Gbps. When the 3.2 Gbps data signals Data1 and Data2 are multiplexed at the front end of the output pad 130, the section for transmitting the output data signal DQ at 6.4 Gbps can be shortened. Accordingly, inter-symbol interference of the output data signal DQ can be reduced.

도 6은 본 발명의 또 다른 실시 예에 따른 출력 회로를 보여주는 회로도이다. 도 6을 참조하면, 출력 회로(400)의 구성은 도 2의 출력 회로(100)의 구성과 동일할 수 있다. NMOS 트랜지스터(413) 및 NMOS 트랜지스터(423)는 LVT 트랜지스터일 수 있다. LVT 트랜지스터는 일반적인 트랜지스터보다 낮은 문턱 전압을 갖도록 설계될 수 있다. 예를 들어, LVT로 표시된 각각의 NMOS 트랜지스터(413, 423)의 문턱 전압은 다른 각각의 트랜지스터(411, 412, 421, 422)의 문턱 전압보다 50mV 내지 100mV 정도 낮을 수 있다.6 is a circuit diagram showing an output circuit according to another embodiment of the present invention. Referring to FIG. 6, the configuration of the output circuit 400 may be the same as that of the output circuit 100 of FIG. 2. The NMOS transistor 413 and the NMOS transistor 423 may be LVT transistors. LVT transistors can be designed to have a lower threshold voltage than conventional transistors. For example, the threshold voltage of each of the NMOS transistors 413 and 423 denoted as LVT may be about 50 mV to 100 mV lower than the threshold voltage of each of the other transistors 411, 412, 421 and 422.

노드(N42)의 신호는 제 1 데이터 신호(Data1)를 반전한 신호일 수 있다. 제 1 데이터 신호(Data1)가 논리 0인 경우, PMOS 트랜지스터(411)만 턴 온(Turn on)될 수 있다. 노드(N42)의 신호는 논리 1의 값을 가질 수 있다. 제 1 데이터 신호(Data1)가 논리 1인 경우, NMOS 트랜지스터(412)만 턴 온(Turn on)될 수 있다. 노드(N42)의 신호는 논리 0의 값을 가질 수 있다. 노드(N42)의 신호는 LVT NMOS 트랜지스터(413)를 통해 노드(N45)로 전송될 수 있다. LVT NMOS 트랜지스터(413)는 클록 신호(CLK)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 낮은 문턱 전압으로 인하여 LVT NMOS 트랜지스터(413)는 빠른 스위칭 동작을 수행할 수 있다. 노드(N42)의 신호는 클록 신호(CLK)의 주파수에 따라 노드(N45)로 전송될 수 있다.The signal of the node N42 may be a signal obtained by inverting the first data signal Data1. When the first data signal Data1 is logic 0, only the PMOS transistor 411 may be turned on. The signal of the node N42 may have a value of logic 1. When the first data signal Data1 is logic 1, only the NMOS transistor 412 may be turned on. The signal of the node N42 may have a value of logic 0. The signal of the node N42 may be transmitted to the node N45 through the LVT NMOS transistor 413. The LVT NMOS transistor 413 may be turned on or off according to the clock signal CLK. Due to the low threshold voltage, the LVT NMOS transistor 413 can perform a fast switching operation. The signal of the node N42 may be transmitted to the node N45 according to the frequency of the clock signal CLK.

노드(N44)의 신호는 제 2 데이터 신호(Data2)를 반전한 신호일 수 있다. 제 2 데이터 신호(Data2)가 논리 0인 경우, PMOS 트랜지스터(421)만 턴 온(Turn on)될 수 있다. 노드(N44)의 신호는 논리 1의 값을 가질 수 있다. 제 2 데이터 신호(Data2)가 논리 1인 경우, NMOS 트랜지스터(422)만 턴 온(Turn on)될 수 있다. 노드(N44)의 신호는 논리 0의 값을 가질 수 있다. 노드(N44)의 신호는 LVT NMOS 트랜지스터(423)를 통해 노드(N45)로 전송될 수 있다. LVT NMOS 트랜지스터(423)는 반전 클록 신호(CLKB)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 낮은 문턱 전압으로 인하여 LVT NMOS 트랜지스터(423)는 빠른 스위칭 동작을 수행할 수 있다. 노드(N44)의 신호는 반전 클록 신호(CLKB)의 주파수에 따라 노드(N45)로 전송될 수 있다.The signal of the node N44 may be a signal obtained by inverting the second data signal Data2. When the second data signal Data2 is logic 0, only the PMOS transistor 421 may be turned on. The signal of the node N44 may have a value of logic 1. When the second data signal Data2 is a logic 1, only the NMOS transistor 422 may be turned on. The signal of the node N44 may have a value of logic 0. The signal of the node N44 may be transmitted to the node N45 through the LVT NMOS transistor 423. The LVT NMOS transistor 423 may be turned on or turned off according to the inverted clock signal CLKB. Due to the low threshold voltage, the LVT NMOS transistor 423 can perform a fast switching operation. The signal of the node N44 may be transmitted to the node N45 according to the frequency of the inverted clock signal CLKB.

클록 신호(CLK)와 반전 클록 신호(CLKB)는 서로 반전된 펄스 파형을 가질 수 있다. 따라서, 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)는 NMOS 트랜지스터(413) 및 NMOS 트랜지스터(423)에 의해 멀티플렉싱(Multiplexing)될 수 있다. 멀티플렉싱(Multiplexing)된 출력 데이터 신호(DQ)는 출력 패드(430)를 통해서 출력될 수 있다. 출력 데이터 신호(DQ)는 클록 신호들(CLK, CLKB)과 같은 주파수를 가질 수 있다.The clock signal CLK and the inverted clock signal CLKB may have pulse waveforms inverted from each other. Accordingly, the first data signal Data1 and the second data signal Data2 may be multiplexed by the NMOS transistor 413 and the NMOS transistor 423. The multiplexed output data signal DQ may be output through the output pad 430. The output data signal DQ may have the same frequency as the clock signals CLK and CLKB.

제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)보다 느린 전송 속도를 가질 수 있다. 예를 들어, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 3.2Gbps로 전송되고, 클록 신호(CLK) 및 반전 클록 신호(CLKB)는 6.4Gbps로 전송될 수 있다. 출력 회로(400)는 3.2Gbps의 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 수신하여 멀티플렉싱(Multiplexing)된 6.4Gbps의 출력 데이터 신호(DQ)를 출력할 수 있다. 출력 회로(400)는 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 출력 패드(430) 전단에서 멀티플렉싱(Multiplexing)하여 출력 데이터 신호(DQ)의 고속 전송 구간을 단축할 수 있다. 따라서, 출력 데이터 신호(DQ)의 심볼간 간섭(Inter Symbol Interference)은 감소할 수 있다.The first data signal Data1 and the second data signal Data2 may have a transmission speed slower than the clock signal CLK and the inverted clock signal CLKB. For example, the first data signal Data1 and the second data signal Data2 may be transmitted at 3.2 Gbps, and the clock signal CLK and the inverted clock signal CLKB may be transmitted at 6.4 Gbps. The output circuit 400 may receive the first data signal Data1 and the second data signal Data2 of 3.2Gbps and output the multiplexed output data signal DQ of 6.4Gbps. The output circuit 400 may shorten a high-speed transmission period of the output data signal DQ by multiplexing the first data signal Data1 and the second data signal Data2 in front of the output pad 430. Accordingly, inter-symbol interference of the output data signal DQ can be reduced.

도 7은 본 발명의 또 다른 실시 예에 따른 출력 회로를 보여주는 회로도이다. 도 7을 참조하면, 출력 회로(500)의 구성은 도 2의 출력 회로(100)의 구성과 동일할 수 있다. 각각의 트랜지스터(511, 512, 513, 521, 522, 523)는 LVT 트랜지스터일 수 있다. LVT 트랜지스터는 일반적인 트랜지스터보다 낮은 문턱 전압을 갖도록 설계될 수 있다. 예를 들어, LVT로 표시된 트랜지스터들(511, 512, 513, 521, 522, 523)의 문턱 전압은 도 2의 트랜지스터들(111, 112, 113, 121, 122, 123)의 문턱 전압보다 50mV 내지 100mV 정도 낮을 수 있다.7 is a circuit diagram showing an output circuit according to another embodiment of the present invention. Referring to FIG. 7, the configuration of the output circuit 500 may be the same as that of the output circuit 100 of FIG. 2. Each of the transistors 511, 512, 513, 521, 522, and 523 may be an LVT transistor. LVT transistors can be designed to have a lower threshold voltage than conventional transistors. For example, the threshold voltages of the transistors 511, 512, 513, 521, 522, and 523 denoted as LVTs are 50mV or more than the threshold voltages of the transistors 111, 112, 113, 121, 122, 123 It can be as low as 100mV.

또한, 도 3의 클록 부스팅 회로(200)에 의해 부스팅(Boosting)된 부스팅 클록 신호(CLKDB)는 LVT NMOS 트랜지스터(513)의 게이트에 입력될 수 있다. 도 3의 클록 부스팅 회로(300)에 의해 부스팅(Boosting)된 부스팅 반전 클록 신호(CLKBDB)는 LVT NMOS 트랜지스터(523)의 게이트에 입력될 수 있다. 따라서, LVT NMOS 트랜지스터(513) 및 LVT NMOS 트랜지스터(523)는 빠른 스위칭 속도로 동작할 수 있다. 또한, LVT NMOS 트랜지스터(513) 및 LVT NMOS 트랜지스터(523)의 크기는 줄어들 수 있다. 결국, LVT NMOS 트랜지스터(513) 및 LVT NMOS 트랜지스터(523)의 입력 커패시턴스는 감소할 수 있다.
In addition, the boosting clock signal CLKDB boosted by the clock boosting circuit 200 of FIG. 3 may be input to the gate of the LVT NMOS transistor 513. The boosting inversion clock signal CLKBDB boosted by the clock boosting circuit 300 of FIG. 3 may be input to the gate of the LVT NMOS transistor 523. Accordingly, the LVT NMOS transistor 513 and the LVT NMOS transistor 523 can operate at a fast switching speed. Also, the sizes of the LVT NMOS transistor 513 and the LVT NMOS transistor 523 may be reduced. As a result, the input capacitance of the LVT NMOS transistor 513 and the LVT NMOS transistor 523 may be reduced.

노드(N52)의 신호는 제 1 데이터 신호(Data1)를 반전한 신호일 수 있다. 제 1 데이터 신호(Data1)가 논리 0인 경우, LVT PMOS 트랜지스터(511)만 턴 온(Turn on)될 수 있다. 노드(N52)의 신호는 논리 1의 값을 가질 수 있다. 제 1 데이터 신호(Data1)가 논리 1인 경우, LVT NMOS 트랜지스터(512)만 턴 온(Turn on)될 수 있다. 노드(N52)의 신호는 논리 0의 값을 가질 수 있다. 노드(N52)의 신호는 LVT NMOS 트랜지스터(513)를 통해 노드(N55)로 전송될 수 있다. LVT NMOS 트랜지스터(513)는 부스팅 클록 신호(CLKDB)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 낮은 문턱 전압으로 인하여 LVT 트랜지스터들(511, 512, 513)은 빠른 스위칭 동작을 수행할 수 있다. 노드(N52)의 신호는 부스팅 클록 신호(CLKDB)의 주파수에 따라 노드(N55)로 전송될 수 있다.The signal of the node N52 may be a signal obtained by inverting the first data signal Data1. When the first data signal Data1 is logic 0, only the LVT PMOS transistor 511 may be turned on. The signal of the node N52 may have a value of logic 1. When the first data signal Data1 is logic 1, only the LVT NMOS transistor 512 may be turned on. The signal of the node N52 may have a value of logic 0. The signal of the node N52 may be transmitted to the node N55 through the LVT NMOS transistor 513. The LVT NMOS transistor 513 may be turned on or turned off according to the boosting clock signal CLKDB. Due to the low threshold voltage, the LVT transistors 511, 512, and 513 can perform a fast switching operation. The signal of the node N52 may be transmitted to the node N55 according to the frequency of the boosting clock signal CLKDB.

노드(N54)의 신호는 제 2 데이터 신호(Data2)를 반전한 신호일 수 있다. 제 2 데이터 신호(Data2)가 논리 0인 경우, LVT PMOS 트랜지스터(521)만 턴 온(Turn on)될 수 있다. 노드(N54)의 신호는 논리 1의 값을 가질 수 있다. 제 2 데이터 신호(Data2)가 논리 1인 경우, LVT NMOS 트랜지스터(522)만 턴 온(Turn on)될 수 있다. 노드(N54)의 신호는 논리 0의 값을 가질 수 있다. 노드(N54)의 신호는 LVT NMOS 트랜지스터(523)를 통해 노드(N55)로 전송될 수 있다. LVT NMOS 트랜지스터(523)는 부스팅 반전 클록 신호(CLKBDB)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 낮은 문턱 전압으로 인하여 LVT 트랜지스터들(521, 522, 523)은 빠른 스위칭 동작을 수행할 수 있다. 노드(N54)의 신호는 부스팅 반전 클록 신호(CLKBDB)의 주파수에 따라 노드(N55)로 전송될 수 있다.The signal of the node N54 may be a signal obtained by inverting the second data signal Data2. When the second data signal Data2 is logic 0, only the LVT PMOS transistor 521 may be turned on. The signal of the node N54 may have a value of logic 1. When the second data signal Data2 is logic 1, only the LVT NMOS transistor 522 may be turned on. The signal of the node N54 may have a value of logic 0. The signal of the node N54 may be transmitted to the node N55 through the LVT NMOS transistor 523. The LVT NMOS transistor 523 may be turned on or turned off according to the boosting inversion clock signal CLKBDB. Due to the low threshold voltage, the LVT transistors 521, 522, and 523 can perform a fast switching operation. The signal of the node N54 may be transmitted to the node N55 according to the frequency of the boosting inverted clock signal CLKBDB.

부스팅 클록 신호(CLKDB)와 부스팅 반전 클록 신호(CLKBDB)는 서로 반전된 펄스 파형을 가질 수 있다. 따라서, 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)는 LVT NMOS 트랜지스터(513) 및 LVT NMOS 트랜지스터(523)에 의해 멀티플렉싱(Multiplexing)될 수 있다. 멀티플렉싱(Multiplexing)된 출력 데이터 신호(DQ)는 출력 패드(530)를 통해서 출력될 수 있다. 출력 데이터 신호(DQ)는 클록 신호들(CLKDB, CLKBDB)과 같은 주파수를 가질 수 있다.The boosting clock signal CLKDB and the boosting inversion clock signal CLKBDB may have pulse waveforms inverted from each other. Accordingly, the first data signal Data1 and the second data signal Data2 may be multiplexed by the LVT NMOS transistor 513 and the LVT NMOS transistor 523. The multiplexed output data signal DQ may be output through the output pad 530. The output data signal DQ may have the same frequency as the clock signals CLKDB and CLKBDB.

제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 부스팅 클록 신호(CLKDB) 및 부스팅 반전 클록 신호(CLKBDB)보다 느린 전송 속도를 가질 수 있다. 예를 들어, 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)는 3.2Gbps로 전송되고, 부스팅 클록 신호(CLKDB) 및 부스팅 반전 클록 신호(CLKBDB)는 6.4Gbps로 전송될 수 있다. 출력 회로(500)는 3.2Gbps의 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 수신하여 멀티플렉싱(Multiplexing)된 6.4Gbps의 출력 데이터 신호(DQ)를 출력할 수 있다. 출력 회로(500)는 제 1 데이터 신호(Data1) 및 제 2 데이터 신호(Data2)를 출력 패드(530) 전단에서 멀티플렉싱(Multiplexing)하여 출력 데이터 신호(DQ)의 고속 전송 구간을 단축할 수 있다. 따라서, 출력 데이터 신호(DQ)의 심볼간 간섭(Inter Symbol Interference)은 감소할 수 있다.The first data signal Data1 and the second data signal Data2 may have a lower transmission speed than the boosting clock signal CLKDB and the boosting inversion clock signal CLKBDB. For example, the first data signal Data1 and the second data signal Data2 may be transmitted at 3.2 Gbps, and the boosting clock signal CLKDB and the boosting inverted clock signal CLKBDB may be transmitted at 6.4 Gbps. The output circuit 500 may receive the first data signal Data1 and the second data signal Data2 of 3.2 Gbps and output a multiplexed output data signal DQ of 6.4 Gbps. The output circuit 500 may shorten a high-speed transmission period of the output data signal DQ by multiplexing the first data signal Data1 and the second data signal Data2 in front of the output pad 530. Accordingly, inter-symbol interference of the output data signal DQ can be reduced.

도 8은 본 발명의 출력 회로를 이용한 반도체 메모리 장치의 응용 예를 보여주는 블록도이다. 도 8을 참조하면, 반도체 메모리 장치(1000)는 메모리 어레이(1100), 로우 디코더(1200), 컬럼 디코더(1300), 커멘드/어드레스/라이트 데이터 버퍼들(1400), 및 출력 데이터 버퍼들(1500)을 포함할 수 있다.8 is a block diagram showing an application example of a semiconductor memory device using the output circuit of the present invention. Referring to FIG. 8, the semiconductor memory device 1000 includes a memory array 1100, a row decoder 1200, a column decoder 1300, command/address/write data buffers 1400, and output data buffers 1500. ) Can be included.

메모리 어레이(1100)는 DRAM 메모리 셀, SRAM 메모리 셀, NAND 타입 EEPROM 셀 또는 NOR 타입 EEPROM 셀을 복수로 구비할 수 있다. 커멘드/어드레스/라이트 데이터 버퍼들(1400)은 커멘드(Command), 어드레스(Address) 및 라이트(Write) 데이터를 수신하여 버퍼링(Buffering)을 수행할 수 있다. 로우 디코더(1200)는 로우 어드레스(Row Address)를 디코딩(Decoding)하여 메모리 어레이(1100)의 로우(Row)를 선택할 수 있다. 컬럼 디코더(1300)는 컬럼 어드레스(Column Address)를 디코딩(Decoding)하여 메모리 어레이(1100)의 컬럼(Column)을 선택할 수 있다. 출력 데이터 버퍼들(1500)은 메모리 어레이(1100)에서 출력되는 데이터를 버퍼링할 수 있다. 리드(Read) 동작 모드에서 출력 데이터 버퍼들(1500)은 출력 데이터를 입출력 버스(1600)로 출력할 수 있다.The memory array 1100 may include a plurality of DRAM memory cells, SRAM memory cells, NAND type EEPROM cells, or NOR type EEPROM cells. The command/address/write data buffers 1400 may receive a command, an address, and write data to perform buffering. The row decoder 1200 may select a row of the memory array 1100 by decoding a row address. The column decoder 1300 may select a column of the memory array 1100 by decoding a column address. The output data buffers 1500 may buffer data output from the memory array 1100. In the read operation mode, the output data buffers 1500 may output output data to the input/output bus 1600.

출력 데이터 버퍼들(1500)은 본 발명의 출력 회로(100, 도 2 참조)를 포함할 수 있다. 그러한 경우에, 반도체 메모리 장치는 고속의 데이터 전송 동작을 수행할 수 있다. 출력 회로(100)는 출력 데이터 버퍼들(1500)의 출력 패드(130) 전단에서 저속의 데이터 신호들(Data1, Data2)을 멀티플렉싱(Multiplexing)하여 고속의 출력 데이터 신호(DQ)를 출력할 수 있다. 또한, 클록 부스팅 회로들(200, 300, 도 3 참조)은 부스팅 커패시터들(BC1, BC2)을 사용하여 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)을 출력 회로(100)에 제공할 수 있다. 출력 회로(100)는 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)에 의해 빠른 멀티플렉싱(Multiplexing) 동작을 수행할 수 있다.The output data buffers 1500 may include the output circuit 100 (refer to FIG. 2) of the present invention. In such a case, the semiconductor memory device can perform a high-speed data transfer operation. The output circuit 100 may output a high-speed output data signal DQ by multiplexing the low-speed data signals Data1 and Data2 in front of the output pad 130 of the output data buffers 1500. . In addition, the clock boosting circuits 200 and 300 (refer to FIG. 3) may provide the boosted clock signals CLKDB and CLKBDB to the output circuit 100 using the boosting capacitors BC1 and BC2. have. The output circuit 100 may perform a fast multiplexing operation by boosted clock signals CLKDB and CLKBDB.

도 9는 본 발명의 출력 회로를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 9를 참조하면, 전자 시스템(2000)은 입력 장치(2100), 출력 장치(2200), 프로세서 장치(2300) 및 메모리 장치(2400)를 포함한다.9 is a block diagram showing an application example of an electronic system including an output circuit of the present invention. Referring to FIG. 9, the electronic system 2000 includes an input device 2100, an output device 2200, a processor device 2300, and a memory device 2400.

메모리 장치(2400)는 본 발명의 출력 회로(100, 도 2 참조)를 포함할 수 있다. 그러한 경우에, 메모리 장치(2400)는 고속의 데이터 전송 동작을 수행할 수 있다. 출력 회로(100)는 메모리 장치(2400)의 출력 패드(130) 전단에서 저속의 데이터 신호들(Data1, Data2)을 멀티플렉싱(Multiplexing)하여 고속의 출력 데이터 신호(DQ)를 출력할 수 있다. 또한, 클록 부스팅 회로들(200, 300, 도 3 참조)은 부스팅 커패시터들(BC1, BC2)을 사용하여 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)을 출력 회로(100)에 제공할 수 있다. 출력 회로(100)는 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)에 의해 빠른 멀티플렉싱(Multiplexing) 동작을 수행할 수 있다.The memory device 2400 may include the output circuit 100 (refer to FIG. 2) of the present invention. In such a case, the memory device 2400 may perform a high-speed data transmission operation. The output circuit 100 may output a high-speed output data signal DQ by multiplexing the low-speed data signals Data1 and Data2 in front of the output pad 130 of the memory device 2400. In addition, the clock boosting circuits 200 and 300 (refer to FIG. 3) may provide the boosted clock signals CLKDB and CLKBDB to the output circuit 100 using the boosting capacitors BC1 and BC2. have. The output circuit 100 may perform a fast multiplexing operation by boosted clock signals CLKDB and CLKBDB.

프로세서 장치(2300)는 각각 해당하는 인터페이스를 통해서 입력 장치(2100), 출력 장치(2200) 그리고 메모리 장치(2400)를 제어할 수 있다.The processor device 2300 may control the input device 2100, the output device 2200, and the memory device 2400 through respective interfaces.

도 10은 본 발명의 출력 회로를 구비한 램(RAM) 및 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 불휘발성 메모리 장치(3400)를 포함할 수 있다.10 is a block diagram showing a computing system including a RAM and a nonvolatile memory device having an output circuit according to the present invention. The computing system 3000 includes a central processing unit 3100 electrically connected to the system bus 3600, a RAM 3200, a user interface 3300, a modem 3500 such as a baseband chipset, and a nonvolatile memory. Device 3400 may be included.

컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 컴퓨팅 시스템(3000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.When the computing system 3000 is a mobile device, a battery (not shown) for supplying the operating voltage of the computing system 3000 may be additionally provided. Although not shown in the drawing, the computing system 3000 may further include an application chipset, a camera image processor (CIP), a mobile DRAM, and the like. It is self-evident to those who have acquired human knowledge.

램(3200) 또는 불휘발성 메모리 장치(3400)는 본 발명의 출력 회로(100, 도 2 참조)를 포함할 수 있다. 그러한 경우에, 램(3200) 또는 불휘발성 메모리 장치(3400)는 고속의 데이터 전송 동작을 수행할 수 있다. 출력 회로(100)는 램(3200) 또는 불휘발성 메모리 장치(3400)의 출력 패드(130) 전단에서 저속의 데이터 신호들(Data1, Data2)을 멀티플렉싱(Multiplexing)하여 고속의 출력 데이터 신호(DQ)를 출력할 수 있다. 또한, 클록 부스팅 회로들(200, 300, 도 3 참조)은 부스팅 커패시터들(BC1, BC2)을 사용하여 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)을 출력 회로(100)에 제공할 수 있다. 출력 회로(100)는 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)에 의해 빠른 멀티플렉싱(Multiplexing) 동작을 수행할 수 있다.The RAM 3200 or the nonvolatile memory device 3400 may include the output circuit 100 (refer to FIG. 2) of the present invention. In such a case, the RAM 3200 or the nonvolatile memory device 3400 may perform a high-speed data transmission operation. The output circuit 100 multiplexes the low-speed data signals Data1 and Data2 in front of the RAM 3200 or the output pad 130 of the nonvolatile memory device 3400 to provide a high-speed output data signal DQ. Can be printed. In addition, the clock boosting circuits 200 and 300 (refer to FIG. 3) may provide the boosted clock signals CLKDB and CLKBDB to the output circuit 100 using the boosting capacitors BC1 and BC2. have. The output circuit 100 may perform a fast multiplexing operation by boosted clock signals CLKDB and CLKBDB.

도 11은 본 발명의 출력 회로를 포함하는 컴퓨팅 시스템의 단면을 보여주는 단면도이다. 도 11을 참조하면, 컴퓨팅 시스템(4000)은 제 1 장치(4100)와 제 2 장치(4200)를 포함할 수 있다.11 is a cross-sectional view of a computing system including the output circuit of the present invention. Referring to FIG. 11, the computing system 4000 may include a first device 4100 and a second device 4200.

제 1 장치(4100)와 제 2 장치(4200)는 채널을 통하여 데이터 송신을 수행할 수 있다. 제 1 장치(4100)와 제 2 장치(4200)는 패키지를 이용하여 실장될 수 있다. 예를 들어, 제 1 장치(4100)와 제 2 장치(4200)는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.The first device 4100 and the second device 4200 may transmit data through a channel. The first device 4100 and the second device 4200 may be mounted using a package. For example, the first device 4100 and the second device 4200 are PoP (Package on Package), BGAs (Ball grid arrays), CSPs (Chip scale packages), PLCC (Plastic Leaded Chip Carrier), PDIP (Plastic Leaded Chip Carrier) Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC (Small Outline Integrated Circuit), SSOP (Shrink Small Outline Package), TSOP (Thin Small Outline), TQFP (Thin Quad Flatpack), SIP (System In Package), MCP (Multi Chip Package), WFP (Wafer-level Fabricated) Package), WSP (Wafer-Level Processed Stack Package), and the like can be used.

제 1 장치(4100)와 제 2 장치(4200)는 서로 다른 칩으로 구현될 수 있다. 제 1 장치(4100)와 제 2 장치(4200) 사이는 수직 전기 접속(Vertical Electrical Connection), 즉, 비아(Via)를 통해서 연결될 수 있다. 예를 들어, 비아(Via)는 TSV(Through Silicon Via)일 수 있다.The first device 4100 and the second device 4200 may be implemented with different chips. The first device 4100 and the second device 4200 may be connected through a vertical electrical connection, that is, a via. For example, the via may be a TSV (Through Silicon Via).

제 1 장치(4100)와 제 2 장치(4200)는 본 발명의 출력 회로(100, 도 2 참조)를 포함할 수 있다. 그러한 경우에, 제 1 장치(4100)와 제 2 장치(4200)는 고속의 데이터 전송 동작을 수행할 수 있다. 출력 회로(100)는 제 1 장치(4100)와 제 2 장치(4200)의 출력 패드(130) 전단에서 저속의 데이터 신호들(Data1, Data2)을 멀티플렉싱(Multiplexing)하여 고속의 출력 데이터 신호(DQ)를 출력할 수 있다. 또한, 클록 부스팅 회로들(200, 300, 도 3 참조)은 부스팅 커패시터들(BC1, BC2)을 사용하여 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)을 출력 회로(100)에 제공할 수 있다. 출력 회로(100)는 부스팅(Boosting)된 클록 신호들(CLKDB, CLKBDB)에 의해 빠른 멀티플렉싱(Multiplexing) 동작을 수행할 수 있다.The first device 4100 and the second device 4200 may include an output circuit 100 (see FIG. 2) of the present invention. In such a case, the first device 4100 and the second device 4200 may perform a high-speed data transmission operation. The output circuit 100 multiplexes the low-speed data signals Data1 and Data2 in front of the output pad 130 of the first device 4100 and the second device 4200 to provide a high-speed output data signal DQ. ) Can be printed. In addition, the clock boosting circuits 200 and 300 (refer to FIG. 3) may provide the boosted clock signals CLKDB and CLKBDB to the output circuit 100 using the boosting capacitors BC1 and BC2. have. The output circuit 100 may perform a fast multiplexing operation by boosted clock signals CLKDB and CLKBDB.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, an optimal embodiment has been disclosed in the drawings and specifications. Although specific terms have been used herein, these are only used for the purpose of describing the present invention, and are not used to limit the meaning or the scope of the present invention described in the claims. Therefore, those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100, 400, 500 : 출력 회로
110, 410, 510 : 제 1 출력 드라이버
111, 121, 210, 230, 240, 310, 330, 340, 411, 421 : PMOS 트랜지스터
112, 113, 123, 220, 250, 320, 350, 412, 422 : NMOS 트랜지스터
120, 420, 520 : 제 2 출력 드라이버
130, 430, 530 : 출력 패드
200 : 제 1 클록 부스팅 회로
300 : 제 2 클록 부스팅 회로
413, 423, 512, 513, 522, 523 : LVT NMOS 트랜지스터
511, 521 : LVT PMOS 트랜지스터
1000 : 반도체 메모리 장치
1100 : 메모리 어레이
1200 : 로우 디코더 1300 : 컬럼 디코더
1400 : 커멘더/어드레스/라이트 데이터 버퍼들
1500 : 출력 데이터 버퍼들 1600 : 입출력 버스
2000 : 전자 시스템
2100 : 입력 장치 2200 : 출력 장치
2300 : 프로세서 장치
2400 : 메모리 장치 2410 : 메모리
3000 : 컴퓨팅 시스템
3100 : 중앙처리장치 3200 : 램
3300 : 사용자 인터페이스 3400 : 불휘발성 메모리 장치
3500 : 모뎀 3600 : 시스템 버스
4000 : 컴퓨팅 시스템
4100 : 제 1 장치 4200 : 제 2 장치
4300 : 비아(Via)100, 400, 500: output circuit
110, 410, 510: first output driver
111, 121, 210, 230, 240, 310, 330, 340, 411, 421: PMOS transistor
112, 113, 123, 220, 250, 320, 350, 412, 422: NMOS transistor
120, 420, 520: second output driver
130, 430, 530: output pad
200: first clock boosting circuit
300: second clock boosting circuit
413, 423, 512, 513, 522, 523: LVT NMOS transistor
511, 521: LVT PMOS transistor
1000: semiconductor memory device
1100: memory array
1200: row decoder 1300: column decoder
1400: commander/address/write data buffers
1500: output data buffers 1600: input/output bus
2000: electronic system
2100: input device 2200: output device
2300: processor unit
2400: memory device 2410: memory
3000: computing system
3100: central processing unit 3200: RAM
3300: user interface 3400: nonvolatile memory device
3500: modem 3600: system bus
4000: computing system
4100: first device 4200: second device
4300: Via

Claims (10)

제 1 데이터 신호를 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 1 출력 드라이버; 그리고
제 2 데이터 신호를 반전 클록 신호에 동기하여 상기 출력 패드로 직접 전달하는 제 2 출력 드라이버를 포함하고,
상기 클록 신호 및 상기 반전 클록 신호는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 멀티플렉싱하도록 제공되고, 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호는 상기 클록 신호 및 상기 반전 클록 신호보다 낮은 주파수로 전송되는 출력 회로.A first output driver for directly transferring the first data signal to the output pad in synchronization with the clock signal; And
A second output driver for directly transferring a second data signal to the output pad in synchronization with an inverted clock signal,
The clock signal and the inverted clock signal are provided to multiplex the first data signal and the second data signal, and the first data signal and the second data signal are at a lower frequency than the clock signal and the inverted clock signal. The output circuit that is transmitted. 삭제delete 제 1 항에 있어서,
상기 제 1 출력 드라이버는 상기 클록 신호에 동기하여 상기 제 1 데이터 신호를 상기 출력 패드로 전송하는 제 1 NMOS 트랜지스터를 포함하고,
상기 제 2 출력 드라이버는 상기 반전 클록 신호에 동기하여 상기 제 2 데이터 신호를 상기 출력 패드로 전송하는 제 2 NMOS 트랜지스터를 포함하는 출력 회로.The method of claim 1,
The first output driver includes a first NMOS transistor for transmitting the first data signal to the output pad in synchronization with the clock signal,
And the second output driver includes a second NMOS transistor for transmitting the second data signal to the output pad in synchronization with the inverted clock signal. 제 3 항에 있어서,
상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 상기 클록 신호 및 상기 반전 클록 신호에 동기하여 멀티플렉싱하는 출력 회로.The method of claim 3,
The first NMOS transistor and the second NMOS transistor multiplex the first data signal and the second data signal in synchronization with the clock signal and the inverted clock signal. 제 1 항에 있어서,
상기 제 1 출력 드라이버는,
선택적으로 턴 온(Turn on) 되어 전원 전압을 전달하는 PMOS 트랜지스터;
선택적으로 턴 온(Turn on) 되어 접지 전압을 전달하는 NMOS 트랜지스터; 그리고
상기 클록 신호에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 되는 LVT NMOS 트랜지스터를 포함하고,
상기 LVT NMOS 트랜지스터의 소스는 상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 LVT NMOS 트랜지스터의 드레인은 상기 출력 패드에 연결되는 출력 회로.The method of claim 1,
The first output driver,
A PMOS transistor selectively turned on to transmit a power supply voltage;
An NMOS transistor that is selectively turned on to transmit a ground voltage; And
Includes an LVT NMOS transistor turned on or off according to the clock signal,
The source of the LVT NMOS transistor is connected to the drain of the PMOS transistor and the drain of the NMOS transistor, and the drain of the LVT NMOS transistor is connected to the output pad. 제 5 항에 있어서,
상기 LVT NMOS 트랜지스터의 문턱 전압은 상기 NMOS 트랜지스터의 문턱 전압보다 낮은 출력 회로.The method of claim 5,
The threshold voltage of the LVT NMOS transistor is lower than the threshold voltage of the NMOS transistor. 제 1 항에 있어서,
상기 제 2 출력 드라이버는,
선택적으로 턴 온(Turn on) 되어 전원 전압을 전달하는 PMOS 트랜지스터;
선택적으로 턴 온(Turn on) 되어 접지 전압을 전달하는 NMOS 트랜지스터; 그리고
상기 반전 클록 신호에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 되는 LVT NMOS 트랜지스터를 포함하고,
상기 LVT NMOS 트랜지스터의 소스는 상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 LVT NMOS 트랜지스터의 드레인은 상기 출력 패드에 연결되는 출력 회로.The method of claim 1,
The second output driver,
A PMOS transistor selectively turned on to transmit a power supply voltage;
An NMOS transistor that is selectively turned on to transmit a ground voltage; And
An LVT NMOS transistor turned on or off according to the inverted clock signal,
The source of the LVT NMOS transistor is connected to the drain of the PMOS transistor and the drain of the NMOS transistor, and the drain of the LVT NMOS transistor is connected to the output pad. 제 7 항에 있어서,
상기 LVT NMOS 트랜지스터의 문턱 전압은 상기 NMOS 트랜지스터의 문턱 전압보다 낮은 출력 회로.The method of claim 7,
The threshold voltage of the LVT NMOS transistor is lower than the threshold voltage of the NMOS transistor. 제 1 데이터 신호를 부스팅 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 1 출력 드라이버;
제 2 데이터 신호를 부스팅 반전 클록 신호에 동기하여 출력 패드로 직접 전달하는 제 2 출력 드라이버;
제 1 부스팅 커패시터를 이용하여 클록 신호를 상기 부스팅 클록 신호로 변환하는 제 1 클록 부스팅 회로; 그리고
제 2 부스팅 커패시터를 이용하여 반전 클록 신호를 상기 부스팅 반전 클록 신호로 변환하는 제 2 클록 부스팅 회로를 포함하고,
상기 부스팅 클록 신호 및 상기 부스팅 반전 클록 신호는 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 멀티플렉싱하도록 제공되는 출력 회로.A first output driver for directly transmitting the first data signal to the output pad in synchronization with the boosting clock signal;
A second output driver for directly transferring the second data signal to the output pad in synchronization with the boosting inverted clock signal;
A first clock boosting circuit for converting a clock signal into the boosting clock signal using a first boosting capacitor; And
A second clock boosting circuit for converting an inverted clock signal into the boosting inverted clock signal using a second boosting capacitor,
The boosting clock signal and the boosting inverting clock signal are provided to multiplex the first data signal and the second data signal. 제 9 항에 있어서,
상기 제 1 클록 부스팅 회로는 상기 제 1 부스팅 커패시터와 병렬로 연결되는 NMOS 트랜지스터를 포함하고,
상기 부스팅 클록 신호는 상기 클록 신호보다 상기 NMOS 트랜지스터의 문턱 전압의 크기만큼 부스팅되는 출력 회로.The method of claim 9,
The first clock boosting circuit includes an NMOS transistor connected in parallel with the first boosting capacitor,
The boosting clock signal is boosted by a threshold voltage of the NMOS transistor rather than the clock signal.
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