JP2016058701A - パターン形成方法および半導体装置の製造方法 - Google Patents

Abstract

【課題】均一なパターンを形成可能とするパターン形成方法および半導体装置の製造方法を提供すること。【解決手段】実施形態によれば、パターン形成方法では、第１の領域に第１のレジスト層であるレジスト層２４を形成する。第１のレジスト層を形成してから、第２の領域の上に第２のレジスト層であるレジスト層２５を形成する。第１のレジスト層および第２のレジスト層の形成された加工対象をエッチングする。テンプレート２６は、凹凸パターンを備える。第１のレジスト層の形成に当って、凹凸パターンの凸部と加工対象との間隔が第１の長さとなるまで、テンプレート２６を降下させる。第２のレジスト層の形成に当って、凹凸パターンの凸部と加工対象との間隔が第２の長さとなるまで、テンプレート２６を降下させる。第２の長さは、第１の長さとは異なる。【選択図】図４−２

Description

本実施形態は、パターン形成方法および半導体装置の製造方法に関する。

ナノインプリントリソグラフィは、半導体装置の製造過程における微細構造の形成方法の一つである。ナノインプリントリソグラフィに用いられるレジスト材の多くは、通常の光リソグラフィに用いられるレジスト材に比べて、プラズマに対する耐性が弱い。ナノインプリントリソグラフィでは、イオン衝撃の影響により、レジスト層のパターンの形状が劣化することがある。かかる形状劣化が要因となって、レジスト層のパターンの寸法にばらつきが生じる場合がある。加工対象のエッチングにおけるマスクとするレジスト層に寸法のばらつきがある場合、加工対象に均一なパターンを形成することが困難となる。

特許第５２３８７４２号公報

一つの実施形態は、均一なパターンを形成可能とするパターン形成方法および半導体装置の製造方法を提供することを目的とする。

一つの実施形態によれば、パターン形成方法が提供される。パターン形成方法では、加工対象のうち第１の領域に供給されたレジスト材へテンプレートを接触させて、前記第１の領域に第１のレジスト層を形成する。前記テンプレートは、凹凸パターンを備える。前記第１のレジスト層を形成してから、加工対象上の第２の領域に供給されたレジスト材へテンプレートを接触させて、前記第２の領域に第２のレジスト層を形成する。前記テンプレートは、凹凸パターンを備える。前記第１のレジスト層および前記第２のレジスト層の形成された前記加工対象をエッチングする。前記第１のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第１の長さとなるまで、前記テンプレートを降下させる。前記第２のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第２の長さとなるまで、前記テンプレートを降下させる。前記第２の長さは、前記第１の長さとは異なる。

図１は、実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置のうち、メモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。 図２は、実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置のうち、メモリセル領域の一部のレイアウトパターンを示す平面図である。 図３は、図２に示すレイアウトパターンのＡ−Ａ断面図である。 図４−１は、実施形態のパターン形成方法の手順を示す断面図である。 図４−２は、実施形態のパターン形成方法の手順を示す断面図である。 図４−３は、実施形態のパターン形成方法の手順を示す断面図である。

以下に添付図面を参照して、実施形態にかかるパターン形成方法および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。

（実施形態）
実施形態のパターン形成方法は、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリ装置の製造に適用される。パターン形成方法の説明に先立ち、ＮＡＮＤ型フラッシュメモリ装置の構成を説明する。

ＮＡＮＤ型フラッシュメモリ装置は、メモリセル領域と周辺回路領域とを備える。メモリセル領域には、多数のメモリセルトランジスタがマトリクス状に配置されている。周辺回路領域は、周辺回路トランジスタを含む。周辺回路トランジスタは、メモリセルを駆動する。なお、以下の説明では、メモリセルトランジスタを、メモリセルとも称する。

図１は、実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置のうち、メモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。メモリセルアレイは、行列状に配置されたＮＡＮＤセルユニット（メモリユニット）Ｓｕを備える。

ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＳＴ１，ＳＴ２と、メモリセル列とを備える。メモリセル列は、複数のメモリセルＭＣを備える。例えば、選択ゲートトランジスタＳＴ１，ＳＴ２間に、２ⁿ個（ｎは正の整数）のメモリセルＭＣが直列接続されている。ＮＡＮＤセルユニットＳｕ内において、隣接するメモリセルＭＣ同士は、ソース／ドレイン領域を共用する。

図１に示すＸ方向は、ワード線方向およびゲート幅方向に相当する。Ｘ方向に配列されたメモリセルＭＣは、共通のワード線（制御ゲート線）ＷＬに接続されている。Ｘ方向に配列された選択ゲートトランジスタＳＴ１は、共通の選択ゲート線ＳＧＬ１に接続されている。Ｘ方向に配列された選択ゲートトランジスタＳＴ２は、共通の選択ゲート線ＳＧＬ２に接続されている。

図１に示すＹ方向は、Ｘ方向に垂直な方向である。Ｙ方向は、ビット線方向およびゲート長方向に相当する。ビット線コンタクトＣＢは、選択ゲートトランジスタＳＴ１のドレイン領域に接続されている。ビット線コンタクトＣＢの一方の端は、ビット線ＢＬに接続されている。ビット線ＢＬは、Ｙ方向に延ばされている。選択ゲートトランジスタＳＴ２は、ソース領域を介して、ソース線ＳＬに接続されている。ソース線ＳＬは、Ｘ方向に延ばされている。

図２は、実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置のうち、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板１は、Ｙ方向に延ばされた複数のＳＴＩ（Shallow Trench Isolation）２を備える。ＳＴＩ２は、素子分離領域である。ＳＴＩ２は、Ｘ方向において所定の間隔をなして形成されている。

活性領域３は、ＳＴＩ２に隣接する。複数の活性領域３は、Ｘ方向において、ＳＴＩ２を介して互いに分離されている。メモリセルＭＣのワード線ＷＬは、Ｙ方向において所定の間隔をなして形成されている。ワード線ＷＬは、ラインアンドスペースのパターンをなす。

互いに隣り合う２本の選択ゲート線ＳＧＬ１は、並行して形成されている。選択ゲート線ＳＧＬ１は、Ｘ方向に延ばされている。２本の選択ゲート線ＳＧＬ１の間の活性領域３には、ビット線コンタクトＣＢがそれぞれ形成されている。この例では、隣り合う活性領域３同士で、Ｙ方向におけるビット線コンタクトＣＢの位置を異ならせている。２本の選択ゲート線ＳＧＬ１の間には、一方の選択ゲート線ＳＧＬ１側に寄せられたビット線コンタクトＣＢと、他方の選択ゲート線ＳＧＬ１側に寄せられたビット線コンタクトＣＢとが、交互に配置されている。

互いに隣り合う２本の選択ゲート線ＳＧＬ２は、並行して形成されている。選択ゲート線ＳＧＬ２は、Ｘ方向に延ばされている。２本の選択ゲート線ＳＧＬ２の間の活性領域３には、ソース線コンタクトＣＳが配置されている。

メモリセルＭＣの積層ゲート構造ＭＧは、ワード線ＷＬに交差する活性領域３の上に形成されている。選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２は、選択ゲート線ＳＧＬ１，ＳＧＬ２に交差する活性領域３の上に形成されている。

図３は、図２に示すレイアウトパターンのＡ−Ａ断面図である。図３には、活性領域３における選択ゲートトランジスタＳＴ１，ＳＴ２のゲート構造ＳＧ１，ＳＧ２と、２つの選択ゲートトランジスタＳＴ１，ＳＴ２間に配置されたメモリセルＭＣの積層ゲート構造ＭＧを示している。

積層ゲート構造ＭＧおよびゲート構造ＳＧ１，ＳＧ２は、シリコン基板などの半導体基板１の上に形成されている。積層ゲート構造ＭＧおよびゲート構造ＳＧ１，ＳＧ２は、浮遊ゲート電極膜１２、電極間絶縁膜１３および制御ゲート電極膜１４を備える。浮遊ゲート電極膜１２は、基板１上に形成されたトンネル絶縁膜１１に積層されている。電極間絶縁膜１３および制御ゲート電極膜１４は、浮遊ゲート電極膜１２に順次積層されている。

ゲート構造ＳＧ１，ＳＧ２の電極間絶縁膜１３には、開口１３ａが形成されている。開口１３ａには制御ゲート電極膜１４が埋め込まれている。浮遊ゲート電極膜１２および制御ゲート電極膜１４は、開口１３ａにて導通する。選択ゲートトランジスタＳＴ１，ＳＴ２には、浮遊ゲート電極膜１２と制御ゲート電極膜１４とによるゲート電極が構成されている。

トンネル絶縁膜１１は、熱酸化膜、熱酸窒化膜、ＣＶＤ（Chemical Vapor Deposition）酸化膜、ＣＶＤ酸窒化膜、Ｓｉを挟んだ絶縁膜、Ｓｉがドット状に埋め込まれた絶縁膜などである。浮遊ゲート電極膜１２は、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコン、Ｍｏ，Ｔｉ，Ｗ，Ａｌ，Ｔａなどを用いたメタル膜もしくはポリメタル膜、窒化膜などである。

電極間絶縁膜１３は、シリコン酸化膜、シリコン窒化膜、ＯＮＯ（Oxide-Nitride-Oxide）膜、高誘電率膜、低誘電率膜および高誘電率膜の積層構造などである。ＯＮＯ膜は、シリコン酸化膜およびシリコン窒化膜の積層構造である。高誘電率膜は、酸化アルミニウム膜および酸化ハフニウム膜などである。低誘電率膜は、シリコン酸化膜およびシリコン窒化膜などである。

制御ゲート電極膜１４は、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコン、Ｍｏ，Ｔｉ，Ｗ，Ａｌ，Ｔａなどを用いたメタル膜もしくはポリメタル膜、多結晶シリコン膜および金属シリサイド膜の積層構造などである。

積層ゲート構造ＭＧ−ＭＧ間、積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間の半導体基板１の表面付近に、不純物拡散領域１５ａが形成されている。不純物拡散領域１５ａは、ソース／ドレイン領域とされる。隣接するゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の半導体基板１の表面付近には、不純物拡散領域１５ｂがそれぞれ形成されている。不純物拡散領域１５ｂは、ソース／ドレイン領域とされる。

側壁絶縁膜１６は、隣接する一対の積層ゲート構造ＭＧ−ＭＧ間、および積層ゲート構造ＭＧ−ゲート構造ＳＧ１，ＳＧ２間に形成されている。ゲート構造ＳＧ１−ＳＧ１間では、側壁絶縁膜１６は、ゲート構造ＳＧ１の側壁面に形成されている。ゲート構造ＳＧ２−ＳＧ２間では、側壁絶縁膜１６は、ゲート構造ＳＧ２の側壁面に形成されている。

不純物拡散領域１５ｃは、ゲート構造ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にて互いに対向する側壁絶縁膜１６の間の、半導体基板１の表面付近に形成されている。不純物拡散領域１５ｃは、ビット線コンタクトＣＢおよびソース線コンタクトＣＳのコンタクト抵抗を下げる。不純物拡散領域１５ｃは、不純物拡散領域１５ｂよりも幅寸法が狭い。不純物拡散領域１５ｃは、不純物拡散領域１５ｂよりも拡散深さ（ｐｎ接合の深さ）が深い。不純物拡散領域１５ｃは、ＬＤＤ（Lightly Doped Drain）構造を備える。

層間絶縁膜１７は、側壁絶縁膜１６が形成された積層ゲート構造ＭＧ上およびゲート構造ＳＧ１，ＳＧ２上に形成されている。ビット線コンタクトＣＢは、メモリセルＭＣの列の一方の端部に配置されたゲート構造ＳＧ１−ＳＧ１間に形成されている。ソース線コンタクトＣＳは、メモリセルＭＣの列の他方の端部に配置されたゲート構造ＳＧ２−ＳＧ２間に形成されている。

ビット線コンタクトＣＢは、層間絶縁膜１７の上面と半導体基板１の表面との間を貫く。ビット線コンタクトＣＢは、２つのゲート構造ＳＧ１のうちの一方に寄せられている。ソース線コンタクトＣＳは、層間絶縁膜１７の上面と半導体基板１の表面との間を貫く。ソース線コンタクトＣＳは、ビット線ＢＬの下方を横断する。なお、図３に示されるメモリセルの構造は一例である。

次に、ＮＡＮＤ型フラッシュメモリ装置の製造過程におけるパターン形成方法について説明する。図４−１から図４−３は、実施形態のパターン形成方法の手順を示す断面図である。実施形態のパターン形成方法は、ナノインプリントリソグラフィである。

まず、半導体基板であるウェハ上に、トンネル絶縁膜と浮遊ゲート電極膜とを形成する。フォトリソグラフィ技術およびＲＩＥ法などのエッチング技術によって、半導体基板に至るトレンチを形成する。このトレンチは、Ｙ方向（ビット線方向）に延ばされており、かつＸ方向（ワード線方向）に所定の間隔で形成される。

ついで、トレンチ内に、シリコン酸化膜などの絶縁膜を埋め込み、ＳＴＩを形成する。その後、半導体基板上の全面に、電極間絶縁膜を形成し、フォトリソグラフィ技術とエッチング技術とを用いて、選択ゲート線ＳＧＬ１，ＳＧＬ２の形成領域に電極間絶縁膜を貫通する開口を形成する。そして、半導体基板上の全面に、制御ゲート電極膜１４を形成する。

実施形態のパターン形成方法において、加工対象は、半導体基板上に形成されたトンネル絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜１４である。図４−１から図４−３には、加工対象のうちの最上層である制御ゲート電極膜１４を図示している。制御ゲート電極膜１４として、Ｓｉが用いられる。

実施形態における加工条件では、ウェハ上に形成されるレジスト層は、ウェハのうち中心近くに比べて外縁近くにおいて、イオン衝撃の影響を強く受けるものとする。

図４−１（ａ）に示す制御ゲート電極膜１４は、半導体基板であるウェハの全面に形成されている。図４−１から図４−３では、ウェハの全面に形成された制御ゲート電極膜１４のうち、２つの部分２１，２２を示している。

実施形態では、加工対象の面内の複数のインプリント領域（ショット領域）に対し、インプリント領域ごとにレジスト層のパターンを形成する。ここで、加工対象の面の中心に位置するインプリント領域の１つを、第１の領域とする。加工対象の面の外縁に位置するインプリント領域の１つを、第２の領域とする。部分２１は、第１の領域のうちの一部とする。部分２２は、第２の領域のうちの一部とする。

図４−１（ａ）に示すように、加工対象である制御ゲート電極膜１４上の全面に、密着層２３が形成される。密着層２３は、制御ゲート電極膜１４と後述するレジスト層との密着性を向上させる。密着層２３は、有機材料からなる。

図４−１（ｂ）から図４−２（ａ）は、第１の領域にレジスト層２４を形成する手順を示している。図４−１（ｂ）に示されるように、部分２１を含む第１の領域の全体へ、レジスト材２７を滴下する。レジスト材２７は、液体の光硬化性レジスト材である。レジスト材２７は、インクジェット法によって間隔をおいて滴下される。レジスト材２７を滴下する量は、所望とするパターンを備えるレジスト層を形成可能な量に制御されている。

第１の領域にレジスト材２７が供給された直後に、レジスト材２７へテンプレート２６を接触させる。テンプレート２６は、ラインアンドスペースの凹凸パターンを備える。テンプレートは、石英部材で構成されている。

テンプレート２６は、凹凸パターンが形成された面をレジスト材２７へ向けた状態で降下する。テンプレート２６は、凹凸パターンの凸部の先端がレジスト材２７に到達してから、さらに降下する。図４−１（ｃ）に示されるように、テンプレート２６は、凸部の先端と、加工対象である制御ゲート電極膜１４との間隔が第１の長さＬ１となるまで降下する。なお、図４−１（ｃ）では、テンプレート２６は、部分２１に対向する部分のみを示している。

制御ゲート電極膜１４との間隔が第１の長さＬ１の位置にテンプレート２６を保ちながら、テンプレート２６を通じてレジスト材２７へ紫外線を照射させる。紫外線の照射によってレジスト材２７を硬化させたのち、テンプレート２６は上昇し、レジスト材２７から剥離される。

これにより、図４−２（ａ）に示されるように、テンプレート２６から転写された凹凸パターンを備えるレジスト層２４が形成される。レジスト層２４は、ラインアンドスペースの凹凸パターンを備える。レジスト層２４は、第１の領域に形成される第１のレジスト層である。

制御ゲート電極膜１４との間隔が第１の長さＬ１の位置にテンプレート２６を保つことで、テンプレート２６の凸部の先端と密着層２３との間にレジスト材２７が充填される。これにより、レジスト残膜２８を含むレジスト層２４が形成される。レジスト残膜２８は、レジスト層２４のうち、凹部の底を構成する面から、密着層２３に接する面までの層状部分である。レジスト層２４の凹凸パターンは、レジスト残膜２８の上に形成されている。

レジスト残膜２８が形成されることで、テンプレート２６は、加工対象への押圧による破損が低減される。また、レジスト残膜２８が形成されることで、テンプレート２６と密着層２３との間に充填されたレジスト材２７にて、気泡の残留が低減される。

図４−２（ａ）から図４−２（ｃ）は、第２の領域にレジスト層２５を形成する手順を示している。図４−２（ａ）に示されるように、部分２２を含む第２の領域の全体へ、レジスト材２７を滴下する。第２の領域にレジスト材２７が供給された直後に、レジスト材２７へテンプレート２６を接触させる。

図４−２（ｂ）に示されるように、テンプレート２６は、凸部の先端と、加工対象である制御ゲート電極膜１４との間隔が第２の長さＬ２となるまで降下する。第２の長さＬ２は、第１の長さＬ１より長いものとする。Ｌ２＞Ｌ１の関係が成り立つ。なお、図４−２（ｂ）では、テンプレート２６は、部分２２に対向する部分のみを示している。

制御ゲート電極膜１４との間隔が第２の長さＬ２の位置にテンプレート２６を保ちながら、テンプレート２６を通じてレジスト材２７へ紫外線を照射させる。紫外線の照射によってレジスト材２７を硬化させたのち、テンプレート２６は上昇し、レジスト材２７から剥離される。

これにより、図４−２（ｃ）に示されるように、テンプレート２６から転写された凹凸パターンを備えるレジスト層２５が形成される。レジスト層２５は、ラインアンドスペースの凹凸パターンを備える。レジスト層２５は、第２の領域に形成される第２のレジスト層である。

制御ゲート電極膜１４との間隔が第２の長さＬ２の位置でテンプレート２６を保つことで、テンプレート２６の凸部の先端と密着層２３との間にレジスト材２７が充填される。これにより、レジスト残膜２８を含むレジスト層２５が形成される。レジスト残膜２８は、レジスト層２５のうち、凹部の底を構成する面から、密着層２３に接する面までの層状部分である。レジスト層２５の凹凸パターンは、レジスト残膜２８の上に形成されている。

レジスト残膜２８の厚みは、テンプレート２６を降下させたときの、加工対象およびテンプレート２６の間隔に応じて制御される。Ｌ２＞Ｌ１とすることで、レジスト層２５のレジスト残膜２８の厚みは、レジスト層２４のレジスト残膜２８の厚みに比べて増大されている。レジスト層２４のレジスト残膜２８の厚みをＲＬＴ１、レジスト層２５のレジスト残膜２８の厚みをＲＬＴ２、とすると、ＲＬＴ２＞ＲＬＴ１の関係が成り立つ。

レジスト残膜２８は、加工対象の面の中心近くのインプリント領域よりも、外縁近くのインプリント領域において、厚みを増大させて形成される。レジスト残膜２８の厚みは、インプリント領域の位置に応じて調整される。レジスト残膜２８の厚みを調整するために、レジスト材２７を滴下する間隔が制御される。レジスト残膜２８の厚みを増大させる場合ほど、滴下されたレジスト材２７の密度が高くなるように、レジスト材２７の間隔が調整される。

Ｌ２＞Ｌ１とする場合は、第２の領域において滴下されるレジスト材２７の間隔は、第１の領域において滴下されるレジスト材２７の間隔より短い。これにより、レジスト層２５のレジスト残膜２８の厚みは、レジスト層２４のレジスト残膜２８の厚みよりも増大される。

レジスト層は、第１、第２の領域の場合と同様の手法により、各インプリント領域に対して形成される。レジスト材２７の滴下、テンプレート２６の降下、レジスト材２７の硬化およびテンプレート２６の剥離の各手順が、インプリント領域ごとに繰り返される。実施形態における加工条件では、加工対象の面の中心に近いインプリント領域に対して、加工対象の面の外縁に近いインプリント領域において、テンプレート２６の凸部と加工対象との間隔を大きくする。

加工対象の面内の各インプリント領域に対するレジスト層のパターンの形成を終えてから、レジスト層をマスクとする異方性エッチングを行う。実施形態では、異方性エッチングとして、ＲＩＥ（Reactive Ion Etching）等のドライエッチングを行う。

実施形態における加工条件では、レジスト層のエッチングは、加工対象の面の外縁近くにおいて、加工対象の面の中心近くより早く進行する。第２の領域のレジスト層２５のエッチングは、第１の領域のレジスト層２４のエッチングに比べて早く進行する。

ＲＬＴ２＞ＲＬＴ１とすることで、レジスト残膜２８が除去されるまでのレジスト層２５の除去量は、レジスト残膜２８が除去されるまでのレジスト層２４の除去量より多くなる。ＲＬＴ１およびＲＬＴ２は、レジスト層２４，２５にてエッチングが進行する早さの差を勘案して決定される。

加工条件に応じてＲＬＴ１およびＲＬＴ２を適宜設定しておくことで、レジスト層２４およびレジスト層２５にて略同時にレジスト残膜２８の除去を終了可能とする。これにより、図４−３（ａ）に示すように、エッチングは、第１の領域と第２の領域とにおいて略同時に、制御ゲート電極膜１４の表面に到達する。

各インプリント領域のレジスト層は、加工条件に応じて厚みが適宜制御されたレジスト残膜２８を持たせて形成される。これにより、各インプリント領域において略同時に制御ゲート電極膜１４のエッチングを開始させることができる。

制御ゲート電極膜１４のエッチングは、第１の領域と第２の領域とにおいて略同時に開始される。これにより、図４−３（ｂ）に示すように、第１の領域と第２の領域とにおいて均一なパターンの制御ゲート電極膜１４を得ることができる。加工対象である各層に対するエッチングを経て、加工対象である各層がパターニングされてワード線の配線パターンが形成される。ワード線は、ラインアンドスペースのパターンをなす。

第１の領域および第２の領域と同様に、各インプリント領域でも、制御ゲート電極膜１４のエッチングは、略同時に開始される。これにより、ウェハの全体において、加工対象に均一なパターンを形成することができる。

なお、レジスト層が受けるイオン衝撃の影響が、ウェハのうち中心近くに比べて外縁近くにおいて弱い場合には、第２の長さＬ２は、第１の長さＬ１より短くする。Ｌ１＞Ｌ２とすることで、レジスト層２５のレジスト残膜２８の厚みは、レジスト層２４のレジスト残膜２８の厚みに比べて縮小される。この場合も、第１の領域と第２の領域とで、加工対象に均一なパターンを形成することができる。第１の長さＬ１と第２の長さＬ２との関係は、加工条件に応じて変更できる。第１の長さＬ１と第２の長さＬ２とは、互いに異なる長さであれば良い。

Ｌ１＞Ｌ２とする場合は、第２の領域において滴下されるレジスト材２７の間隔は、第１の領域において滴下されるレジスト材２７の間隔より長い。これにより、レジスト層２５のレジスト残膜２８の厚みは、レジスト層２４のレジスト残膜２８の厚みよりも縮小される。第１の領域におけるレジスト材２７の間隔と第２の領域におけるレジスト材２７の間隔との関係は、第１の長さＬ１と第２の長さＬ２との関係に応じて変更できる。第１の領域におけるレジスト材２７の間隔と第２の領域におけるレジスト材２７の間隔とは、互いに異なる長さであれば良い。

なお、第１の領域と第２の領域とでレジスト材２７の間隔を異ならせる以外に、第１の領域と第２の領域とで、インクジェットによるレジスト材２７の吐出量を異ならせても良い。Ｌ２＞Ｌ１とする場合、第２の領域におけるレジスト材２７の吐出量は、第１の領域におけるレジスト材２７の吐出量より多くされる。Ｌ１＞Ｌ２とする場合、第２の領域におけるレジスト材２７の吐出量は、第１の領域におけるレジスト材２７の吐出量より少なくされる。この場合も、互いに異なる厚みのレジスト残膜２８を備える第１のレジスト層と第２のレジスト層とを形成できる。

また、第１のレジスト層の形成におけるテンプレート２６の押圧力と、第２のレジスト層の形成におけるテンプレート２６の押圧力とを異ならせても良い。Ｌ２＞Ｌ１とする場合、第２の領域に対するテンプレート２６の押圧力は、第１の領域に対するテンプレート２６の押圧力に対して弱められる。Ｌ１＞Ｌ２とする場合、第２の領域に対するテンプレート２６の押圧力は、第１の領域に対するテンプレート２６の押圧力に対して強められる。この場合も、互いに異なる厚みのレジスト残膜２８を備える第１のレジスト層と第２のレジスト層とを形成できる。

さらに、第１のレジスト層の形成においてレジスト材２７へ照射させる紫外線の光量と、第２のレジスト層の形成においてレジスト材２７へ照射させる紫外線の光量とを異ならせても良い。レジスト材２７へ照射させる紫外線の光量を少なくすることで、レジスト材２７の硬化を遅らせる。

第２のレジスト層の形成における紫外線の光量を、第１のレジスト層の形成における紫外線の光量より多くすると、第２のレジスト層の硬度は、第１のレジスト層の硬度より高くなる。これにより、第２のレジスト層のエッチングの進行を、第１のレジスト層のエッチングの進行に比べて遅らせる。

第２のレジスト層の形成における紫外線の光量を、第１のレジスト層の形成における紫外線の光量より少なくすると、第２のレジスト層の硬度は、第１のレジスト層の硬度より低くなる。これにより、第２のレジスト層のエッチングの進行を、第１のレジスト層のエッチングの進行に比べて促進させる。

第１のレジスト層と第２のレジスト層とでレジスト残膜２８の厚みを異ならせるとともに、紫外線の光量を異ならせることで、均一なパターンを形成できるようにエッチングの進行を制御することができる。

レジスト残膜２８の厚みは、インプリント領域内において一定である場合に限られない。インプリント領域内には、レジスト残膜２８の厚みが互いに異なる部分を持たせても良い。滴下するレジスト材２７の量を変化させることで、インプリント領域内におけるレジスト残膜２８の厚みに分布を持たせても良い。また、インプリント領域内において、テンプレート２６の凸部と加工対象との間隔に差をつけることで、インプリント領域内におけるレジスト残膜２８の厚みに分布を持たせても良い。これにより、インプリント領域内におけるエッチングの進行を制御することができる。

実施形態のパターン形成方法によると、テンプレート２６の凸部と加工対象との間隔は、第１のレジスト層を形成する場合と第２のレジスト層を形成する場合とで異なる長さとする。第１のレジスト層のレジスト残膜２８と、第２のレジスト層のレジスト残膜２８とは、互いに異なる厚みとなる。第１のレジスト層と第２のレジスト層とで、レジスト残膜２８の厚みが適宜制御されることで、第１の領域と第２の領域とで、加工対象のエッチングを略同時に開始可能とする。第１の領域と第２の領域とにおいて、加工対象のエッチングを略同時に開始させることで、加工対象に均一なパターンを形成することができる。

また、第１の領域と第２の領域とに対しては、共通のテンプレート２６を用いることができる。テンプレート２６の降下を停止させる位置を制御する簡易な操作によって、均一なパターンの加工対象を得ることができる。第１の領域と第２の領域とに対し互いに異なる形状のテンプレートを要する場合に比べて、均一なパターンを得るための調整を容易に行うことができる。加工条件に応じてテンプレート２６の設計を変更しなくても、ウェハの全体における加工のばらつきを改善することができる。

以上により、実施形態のパターン形成方法では、均一なパターンを形成できるという効果を奏する。また、均一なパターンを備えるＮＡＮＤ型フラッシュメモリ装置を製造できる。実施形態のパターン形成方法は、ＮＡＮＤフラッシュメモリ装置の製造に適用される場合に限られない。実施形態のパターン形成方法は、ラインアンドスペースの配線パターンを備えるいずれの半導体装置の製造に適用しても良い。実施形態のパターン形成方法は、配線パターンの加工のみならず、基板の加工に適用しても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１４ 制御ゲート電極膜、２１ 部分（第１の領域）、２２ 部分（第２の領域）、２４，２５ レジスト層、２６ テンプレート、２７ レジスト材、２８ レジスト残膜。

Claims (5)

1. 加工対象の第１の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第１の領域に第１のレジスト層を形成し、
   前記第１のレジスト層を形成してから、前記加工対象の第２の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第２の領域に第２のレジスト層を形成し、
   前記第１のレジスト層および前記第２のレジスト層の形成された前記加工対象をエッチングすること、を含み、
   前記第１のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第１の長さとなるまで、前記テンプレートを降下させ、
   前記第２のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が、前記第１の長さとは異なる第２の長さとなるまで、前記テンプレートを降下させる、パターン形成方法。
2. 前記レジスト材は、間隔をおいて滴下されることで前記第１の領域および前記第２の領域へそれぞれ供給され、前記第１の領域に滴下される前記レジスト材の間隔と、前記第２の領域に滴下される前記レジスト材の間隔とは、互いに異なる長さである、請求項１に記載のパターン形成方法。
3. 前記レジスト材は、インクジェットにより、前記第１の領域および前記第２の領域へそれぞれ供給され、前記第１の領域と前記第２の領域とで、前記レジスト材の吐出量を異ならせる、請求項１に記載のパターン形成方法。
4. 前記レジスト材は、光硬化性のレジスト材であって、
   前記第１のレジスト層の形成に当って前記レジスト材へ照射させる光の光量と、前記第２のレジスト層の形成に当って前記レジスト材へ照射させる光の光量とが互いに異なる、請求項１に記載のパターン形成方法。
5. 半導体基板に加工対象を形成し、
   前記加工対象の第１の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第１の領域に第１のレジスト層を形成し、
   前記第１のレジスト層を形成してから、前記加工対象の第２の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第２の領域に第２のレジスト層を形成し、
   前記第１のレジスト層および前記第２のレジスト層の形成された前記加工対象のエッチングを経て、前記半導体基板にラインアンドスペースのパターンを形成すること、を含み、
   前記第１のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第１の長さとなるまで、前記テンプレートを降下させ、
   前記第２のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が、前記第１の長さとは異なる第２の長さとなるまで、前記テンプレートを降下させる、半導体装置の製造方法。

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