JP2016058701A - パターン形成方法および半導体装置の製造方法 - Google Patents
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Abstract
【課題】均一なパターンを形成可能とするパターン形成方法および半導体装置の製造方法を提供すること。【解決手段】実施形態によれば、パターン形成方法では、第1の領域に第1のレジスト層であるレジスト層24を形成する。第1のレジスト層を形成してから、第2の領域の上に第2のレジスト層であるレジスト層25を形成する。第1のレジスト層および第2のレジスト層の形成された加工対象をエッチングする。テンプレート26は、凹凸パターンを備える。第1のレジスト層の形成に当って、凹凸パターンの凸部と加工対象との間隔が第1の長さとなるまで、テンプレート26を降下させる。第2のレジスト層の形成に当って、凹凸パターンの凸部と加工対象との間隔が第2の長さとなるまで、テンプレート26を降下させる。第2の長さは、第1の長さとは異なる。【選択図】図4−2
Description
本実施形態は、パターン形成方法および半導体装置の製造方法に関する。
ナノインプリントリソグラフィは、半導体装置の製造過程における微細構造の形成方法の一つである。ナノインプリントリソグラフィに用いられるレジスト材の多くは、通常の光リソグラフィに用いられるレジスト材に比べて、プラズマに対する耐性が弱い。ナノインプリントリソグラフィでは、イオン衝撃の影響により、レジスト層のパターンの形状が劣化することがある。かかる形状劣化が要因となって、レジスト層のパターンの寸法にばらつきが生じる場合がある。加工対象のエッチングにおけるマスクとするレジスト層に寸法のばらつきがある場合、加工対象に均一なパターンを形成することが困難となる。
一つの実施形態は、均一なパターンを形成可能とするパターン形成方法および半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、パターン形成方法が提供される。パターン形成方法では、加工対象のうち第1の領域に供給されたレジスト材へテンプレートを接触させて、前記第1の領域に第1のレジスト層を形成する。前記テンプレートは、凹凸パターンを備える。前記第1のレジスト層を形成してから、加工対象上の第2の領域に供給されたレジスト材へテンプレートを接触させて、前記第2の領域に第2のレジスト層を形成する。前記テンプレートは、凹凸パターンを備える。前記第1のレジスト層および前記第2のレジスト層の形成された前記加工対象をエッチングする。前記第1のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第1の長さとなるまで、前記テンプレートを降下させる。前記第2のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第2の長さとなるまで、前記テンプレートを降下させる。前記第2の長さは、前記第1の長さとは異なる。
以下に添付図面を参照して、実施形態にかかるパターン形成方法および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
(実施形態)
実施形態のパターン形成方法は、不揮発性半導体記憶装置であるNAND型フラッシュメモリ装置の製造に適用される。パターン形成方法の説明に先立ち、NAND型フラッシュメモリ装置の構成を説明する。
実施形態のパターン形成方法は、不揮発性半導体記憶装置であるNAND型フラッシュメモリ装置の製造に適用される。パターン形成方法の説明に先立ち、NAND型フラッシュメモリ装置の構成を説明する。
NAND型フラッシュメモリ装置は、メモリセル領域と周辺回路領域とを備える。メモリセル領域には、多数のメモリセルトランジスタがマトリクス状に配置されている。周辺回路領域は、周辺回路トランジスタを含む。周辺回路トランジスタは、メモリセルを駆動する。なお、以下の説明では、メモリセルトランジスタを、メモリセルとも称する。
図1は、実施形態が適用されるNAND型フラッシュメモリ装置のうち、メモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。メモリセルアレイは、行列状に配置されたNANDセルユニット(メモリユニット)Suを備える。
NANDセルユニットSuは、2個の選択ゲートトランジスタST1,ST2と、メモリセル列とを備える。メモリセル列は、複数のメモリセルMCを備える。例えば、選択ゲートトランジスタST1,ST2間に、2n個(nは正の整数)のメモリセルMCが直列接続されている。NANDセルユニットSu内において、隣接するメモリセルMC同士は、ソース/ドレイン領域を共用する。
図1に示すX方向は、ワード線方向およびゲート幅方向に相当する。X方向に配列されたメモリセルMCは、共通のワード線(制御ゲート線)WLに接続されている。X方向に配列された選択ゲートトランジスタST1は、共通の選択ゲート線SGL1に接続されている。X方向に配列された選択ゲートトランジスタST2は、共通の選択ゲート線SGL2に接続されている。
図1に示すY方向は、X方向に垂直な方向である。Y方向は、ビット線方向およびゲート長方向に相当する。ビット線コンタクトCBは、選択ゲートトランジスタST1のドレイン領域に接続されている。ビット線コンタクトCBの一方の端は、ビット線BLに接続されている。ビット線BLは、Y方向に延ばされている。選択ゲートトランジスタST2は、ソース領域を介して、ソース線SLに接続されている。ソース線SLは、X方向に延ばされている。
図2は、実施形態が適用されるNAND型フラッシュメモリ装置のうち、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板1は、Y方向に延ばされた複数のSTI(Shallow Trench Isolation)2を備える。STI2は、素子分離領域である。STI2は、X方向において所定の間隔をなして形成されている。
活性領域3は、STI2に隣接する。複数の活性領域3は、X方向において、STI2を介して互いに分離されている。メモリセルMCのワード線WLは、Y方向において所定の間隔をなして形成されている。ワード線WLは、ラインアンドスペースのパターンをなす。
互いに隣り合う2本の選択ゲート線SGL1は、並行して形成されている。選択ゲート線SGL1は、X方向に延ばされている。2本の選択ゲート線SGL1の間の活性領域3には、ビット線コンタクトCBがそれぞれ形成されている。この例では、隣り合う活性領域3同士で、Y方向におけるビット線コンタクトCBの位置を異ならせている。2本の選択ゲート線SGL1の間には、一方の選択ゲート線SGL1側に寄せられたビット線コンタクトCBと、他方の選択ゲート線SGL1側に寄せられたビット線コンタクトCBとが、交互に配置されている。
互いに隣り合う2本の選択ゲート線SGL2は、並行して形成されている。選択ゲート線SGL2は、X方向に延ばされている。2本の選択ゲート線SGL2の間の活性領域3には、ソース線コンタクトCSが配置されている。
メモリセルMCの積層ゲート構造MGは、ワード線WLに交差する活性領域3の上に形成されている。選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2は、選択ゲート線SGL1,SGL2に交差する活性領域3の上に形成されている。
図3は、図2に示すレイアウトパターンのA−A断面図である。図3には、活性領域3における選択ゲートトランジスタST1,ST2のゲート構造SG1,SG2と、2つの選択ゲートトランジスタST1,ST2間に配置されたメモリセルMCの積層ゲート構造MGを示している。
積層ゲート構造MGおよびゲート構造SG1,SG2は、シリコン基板などの半導体基板1の上に形成されている。積層ゲート構造MGおよびゲート構造SG1,SG2は、浮遊ゲート電極膜12、電極間絶縁膜13および制御ゲート電極膜14を備える。浮遊ゲート電極膜12は、基板1上に形成されたトンネル絶縁膜11に積層されている。電極間絶縁膜13および制御ゲート電極膜14は、浮遊ゲート電極膜12に順次積層されている。
ゲート構造SG1,SG2の電極間絶縁膜13には、開口13aが形成されている。開口13aには制御ゲート電極膜14が埋め込まれている。浮遊ゲート電極膜12および制御ゲート電極膜14は、開口13aにて導通する。選択ゲートトランジスタST1,ST2には、浮遊ゲート電極膜12と制御ゲート電極膜14とによるゲート電極が構成されている。
トンネル絶縁膜11は、熱酸化膜、熱酸窒化膜、CVD(Chemical Vapor Deposition)酸化膜、CVD酸窒化膜、Siを挟んだ絶縁膜、Siがドット状に埋め込まれた絶縁膜などである。浮遊ゲート電極膜12は、N型不純物もしくはP型不純物がドーピングされた多結晶シリコン、Mo,Ti,W,Al,Taなどを用いたメタル膜もしくはポリメタル膜、窒化膜などである。
電極間絶縁膜13は、シリコン酸化膜、シリコン窒化膜、ONO(Oxide-Nitride-Oxide)膜、高誘電率膜、低誘電率膜および高誘電率膜の積層構造などである。ONO膜は、シリコン酸化膜およびシリコン窒化膜の積層構造である。高誘電率膜は、酸化アルミニウム膜および酸化ハフニウム膜などである。低誘電率膜は、シリコン酸化膜およびシリコン窒化膜などである。
制御ゲート電極膜14は、N型不純物もしくはP型不純物がドーピングされた多結晶シリコン、Mo,Ti,W,Al,Taなどを用いたメタル膜もしくはポリメタル膜、多結晶シリコン膜および金属シリサイド膜の積層構造などである。
積層ゲート構造MG−MG間、積層ゲート構造MG−ゲート構造SG1,SG2間の半導体基板1の表面付近に、不純物拡散領域15aが形成されている。不純物拡散領域15aは、ソース/ドレイン領域とされる。隣接するゲート構造SG1−SG1間、SG2−SG2間の半導体基板1の表面付近には、不純物拡散領域15bがそれぞれ形成されている。不純物拡散領域15bは、ソース/ドレイン領域とされる。
側壁絶縁膜16は、隣接する一対の積層ゲート構造MG−MG間、および積層ゲート構造MG−ゲート構造SG1,SG2間に形成されている。ゲート構造SG1−SG1間では、側壁絶縁膜16は、ゲート構造SG1の側壁面に形成されている。ゲート構造SG2−SG2間では、側壁絶縁膜16は、ゲート構造SG2の側壁面に形成されている。
不純物拡散領域15cは、ゲート構造SG1−SG1間、SG2−SG2間にて互いに対向する側壁絶縁膜16の間の、半導体基板1の表面付近に形成されている。不純物拡散領域15cは、ビット線コンタクトCBおよびソース線コンタクトCSのコンタクト抵抗を下げる。不純物拡散領域15cは、不純物拡散領域15bよりも幅寸法が狭い。不純物拡散領域15cは、不純物拡散領域15bよりも拡散深さ(pn接合の深さ)が深い。不純物拡散領域15cは、LDD(Lightly Doped Drain)構造を備える。
層間絶縁膜17は、側壁絶縁膜16が形成された積層ゲート構造MG上およびゲート構造SG1,SG2上に形成されている。ビット線コンタクトCBは、メモリセルMCの列の一方の端部に配置されたゲート構造SG1−SG1間に形成されている。ソース線コンタクトCSは、メモリセルMCの列の他方の端部に配置されたゲート構造SG2−SG2間に形成されている。
ビット線コンタクトCBは、層間絶縁膜17の上面と半導体基板1の表面との間を貫く。ビット線コンタクトCBは、2つのゲート構造SG1のうちの一方に寄せられている。ソース線コンタクトCSは、層間絶縁膜17の上面と半導体基板1の表面との間を貫く。ソース線コンタクトCSは、ビット線BLの下方を横断する。なお、図3に示されるメモリセルの構造は一例である。
次に、NAND型フラッシュメモリ装置の製造過程におけるパターン形成方法について説明する。図4−1から図4−3は、実施形態のパターン形成方法の手順を示す断面図である。実施形態のパターン形成方法は、ナノインプリントリソグラフィである。
まず、半導体基板であるウェハ上に、トンネル絶縁膜と浮遊ゲート電極膜とを形成する。フォトリソグラフィ技術およびRIE法などのエッチング技術によって、半導体基板に至るトレンチを形成する。このトレンチは、Y方向(ビット線方向)に延ばされており、かつX方向(ワード線方向)に所定の間隔で形成される。
ついで、トレンチ内に、シリコン酸化膜などの絶縁膜を埋め込み、STIを形成する。その後、半導体基板上の全面に、電極間絶縁膜を形成し、フォトリソグラフィ技術とエッチング技術とを用いて、選択ゲート線SGL1,SGL2の形成領域に電極間絶縁膜を貫通する開口を形成する。そして、半導体基板上の全面に、制御ゲート電極膜14を形成する。
実施形態のパターン形成方法において、加工対象は、半導体基板上に形成されたトンネル絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜14である。図4−1から図4−3には、加工対象のうちの最上層である制御ゲート電極膜14を図示している。制御ゲート電極膜14として、Siが用いられる。
実施形態における加工条件では、ウェハ上に形成されるレジスト層は、ウェハのうち中心近くに比べて外縁近くにおいて、イオン衝撃の影響を強く受けるものとする。
図4−1(a)に示す制御ゲート電極膜14は、半導体基板であるウェハの全面に形成されている。図4−1から図4−3では、ウェハの全面に形成された制御ゲート電極膜14のうち、2つの部分21,22を示している。
実施形態では、加工対象の面内の複数のインプリント領域(ショット領域)に対し、インプリント領域ごとにレジスト層のパターンを形成する。ここで、加工対象の面の中心に位置するインプリント領域の1つを、第1の領域とする。加工対象の面の外縁に位置するインプリント領域の1つを、第2の領域とする。部分21は、第1の領域のうちの一部とする。部分22は、第2の領域のうちの一部とする。
図4−1(a)に示すように、加工対象である制御ゲート電極膜14上の全面に、密着層23が形成される。密着層23は、制御ゲート電極膜14と後述するレジスト層との密着性を向上させる。密着層23は、有機材料からなる。
図4−1(b)から図4−2(a)は、第1の領域にレジスト層24を形成する手順を示している。図4−1(b)に示されるように、部分21を含む第1の領域の全体へ、レジスト材27を滴下する。レジスト材27は、液体の光硬化性レジスト材である。レジスト材27は、インクジェット法によって間隔をおいて滴下される。レジスト材27を滴下する量は、所望とするパターンを備えるレジスト層を形成可能な量に制御されている。
第1の領域にレジスト材27が供給された直後に、レジスト材27へテンプレート26を接触させる。テンプレート26は、ラインアンドスペースの凹凸パターンを備える。テンプレートは、石英部材で構成されている。
テンプレート26は、凹凸パターンが形成された面をレジスト材27へ向けた状態で降下する。テンプレート26は、凹凸パターンの凸部の先端がレジスト材27に到達してから、さらに降下する。図4−1(c)に示されるように、テンプレート26は、凸部の先端と、加工対象である制御ゲート電極膜14との間隔が第1の長さL1となるまで降下する。なお、図4−1(c)では、テンプレート26は、部分21に対向する部分のみを示している。
制御ゲート電極膜14との間隔が第1の長さL1の位置にテンプレート26を保ちながら、テンプレート26を通じてレジスト材27へ紫外線を照射させる。紫外線の照射によってレジスト材27を硬化させたのち、テンプレート26は上昇し、レジスト材27から剥離される。
これにより、図4−2(a)に示されるように、テンプレート26から転写された凹凸パターンを備えるレジスト層24が形成される。レジスト層24は、ラインアンドスペースの凹凸パターンを備える。レジスト層24は、第1の領域に形成される第1のレジスト層である。
制御ゲート電極膜14との間隔が第1の長さL1の位置にテンプレート26を保つことで、テンプレート26の凸部の先端と密着層23との間にレジスト材27が充填される。これにより、レジスト残膜28を含むレジスト層24が形成される。レジスト残膜28は、レジスト層24のうち、凹部の底を構成する面から、密着層23に接する面までの層状部分である。レジスト層24の凹凸パターンは、レジスト残膜28の上に形成されている。
レジスト残膜28が形成されることで、テンプレート26は、加工対象への押圧による破損が低減される。また、レジスト残膜28が形成されることで、テンプレート26と密着層23との間に充填されたレジスト材27にて、気泡の残留が低減される。
図4−2(a)から図4−2(c)は、第2の領域にレジスト層25を形成する手順を示している。図4−2(a)に示されるように、部分22を含む第2の領域の全体へ、レジスト材27を滴下する。第2の領域にレジスト材27が供給された直後に、レジスト材27へテンプレート26を接触させる。
図4−2(b)に示されるように、テンプレート26は、凸部の先端と、加工対象である制御ゲート電極膜14との間隔が第2の長さL2となるまで降下する。第2の長さL2は、第1の長さL1より長いものとする。L2>L1の関係が成り立つ。なお、図4−2(b)では、テンプレート26は、部分22に対向する部分のみを示している。
制御ゲート電極膜14との間隔が第2の長さL2の位置にテンプレート26を保ちながら、テンプレート26を通じてレジスト材27へ紫外線を照射させる。紫外線の照射によってレジスト材27を硬化させたのち、テンプレート26は上昇し、レジスト材27から剥離される。
これにより、図4−2(c)に示されるように、テンプレート26から転写された凹凸パターンを備えるレジスト層25が形成される。レジスト層25は、ラインアンドスペースの凹凸パターンを備える。レジスト層25は、第2の領域に形成される第2のレジスト層である。
制御ゲート電極膜14との間隔が第2の長さL2の位置でテンプレート26を保つことで、テンプレート26の凸部の先端と密着層23との間にレジスト材27が充填される。これにより、レジスト残膜28を含むレジスト層25が形成される。レジスト残膜28は、レジスト層25のうち、凹部の底を構成する面から、密着層23に接する面までの層状部分である。レジスト層25の凹凸パターンは、レジスト残膜28の上に形成されている。
レジスト残膜28の厚みは、テンプレート26を降下させたときの、加工対象およびテンプレート26の間隔に応じて制御される。L2>L1とすることで、レジスト層25のレジスト残膜28の厚みは、レジスト層24のレジスト残膜28の厚みに比べて増大されている。レジスト層24のレジスト残膜28の厚みをRLT1、レジスト層25のレジスト残膜28の厚みをRLT2、とすると、RLT2>RLT1の関係が成り立つ。
レジスト残膜28は、加工対象の面の中心近くのインプリント領域よりも、外縁近くのインプリント領域において、厚みを増大させて形成される。レジスト残膜28の厚みは、インプリント領域の位置に応じて調整される。レジスト残膜28の厚みを調整するために、レジスト材27を滴下する間隔が制御される。レジスト残膜28の厚みを増大させる場合ほど、滴下されたレジスト材27の密度が高くなるように、レジスト材27の間隔が調整される。
L2>L1とする場合は、第2の領域において滴下されるレジスト材27の間隔は、第1の領域において滴下されるレジスト材27の間隔より短い。これにより、レジスト層25のレジスト残膜28の厚みは、レジスト層24のレジスト残膜28の厚みよりも増大される。
レジスト層は、第1、第2の領域の場合と同様の手法により、各インプリント領域に対して形成される。レジスト材27の滴下、テンプレート26の降下、レジスト材27の硬化およびテンプレート26の剥離の各手順が、インプリント領域ごとに繰り返される。実施形態における加工条件では、加工対象の面の中心に近いインプリント領域に対して、加工対象の面の外縁に近いインプリント領域において、テンプレート26の凸部と加工対象との間隔を大きくする。
加工対象の面内の各インプリント領域に対するレジスト層のパターンの形成を終えてから、レジスト層をマスクとする異方性エッチングを行う。実施形態では、異方性エッチングとして、RIE(Reactive Ion Etching)等のドライエッチングを行う。
実施形態における加工条件では、レジスト層のエッチングは、加工対象の面の外縁近くにおいて、加工対象の面の中心近くより早く進行する。第2の領域のレジスト層25のエッチングは、第1の領域のレジスト層24のエッチングに比べて早く進行する。
RLT2>RLT1とすることで、レジスト残膜28が除去されるまでのレジスト層25の除去量は、レジスト残膜28が除去されるまでのレジスト層24の除去量より多くなる。RLT1およびRLT2は、レジスト層24,25にてエッチングが進行する早さの差を勘案して決定される。
加工条件に応じてRLT1およびRLT2を適宜設定しておくことで、レジスト層24およびレジスト層25にて略同時にレジスト残膜28の除去を終了可能とする。これにより、図4−3(a)に示すように、エッチングは、第1の領域と第2の領域とにおいて略同時に、制御ゲート電極膜14の表面に到達する。
各インプリント領域のレジスト層は、加工条件に応じて厚みが適宜制御されたレジスト残膜28を持たせて形成される。これにより、各インプリント領域において略同時に制御ゲート電極膜14のエッチングを開始させることができる。
制御ゲート電極膜14のエッチングは、第1の領域と第2の領域とにおいて略同時に開始される。これにより、図4−3(b)に示すように、第1の領域と第2の領域とにおいて均一なパターンの制御ゲート電極膜14を得ることができる。加工対象である各層に対するエッチングを経て、加工対象である各層がパターニングされてワード線の配線パターンが形成される。ワード線は、ラインアンドスペースのパターンをなす。
第1の領域および第2の領域と同様に、各インプリント領域でも、制御ゲート電極膜14のエッチングは、略同時に開始される。これにより、ウェハの全体において、加工対象に均一なパターンを形成することができる。
なお、レジスト層が受けるイオン衝撃の影響が、ウェハのうち中心近くに比べて外縁近くにおいて弱い場合には、第2の長さL2は、第1の長さL1より短くする。L1>L2とすることで、レジスト層25のレジスト残膜28の厚みは、レジスト層24のレジスト残膜28の厚みに比べて縮小される。この場合も、第1の領域と第2の領域とで、加工対象に均一なパターンを形成することができる。第1の長さL1と第2の長さL2との関係は、加工条件に応じて変更できる。第1の長さL1と第2の長さL2とは、互いに異なる長さであれば良い。
L1>L2とする場合は、第2の領域において滴下されるレジスト材27の間隔は、第1の領域において滴下されるレジスト材27の間隔より長い。これにより、レジスト層25のレジスト残膜28の厚みは、レジスト層24のレジスト残膜28の厚みよりも縮小される。第1の領域におけるレジスト材27の間隔と第2の領域におけるレジスト材27の間隔との関係は、第1の長さL1と第2の長さL2との関係に応じて変更できる。第1の領域におけるレジスト材27の間隔と第2の領域におけるレジスト材27の間隔とは、互いに異なる長さであれば良い。
なお、第1の領域と第2の領域とでレジスト材27の間隔を異ならせる以外に、第1の領域と第2の領域とで、インクジェットによるレジスト材27の吐出量を異ならせても良い。L2>L1とする場合、第2の領域におけるレジスト材27の吐出量は、第1の領域におけるレジスト材27の吐出量より多くされる。L1>L2とする場合、第2の領域におけるレジスト材27の吐出量は、第1の領域におけるレジスト材27の吐出量より少なくされる。この場合も、互いに異なる厚みのレジスト残膜28を備える第1のレジスト層と第2のレジスト層とを形成できる。
また、第1のレジスト層の形成におけるテンプレート26の押圧力と、第2のレジスト層の形成におけるテンプレート26の押圧力とを異ならせても良い。L2>L1とする場合、第2の領域に対するテンプレート26の押圧力は、第1の領域に対するテンプレート26の押圧力に対して弱められる。L1>L2とする場合、第2の領域に対するテンプレート26の押圧力は、第1の領域に対するテンプレート26の押圧力に対して強められる。この場合も、互いに異なる厚みのレジスト残膜28を備える第1のレジスト層と第2のレジスト層とを形成できる。
さらに、第1のレジスト層の形成においてレジスト材27へ照射させる紫外線の光量と、第2のレジスト層の形成においてレジスト材27へ照射させる紫外線の光量とを異ならせても良い。レジスト材27へ照射させる紫外線の光量を少なくすることで、レジスト材27の硬化を遅らせる。
第2のレジスト層の形成における紫外線の光量を、第1のレジスト層の形成における紫外線の光量より多くすると、第2のレジスト層の硬度は、第1のレジスト層の硬度より高くなる。これにより、第2のレジスト層のエッチングの進行を、第1のレジスト層のエッチングの進行に比べて遅らせる。
第2のレジスト層の形成における紫外線の光量を、第1のレジスト層の形成における紫外線の光量より少なくすると、第2のレジスト層の硬度は、第1のレジスト層の硬度より低くなる。これにより、第2のレジスト層のエッチングの進行を、第1のレジスト層のエッチングの進行に比べて促進させる。
第1のレジスト層と第2のレジスト層とでレジスト残膜28の厚みを異ならせるとともに、紫外線の光量を異ならせることで、均一なパターンを形成できるようにエッチングの進行を制御することができる。
レジスト残膜28の厚みは、インプリント領域内において一定である場合に限られない。インプリント領域内には、レジスト残膜28の厚みが互いに異なる部分を持たせても良い。滴下するレジスト材27の量を変化させることで、インプリント領域内におけるレジスト残膜28の厚みに分布を持たせても良い。また、インプリント領域内において、テンプレート26の凸部と加工対象との間隔に差をつけることで、インプリント領域内におけるレジスト残膜28の厚みに分布を持たせても良い。これにより、インプリント領域内におけるエッチングの進行を制御することができる。
実施形態のパターン形成方法によると、テンプレート26の凸部と加工対象との間隔は、第1のレジスト層を形成する場合と第2のレジスト層を形成する場合とで異なる長さとする。第1のレジスト層のレジスト残膜28と、第2のレジスト層のレジスト残膜28とは、互いに異なる厚みとなる。第1のレジスト層と第2のレジスト層とで、レジスト残膜28の厚みが適宜制御されることで、第1の領域と第2の領域とで、加工対象のエッチングを略同時に開始可能とする。第1の領域と第2の領域とにおいて、加工対象のエッチングを略同時に開始させることで、加工対象に均一なパターンを形成することができる。
また、第1の領域と第2の領域とに対しては、共通のテンプレート26を用いることができる。テンプレート26の降下を停止させる位置を制御する簡易な操作によって、均一なパターンの加工対象を得ることができる。第1の領域と第2の領域とに対し互いに異なる形状のテンプレートを要する場合に比べて、均一なパターンを得るための調整を容易に行うことができる。加工条件に応じてテンプレート26の設計を変更しなくても、ウェハの全体における加工のばらつきを改善することができる。
以上により、実施形態のパターン形成方法では、均一なパターンを形成できるという効果を奏する。また、均一なパターンを備えるNAND型フラッシュメモリ装置を製造できる。実施形態のパターン形成方法は、NANDフラッシュメモリ装置の製造に適用される場合に限られない。実施形態のパターン形成方法は、ラインアンドスペースの配線パターンを備えるいずれの半導体装置の製造に適用しても良い。実施形態のパターン形成方法は、配線パターンの加工のみならず、基板の加工に適用しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
14 制御ゲート電極膜、21 部分(第1の領域)、22 部分(第2の領域)、24,25 レジスト層、26 テンプレート、27 レジスト材、28 レジスト残膜。
Claims (5)
- 加工対象の第1の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第1の領域に第1のレジスト層を形成し、
前記第1のレジスト層を形成してから、前記加工対象の第2の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第2の領域に第2のレジスト層を形成し、
前記第1のレジスト層および前記第2のレジスト層の形成された前記加工対象をエッチングすること、を含み、
前記第1のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第1の長さとなるまで、前記テンプレートを降下させ、
前記第2のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が、前記第1の長さとは異なる第2の長さとなるまで、前記テンプレートを降下させる、パターン形成方法。 - 前記レジスト材は、間隔をおいて滴下されることで前記第1の領域および前記第2の領域へそれぞれ供給され、前記第1の領域に滴下される前記レジスト材の間隔と、前記第2の領域に滴下される前記レジスト材の間隔とは、互いに異なる長さである、請求項1に記載のパターン形成方法。
- 前記レジスト材は、インクジェットにより、前記第1の領域および前記第2の領域へそれぞれ供給され、前記第1の領域と前記第2の領域とで、前記レジスト材の吐出量を異ならせる、請求項1に記載のパターン形成方法。
- 前記レジスト材は、光硬化性のレジスト材であって、
前記第1のレジスト層の形成に当って前記レジスト材へ照射させる光の光量と、前記第2のレジスト層の形成に当って前記レジスト材へ照射させる光の光量とが互いに異なる、請求項1に記載のパターン形成方法。 - 半導体基板に加工対象を形成し、
前記加工対象の第1の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第1の領域に第1のレジスト層を形成し、
前記第1のレジスト層を形成してから、前記加工対象の第2の領域に供給されたレジスト材へ、凹凸パターンを備えるテンプレートを接触させて、前記第2の領域に第2のレジスト層を形成し、
前記第1のレジスト層および前記第2のレジスト層の形成された前記加工対象のエッチングを経て、前記半導体基板にラインアンドスペースのパターンを形成すること、を含み、
前記第1のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が第1の長さとなるまで、前記テンプレートを降下させ、
前記第2のレジスト層の形成に当って、前記凹凸パターンの凸部と前記加工対象との間隔が、前記第1の長さとは異なる第2の長さとなるまで、前記テンプレートを降下させる、半導体装置の製造方法。
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