JP2016038539A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の良好な液晶表示装置を提供する。
【解決手段】第１線幅を有するゲート配線と、前記ゲート配線と交差し第２線幅を有するソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極上に形成され前記ゲート配線の直上において前記第１線幅よりも小さい第３線幅を有するとともに前記ソース配線の直上において前記第２線幅よりも小さい第４線幅を有するセンサ電極と、前記共通電極及び前記センサ電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続された画素電極と、を備えた第１基板と、前記画素電極と対向するカラーフィルタを備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。
【選択図】 図３

Description

本発明の実施形態は、液晶表示装置に関する。

近年、横電界モードを適用した液晶表示装置が実用化されている。横電界モードの液晶表示装置は、一対の基板のうちの一方に画素電極及び共通電極を備えている。このような横電界モードは、液晶分子を基板と平行な面内で回転させることでスイッチングを実現するものであり、広視野角化が可能であるなどの利点を有している。

最近では、画像を表示するアクティブエリアにおいて、物体の接触あるいは接近を検出するセンサを備えた液晶表示装置が提案されている。このようなセンサを構成するセンサ電極は、例えば共通電極と画素電極との間に位置している。

特開２０１３−７７６９号公報

本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。

本実施形態によれば、
第１線幅を有するゲート配線と、前記ゲート配線と交差し第２線幅を有するソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極上に形成され前記ゲート配線の直上において前記第１線幅よりも小さい第３線幅を有するとともに前記ソース配線の直上において前記第２線幅よりも小さい第４線幅を有するセンサ電極と、前記共通電極及び前記センサ電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続された画素電極と、を備えた第１基板と、前記画素電極と対向するカラーフィルタを備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

本実施形態によれば、
ゲート配線と、前記ゲート配線と交差するソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続された画素電極と、前記第１層間絶縁膜と前記共通電極との間に形成され前記ゲート配線及び前記ソース配線と対向するセンサ電極と、を備えた第１基板と、前記画素電極と対向するカラーフィルタを備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置を構成する表示パネルＰＮＬの構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板ＡＲにおける画素ＰＸの構造の一例を対向基板ＣＴの側から見た概略平面図である。 図３は、図２に示した表示パネルＰＮＬの断面構造の一例を概略的に示す図である。 図４は、図２に示した表示パネルＰＮＬの他の断面構造の一例を概略的に示す図である。 図５は、センサ電極ＳＥのレイアウトの例を概略的に示す図である。 図６は、センサ電極ＳＥのレイアウトの他の例を概略的に示す図である。 図７は、センサ電極ＳＥのレイアウトの他の例を概略的に示す図である。 図８は、センサ電極ＳＥのレイアウトの他の例を概略的に示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の液晶表示装置を構成する表示パネルＰＮＬの構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の表示パネルＰＮＬを備えている。表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間のセルギャップに保持された液晶層ＬＱと、を備えている。表示パネルＰＮＬは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、給電部ＶＳに電気的に接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。

蓄積容量ＣＳは、液晶層ＬＱに印加される電圧を一定期間保持するものであって、絶縁膜を介して対向する一対の電極で構成されている。例えば、蓄積容量ＣＳは、画素電極ＰＥと同電位の第１電極と、共通電極ＣＥと同電位の第２電極と、第１電極と第２電極との間に介在する絶縁膜と、で構成されている。

なお、表示パネルＰＮＬの詳細な構成についてはここでは説明を省略するが、主として縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられる。また、主として横電界を利用するモードでは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられる。

図２は、図１に示したアレイ基板ＡＲにおける画素ＰＸの構造の一例を対向基板ＣＴの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示しており、共通電極などの図示を省略している。

ゲート配線Ｇ１及びＧ２は、第１方向Ｘに沿ってそれぞれ延出している。ソース配線Ｓ１乃至Ｓ４は、第２方向Ｙに沿ってそれぞれ延出している。

画素ＰＸ１乃至ＰＸ３は、第１方向Ｘに並んでいる。画素ＰＸ１は、ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２とで規定されている。画素ＰＸ２は、ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ２及びＳ３とで規定されている。画素ＰＸ３は、ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ３及びＳ４とで規定されている。これらの画素ＰＸ１乃至ＰＸ３は、例えば、互いに異なる色の色画素である。

画素ＰＸ１は、島状の画素電極ＰＥ１、及び、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷ１を備えている。画素電極ＰＥ１は、スイッチング素子ＳＷ１と電気的に接続されている。図示した例では、画素電極ＰＥ１は、第１方向Ｘに沿った短辺と、第２方向Ｙに沿った長辺と、を有する概略長方形状に形成されている。このような画素電極ＰＥ１には、スリットＳＬが形成されている。スリットＳＬは、例えば、第２方向Ｙに延出している。

同様に、画素ＰＸ２は、島状の画素電極ＰＥ２、及び、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されたスイッチング素子ＳＷ２を備えている。画素電極ＰＥ２は、スイッチング素子ＳＷ２と電気的に接続されている。また、画素ＰＸ３は、島状の画素電極ＰＥ３、及び、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されたスイッチング素子ＳＷ３を備えている。画素電極ＰＥ３は、スイッチング素子ＳＷ３と電気的に接続されている。

なお、画素電極ＰＥ１乃至ＰＥ３の形状は、図示した例に限らない。

また、アレイ基板ＡＲは、センサ電極ＳＥを備えている。図示した例では、センサ電極ＳＥは、第１方向Ｘに延出した第１センサＳＥ１、及び、第２方向Ｙに延出した第２センサＳＥ２を備えている。第１センサＳＥ１及び第２センサＳＥ２は、一体的に形成されている。第１センサＳＥ１は、例えばゲート配線Ｇ１及びＧ２の直上に位置している。第２センサＳＥ２は、例えばソース配線Ｓ２及びＳ３の直上に位置している。第１センサＳＥ１の第２方向Ｙに沿った線幅Ｗ１１は、ゲート配線Ｇ１あるいはＧ２の第２方向Ｙに沿った線幅Ｗ１よりも小さい。第２センサＳＥ２の第１方向Ｘに沿った線幅Ｗ１２は、ソース配線Ｓ２あるいはＳ３の第１方向Ｘに沿った線幅Ｗ２よりも小さい。図示した例のセンサ電極ＳＥは、画素ＰＸ２を囲むように格子状に形成されているが、そのレイアウトは一例であって、図示した例に限定されるものではない。このようなセンサ電極ＳＥは、アクティブエリアよりも外側に引き出され、例えば外部に設けられたセンサ回路と電気的に接続されている。

図３は、図２に示した表示パネルＰＮＬの断面構造の一例を概略的に示す図である。

すなわち、アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ１乃至ＳＷ３、ソース配線Ｓ１乃至Ｓ４、共通電極ＣＥ、センサ電極ＳＥ、画素電極ＰＥ１乃至ＰＥ３、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。

第１絶縁膜１１は、第１絶縁基板１０の上に配置されている。ソース配線Ｓ１乃至Ｓ４は、それぞれ第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。

スイッチング素子ＳＷ１乃至ＳＷ３は、例えば薄膜トランジスタ（ＴＦＴ）である。これらのスイッチング素子ＳＷ１乃至ＳＷ３は、ポリシリコンやアモルファスシリコンによって形成された半導体層を備えている。なお、スイッチング素子ＳＷ１乃至ＳＷ３は、トップゲート型あるいはボトムゲート型のいずれであっても良い。このようなスイッチング素子ＳＷ１乃至ＳＷ３は、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、スイッチング素子ＳＷ１乃至ＳＷ３を覆う第１層間絶縁膜に相当する。第２絶縁膜１２は、例えば、アクリル樹脂などの有機系材料を用いて形成されている。

共通電極ＣＥは、第２絶縁膜１２の上に形成されている。この共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。この共通電極ＣＥは、第３絶縁膜１３によって覆われている。

センサ電極ＳＥは、共通電極ＣＥの上に形成されている。図示した例では、第２センサＳＥ２がソース配線Ｓ２及びＳ３の直上に形成されている。第２センサＳＥ２の線幅は、上記の通り、ソース配線Ｓ２及びＳ３の線幅よりも小さい。このようなセンサ電極ＳＥは、例えば、アルミニウム、モリブデン、タングステン、チタンなどの金属材料を用いて形成されている。このセンサ電極ＳＥは、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、共通電極ＣＥ及びセンサ電極ＳＥを覆う第２層間絶縁膜に相当する。第３絶縁膜１３は、例えば、シリコン窒化物などの無機系材料を用いて形成されている。

画素電極ＰＥ１乃至ＰＥ３は、それぞれ第３絶縁膜１３の上に形成され、第３絶縁膜１３を介して共通電極ＣＥと向かい合っている。また、画素電極ＰＥ１乃至ＰＥ３の各々に形成されたスリットＳＬも、第３絶縁膜１３を介して共通電極ＣＥと向かい合っている。これらの画素電極ＰＥ１乃至ＰＥ３は、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。より具体的には、画素電極ＰＥ１は画素ＰＸ１に形成され、画素電極ＰＥ２は画素ＰＸ２に形成され、画素電極ＰＥ３は第３画素ＰＸ３に形成されている。ここでは詳細に図示していないが、画素電極ＰＥ１は、第２絶縁膜１２、共通電極ＣＥ、及び、第３絶縁膜１３を貫通するコンタクトホールを介して、スイッチング素子ＳＷ１と電気的に接続されている。同様に、画素電極ＰＥ２はスイッチング素子ＳＷ２と電気的に接続され、画素電極ＰＥ３はスイッチング素子ＳＷ３と電気的に接続されている。画素電極ＰＥ１乃至ＰＥ３は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第３絶縁膜１３も覆っている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。

一方、対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲと対向する側に、遮光層３１、カラーフィルタＣＦ１乃至ＣＦ３、オーバーコート層３３、第２配向膜ＡＬ２などを備えている。

遮光層３１は、アクティブエリアＡＣＴにおいて画素ＰＸ１乃至ＰＸ３をそれぞれ区画するものであって、図示しないゲート配線やソース配線Ｓ１乃至Ｓ４などの配線部に対向するように形成されている。また、遮光層３１は、アクティブエリアＡＣＴの外側にも延在している。なお、図示した例では、センサ電極ＳＥは、遮光層３１の直下に位置している。

カラーフィルタＣＦ１は、画素ＰＸ１に対応して配置され、画素電極ＰＥ１と対向している。カラーフィルタＣＦ２は、画素ＰＸ２に対応して配置され、画素電極ＰＥ２と対向している。カラーフィルタＣＦ３は、画素ＰＸ３に対応して配置され、画素電極ＰＥ３と対向している。これらのカラーフィルタＣＦ１乃至ＣＦ３は、それらの一部が遮光層３１に重なっている。カラーフィルタＣＦ１乃至ＣＦ３は、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。なお、カラーフィルタとして、上記の３原色に加えて、白色（あるいは透明）などの他の色のカラーフィルタが配置されても良い。

オーバーコート層３３は、カラーフィルタＣＦ１乃至ＣＦ３を覆っている。このオーバーコート層３３は、遮光層３１やカラーフィルタＣＦ１乃至ＣＦ３の凹凸を平坦化する。オーバーコート層３３は、例えば、透明な樹脂材料によって形成されている。オーバーコート層３３は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態で貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に封入された液晶分子ＬＭを含む液晶組成物によって構成されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

このような構成の表示パネルＰＮＬに対して、その背面側には、バックライトユニットＢＬが配置されている。バックライトユニットＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものなどが適用可能であるが、詳細な構造については説明を省略する。

第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸と第２偏光板ＰＬ２の第２偏光軸とは、例えば、互いに直交するクロスニコルの位置関係にある。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２の少なくとも一方は、位相差板を含んでいても良い。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、図２に示したように、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１の配向処理方向Ｒ１及び第２配向膜ＡＬ２の配向処理方向Ｒ２は、第２方向Ｙに対して４５°以下の鋭角に交差する方向である。なお、配向処理方向Ｒ１と配向処理方向Ｒ２とは互いに逆向きである。

以下に、上記構成の液晶表示装置における動作の一例（ノーマリブラック）について説明する。

画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されていないオフ時は、液晶層ＬＱに電圧が印加されていない状態である。オフ時には、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、図２に実線で示したように、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２によって規制された初期配向方向に配向する。オフ時には、バックライトユニットＢＬからの光の一部は、第１偏光板ＰＬ１を透過し、表示パネルＰＮＬに入射する。表示パネルＰＮＬに入射した光は、例えば第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、オフ時の表示パネルＰＮＬを通過した際にほとんど変化しない。このため、表示パネルＰＮＬを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたオン時は、液晶層ＬＱに電圧が印加された状態である。オン時には、画素電極ＰＥと共通電極ＣＥとの間に基板主面と略平行な横電界あるいはフリンジ電界が形成される。このため、液晶分子ＬＭは、図２に破線で示したように、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子ＬＭは、Ｘ−Ｙ平面内において、電界と略平行な方向を向くように配向する。このとき、液晶分子ＬＭは、液晶層ＬＱに印加される電圧の大きさに応じてその配向方向が異なる。このようなオン時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、表示パネルＰＮＬに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態（あるいは、液晶層ＬＱのリタデーション）に応じて変化する。このため、オン時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

また、本実施形態の液晶表示装置において、センサ電極ＳＥを用いて物体の接触あるいは接近を検出する場合、センサ回路は、センサ電極ＳＥに所定波形の駆動信号を供給する。物体とセンサ電極ＳＥとの間に生じる容量の大きさは、物体とセンサ電極ＳＥとの距離に応じて変化する。センサ回路は、物体とセンサ電極ＳＥとの間の容量の変化によるセンサ電極ＳＥの電位の変化を検出し、物体が接触あるいは接近した位置（あるいは座標）を検出する。

本実施形態によれば、センサ電極ＳＥを細線化したため、バックライトユニットＢＬからアレイ基板ＡＲに向けて光が照射された際に、センサ電極ＳＥでの光電流の誘起を抑制することが可能となる。このため、センサ電極ＳＥと対向する遮光層３１あるいはカラーフィルタＣＦ１乃至ＣＦ３のチャージアップを抑制することが可能となる。これにより、アレイ基板ＡＲと対向基板ＣＴとの間において不所望な縦電界の形成を抑制することが可能となる。したがって、不所望な縦電界によって液晶分子ＬＭが基板主面に対して立ち上がるような配向不良の発生を抑制することができ、しかも、この配向不良に起因した液晶層ＬＱでの変調率の低減を抑制することができるため、良好な表示品位を得ることが可能となる。

また、上記の横電界モードでは、共通電極ＣＥと画素電極ＰＥとが第３絶縁膜１３を介して対向する構造が適用されている。第３絶縁膜１３は、共通電極ＣＥと画素電極ＰＥとの間に電界を形成する、あるいは、蓄積容量ＣＳを形成するなどの目的で、比較的薄い膜厚の無機系材料（例えばシリコン窒化物）に形成されている。このため、第３絶縁膜１３は、その下層の凹凸を十分に吸収することができず、その表面にはセンサ電極ＳＥと共通電極ＣＥとの段差が残りやすい。しかしながら、本実施形態では、センサ電極ＳＥを細線化したことにより、センサ電極ＳＥの影響で生ずる段差は、遮光層３１と対向する位置に止まる。このため、例えセンサ電極ＳＥの段差によって液晶分子の配向が乱れたとしても、その影響が遮光層３１よりも内側の開口部（表示に寄与する領域）に及びにくい。したがって、各画素の周縁部において、液晶分子の配向乱れに起因した光抜けなどの表示不良の発生を抑制することが可能となる。

次に、本実施形態の変形例について説明する。

図４は、図２に示した表示パネルＰＮＬの他の断面構造の一例を概略的に示す図である。

図４に示した例は、図３に示した例と比較して、センサ電極ＳＥが第２絶縁膜１２と共通電極ＣＥとの間に形成された点で相違している。すなわち、センサ電極ＳＥは、第２絶縁膜１２の上に形成され、共通電極ＣＥによって覆われている。なお、図４では、センサ電極ＳＥのうち、ソース配線Ｓ２及びＳ３の直上に位置する第２センサＳＥ２のみが図示されているが、当然のことながら、ゲート配線の直上に位置する第１センサについても、第２絶縁膜１２の上に形成され、共通電極ＣＥによって覆われている。

このような変形例によれば、バックライトユニットＢＬからアレイ基板ＡＲに向けて光が照射された際に、センサ電極ＳＥで光電流が誘起されたとしても、センサ電極ＳＥと対向する遮光層３１あるいはカラーフィルタＣＦ１乃至ＣＦ３をチャージアップさせる以前に、センサ電極ＳＥを覆う共通電極ＣＥによって光電流が吸収あるいは拡散される。このため、センサ電極ＳＥと対向する遮光層３１あるいはカラーフィルタＣＦ１乃至ＣＦ３のチャージアップを抑制することが可能となる。これにより、上記の例と同様の効果が得られる。

図５は、センサ電極ＳＥのレイアウトの例を概略的に示す図である。

カラー表示を実現するための単位画素ＰＵは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。単位画素ＰＵとは、アクティブエリアＡＣＴに表示されるカラー画像を構成する最小単位である。単位画素ＰＵは、複数の異なる色画素によって構成されており、図示した例では、第１方向Ｘに並んだ３種類の色画素ＰＸＡ、ＰＸＢ、ＰＸＣによって構成されている。なお、同一色の色画素は、第２方向Ｙに並んでいる。

図示した例のセンサ電極ＳＥは、同一色の色画素ＰＸＢを囲む格子状に形成されている。すなわち、第１センサＳＥ１は、第２方向Ｙに隣接する色画素間に配置されている。第２センサＳＥ２は、色画素ＰＸＡと色画素ＰＸＢとの間、及び、色画素ＰＸＢと色画素ＰＸＣとの間に配置され、色画素ＰＸＡと色画素ＰＸＣとの間には配置されていない。

このようなセンサ電極ＳＥのレイアウトによれば、色画素ＰＸＢ及びその周囲での光電流の誘起、あるいは、光電流の誘起に伴う不具合を抑制することが可能となる。

図６は、センサ電極ＳＥのレイアウトの他の例を概略的に示す図である。

図示した例は、図５に示した例と比較して、センサ電極ＳＥが単位画素ＰＵを囲む格子状に形成された点で相違している。すなわち、第１センサＳＥ１は、第２方向Ｙに隣接する色画素間に配置されている。第２センサＳＥ２は、色画素ＰＸＡと色画素ＰＸＣとの間に配置され、色画素ＰＸＡと色画素ＰＸＢとの間、及び、色画素ＰＸＢと色画素ＰＸＣとの間には配置されていない。

このようなセンサ電極ＳＥのレイアウトによれば、センサ電極ＳＥを構成する第２センサＳＥ２の本数を低減することができ、光電流の誘起をさらに抑制することが可能となる。

図７は、センサ電極ＳＥのレイアウトの他の例を概略的に示す図である。

図示した例は、図５に示した例と比較して、センサ電極ＳＥが同一色の一部の色画素を囲むように形成された点で相違している。すなわち、図５に示した例では、センサ電極ＳＥは、全ての色画素ＰＸＢを囲むように形成されたが、ここに示した例では、センサ電極ＳＥは、一部の色画素ＰＸＢのみを囲むように形成されている。例えば、第１画素ラインＬ１及び第３画素ラインＬ３においては、色画素ＰＸＢのうち、１番目、３番目…のように奇数番目に位置する色画素ＰＸＢのみがセンサ電極ＳＥによって囲まれており、また、第２画素ラインＬ２及び第４画素ラインＬ４においては、色画素ＰＸＢのうち、２番目、４番目…のように偶数番目に位置する色画素ＰＸＢのみがセンサ電極ＳＥによって囲まれている。

このようなセンサ電極ＳＥのレイアウトによれば、センサ電極ＳＥを構成する第２センサＳＥ２を間引くことができ、光電流の誘起をさらに抑制することが可能となる。

図８は、センサ電極ＳＥのレイアウトの他の例を概略的に示す図である。

図示した例は、図５に示した例と比較して、画素ライン毎にセンサ電極ＳＥが囲む色画素が異なる点で相違している。すなわち、センサ電極ＳＥは、第１画素ラインＬ１においては色画素ＰＸＢのみを囲むように形成され、第２画素ラインＬ２においては色画素ＰＸＣのみを囲むように形成され、第３画素ラインＬ３においては色画素ＰＸＡのみを囲むように形成されている。

このようなセンサ電極ＳＥのレイアウトによれば、特定の色画素及びその周囲での光電流の誘起、あるいは、光電流の誘起に伴う不具合を抑制することが可能となる。

以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することができる。

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

ＰＮＬ…表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＳＷ…スイッチング素子 Ｇ…ゲート配線 Ｓ…ソース配線
ＰＥ…画素電極 ＣＥ…共通電極 ＳＥ…センサ電極

Claims (5)

1. 第１線幅を有するゲート配線と、前記ゲート配線と交差し第２線幅を有するソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極上に形成され前記ゲート配線の直上において前記第１線幅よりも小さい第３線幅を有するとともに前記ソース配線の直上において前記第２線幅よりも小さい第４線幅を有するセンサ電極と、前記共通電極及び前記センサ電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続された画素電極と、を備えた第１基板と、
   前記画素電極と対向するカラーフィルタを備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
2. ゲート配線と、前記ゲート配線と交差するソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続された画素電極と、前記第１層間絶縁膜と前記共通電極との間に形成され前記ゲート配線及び前記ソース配線と対向するセンサ電極と、を備えた第１基板と、
   前記画素電極と対向するカラーフィルタを備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
3. 前記センサ電極は、同一色の色画素を囲む格子状に形成された、請求項１または２に記載の液晶表示装置。
4. 前記センサ電極は、複数の色画素によって構成される単位画素を囲む格子状に形成された、請求項１または２に記載の液晶表示装置。
5. 前記画素電極は、前記共通電極と向かい合うスリットを有する、請求項１または２に記載の液晶表示装置。

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