JP2016032171A - Acoustic wave device - Google Patents

Acoustic wave device Download PDF

Info

Publication number
JP2016032171A
JP2016032171A JP2014153138A JP2014153138A JP2016032171A JP 2016032171 A JP2016032171 A JP 2016032171A JP 2014153138 A JP2014153138 A JP 2014153138A JP 2014153138 A JP2014153138 A JP 2014153138A JP 2016032171 A JP2016032171 A JP 2016032171A
Authority
JP
Japan
Prior art keywords
layer
metal layer
acoustic wave
metal
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014153138A
Other languages
Japanese (ja)
Other versions
JP6310354B2 (en
Inventor
均 月舘
Hitoshi Tsukidate
均 月舘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2014153138A priority Critical patent/JP6310354B2/en
Publication of JP2016032171A publication Critical patent/JP2016032171A/en
Application granted granted Critical
Publication of JP6310354B2 publication Critical patent/JP6310354B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

PROBLEM TO BE SOLVED: To suppress deterioration in air tightness.SOLUTION: An acoustic wave device comprises: electrode pads 16 which are provided on a package substrate 10 and in each of which a first lower layer metal layer 40. a first adhesion layer 42 and a first upper layer metal layer 44 composed of metal different from that of the first lower layer metal layer 40 are laminated in this order; a transmission filter chip 12 and a reception filter chip 14 which are bonded to the electrode pads 16 and flip-chip mounted on the package substrate 10; a metal pattern 30 which is provided on the package substrate 10 so as to surround the transmission filter chip 12 and the reception filter chip 14, and in which a second lower layer metal layer 50, a second adhesion layer 52 having a film thickness thicker than that of the first adhesion layer 42 and a second upper layer metal layer 54 composed of metal different from that of the second lower layer metal layer 50 are laminated in this order; and an encapsulation part 36 which includes a solder 32 bonded to a top face of the metal pattern 30, for encapsulating the transmission filter chip 12 and the reception filter chip 14.SELECTED DRAWING: Figure 1

Description

本発明は、弾性波デバイスに関し、例えばパッケージ基板上にフリップチップ実装された弾性波チップが半田を含む封止部によって封止された弾性波デバイスに関する。   The present invention relates to an acoustic wave device, for example, an acoustic wave device in which an acoustic wave chip flip-chip mounted on a package substrate is sealed by a sealing portion including solder.

弾性波デバイスの小型化、低背化のため、弾性波チップをパッケージ基板上にフリップチップ実装する技術が知られている。また、このような弾性波デバイスにおいて、半田を含む封止部で弾性波チップを封止することが知られている（例えば、特許文献１から３参照）。   In order to reduce the size and height of an acoustic wave device, a technique for flip chip mounting an acoustic wave chip on a package substrate is known. In such an acoustic wave device, it is known to seal an acoustic wave chip with a sealing portion containing solder (see, for example, Patent Documents 1 to 3).

特開２００６−２０３１４９号公報JP 2006-203149 A 特開２００９−２９６５０８号公報JP 2009-296508 A 特開２０１２−１６０８４７号公報JP 2012-160847 A

パッケージ基板上にフリップチップ実装された弾性波チップが半田を含む封止部で封止された弾性波デバイスでは、気密性の低下によって、弾性波チップの特性劣化等が生じることがある。   In an acoustic wave device in which an acoustic wave chip flip-chip mounted on a package substrate is sealed with a sealing portion including solder, characteristic deterioration of the acoustic wave chip may occur due to a decrease in hermeticity.

本発明は、上記課題に鑑みなされたものであり、気密性の低下を抑制することが可能な弾性波デバイスを提供することを目的とする。   This invention is made | formed in view of the said subject, and aims at providing the acoustic wave device which can suppress a fall of airtightness.

本発明は、パッケージ基板上に設けられ、第１下層金属層と、第１密着層と、前記第１下層金属層とは異なる金属からなる第１上層金属層と、がこの順に積層された電極パッドと、前記電極パッドに接合されて、前記パッケージ基板上にフリップチップ実装された弾性波チップと、前記パッケージ基板上に前記弾性波チップを囲んで設けられ、第２下層金属層と、前記第１密着層よりも厚い膜厚を有する第２密着層と、前記第２下層金属層とは異なる金属からなる第２上層金属層と、がこの順に積層された金属パターンと、前記金属パターンの上面に接合された半田を含み、前記弾性波チップを封止する封止部と、を備えることを特徴とする弾性波デバイスである。本発明によれば、気密性の低下を抑制することができる。   The present invention provides an electrode provided on a package substrate, in which a first lower metal layer, a first adhesion layer, and a first upper metal layer made of a metal different from the first lower metal layer are stacked in this order. A pad, an elastic wave chip bonded to the electrode pad and flip-chip mounted on the package substrate, a second lower metal layer provided on the package substrate so as to surround the elastic wave chip, and the first A metal pattern in which a second adhesion layer having a thickness larger than one adhesion layer and a second upper metal layer made of a metal different from the second lower metal layer are laminated in this order; and an upper surface of the metal pattern And an encapsulating part for encapsulating the acoustic wave chip. According to the present invention, a decrease in airtightness can be suppressed.

上記構成において、前記弾性波チップは、前記電極パッドに半田以外の金属バンプによって接合されている構成とすることができる。   The said structure WHEREIN: The said acoustic wave chip | tip can be set as the structure joined to the said electrode pad by metal bumps other than solder.

上記構成において、前記封止部は、前記金属パターンの上面に接合され且つ前記弾性波チップの周りを囲む前記半田と、前記弾性波チップ上から前記半田上に延在する平坦形状をした金属リッドと、からなる構成とすることができる。   In the above configuration, the sealing portion is bonded to the upper surface of the metal pattern and surrounds the acoustic wave chip, and a flat metal lid extending from the acoustic wave chip onto the solder. It can be set as the structure which consists of these.

上記構成において、前記第２上層金属層の膜厚は、前記第１密着層よりも薄い構成とすることができる。   In the above configuration, the second upper metal layer may be thinner than the first adhesion layer.

上記構成において、前記第２下層金属層は銀又はタングステンからなり、前記第２密着層はニッケル又は銅からなり、前記第２上層金属層は金からなる構成とすることができる。   In the above configuration, the second lower metal layer may be made of silver or tungsten, the second adhesion layer may be made of nickel or copper, and the second upper metal layer may be made of gold.

上記構成において、前記第１下層金属層と前記第２下層金属層とは同じ材料且つ同じ膜厚からなり、前記第１上層金属層と前記第２上層金属層とは同じ材料且つ同じ膜厚からなり、前記第１密着層と前記第２密着層とは同じ材料からなる構成とすることができる。   In the above configuration, the first lower metal layer and the second lower metal layer are made of the same material and the same film thickness, and the first upper metal layer and the second upper metal layer are made of the same material and the same film thickness. Thus, the first adhesion layer and the second adhesion layer can be made of the same material.

本発明によれば、気密性の低下を抑制することができる。   According to the present invention, a decrease in airtightness can be suppressed.

図１（ａ）は、実施例１に係る分波器を示す断面図、図１（ｂ）は、図１（ａ）の領域Ａを拡大した断面図である。FIG. 1A is a cross-sectional view illustrating the duplexer according to the first embodiment, and FIG. 1B is an enlarged cross-sectional view of a region A in FIG. 図２は、実施例１に係る分波器を示す回路図である。FIG. 2 is a circuit diagram illustrating the duplexer according to the first embodiment. 図３（ａ）及び図３（ｂ）は、パッケージ基板の上面図及び下面図である。3A and 3B are a top view and a bottom view of the package substrate. 図４（ａ）から図４（ｄ）は、実施例１に係る分波器の製造方法を示す断面図（その１）である。FIG. 4A to FIG. 4D are cross-sectional views (part 1) illustrating the method of manufacturing the duplexer according to the first embodiment. 図５（ａ）から図５（ｃ）は、実施例１に係る分波器の製造方法を示す断面図（その２）である。FIG. 5A to FIG. 5C are cross-sectional views (part 2) illustrating the method of manufacturing the duplexer according to the first embodiment. 図６（ａ）から図６（ｃ）は、実施例１に係る分波器の製造方法を示す断面図（その３）である。6A to 6C are cross-sectional views (part 3) illustrating the method of manufacturing the duplexer according to the first embodiment. 図７（ａ）は、比較例１に係る分波器を示す断面図、図７（ｂ）は、図７（ａ）の領域Ａを拡大した断面図である。FIG. 7A is a cross-sectional view showing a duplexer according to Comparative Example 1, and FIG. 7B is an enlarged cross-sectional view of region A in FIG.

以下、図面を参照して、本発明の実施例について説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１（ａ）は、実施例１に係る分波器を示す断面図、図１（ｂ）は、図１（ａ）の領域Ａを拡大した断面図である。図１（ａ）のように、実施例１の分波器１００は、パッケージ基板１０の平坦上面に、送信フィルタチップ１２と受信フィルタチップ１４とがフリップチップ実装されている。送信フィルタチップ１２と受信フィルタチップ１４とは、パッケージ基板１０の上面に設けられた電極パッド１６にバンプ１８が接合することで、パッケージ基板１０上にフリップチップ実装されている。パッケージ基板１０には、例えばＬＴＣＣ（Low Temperature Co-fired Ceramics）又はＨＴＣＣ（High Temperature Co-fired Ceramics）からなるセラミック等の絶縁体を用いることができる。バンプ１８には、例えば金（Ａｕ）バンプ等の金属バンプを用いることができる。   FIG. 1A is a cross-sectional view illustrating the duplexer according to the first embodiment, and FIG. 1B is an enlarged cross-sectional view of a region A in FIG. As shown in FIG. 1A, in the duplexer 100 according to the first embodiment, the transmission filter chip 12 and the reception filter chip 14 are flip-chip mounted on the flat upper surface of the package substrate 10. The transmission filter chip 12 and the reception filter chip 14 are flip-chip mounted on the package substrate 10 by bonding bumps 18 to electrode pads 16 provided on the upper surface of the package substrate 10. For the package substrate 10, for example, an insulator such as ceramic made of LTCC (Low Temperature Co-fired Ceramics) or HTCC (High Temperature Co-fired Ceramics) can be used. For the bump 18, for example, a metal bump such as a gold (Au) bump can be used.

送信フィルタチップ１２と受信フィルタチップ１４とは、例えば弾性表面波（ＳＡＷ：Surface Acoustic Wave）デバイスチップからなり、圧電基板２０と、圧電基板２０のパッケージ基板１０に対向する面に設けられたＩＤＴ（Interdigital Transducer）２２と、を含む。送信フィルタチップ１２にはＩＤＴ２２によって送信フィルタが形成され、受信フィルタチップ１４にはＩＤＴ２２によって受信フィルタが形成されている。圧電基板２０には、例えばタンタル酸リチウム（ＬＴ）又はニオブ酸リチウム（ＬＮ）等の圧電材を用いることができる。ＩＤＴ２２には、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属を用いることができる。   The transmission filter chip 12 and the reception filter chip 14 are composed of, for example, a surface acoustic wave (SAW) device chip. The piezoelectric substrate 20 and an IDT (provided on the surface of the piezoelectric substrate 20 facing the package substrate 10). Interdigital Transducer) 22. A transmission filter is formed by the IDT 22 in the transmission filter chip 12, and a reception filter is formed by the IDT 22 in the reception filter chip 14. For the piezoelectric substrate 20, for example, a piezoelectric material such as lithium tantalate (LT) or lithium niobate (LN) can be used. For the IDT 22, for example, a metal such as copper (Cu) or aluminum (Al) can be used.

ここで、図２を用いて、実施例１の分波器の回路構成について説明する。図２は、実施例１に係る分波器を示す回路図である。図２のように、アンテナ６０に接続されるアンテナ端子６２と送信端子６４との間に、送信フィルタチップ１２に形成された送信フィルタ７０が接続されている。アンテナ端子６２と受信端子６６との間に、受信フィルタチップ１４に形成された受信フィルタ７２が接続されている。送信フィルタ７０は、送信端子６４から入力された信号のうち送信帯域の信号を送信信号としてアンテナ端子６２に通過させ、他の周波数の信号を抑圧する。受信フィルタ７２は、アンテナ端子６２から入力された信号のうち受信帯域の信号を受信信号として受信端子６６に通過させ、他の周波数の信号を抑圧する。送信帯域の周波数と受信帯域の周波数とは異なっている。   Here, the circuit configuration of the duplexer of the first embodiment will be described with reference to FIG. FIG. 2 is a circuit diagram illustrating the duplexer according to the first embodiment. As shown in FIG. 2, the transmission filter 70 formed on the transmission filter chip 12 is connected between the antenna terminal 62 connected to the antenna 60 and the transmission terminal 64. A reception filter 72 formed on the reception filter chip 14 is connected between the antenna terminal 62 and the reception terminal 66. The transmission filter 70 passes signals in the transmission band among signals input from the transmission terminal 64 to the antenna terminal 62 as transmission signals, and suppresses signals of other frequencies. The reception filter 72 passes signals in the reception band out of the signals input from the antenna terminal 62 as reception signals to the reception terminal 66 and suppresses signals of other frequencies. The frequency of the transmission band is different from the frequency of the reception band.

図１（ａ）のように、パッケージ基板１０の上面と送信フィルタチップ１２及び受信フィルタチップ１４との間には、空隙２４が形成されている。ＩＤＴ２２は、振動が抑制されないように、空隙２４に露出している。バンプ１８も空隙２４に露出している。   As shown in FIG. 1A, a gap 24 is formed between the upper surface of the package substrate 10 and the transmission filter chip 12 and the reception filter chip 14. The IDT 22 is exposed in the gap 24 so that vibration is not suppressed. The bump 18 is also exposed in the gap 24.

パッケージ基板１０は、内部に内部配線２６が設けられた多層配線基板である。内部配線２６によって、パッケージ基板１０の上面に形成された電極パッド１６と下面に形成されたフットパッド２８とが電気的に接続されている。バンプ１８は電極パッド１６に接合されているため、送信フィルタチップ１２及び受信フィルタチップ１４は、フットパッド２８に電気的に接続されている。内部配線２６は、例えば金（Ａｕ）等の金属を用いることができる。   The package substrate 10 is a multilayer wiring board in which an internal wiring 26 is provided. By the internal wiring 26, the electrode pad 16 formed on the upper surface of the package substrate 10 and the foot pad 28 formed on the lower surface are electrically connected. Since the bump 18 is bonded to the electrode pad 16, the transmission filter chip 12 and the reception filter chip 14 are electrically connected to the foot pad 28. For example, a metal such as gold (Au) can be used for the internal wiring 26.

パッケージ基板１０の上面であって、送信フィルタチップ１２及び受信フィルタチップ１４の外側に、金属パターン３０が設けられている。金属パターン３０は、送信フィルタチップ１２及び受信フィルタチップ１４を囲んで設けられている。金属パターン３０の上面に接合して、送信フィルタチップ１２及び受信フィルタチップ１４を囲む半田３２が設けられている。半田３２は、例えば金属パターン３０の上面全面に接合している。送信フィルタチップ１２及び受信フィルタチップ１４上から半田３２上に延在する平坦形状をした金属リッド３４が設けられている。送信フィルタチップ１２及び受信フィルタチップ１４は、半田３２と金属リッド３４とを含む封止部３６によって封止されている。金属リッド３４には、例えばコバール等の半田よりも融点の高い金属を用いることができる。封止部３６を覆って、例えばニッケル（Ｎｉ）等の金属からなる保護膜３８が設けられている。   A metal pattern 30 is provided on the upper surface of the package substrate 10 and outside the transmission filter chip 12 and the reception filter chip 14. The metal pattern 30 is provided so as to surround the transmission filter chip 12 and the reception filter chip 14. Solder 32 surrounding the transmission filter chip 12 and the reception filter chip 14 is provided on the upper surface of the metal pattern 30. For example, the solder 32 is bonded to the entire upper surface of the metal pattern 30. A flat metal lid 34 extending from the transmission filter chip 12 and the reception filter chip 14 onto the solder 32 is provided. The transmission filter chip 12 and the reception filter chip 14 are sealed by a sealing portion 36 including a solder 32 and a metal lid 34. For the metal lid 34, for example, a metal having a melting point higher than that of solder such as Kovar can be used. A protective film 38 made of a metal such as nickel (Ni) is provided so as to cover the sealing portion 36.

図１（ｂ）のように、電極パッド１６と金属パターン３０とは共に、３層構造をした金属膜であり、下層金属層と、上層金属層と、その間に配置された密着層と、を有する。即ち、電極パッド１６は、パッケージ基板１０側から第１下層金属層４０、第１密着層４２、及び第１上層金属層４４がこの順に設けられている。第１下層金属層４０と第１上層金属層４４とは異なる金属からなるため、第１密着層４２が第１下層金属層４０と第１上層金属層４４との密着のために設けられている。第１下層金属層４０は、例えば膜厚１５μｍ程度の銀（Ａｇ）層からなり、第１密着層４２は、例えば膜厚２μｍ〜６μｍ程度のニッケル（Ｎｉ）層からなり、第１上層金属層４４は、例えば膜厚０．３μｍ程度の金（Ａｕ）層からなる。   As shown in FIG. 1B, each of the electrode pad 16 and the metal pattern 30 is a metal film having a three-layer structure, and includes a lower metal layer, an upper metal layer, and an adhesion layer disposed therebetween. Have. That is, the electrode pad 16 is provided with the first lower metal layer 40, the first adhesion layer 42, and the first upper metal layer 44 in this order from the package substrate 10 side. Since the first lower metal layer 40 and the first upper metal layer 44 are made of different metals, the first adhesion layer 42 is provided for the adhesion between the first lower metal layer 40 and the first upper metal layer 44. . The first lower metal layer 40 is made of, for example, a silver (Ag) layer having a thickness of about 15 μm, and the first adhesion layer 42 is made of, for example, a nickel (Ni) layer having a thickness of about 2 μm to 6 μm. 44 is made of, for example, a gold (Au) layer having a thickness of about 0.3 μm.

金属パターン３０は、パッケージ基板１０側から第２下層金属層５０、第２密着層５２、及び第２上層金属層５４がこの順に設けられている。第２下層金属層５０と第２上層金属層５４とは異なる金属からなるため、第２密着層５２が第２下層金属層５０と第２上層金属層５４との密着のために設けられている。第２密着層５２の膜厚は、第１密着層４２よりも厚くなっている。第２密着層５２の膜厚は、例えば第１密着層４２の膜厚の２倍以上の場合が好ましく、３倍以上の場合がより好ましく、４倍以上の場合がさらに好ましい。第２下層金属層５０は、例えば膜厚１５μｍ程度の銀（Ａｇ）層からなり、第２密着層５２は、例えば膜厚１０μｍ〜１５μｍ程度のニッケル（Ｎｉ）層からなり、第２上層金属層５４は、例えば膜厚０．３μｍ程度の金（Ａｕ）層からなる。   The metal pattern 30 includes a second lower metal layer 50, a second adhesion layer 52, and a second upper metal layer 54 in this order from the package substrate 10 side. Since the second lower metal layer 50 and the second upper metal layer 54 are made of different metals, the second adhesion layer 52 is provided for adhesion between the second lower metal layer 50 and the second upper metal layer 54. . The film thickness of the second adhesion layer 52 is thicker than that of the first adhesion layer 42. The film thickness of the second adhesion layer 52 is preferably, for example, twice or more than the film thickness of the first adhesion layer 42, more preferably 3 times or more, and still more preferably 4 times or more. The second lower metal layer 50 is made of, for example, a silver (Ag) layer having a film thickness of about 15 μm, and the second adhesion layer 52 is made of, for example, a nickel (Ni) layer having a film thickness of about 10 μm to 15 μm. 54 is made of, for example, a gold (Au) layer having a thickness of about 0.3 μm.

なお、第１密着層４２と第１上層金属層４４との間及び第２密着層５２と第２上層金属層５４との間に、例えばパラジウム（Ｐｄ）等からなるバリアメタル層が設けられていてもよい。また、図示は省略しているが、フットパッド２８も、３層構造をした金属膜であり、パッケージ基板１０側から第３下層金属層、第３密着層、第３上層金属層がこの順に設けられている。第３下層金属層は、例えば銀（Ａｇ）層からなり、第３密着層は、例えばニッケル（Ｎｉ）層からなり、第３上層金属層は、例えば金（Ａｕ）層からなる。   A barrier metal layer made of, for example, palladium (Pd) or the like is provided between the first adhesion layer 42 and the first upper metal layer 44 and between the second adhesion layer 52 and the second upper metal layer 54. May be. Although not shown, the foot pad 28 is also a metal film having a three-layer structure, and a third lower layer metal layer, a third adhesion layer, and a third upper layer metal layer are provided in this order from the package substrate 10 side. It has been. The third lower metal layer is made of, for example, a silver (Ag) layer, the third adhesion layer is made of, for example, a nickel (Ni) layer, and the third upper metal layer is made of, for example, a gold (Au) layer.

図３（ａ）及び図３（ｂ）は、パッケージ基板の上面図及び下面図である。図３（ａ）のように、パッケージ基板１０の上面には、アンテナパッド、送信パッド、受信パッド、及びグランドパッドを含む電極パッド１６（図中の網目パターン）が設けられている。   3A and 3B are a top view and a bottom view of the package substrate. As shown in FIG. 3A, an electrode pad 16 (mesh pattern in the drawing) including an antenna pad, a transmission pad, a reception pad, and a ground pad is provided on the upper surface of the package substrate 10.

送信フィルタチップ１２は、アンテナパッド、送信パッド、及びグランドパッドの上面にバンプ１８が接合することで、パッケージ基板１０の上面にフリップチップ実装されている。送信フィルタチップ１２に形成された入力用電極は送信パッドに接続され、出力用電極はアンテナパッドに接続され、グランド電極はグランドパッドに接続される。   The transmission filter chip 12 is flip-chip mounted on the upper surface of the package substrate 10 by bonding bumps 18 to the upper surfaces of the antenna pad, the transmission pad, and the ground pad. The input electrode formed on the transmission filter chip 12 is connected to the transmission pad, the output electrode is connected to the antenna pad, and the ground electrode is connected to the ground pad.

受信フィルタチップ１４は、アンテナパッド、受信パッド、及びグランドパッドの上面にバンプ１８が接合することで、パッケージ基板１０の上面にフリップチップ実装されている。受信フィルタチップ１４に形成された入力用電極はアンテナパッドに接続され、出力用電極は受信パッドに接続され、グランド電極はグランドパッドに接続される。   The reception filter chip 14 is flip-chip mounted on the upper surface of the package substrate 10 by bonding bumps 18 to the upper surfaces of the antenna pad, the reception pad, and the ground pad. The input electrode formed on the reception filter chip 14 is connected to the antenna pad, the output electrode is connected to the reception pad, and the ground electrode is connected to the ground pad.

金属パターン３０は、送信フィルタチップ１２及び受信フィルタチップ１４を囲むように、矩形形状をしたパッケージ基板１０の上面の縁に沿って設けられている。   The metal pattern 30 is provided along the edge of the upper surface of the rectangular package substrate 10 so as to surround the transmission filter chip 12 and the reception filter chip 14.

図３（ｂ）のように、パッケージ基板１０の下面には、フットパッド２８として、アンテナ用フットパッド２８ａ、送信用フットパッド２８ｂ、受信用フットパッド２８ｃ、及びグランド用フットパッド２８ｄが設けられている。アンテナ用フットパッド２８ａ、送信用フットパッド２８ｂ、及び受信用フットパッド２８ｃは、図２におけるアンテナ端子６２、送信端子６４、及び受信端子６６に対応する。アンテナ用フットパッド２８ａ、送信用フットパッド２８ｂ、受信用フットパッド２８ｃ、及びグランド用フットパッド２８ｄはそれぞれ、内部配線２６を介して、電極パッド１６に含まれるアンテナパッド、送信パッド、受信パッド、及びグランドパッドに電気的に接続されている。したがって、送信フィルタチップ１２に形成された送信フィルタは、アンテナ用フットパッド２８ａと送信用フットパッド２８ｂとの間に接続され、受信フィルタチップ１４に形成された受信フィルタは、アンテナ用フットパッド２８ａと受信用フットパッド２８ｃとの間に接続される。   As shown in FIG. 3B, an antenna foot pad 28a, a transmitting foot pad 28b, a receiving foot pad 28c, and a ground foot pad 28d are provided on the lower surface of the package substrate 10 as foot pads 28. Yes. The antenna foot pad 28a, the transmission foot pad 28b, and the reception foot pad 28c correspond to the antenna terminal 62, the transmission terminal 64, and the reception terminal 66 in FIG. The antenna foot pad 28a, the transmission foot pad 28b, the reception foot pad 28c, and the ground foot pad 28d are respectively connected to the antenna pad, the transmission pad, the reception pad, and the ground pad included in the electrode pad 16 via the internal wiring 26. It is electrically connected to the ground pad. Therefore, the transmission filter formed on the transmission filter chip 12 is connected between the antenna foot pad 28a and the transmission foot pad 28b, and the reception filter formed on the reception filter chip 14 is connected to the antenna foot pad 28a. It is connected between the receiving foot pad 28c.

また、金属パターン３０は、内部配線２６を介して、グランド用フットパッド２８ｄに接続されている。これにより、金属からなる封止部３６をグランド電位とすることができ、電気特性の向上を図ることができる。   Further, the metal pattern 30 is connected to the ground foot pad 28 d through the internal wiring 26. Thereby, the sealing part 36 made of metal can be set to the ground potential, and the electrical characteristics can be improved.

次に、実施例１に係る分波器の製造方法について説明する。図４（ａ）から図６（ｃ）は、実施例１に係る分波器の製造方法を示す断面図である。図４（ａ）から図６（ｃ）では、多面取りプロセスによる製造方法を示している。図４（ａ）のように、内部配線２６が形成されたウエハ状のパッケージ基板１０の上面に、電極パッド１６に含まれる第１下層金属層４０と、金属パターン３０に含まれる第２下層金属層５０と、を形成する。第１下層金属層４０と第２下層金属層５０とは、パッケージ基板１０の上面全面に、例えば膜厚１５μｍの銀（Ａｇ）膜を堆積した後、露光技術及びエッチング技術を用いることで形成することができる。したがって、第１下層金属層４０と第２下層金属層５０とは、同じ材料且つ同じ膜厚の金属膜となる。また、第１下層金属層４０と第２下層金属層５０とを、蒸着法及びリフトオフ法を用いて形成してもよい。パッケージ基板１０の下面に、フットパッド２８に含まれる第３下層金属層８０を形成する。第３下層金属層８０は、第１下層金属層４０及び第２下層金属層５０と同様の方法によって形成することができる。   Next, a method for manufacturing the duplexer according to the first embodiment will be described. 4A to 6C are cross-sectional views illustrating a method of manufacturing the duplexer according to the first embodiment. FIGS. 4A to 6C show a manufacturing method using a multi-chamfer process. As shown in FIG. 4A, the first lower layer metal layer 40 included in the electrode pad 16 and the second lower layer metal included in the metal pattern 30 are formed on the upper surface of the wafer-like package substrate 10 on which the internal wiring 26 is formed. And a layer 50 is formed. The first lower metal layer 40 and the second lower metal layer 50 are formed by depositing, for example, a 15 μm-thick silver (Ag) film on the entire upper surface of the package substrate 10 and then using an exposure technique and an etching technique. be able to. Therefore, the first lower metal layer 40 and the second lower metal layer 50 are metal films having the same material and the same film thickness. Moreover, you may form the 1st lower layer metal layer 40 and the 2nd lower layer metal layer 50 using a vapor deposition method and the lift-off method. A third lower metal layer 80 included in the foot pad 28 is formed on the lower surface of the package substrate 10. The third lower metal layer 80 can be formed by the same method as the first lower metal layer 40 and the second lower metal layer 50.

図４（ｂ）のように、パッケージ基板１０の下面全面に、例えばレジスト膜９０を形成する。これにより、第３下層金属層８０はレジスト膜９０で覆われる。その後、電解めっき法を用いて、第２下層金属層５０上にのみ、例えば膜厚１０μｍ程度のニッケル（Ｎｉ）膜からなる電解めっき膜９２を形成する。図３（ａ）のように、金属パターン３０と電極パッド１６とは電気的に分離されているため、即ち、第１下層金属層４０と第２下層金属層５０とは電気的に分離されているため、第２下層金属層５０にのみ電流を流すことができる。よって、第２下層金属層５０上にのみ電解めっき膜９２を形成することができる。   As shown in FIG. 4B, for example, a resist film 90 is formed on the entire lower surface of the package substrate 10. Thereby, the third lower metal layer 80 is covered with the resist film 90. Thereafter, an electrolytic plating film 92 made of, for example, a nickel (Ni) film having a thickness of about 10 μm is formed only on the second lower metal layer 50 by using an electrolytic plating method. Since the metal pattern 30 and the electrode pad 16 are electrically separated as shown in FIG. 3A, that is, the first lower metal layer 40 and the second lower metal layer 50 are electrically separated. Therefore, current can flow only through the second lower metal layer 50. Therefore, the electrolytic plating film 92 can be formed only on the second lower metal layer 50.

図４（ｃ）のように、パッケージ基板１０の下面に形成したレジスト膜９０を除去する。その後、無電解めっき法を用いて、第１下層金属層４０上、電解めっき膜９２上、及び第３下層金属層８０上に、例えば膜厚３μｍ程度のニッケル（Ｎｉ）膜からなる無電解めっき膜９４を形成する。これにより、第１下層金属層４０上に、無電解めっき膜９４からなる第１密着層４２が形成される。第２下層金属層５０上に、電解めっき膜９２と無電解めっき膜９４とからなる第２密着層５２が形成される。第３下層金属層８０上に、無電解めっき膜９４からなる第３密着層８２が形成される。   As shown in FIG. 4C, the resist film 90 formed on the lower surface of the package substrate 10 is removed. Thereafter, using an electroless plating method, an electroless plating made of, for example, a nickel (Ni) film having a thickness of about 3 μm on the first lower metal layer 40, the electrolytic plating film 92, and the third lower metal layer 80. A film 94 is formed. As a result, the first adhesion layer 42 made of the electroless plating film 94 is formed on the first lower metal layer 40. On the second lower metal layer 50, a second adhesion layer 52 composed of an electrolytic plating film 92 and an electroless plating film 94 is formed. On the third lower metal layer 80, a third adhesion layer 82 made of the electroless plating film 94 is formed.

図４（ｂ）及び図４（ｃ）のように、電解めっき法と無電解めっき法とを組み合わせることで、第２密着層５２の膜厚を、第１密着層４２よりも厚くすることができる。なお、電解めっき法と無電解めっき法との順番を入れ替えてもよい。即ち、まず、パッケージ基板１０の下面にレジスト膜９０がない状態で、無電解めっき法を用いて、第１下層金属層４０、第２下層金属層５０、及び第３下層金属層８０上に無電解めっき膜を形成する。その後、パッケージ基板１０の下面にレジスト膜９０を形成し、電解めっき法を用いて、第２下層金属層５０上の無電解めっき膜上にのみ電解めっき膜を形成する。   As shown in FIGS. 4B and 4C, the thickness of the second adhesion layer 52 can be made thicker than that of the first adhesion layer 42 by combining the electrolytic plating method and the electroless plating method. it can. Note that the order of the electrolytic plating method and the electroless plating method may be interchanged. That is, first, without the resist film 90 on the lower surface of the package substrate 10, an electroless plating method is used to form a film on the first lower metal layer 40, the second lower metal layer 50, and the third lower metal layer 80. An electrolytic plating film is formed. Thereafter, a resist film 90 is formed on the lower surface of the package substrate 10, and an electrolytic plating film is formed only on the electroless plating film on the second lower metal layer 50 using an electrolytic plating method.

図４（ｄ）のように、無電解めっき法を用いて、第１密着層４２上、第２密着層５２上、及び第３密着層８２上に、例えば膜厚０．３μｍ程度の金（Ａｕ）膜からなる無電解めっき膜９６を形成する。これにより、第１密着層４２上に、無電解めっき膜９６からなる第１上層金属層４４が形成される。第２密着層５２上に、無電解めっき膜９６からなる第２上層金属層５４が形成される。第３密着層８２上に、無電解めっき膜９６からなる第３上層金属層８４が形成される。したがって、第１上層金属層４４と第２上層金属層５４と第３上層金属層８４とは、同じ材料且つ同じ膜厚の金属膜となる。   As shown in FIG. 4D, on the first adhesion layer 42, the second adhesion layer 52, and the third adhesion layer 82, for example, gold (about 0.3 μm thick) using an electroless plating method. An electroless plating film 96 made of an Au) film is formed. Thereby, the first upper metal layer 44 made of the electroless plating film 96 is formed on the first adhesion layer 42. A second upper metal layer 54 made of an electroless plating film 96 is formed on the second adhesion layer 52. A third upper metal layer 84 made of the electroless plating film 96 is formed on the third adhesion layer 82. Therefore, the first upper metal layer 44, the second upper metal layer 54, and the third upper metal layer 84 are metal films having the same material and the same film thickness.

図４（ａ）から図４（ｄ）の工程によって、パッケージ基板１０の上面に、第１下層金属層４０、第１密着層４２、及び第１上層金属層４４が積層された電極パッド１６と、第２下層金属層５０、第２密着層５２、及び第２上層金属層５４が積層された金属パターン３０と、が形成される。パッケージ基板１０の下面に、第３下層金属層８０、第３密着層８２、及び第３上層金属層８４が積層されたフットパッド２８が形成される。   4A to 4D, the electrode pad 16 in which the first lower metal layer 40, the first adhesion layer 42, and the first upper metal layer 44 are stacked on the upper surface of the package substrate 10; The metal pattern 30 in which the second lower metal layer 50, the second adhesion layer 52, and the second upper metal layer 54 are stacked is formed. On the lower surface of the package substrate 10, the foot pad 28 in which the third lower layer metal layer 80, the third adhesion layer 82, and the third upper layer metal layer 84 are stacked is formed.

図５（ａ）のように、複数の送信フィルタチップ１２及び複数の受信フィルタチップ１４を、パッケージ基板１０上に形成した電極パッド１６に、バンプ１８を用いてフリップチップ実装する。この際、１つの分波器を構成する送信フィルタチップ１２及び受信フィルタチップ１４が、金属パターン３０で囲まれるようにフリップチップ実装する。   As shown in FIG. 5A, a plurality of transmission filter chips 12 and a plurality of reception filter chips 14 are flip-chip mounted on electrode pads 16 formed on the package substrate 10 using bumps 18. At this time, the transmission filter chip 12 and the reception filter chip 14 constituting one duplexer are flip-chip mounted so as to be surrounded by the metal pattern 30.

図５（ｂ）のように、複数の送信フィルタチップ１２及び複数の受信フィルタチップ１４上に、半田３２と金属リッド３４との積層体を、半田３２が弾性波フィルタチップ側に位置するように配置する。   As shown in FIG. 5B, a laminate of the solder 32 and the metal lid 34 is placed on the plurality of transmission filter chips 12 and the plurality of reception filter chips 14 so that the solder 32 is positioned on the acoustic wave filter chip side. Deploy.

図５（ｃ）のように、積層体を加熱して半田３２が溶融した状態とし、この状態で金属リッド３４を複数の送信フィルタチップ１２及び受信フィルタチップ１４側に押圧する。これにより、送信フィルタチップ１２と受信フィルタチップ１４とで構成される複数の分波器の間隙に半田３２が充填される。半田３２は、パッケージ基板１０上に形成された金属パターン３０上を濡れ広がった後に固化して、金属パターン３０の上面に接合する。また、複数の送信フィルタチップ１２及び複数の受信フィルタチップ１４上から半田３２上に延在して金属リッド３４が配置される。金属リッド３４は、例えば送信フィルタチップ１２及び受信フィルタチップ１４の上面に接しているが、金属リッド３４と送信フィルタチップ１２及び受信フィルタチップ１４との間に半田３２が残存していてもよい。これにより、複数の送信フィルタチップ１２及び複数の受信フィルタチップ１４は、半田３２と金属リッド３４とを含む封止部３６によって封止される。   As shown in FIG. 5C, the laminated body is heated to bring the solder 32 into a molten state, and in this state, the metal lid 34 is pressed toward the plurality of transmission filter chips 12 and reception filter chips 14. As a result, the solder 32 is filled in the gaps of the plurality of duplexers configured by the transmission filter chip 12 and the reception filter chip 14. The solder 32 wets and spreads on the metal pattern 30 formed on the package substrate 10, solidifies, and is bonded to the upper surface of the metal pattern 30. In addition, a metal lid 34 is disposed so as to extend on the solder 32 from the plurality of transmission filter chips 12 and the plurality of reception filter chips 14. For example, the metal lid 34 is in contact with the upper surfaces of the transmission filter chip 12 and the reception filter chip 14, but the solder 32 may remain between the metal lid 34, the transmission filter chip 12, and the reception filter chip 14. Thereby, the plurality of transmission filter chips 12 and the plurality of reception filter chips 14 are sealed by the sealing portion 36 including the solder 32 and the metal lid 34.

図６（ａ）のように、送信フィルタチップ１２と受信フィルタチップ１４とで構成される複数の分波器の間で、封止部３６、金属パターン３０、及びパッケージ基板１０を、ダイシングブレード９８を用いたダイシングによって切断する。   As shown in FIG. 6A, the sealing portion 36, the metal pattern 30, and the package substrate 10 are diced between a plurality of duplexers including the transmission filter chip 12 and the reception filter chip 14. Cut by dicing using.

図６（ｂ）のように、ダイシングによる切断によって、送信フィルタチップ１２と受信フィルタチップ１４とで構成される複数の分波器が個片化される。図６（ｃ）のように、電解めっき法を用いて、封止部３６を覆う保護膜３８を形成する。このような製造工程を含んで、実施例１の分波器１００を形成することができる。   As shown in FIG. 6 (b), a plurality of duplexers composed of the transmission filter chip 12 and the reception filter chip 14 are separated into pieces by cutting by dicing. As shown in FIG. 6C, a protective film 38 that covers the sealing portion 36 is formed by electrolytic plating. By including such a manufacturing process, the duplexer 100 of the first embodiment can be formed.

ここで、実施例１の分波器の効果を説明するにあたり、比較例１の分波器について説明する。図７（ａ）は、比較例１に係る分波器を示す断面図、図７（ｂ）は、図７（ａ）の領域Ａを拡大した断面図である。図７（ａ）及び図７（ｂ）のように、比較例１の分波器においては、金属パターン３０の第２密着層５２ａが、電極パッド１６の第１密着層４２と同じ厚さになっている。その他の構成は、実施例１の図１（ａ）及び図１（ｂ）と同じであるため説明を省略する。   Here, in describing the effect of the duplexer of the first embodiment, the duplexer of the comparative example 1 will be described. FIG. 7A is a cross-sectional view showing a duplexer according to Comparative Example 1, and FIG. 7B is an enlarged cross-sectional view of region A in FIG. 7A and 7B, in the duplexer of Comparative Example 1, the second adhesion layer 52a of the metal pattern 30 has the same thickness as the first adhesion layer 42 of the electrode pad 16. It has become. Other configurations are the same as those of the first embodiment shown in FIGS. 1A and 1B, and the description thereof is omitted.

比較例１の分波器は、図４（ｂ）の電解めっき工程を行わない点を除いて、図４（ａ）から図６（ｃ）で説明した実施例１の分波器の製造方法と同じ方法によって形成することができる。   The duplexer of Comparative Example 1 is the manufacturing method of the duplexer of Example 1 described with reference to FIGS. 4A to 6C except that the electrolytic plating process of FIG. 4B is not performed. Can be formed by the same method.

比較例１では、金属パターン３０の第２密着層５２ａは、電極パッド１６の第１密着層４２と同じ厚さになっている。第１密着層４２は、弾性波デバイスの低背化の点から薄いことが好ましいため、第２密着層５２ａも薄くなる。このため封止工程（図５（ｃ）の工程）において、半田３２が第２密着層５２ａに拡散して半田３２と第２密着層５２ａの金属（ニッケル（Ｎｉ））とが合金化すると、この合金膜は第２下層金属層５０の上面に到達して形成されてしまう。第２下層金属層５０の上面に合金膜が形成された状態でダイシング工程（図６（ａ）の工程）が行われると、金属パターン３０に掛かる応力によって、第２下層金属層５０の上面に剥離によるリークパスが形成され、気密性が低下してしまう。なお、金属パターン３０に掛かる応力の一例として、ダイシングによる応力を挙げたが、ダイシング以外の応力が掛かる場合でも同様に、第２下層金属層５０の上面に剥離によるリークパスが形成される。   In Comparative Example 1, the second adhesion layer 52 a of the metal pattern 30 has the same thickness as the first adhesion layer 42 of the electrode pad 16. Since the first adhesion layer 42 is preferably thin from the viewpoint of reducing the height of the acoustic wave device, the second adhesion layer 52a is also thin. Therefore, in the sealing step (step of FIG. 5C), when the solder 32 diffuses into the second adhesion layer 52a and the solder 32 and the metal (nickel (Ni)) of the second adhesion layer 52a are alloyed, This alloy film reaches the upper surface of the second lower metal layer 50 and is formed. When the dicing process (the process of FIG. 6A) is performed in a state where the alloy film is formed on the upper surface of the second lower metal layer 50, the upper surface of the second lower metal layer 50 is applied due to the stress applied to the metal pattern 30. A leak path due to peeling is formed, and the airtightness is lowered. As an example of the stress applied to the metal pattern 30, stress due to dicing has been described, but even when stress other than dicing is applied, a leak path due to peeling is formed on the upper surface of the second lower metal layer 50.

一方、実施例１では、図１（ｂ）のように、金属パターン３０の第２密着層５２の膜厚が、電極パッド１６の第１密着層４２よりも厚くなっている。これにより、半田３２が第２密着層５２に拡散して半田３２と第２密着層５２の金属（ニッケル（Ｎｉ））とが合金化がしても、この合金膜が第２下層金属層５０の上面まで到達することを抑制できる。よって、金属パターン３０に応力が掛かった場合でも、第２下層金属層５０の上面での剥離を抑制でき、その結果、気密性の低下を抑制することができる。また、金属パターン３０の第２密着層５２のみを厚くし、電極パッド１６の第１密着層４２は厚くしないため、分波器１００が高くなることを抑制できる。   On the other hand, in Example 1, as shown in FIG. 1B, the thickness of the second adhesion layer 52 of the metal pattern 30 is thicker than that of the first adhesion layer 42 of the electrode pad 16. Thus, even if the solder 32 diffuses into the second adhesion layer 52 and the solder 32 and the metal (nickel (Ni)) of the second adhesion layer 52 are alloyed, the alloy film becomes the second lower metal layer 50. Reaching to the upper surface of can be suppressed. Therefore, even when a stress is applied to the metal pattern 30, it is possible to suppress the peeling on the upper surface of the second lower metal layer 50, and as a result, it is possible to suppress a decrease in hermeticity. In addition, since only the second adhesion layer 52 of the metal pattern 30 is thickened and the first adhesion layer 42 of the electrode pad 16 is not thickened, it is possible to prevent the duplexer 100 from becoming high.

バンプ１８は、半田バンプの場合でもよいが、半田以外の金属バンプ（例えば金バンプ）の場合が好ましい。バンプ１８が半田バンプの場合、半田バンプの半田と電極パッド１６の第１密着層４２とが合金化し、電極パッド１６に外部から応力が掛かった場合に、第１下層金属層４０の上面で剥離が生じる恐れがあるためである。   The bumps 18 may be solder bumps, but are preferably metal bumps other than solder (for example, gold bumps). When the bump 18 is a solder bump, the solder of the solder bump and the first adhesive layer 42 of the electrode pad 16 are alloyed and peeled off from the upper surface of the first lower metal layer 40 when the electrode pad 16 is subjected to external stress. This is because there is a risk of occurrence.

図５（ｂ）から図６（ａ）のように、弾性波フィルタチップの周りを囲む半田３２と弾性波フィルタチップ上から半田３２上に延在する平坦形状をした金属リッド３４とを含む封止部３６で弾性波フィルタチップを封止する場合、ダイシングブレード９８を用いたダイシングによって金属パターン３０等を切断する工程が生じる。金属パターン３０をダイシングすることで、金属パターン３０に応力が掛かり、比較例１のように第２密着層５２ａが薄い場合には、第２下層金属層５０の上面での剥離が生じてしまう。このようなことから、封止部３６が弾性波フィルタチップの周りを囲む半田３２と弾性波フィルタチップ上から半田３２上に延在する平坦形状をした金属リッド３４とを含む場合に、第２密着層５２の厚さを第１密着層４２よりも厚くすることが好ましい。   As shown in FIG. 5B to FIG. 6A, a seal including a solder 32 surrounding the acoustic wave filter chip and a flat metal lid 34 extending from the acoustic wave filter chip onto the solder 32. When the elastic wave filter chip is sealed by the stop portion 36, a step of cutting the metal pattern 30 or the like by dicing using the dicing blade 98 occurs. By dicing the metal pattern 30, stress is applied to the metal pattern 30, and when the second adhesion layer 52 a is thin as in the first comparative example, peeling occurs on the upper surface of the second lower metal layer 50. For this reason, when the sealing portion 36 includes the solder 32 surrounding the acoustic wave filter chip and the metal lid 34 having a flat shape extending from the acoustic wave filter chip to the solder 32, the second portion is used. The thickness of the adhesion layer 52 is preferably larger than that of the first adhesion layer 42.

また、第２上層金属層５４の膜厚が第１密着層４２よりも薄い場合、半田３２と第２密着層５２の金属（ニッケル（Ｎｉ））との間の合金化が進み易くなる。したがって、このような場合に、第２密着層５２の厚さを第１密着層４２よりも厚くすることが好ましい。   Further, when the thickness of the second upper metal layer 54 is thinner than that of the first adhesion layer 42, the alloying between the solder 32 and the metal (nickel (Ni)) of the second adhesion layer 52 easily proceeds. Therefore, in such a case, it is preferable to make the thickness of the second adhesion layer 52 thicker than that of the first adhesion layer 42.

実施例１では、第２下層金属層５０が銀（Ａｇ）からなり、第２密着層５２がニッケル（Ｎｉ）からなり、第２上層金属層５４が金（Ａｕ）からなる場合を例に示したが、その他の金属からなる場合でもよい。例えば、第２下層金属層５０がタングステン（Ｗ）からなり、第２密着層５２が銅（Ｃｕ）からなり、第２上層金属層５４が金（Ａｕ）からなる場合でもよい。   In Example 1, the second lower metal layer 50 is made of silver (Ag), the second adhesion layer 52 is made of nickel (Ni), and the second upper metal layer 54 is made of gold (Au). However, it may be made of other metals. For example, the second lower metal layer 50 may be made of tungsten (W), the second adhesion layer 52 may be made of copper (Cu), and the second upper metal layer 54 may be made of gold (Au).

また、第１下層金属層４０と第２下層金属層５０とは同じ材料且つ同じ膜厚からなり、第１上層金属層４４と第２上層金属層５４とは同じ材料且つ同じ膜厚からなり、第１密着層４２と第２密着層５２とは同じ材料からなる場合が好ましい。この場合、図４（ａ）から図４（ｄ）で説明したように、第１下層金属層４０と第２下層金属層５０、第１密着層４２と第２密着層５２、及び第１上層金属層４４と第２上層金属層５４、の製造を同時に行うことができるため、コストの低減を図ることができる。   The first lower metal layer 40 and the second lower metal layer 50 are made of the same material and the same film thickness, and the first upper metal layer 44 and the second upper metal layer 54 are made of the same material and the same film thickness, The first adhesion layer 42 and the second adhesion layer 52 are preferably made of the same material. In this case, as described in FIGS. 4A to 4D, the first lower metal layer 40 and the second lower metal layer 50, the first adhesion layer 42 and the second adhesion layer 52, and the first upper layer. Since the metal layer 44 and the second upper metal layer 54 can be manufactured at the same time, the cost can be reduced.

実施例１では、パッケージ基板１０上にフリップチップ実装された弾性波チップがＳＡＷデバイスチップの場合を例に示したが、ラブ波デバイスチップ、弾性境界波デバイスチップ、圧電薄膜共振器（ＦＢＡＲ：Film Bulk Acoustic Resonator）デバイスチップ等、その他の弾性波チップの場合でもよい。また、弾性波デバイスは、分波器の場合に限らず、その他の弾性波デバイスの場合でもよい。   In the first embodiment, the case where the acoustic wave chip flip-chip mounted on the package substrate 10 is a SAW device chip is shown as an example, but a Love wave device chip, a boundary acoustic wave device chip, a piezoelectric thin film resonator (FBAR: Film) Other acoustic wave chips such as a Bulk Acoustic Resonator device chip may be used. The elastic wave device is not limited to the duplexer, but may be other elastic wave devices.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０ パッケージ基板
１２ 送信フィルタチップ
１４ 受信フィルタチップ
１６ 電極パッド
１８ バンプ
３０ 金属パターン
３２ 半田
３４ 金属リッド
３６ 封止部
４０ 第１下層金属層
４２ 第１密着層
４４ 第１上層金属層
５０ 第２下層金属層
５２ 第２密着層
５４ 第２上層金属層 DESCRIPTION OF SYMBOLS 10 Package board | substrate 12 Transmission filter chip 14 Reception filter chip 16 Electrode pad 18 Bump 30 Metal pattern 32 Solder 34 Metal lid 36 Sealing part 40 First lower layer metal layer 42 First adhesion layer 44 First upper layer metal layer 50 Second lower layer metal Layer 52 Second adhesion layer 54 Second upper metal layer

Claims (6)

パッケージ基板上に設けられ、第１下層金属層と、第１密着層と、前記第１下層金属層とは異なる金属からなる第１上層金属層と、がこの順に積層された電極パッドと、
前記電極パッドに接合されて、前記パッケージ基板上にフリップチップ実装された弾性波チップと、
前記パッケージ基板上に前記弾性波チップを囲んで設けられ、第２下層金属層と、前記第１密着層よりも厚い膜厚を有する第２密着層と、前記第２下層金属層とは異なる金属からなる第２上層金属層と、がこの順に積層された金属パターンと、
前記金属パターンの上面に接合された半田を含み、前記弾性波チップを封止する封止部と、を備えることを特徴とする弾性波デバイス。 An electrode pad provided on the package substrate, in which a first lower metal layer, a first adhesion layer, and a first upper metal layer made of a metal different from the first lower metal layer are stacked in this order;
An acoustic wave chip bonded to the electrode pad and flip-chip mounted on the package substrate;
A metal that is provided on the package substrate so as to surround the acoustic wave chip, and has a second lower metal layer, a second adhesive layer having a thickness larger than the first adhesive layer, and a metal different from the second lower metal layer A metal pattern in which a second upper metal layer comprising:
An acoustic wave device comprising: a solder bonded to an upper surface of the metal pattern; and a sealing portion that seals the acoustic wave chip. 前記弾性波チップは、前記電極パッドに半田以外の金属バンプによって接合されていることを特徴とする請求項１記載の弾性波デバイス。   2. The acoustic wave device according to claim 1, wherein the acoustic wave chip is bonded to the electrode pad by a metal bump other than solder. 前記封止部は、前記金属パターンの上面に接合され且つ前記弾性波チップの周りを囲む前記半田と、前記弾性波チップ上から前記半田上に延在する平坦形状をした金属リッドと、からなることを特徴とする請求項１または２記載の弾性波デバイス。   The sealing portion includes the solder bonded to the upper surface of the metal pattern and surrounding the acoustic wave chip, and a flat metal lid extending from the acoustic wave chip onto the solder. The acoustic wave device according to claim 1, wherein the acoustic wave device is provided. 前記第２上層金属層の膜厚は、前記第１密着層よりも薄いことを特徴とする請求項１から３のいずれか一項記載の弾性波デバイス。   4. The acoustic wave device according to claim 1, wherein a film thickness of the second upper metal layer is thinner than that of the first adhesion layer. 5. 前記第２下層金属層は銀又はタングステンからなり、前記第２密着層はニッケル又は銅からなり、前記第２上層金属層は金からなることを特徴とする請求項１から４のいずれか一項記載の弾性波デバイス。   5. The first lower metal layer is made of silver or tungsten, the second adhesion layer is made of nickel or copper, and the second upper metal layer is made of gold. 6. The elastic wave device as described. 前記第１下層金属層と前記第２下層金属層とは同じ材料且つ同じ膜厚からなり、前記第１上層金属層と前記第２上層金属層とは同じ材料且つ同じ膜厚からなり、前記第１密着層と前記第２密着層とは同じ材料からなることを特徴とする請求項１から５のいずれか一項記載の弾性波デバイス。
The first lower metal layer and the second lower metal layer are made of the same material and the same film thickness, and the first upper metal layer and the second upper metal layer are made of the same material and the same film thickness, 6. The acoustic wave device according to claim 1, wherein the first adhesive layer and the second adhesive layer are made of the same material.
JP2014153138A 2014-07-28 2014-07-28 Elastic wave device Active JP6310354B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014153138A JP6310354B2 (en) 2014-07-28 2014-07-28 Elastic wave device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014153138A JP6310354B2 (en) 2014-07-28 2014-07-28 Elastic wave device

Publications (2)

Publication Number Publication Date
JP2016032171A true JP2016032171A (en) 2016-03-07
JP6310354B2 JP6310354B2 (en) 2018-04-11

Family

ID=55442323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014153138A Active JP6310354B2 (en) 2014-07-28 2014-07-28 Elastic wave device

Country Status (1)

Country Link
JP (1) JP6310354B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085490A (en) * 2016-11-25 2018-05-31 太陽誘電株式会社 Electronic component and method of manufacturing the same
US20180159504A1 (en) * 2016-12-02 2018-06-07 Taiyo Yuden Co., Ltd. Electronic component and method of manufacturing the same
KR20200007672A (en) 2018-07-12 2020-01-22 우에무라 고교 가부시키가이샤 CONDUCTIVE BUMP AND ELECTROLESS Pt PLATING BATH

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060138672A1 (en) * 2004-12-24 2006-06-29 Fujitsu Media Devices Limited Electronic device and method of fabricating the same
JP2008227355A (en) * 2007-03-15 2008-09-25 Shinko Electric Ind Co Ltd Electronic equipment and method for manufacturing the same
JP2010147348A (en) * 2008-12-19 2010-07-01 Fujitsu Media Device Kk Electronic component and method of manufacturing the same
JP2010161136A (en) * 2009-01-07 2010-07-22 Panasonic Corp Semiconductor device and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060138672A1 (en) * 2004-12-24 2006-06-29 Fujitsu Media Devices Limited Electronic device and method of fabricating the same
JP2006203149A (en) * 2004-12-24 2006-08-03 Fujitsu Media Device Kk Electronic component and its manufacturing method
JP2008227355A (en) * 2007-03-15 2008-09-25 Shinko Electric Ind Co Ltd Electronic equipment and method for manufacturing the same
JP2010147348A (en) * 2008-12-19 2010-07-01 Fujitsu Media Device Kk Electronic component and method of manufacturing the same
JP2010161136A (en) * 2009-01-07 2010-07-22 Panasonic Corp Semiconductor device and method of manufacturing the same
US20110147927A1 (en) * 2009-01-07 2011-06-23 Panasonic Corporation Semiconductor device and method for fabricating the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085490A (en) * 2016-11-25 2018-05-31 太陽誘電株式会社 Electronic component and method of manufacturing the same
KR20180059353A (en) * 2016-11-25 2018-06-04 다이요 유덴 가부시키가이샤 Electronic component and method of fabricating the same
KR102062185B1 (en) 2016-11-25 2020-02-12 다이요 유덴 가부시키가이샤 Electronic component and method of fabricating the same
US20180159504A1 (en) * 2016-12-02 2018-06-07 Taiyo Yuden Co., Ltd. Electronic component and method of manufacturing the same
JP2018093057A (en) * 2016-12-02 2018-06-14 太陽誘電株式会社 Electronic component and manufacturing method thereof
US10855248B2 (en) 2016-12-02 2020-12-01 Taiyo Yuden Co., Ltd. Electronic component and method of manufacturing the same
KR20200007672A (en) 2018-07-12 2020-01-22 우에무라 고교 가부시키가이샤 CONDUCTIVE BUMP AND ELECTROLESS Pt PLATING BATH
US11049838B2 (en) 2018-07-12 2021-06-29 C. Uyemura & Co., Ltd. Conductive bump and electroless Pt plating bath

Also Published As

Publication number Publication date
JP6310354B2 (en) 2018-04-11

Similar Documents

Publication Publication Date Title
US9691687B2 (en) Module and method of manufacturing a module
KR100691160B1 (en) A Stack Type Surface Acoustic Wave Package and Fabrication Method Thereof
JP2012151698A (en) Elastic wave device
JP6284811B2 (en) Electronic device and manufacturing method thereof
US20160301386A1 (en) Elastic wave filter device
US9633873B2 (en) Electronic device
JP6449836B2 (en) Electronic component and manufacturing method thereof
JP6810599B2 (en) Electronic components and their manufacturing methods
US10855248B2 (en) Electronic component and method of manufacturing the same
JP2012182395A (en) Electronic device
JP2013131711A (en) Electronic component
JP6433930B2 (en) Elastic wave device
JP6310354B2 (en) Elastic wave device
JP6407102B2 (en) Elastic wave device and manufacturing method thereof
US9065420B2 (en) Fabrication method of acoustic wave device
US8093101B2 (en) Electronic device and method of fabricating the same
JP6942004B2 (en) Electronic components and their manufacturing methods
KR20060115531A (en) Surface acoustic wave device package and method for manufacturing the same
JP2018074051A (en) Electronic component and manufacturing method thereof
JP2010147348A (en) Electronic component and method of manufacturing the same
JP6793009B2 (en) Elastic wave device and multi-chamfered substrate
JP7406341B2 (en) Electronic components, filters and multiplexers
WO2022241623A1 (en) Chip encapsulation structure, chip encapsulation method, and electronic device
CN114826201A (en) Surface acoustic wave filter and method for manufacturing the same
JP2016181759A (en) Electronic device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180316

R150 Certificate of patent or registration of utility model

Ref document number: 6310354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250