JP2012089859A - El display device and its manufacturing method - Google Patents
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Abstract
Description
本発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。 The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof. For example, the present invention relates to an electro-optical device typified by a liquid crystal display panel and an electronic apparatus in which such an electro-optical device is mounted as a component.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光装置、半導体回路および電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a light-emitting device, a semiconductor circuit, and an electronic device are all semiconductor devices.
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置(液晶表示装置やEL表示装置)のスイッチング素子として開発が急がれている。 In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices. In particular, thin film transistors are urgently developed as switching elements for image display devices (liquid crystal display devices and EL display devices).
スイッチング素子として用いられているTFTにおいては、半導体層としてアモルファスシリコン膜やポリシリコン膜が用いられており、ガラス基板を用いる場合、TFTの作製プロセスにおける処理温度は400℃〜600℃程度であった。なお、ポリシリコン膜は、レーザー結晶化、または固相結晶化(600〜1000℃)により形成している。 In a TFT used as a switching element, an amorphous silicon film or a polysilicon film is used as a semiconductor layer. When a glass substrate is used, a processing temperature in the TFT manufacturing process is about 400 ° C. to 600 ° C. . The polysilicon film is formed by laser crystallization or solid phase crystallization (600 to 1000 ° C.).
現在、ガラス基板や石英基板が多く使用されているが、割れやすく、重いという欠点がある。また、大量生産を行う上で、ガラス基板や石英基板は大型化が困難であり、不向きである。そのため、可撓性を有する基板、代表的にはフレキシブルなプラスチックフィルムの上にTFT素子を形成することが試みられている。 Currently, many glass substrates and quartz substrates are used, but they have the disadvantage of being easily broken and heavy. Further, in mass production, it is difficult to increase the size of a glass substrate or a quartz substrate, which is not suitable. Therefore, attempts have been made to form TFT elements on a flexible substrate, typically a flexible plastic film.
また、TFTの作製プロセスにおいて、ソース領域及びドレイン領域を形成するため、不純物元素のドーピングは必要不可欠であり、極めて重要な位置を占めている。代表的な不純物元素のドーピング法としては、イオン注入法やイオンドーピング法が挙げられる。 In addition, in forming a TFT, a source region and a drain region are formed, so that doping with an impurity element is indispensable and occupies an extremely important position. As a typical impurity element doping method, an ion implantation method or an ion doping method can be given.
これらの不純物元素のドーピング法によって、半導体層にn型を付与する不純物元素を添加した後には、活性化させるための熱処理、またはレーザー等の強光照射処理が必須となっていた。 After an impurity element imparting n-type conductivity is added to the semiconductor layer by a doping method of these impurity elements, a heat treatment for activation or a strong light irradiation treatment such as a laser is indispensable.
一般的に不純物元素の活性化には1000℃近い高温での熱処理が必要であると言われているが、ガラス基板を用いる場合は基板の歪み点以上の熱処理を行うことができないため、長時間での熱処理(500〜600℃)が必要となり、スループットが悪化していた。ガラス基板を用いる場合、熱処理で活性化するTFTの作製プロセスにおいては、この処理温度(500℃〜600℃)がプロセス温度の最高温度となっていた。 In general, it is said that a heat treatment at a high temperature close to 1000 ° C. is necessary for the activation of the impurity element. However, when a glass substrate is used, a heat treatment above the strain point of the substrate cannot be performed. Heat treatment (500-600 ° C.) was required, and the throughput was deteriorated. In the case of using a glass substrate, this processing temperature (500 ° C. to 600 ° C.) was the highest process temperature in the manufacturing process of TFT activated by heat treatment.
また、プラスチック基板を用いる場合、さらに耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のTFTを形成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な液晶表示装置や発光素子は実現されていない。 Also, when using a plastic substrate, the heat resistance is further low, so the maximum temperature of the process must be lowered, and as a result, TFTs with better electrical properties cannot be formed when formed on a glass substrate. is there. Therefore, a high-performance liquid crystal display device or light emitting element using a plastic film has not been realized.
特に、イオンドーピング法を用いた場合、n型を付与する不純物元素を添加する際、結晶質半導体層のドーピングされた領域は不純物元素により損傷を受けて非晶質な領域となって、高抵抗化していた。そのため従来では、500℃〜600℃の熱処理やレーザーの照射処理によって、ソース領域及びドレイン領域の結晶性を回復させて低抵抗化していた。 In particular, in the case of using an ion doping method, when an impurity element imparting n-type conductivity is added, the doped region of the crystalline semiconductor layer is damaged by the impurity element and becomes an amorphous region, which has a high resistance. It was converted. For this reason, conventionally, the crystallinity of the source region and the drain region is recovered by heat treatment at 500 ° C. to 600 ° C. and laser irradiation treatment to reduce the resistance.
また、イオン質量分離を利用したイオン注入法を用いた場合、不純物濃度や注入深さを正確に制御できるが、イオン注入装置のイオンビーム幅は微小であるため、大型基板を用いた大量生産には不向きであった。 In addition, when the ion implantation method using ion mass separation is used, the impurity concentration and implantation depth can be accurately controlled. However, since the ion beam width of the ion implantation apparatus is very small, mass production using a large substrate is possible. Was unsuitable.
また、活性化としてレーザー光を用いた場合は、低温での活性化処理が可能となるが、制御性が悪く、基板1枚毎に行う必要があるのでスループットも悪い。
また、ドーピングされた基板にレーザー処理を行うとチャンバー汚染が生じる恐れがあり、活性化するために専用のレーザー装置、あるいは装置の改造が別途必要となるため、設備コスト増大に繋がってしまう問題が生じる。
In addition, when laser light is used for activation, the activation process can be performed at a low temperature, but the controllability is poor and the throughput is poor because it is necessary to perform the process for each substrate.
Further, if laser treatment is performed on the doped substrate, chamber contamination may occur, and a special laser device or a modification of the device is necessary for activation, leading to an increase in equipment cost. Arise.
上記従来技術によるTFTの作製工程において、基板を400℃以上に加熱しなければならないため、基板としてガラス基板を用いた場合には問題とならないが、プラスチック基板のような低耐熱性基板を用いた場合は、その加熱温度に耐えられないという問題が生じていた。 In the TFT manufacturing process according to the above prior art, since the substrate must be heated to 400 ° C. or higher, there is no problem when a glass substrate is used as the substrate, but a low heat resistant substrate such as a plastic substrate is used. In such a case, there has been a problem that it cannot withstand the heating temperature.
本発明は、さらなる低温プロセス(300℃以下、好ましくは250℃以下)を実現し、素子形成基板として低耐熱性のプラスチック基板を用いることを可能とするとともに、工程簡略化とスループットの向上を実現することを課題とする。 The present invention realizes a further low-temperature process (300 ° C. or lower, preferably 250 ° C. or lower), makes it possible to use a low heat-resistant plastic substrate as an element formation substrate, simplifies the process, and improves the throughput. The task is to do.
従来、ドーピングの際に形成されるソース領域及びドレイン領域の非晶質部分を数時間の高温熱処理(500〜600℃)、またはレーザ処理によって結晶性を回復させなければ低抵抗化させるのは困難であった。本発明は、このような高温の熱処理やレーザー光の照射を行うことなく、ソース領域またはドレイン領域を低抵抗化させることができるものである。 Conventionally, it is difficult to reduce the resistance of amorphous portions of a source region and a drain region formed during doping unless the crystallinity is recovered by high-temperature heat treatment (500 to 600 ° C.) for several hours or laser treatment. Met. In the present invention, the resistance of the source region or the drain region can be reduced without performing such high-temperature heat treatment or laser light irradiation.
本発明は、イオンドーピング法を用いて結晶構造を有する半導体層(結晶質半導体層)にn型不純物元素及び水素元素を低加速電圧で添加した後、100〜300℃、好ましくは150〜250℃の熱処理を行うことにより、低抵抗なソース領域およびドレイン領域を形成することを特徴としている。即ち、本発明は、短時間、且つ、低温で低抵抗なソース領域およびドレイン領域を形成することができる。 In the present invention, an n-type impurity element and a hydrogen element are added to a semiconductor layer having a crystal structure (crystalline semiconductor layer) at a low acceleration voltage using an ion doping method, and then 100 to 300 ° C., preferably 150 to 250 ° C. By performing this heat treatment, a low resistance source region and drain region are formed. That is, the present invention can form a source region and a drain region which are low resistance at a low temperature in a short time.
本発明において、イオンドーピングの際、n型を付与する不純物元素と同時に添加される水素をソース領域及びドレイン領域に高濃度で存在させることが重要であり、イオンドーピング後に100〜300℃、好ましくは150〜250℃の熱処理を行って水素拡散させることによってソース領域またはドレイン領域の低抵抗化を可能とした。なお、イオンドーピング直後、ソース領域及びドレイン領域に含まれる水素濃度は、1×1019〜1×1022/cm3、好ましくは、1×1021〜1×1022/cm3以上とする。 In the present invention, in ion doping, it is important that hydrogen added at the same time as an impurity element imparting n-type is present in a high concentration in the source region and the drain region. The resistance of the source region or the drain region can be reduced by performing hydrogen diffusion by performing a heat treatment at 150 to 250 ° C. Note that immediately after ion doping, the concentration of hydrogen contained in the source region and the drain region is 1 × 10 19 to 1 × 10 22 / cm 3 , preferably 1 × 10 21 to 1 × 10 22 / cm 3 or more.
また、本発明において、イオンドーピング以降の工程での熱処理は400℃以下、好ましくは350℃以下とすることが重要である。なぜなら、400℃程度の熱処理を行うと半導体膜中から水素が脱離して抜けてしまうからである。即ち、イオンドーピング以降の工程では、膜中から水素が脱離する熱処理やレーザー光の照射を行わないことを特徴としている。 In the present invention, it is important that the heat treatment in the steps after ion doping is 400 ° C. or lower, preferably 350 ° C. or lower. This is because when heat treatment at about 400 ° C. is performed, hydrogen is desorbed from the semiconductor film. That is, in the processes after ion doping, heat treatment for detaching hydrogen from the film and laser light irradiation are not performed.
また、本発明において、ソース領域及びドレイン領域は、イオンドーピングにより非晶質化されるが、完全に非晶質化されないようなドーピング条件とすることが好ましい。例えば、低加速電圧10kV以下でドーピングすることによって、ソース領域及びドレイン領域における上層部分は損傷をうけて非晶質となる一方、下層部分には結晶質な構造がある程度残るようにする。即ち、上層部分に向かって不純物元素が高濃度に添加されるようにするとともに、下層部分に向かって不純物元素が低濃度に添加されるようにドーピング条件を適宜調節する。また、非晶質となった上層部分には不純物元素が多く添加され、不純物元素と同時にドーピングされる水素元素も多く添加されると推測できる。即ち、本発明において、水素と不純物元素とを同時にドーピングすることが望ましい。水素だけをドーピングした場合には、質量数やイオン半径が小さいので膜厚の薄い半導体膜を突き抜けてしまい、上層部分のみに添加することは非常に困難である。 In the present invention, the source region and the drain region are amorphized by ion doping, but it is preferable that the doping conditions are such that they are not completely amorphized. For example, by doping at a low acceleration voltage of 10 kV or less, the upper layer portion in the source region and the drain region is damaged and becomes amorphous, while a crystalline structure remains in the lower layer portion to some extent. That is, the doping conditions are appropriately adjusted so that the impurity element is added at a high concentration toward the upper layer portion, and the impurity element is added at a low concentration toward the lower layer portion. Further, it can be estimated that a large amount of impurity element is added to the amorphous upper layer portion, and a large amount of hydrogen element doped simultaneously with the impurity element is also added. That is, in the present invention, it is desirable to dope hydrogen and impurity elements simultaneously. When only hydrogen is doped, since the mass number and the ion radius are small, the thin semiconductor film penetrates and it is very difficult to add only to the upper layer portion.
また、本発明の熱処理(100〜300℃)以降に高温の熱処理を行わなければ、不純物元素がドーピングされて非晶質となった領域(非晶質領域とも呼ぶ)
は、TFTの作製完了時において、そのままの状態である。即ち、本発明においては、TFTの作製完了時において、不純物元素がドーピングされないチャネル形成領域は主に結晶構造を有し、ソース領域及びドレイン領域は主に非晶質を有している。従来ではソース領域及びドレイン領域を非晶質のままの状態とすることはなく、熱処理やレーザー光などによって再結晶化させていた。
In addition, a region that is amorphous by doping with an impurity element (also referred to as an amorphous region) unless high-temperature heat treatment is performed after the heat treatment (100 to 300 ° C.) of the present invention.
Is the state as it is upon completion of the fabrication of the TFT. In other words, in the present invention, at the time of completing the fabrication of the TFT, the channel formation region that is not doped with the impurity element mainly has a crystal structure, and the source region and the drain region mainly have an amorphous state. Conventionally, the source region and the drain region are not kept in an amorphous state, and are recrystallized by heat treatment or laser light.
本明細書で開示する発明の構成は、 絶縁表面上のTFTを含む半導体装置において、前記TFTのチャネル形成領域は、結晶構造であり、且つ、前記TFTのソース領域またはドレイン領域は、主に非晶質構造であることを特徴とする半導体装置である。望ましくは、前記TFTのチャネル形成領域は、主に結晶質であり、且つ、前記TFTのソース領域またはドレイン領域は、主に非晶質であることを特徴とする半導体装置である。ここで「主に」とは50%以上を指している。少なくとも、前記TFTのチャネル形成領域は、結晶構造を有し、且つ、前記TFTのソース領域またはドレイン領域の少なくとも上層部分は、非晶質構造を有している。 In the structure of the invention disclosed in this specification, in a semiconductor device including a TFT over an insulating surface, a channel formation region of the TFT has a crystal structure, and a source region or a drain region of the TFT is mainly non- A semiconductor device having a crystalline structure. Preferably, in the semiconductor device, the channel formation region of the TFT is mainly crystalline, and the source region or drain region of the TFT is mainly amorphous. Here, “mainly” means 50% or more. At least the channel formation region of the TFT has a crystal structure, and at least the upper layer portion of the source region or drain region of the TFT has an amorphous structure.
また、本発明により300℃以下、好ましくは250℃以下でソース領域及びドレイン領域の低抵抗化を行うことが可能となり、すべてのTFT作製工程を完了できるため、素子形成基板として薄型、軽量で耐衝撃性に優れたプラスチック基板を用いることが可能となる。従来、プラスチック基板は耐熱性の面で限界があるため、プラスチック基板上に特性の優れたTFTを作製することは非常に困難であった。 Further, according to the present invention, the resistance of the source region and the drain region can be reduced at 300 ° C. or lower, preferably 250 ° C. or lower, and all TFT manufacturing steps can be completed. It is possible to use a plastic substrate having excellent impact properties. Conventionally, since a plastic substrate has a limit in terms of heat resistance, it has been very difficult to manufacture a TFT having excellent characteristics on the plastic substrate.
また、本発明は、不純物元素のドーピング後に100〜300℃、好ましくは150〜250℃の熱処理を行なえばよく、工程順序は特に限定されない。 In the present invention, heat treatment at 100 to 300 ° C., preferably 150 to 250 ° C. may be performed after doping with an impurity element, and the process order is not particularly limited.
また、上記熱処理に代えて水素化処理(水素プラズマ処理、あるいは水素雰囲気での熱処理等)を100〜300℃、好ましくは150〜250℃で行えば、さらに高濃度の水素を膜中に含有させることができ、相乗効果を得ることができる。この場合、熱処理工程が削減でき、スループットが向上する。また、水素化処理以外のTFT作製工程、例えば、成膜処理を100〜300℃で行っても同様の効果(ソース領域及びドレイン領域の低抵抗化)を得ることができる。 In addition, if hydrogenation treatment (hydrogen plasma treatment or heat treatment in a hydrogen atmosphere) is performed at 100 to 300 ° C., preferably 150 to 250 ° C. instead of the heat treatment, a higher concentration of hydrogen is contained in the film. And a synergistic effect can be obtained. In this case, the heat treatment step can be reduced and the throughput is improved. Further, the same effect (reduction in resistance of the source region and the drain region) can be obtained even if the TFT manufacturing process other than the hydrogenation process, for example, the film formation process is performed at 100 to 300 ° C.
また、同一基板上における全ての回路、即ち駆動回路と画素TFTをNチャネル型TFTのみで作製すればマスク数の低減となり、歩留まりも向上する。 Further, if all the circuits on the same substrate, that is, the driver circuit and the pixel TFT are manufactured only by N-channel TFTs, the number of masks can be reduced and the yield can be improved.
また、本明細書で開示する他の発明の構成は、 同一の絶縁表面上に画素部及び駆動回路を含む半導体装置において、前記画素部及び前記駆動回路はnチャネル型TFTで形成することを特徴とする半導体装置である。前記nチャネル型TFTのチャネル形成領域は、主に結晶質であり、且つ、前記nチャネル型TFTのソース領域またはドレイン領域は、主に非晶質であることを特徴としている。 Another structure of the invention disclosed in this specification is a semiconductor device including a pixel portion and a driver circuit over the same insulating surface, wherein the pixel portion and the driver circuit are formed using n-channel TFTs. This is a semiconductor device. The channel formation region of the n-channel TFT is mainly crystalline, and the source region or drain region of the n-channel TFT is mainly amorphous.
また、上記構成において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面であることを特徴としている。 In the above structure, the insulating surface is an insulating film surface provided on a plastic substrate.
また、上記構成において、上記半導体層の成膜方法としては、スパッタ法、PCVD法、LPCVD法、真空蒸着法、光CVD法等を用いることが可能であるが、なかでも低温、短時間で成膜可能なスパッタ法が好ましい。 In the above structure, a sputtering method, a PCVD method, an LPCVD method, a vacuum evaporation method, a photo CVD method, or the like can be used as a method for forming the semiconductor layer. A film-forming sputtering method is preferred.
また、TFTの構造は特に限定されず、トップゲート型TFTであってもボトムゲート型TFTであってもよい。 The structure of the TFT is not particularly limited, and may be a top gate type TFT or a bottom gate type TFT.
また、上記構造を実現するための発明の構成は、 絶縁表面上に結晶構造を有する半導体層を形成する第1の工程と、前記結晶構造を有する半導体層上に絶縁層を形成する第2の工程と、前記絶縁層上に導電層を形成する第3の工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を同時に添加して非晶質領域を形成する第4の工程と、熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする第5の工程と、を有することを特徴とする半導体装置の作製方法である。なお、これらの工程によりトップゲート型TFTが形成される。 The invention for realizing the above structure includes a first step of forming a semiconductor layer having a crystal structure on an insulating surface, and a second step of forming an insulating layer on the semiconductor layer having the crystal structure. A third step of forming a conductive layer on the insulating layer, an impurity element imparting n-type conductivity, and hydrogen to a part of the semiconductor layer having the crystal structure by an ion doping method and adding amorphous A fourth step of forming a quality region, and a fifth step of performing a heat treatment to reduce the resistance value of the amorphous region and using the amorphous region as a source region or a drain region. This is a feature of a method for manufacturing a semiconductor device. Note that a top gate type TFT is formed by these steps.
上記構成において、前記導電層はゲート電極であり、前記n型を付与する不純物元素及び水素を添加する際、前記導電層をマスクとして前記半導体層の上層部分に添加することを特徴としている。 In the above structure, the conductive layer is a gate electrode, and the impurity element imparting n-type conductivity and hydrogen are added to the upper layer portion of the semiconductor layer using the conductive layer as a mask.
また、本発明の他の発明の構成は、絶縁表面上に導電層を形成する第1の工程と、導電層上に絶縁層を形成する第2の工程と、前記絶縁層上に結晶構造を有する半導体層を形成する第3の工程と、イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を添加添加して非晶質領域を形成する第4の工程と、熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする第5の工程と、を有することを特徴とする半導体装置の作製方法である。なお、これらの工程によりボトムゲート型TFTが形成される。 According to another aspect of the present invention, there is provided a first step of forming a conductive layer on an insulating surface, a second step of forming an insulating layer on the conductive layer, and a crystal structure on the insulating layer. A third step of forming a semiconductor layer having an amorphous region by adding an impurity element imparting n-type conductivity and hydrogen to a part of the semiconductor layer having the crystal structure by an ion doping method; And a fifth step of reducing the resistance value of the amorphous region by performing a heat treatment and using the amorphous region as a source region or a drain region. Is the method. Note that a bottom gate TFT is formed by these steps.
上記各構成において、前記熱処理は、100〜300℃の熱処理で行い、非晶質領域を低抵抗化させてソース領域及びドレイン領域とする。また、前記熱処理は、水素雰囲気での熱処理であってもよい。 In each of the above structures, the heat treatment is performed at a temperature of 100 to 300 ° C., and the resistance of the amorphous region is reduced to form a source region and a drain region. The heat treatment may be a heat treatment in a hydrogen atmosphere.
あるいは、上記構成において、前記熱処理は、100〜300℃の水素プラズマ処理で行ってソース領域及びドレイン領域を低抵抗化させてもよい。 Alternatively, in the above structure, the heat treatment may be performed by hydrogen plasma treatment at 100 to 300 ° C. to reduce resistance of the source region and the drain region.
また、上記各構成において、前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面である。 In each of the above structures, the insulating surface is an insulating film surface provided on a plastic substrate.
また、上記各構成において、n型を付与する不純物元素及び水素を添加する工程以降の製造プロセス温度が350℃以下、好ましくは300℃以下であることを特徴としている。 In each of the above structures, the manufacturing process temperature after the step of adding the impurity element imparting n-type and hydrogen is 350 ° C. or lower, preferably 300 ° C. or lower.
また、上記各構成において、n型を付与する不純物元素及び水素を添加する工程以降の製造プロセスで前記非晶質領域を再結晶化させないことを特徴としている。 Each of the above structures is characterized in that the amorphous region is not recrystallized in the manufacturing process after the step of adding an impurity element imparting n-type conductivity and hydrogen.
また、本発明は、低温での熱処理でソース領域及びドレイン領域の電気抵抗値を低減するものであるため、非常にプラスチック基板に適したものであるが、ガラス基板や石英基板にも適用することができることは言うまでもない。ガラス基板や石英基板に適用する場合においても、プロセス温度の低下によるコスト低減やスループットの向上といった効果が得られる。 Further, the present invention reduces the electric resistance value of the source region and the drain region by heat treatment at a low temperature, and thus is very suitable for a plastic substrate, but it can also be applied to a glass substrate or a quartz substrate. Needless to say, you can. Even when applied to a glass substrate or a quartz substrate, effects such as cost reduction and throughput improvement due to a decrease in process temperature can be obtained.
本発明によれば、低温(300℃、好ましくは250℃以下)での熱処理(数分間)によりソース領域及びドレイン領域の低抵抗化が可能となるので、耐熱性の低いプラスチック基板を素子形成基板として用いる場合であっても十分にシート抵抗値が低いソース領域及びドレイン領域を備えたTFTを作製することができる。従って、フレキシブルなプラスチックフィルムの上にTFT素子を形成することも可能である。 According to the present invention, since the resistance of the source region and the drain region can be reduced by heat treatment (several minutes) at a low temperature (300 ° C., preferably 250 ° C. or less), a plastic substrate having low heat resistance is used as an element formation substrate. Even when used as a TFT, a TFT having a source region and a drain region having a sufficiently low sheet resistance value can be manufactured. Therefore, it is possible to form a TFT element on a flexible plastic film.
また、本発明によって、非常に少ない工程数、且つ低温・短時間で電気光学装置を作製することができる。そのため、歩留まり及びスループットが向上し、製造コストを低減することが可能である。 In addition, according to the present invention, an electro-optical device can be manufactured with a very small number of steps and a low temperature and in a short time. Therefore, yield and throughput can be improved, and manufacturing costs can be reduced.
また、安価な電気光学装置を作製できるようになったことで、それを表示部に用いる様々な電気器具を安価な価格で提供することができる。 In addition, since an inexpensive electro-optical device can be manufactured, various electric appliances using the electro-optical device for the display portion can be provided at a low price.
本発明の実施形態について、以下に説明する。本発明のTFT作製方法の一例を図1に示す。 Embodiments of the present invention will be described below. An example of the TFT manufacturing method of the present invention is shown in FIG.
まず、基板101上に下地絶縁膜102を形成する。基板101はプラスチック基板を用い、例えば、ポリイミド、アクリル、PET(ポリエチレンテレフタレート)、ポリカーボネイト(PC)、ポリアリレート(PAR)、PEEK(ポリエーテルエーテルケトン)、PES(ポリエーテルスルホン)、PEN(ポリエーテルニトリル)、ナイロン、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリブチレンテレフタレート(PBT)等からなるプラスチック基板を用いることができる。ここでは350℃の熱処理に十分耐え得るポリイミドからなる基板を用いた例を示す。
First, the
下地絶縁膜102はスパッタ法を用いて成膜する。プラズマCVD法を用いる場合は基板温度を室温〜300℃として成膜すればよい。
The base
次いで、下地絶縁膜102上に非晶質半導体膜を公知の技術(スパッタ法、PCVD法、LPCVD法、真空蒸着法、光CVD法等)により形成する。次いで、非晶質半導体膜を公知の技術により結晶化させ、結晶質半導体膜を形成する。
ただし、プラスチック基板を用いた場合、400℃を越える熱処理には耐えられないので、レーザー光の照射により結晶化させることが好ましい。なお、レーザー光の照射により結晶化させる場合には、照射する前に非晶質半導体膜の含有水素量を5atom%以下とする必要があるため、成膜直後の段階で水素濃度が低い成膜方法、あるいは成膜条件とすることが好ましい。
Next, an amorphous semiconductor film is formed over the
However, when a plastic substrate is used, it cannot withstand heat treatment exceeding 400 ° C., and thus it is preferably crystallized by laser light irradiation. Note that in the case of crystallization by laser light irradiation, the amount of hydrogen contained in the amorphous semiconductor film needs to be 5 atom% or less before irradiation, so that the film with a low hydrogen concentration is formed immediately after the film formation. It is preferable to use a method or film forming conditions.
レーザー光としては、エキシマレーザー等の気体レーザーや、YVO4レーザーやYAGレーザーなどの固体レーザーや、半導体レーザーを用いればよい。また、レーザー発振の形態は、連続発振、パルス発振のいずれでもよく、レーザービームの形状も線状、矩形状、円状、楕円状のいずれでもよい。また、使用する波長は、基本波、第2高調波、第3高調波のいずれでもよい。また、走査方法は、縦方向、横方向、斜め方向のいずれでもよく、さらに往復させてもよい。 As the laser light, a gas laser such as an excimer laser, a solid-state laser such as a YVO 4 laser or a YAG laser, or a semiconductor laser may be used. The laser oscillation may be either continuous oscillation or pulse oscillation, and the laser beam may be linear, rectangular, circular, or elliptical. The wavelength used may be any of the fundamental wave, the second harmonic, and the third harmonic. The scanning method may be any of the vertical direction, the horizontal direction, and the diagonal direction, and may be further reciprocated.
次いで、結晶質半導体膜をパターニングしてTFTの活性層となる半導体層103を形成する。次いで、半導体層103を覆うゲート絶縁膜104を形成する。(図1(A))ゲート絶縁膜104は、スパッタ法あるいはプラズマCVD法を用いて成膜する。
Next, the crystalline semiconductor film is patterned to form a
次いで、ゲート絶縁膜上にゲート電極105を形成する。(図1(B))ゲート電極105は、スパッタ法で形成した導電膜を所望の形状にパターニングして形成する。
Next, a
次いで、ゲート電極105をマスクとして絶縁膜のエッチングを行い、ゲート絶縁膜106を形成する。(図1(C))
Next, the insulating film is etched using the
次いで、イオンドーピング法を用いてn型を付与する不純物元素(リン)を自己整合的にドーピングする。(図1(D))このドーピングでは、リンと同時に水素を添加することが重要であり、リン及び水素が添加された半導体領域の上層部分は非晶質化される。また、この時の加速電圧は1〜20kV程度として行う。ただし、半導体層の下層部分にはある程度の結晶質を残すように、ドーピング条件(加速電圧等)を適宜調節することが好ましい。また、リンと比較して多く水素が添加するようにドーピング条件(ドーピング処理室の圧力等)を適宜調節とすることが好ましい。 Next, an impurity element imparting n-type (phosphorus) is doped in a self-aligning manner using an ion doping method. (FIG. 1D) In this doping, it is important to add hydrogen simultaneously with phosphorus, and the upper layer portion of the semiconductor region to which phosphorus and hydrogen are added is made amorphous. In addition, the acceleration voltage at this time is about 1 to 20 kV. However, it is preferable to adjust the doping conditions (acceleration voltage and the like) as appropriate so that a certain amount of crystallinity remains in the lower layer portion of the semiconductor layer. In addition, it is preferable to appropriately adjust the doping conditions (such as the pressure in the doping treatment chamber) so that more hydrogen is added than phosphorus.
なお、本発明において、イオンドーピングを行う前に絶縁膜のエッチングを行って半導体層の一部を露呈させた後、イオンドーピングを行うほうが、半導体層の下層部分にある程度の結晶質を残すことができるため好ましい。 In the present invention, after the insulating film is etched before ion doping to expose a part of the semiconductor layer, ion doping may leave a certain amount of crystalline in the lower layer portion of the semiconductor layer. This is preferable because it is possible.
次いで、150〜300℃の熱処理によりソース領域及びドレイン領域の低抵抗化を行う。(図1(E))この低温での熱処理により水素が拡散して、ソース領域またはドレイン領域となる半導体領域107を低抵抗化させる。ただし、リンが添加された領域は非晶質状態のままである。この熱処理の温度(300℃以下)では、ドーピングにより非晶質化した領域の結晶性は回復しない。
Next, the resistance of the source region and the drain region is reduced by heat treatment at 150 to 300 ° C. (FIG. 1E) Hydrogen diffuses by this low-temperature heat treatment, and the resistance of the
次いで、層間絶縁膜110を形成し、ソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線111、ドレイン領域に電気的に接続するドレイン配線112を形成する。
Next, an
次いで、TFT特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での熱処理、あるいは低温でプラズマ水素化を行う。ここでは水素雰囲気中で350℃、1時間の熱処理を行う。 Next, hydrogenation is performed to improve TFT characteristics. As this hydrogenation, heat treatment in a hydrogen atmosphere or plasma hydrogenation at a low temperature is performed. Here, heat treatment is performed at 350 ° C. for one hour in a hydrogen atmosphere.
以上の作製工程により、350℃以下のプロセス温度でプラスチック基板上にトップゲート型のTFTが完成する。(図1(F))なお、水素化処理でプラズマ水素化を低温で行えば、300℃以下のプロセス温度でプラスチック基板上にTFTが完成する。 Through the above manufacturing process, a top-gate TFT is completed on a plastic substrate at a process temperature of 350 ° C. or lower. Note that if plasma hydrogenation is performed at a low temperature by hydrogenation, a TFT is completed on a plastic substrate at a process temperature of 300 ° C. or lower.
こうして得られたTFTのソース領域またはドレイン領域は、非晶質状態であるにも関わらず、そのシート抵抗が非常に低い値を示している。ドーピング直後のシート抵抗は20kΩ/□以上の値を示すのに対して、低温(250℃〜350℃、4時間)での熱処理後のシート抵抗は、10kΩ/□以下の値を示し、よいものでは5kΩ/□以下と非常に低い値を示した。 Although the source region or drain region of the TFT thus obtained has an amorphous state, its sheet resistance shows a very low value. The sheet resistance immediately after doping shows a value of 20 kΩ / □ or more, whereas the sheet resistance after heat treatment at a low temperature (250 ° C. to 350 ° C., 4 hours) shows a value of 10 kΩ / □ or less. Shows a very low value of 5 kΩ / □ or less.
また、以下のような実験を行った。 In addition, the following experiment was conducted.
まず、基板上にアモルファスシリコン膜をスパッタ法で成膜してレーザー処理(XeClレーザ、30Hz、1mm/sec)を行い結晶化させたポリシリコン膜にリンをイオンドープ法を用いて添加した。アモルファスシリコン膜のスパッタ条件は基板温度150℃、成膜圧力を0.4Pa、スパッタ電力を3kW、Ar流量を50sccmとした。また、水素で希釈されたフォスフィンガスを用い、ドーピングのドーズ量はそれぞれ5×1015/cm2、1×1016/cm2、2×1016/cm2、3×1016/cm2として条件を振った。 First, an amorphous silicon film was formed on a substrate by a sputtering method, and laser treatment (XeCl laser, 30 Hz, 1 mm / sec) was performed, and phosphorus was added to the crystallized polysilicon film by an ion doping method. The sputtering conditions for the amorphous silicon film were a substrate temperature of 150 ° C., a deposition pressure of 0.4 Pa, a sputtering power of 3 kW, and an Ar flow rate of 50 sccm. Further, phosphine gas diluted with hydrogen is used, and the doping dose is 5 × 10 15 / cm 2 , 1 × 10 16 / cm 2 , 2 × 10 16 / cm 2 , 3 × 10 16 / cm 2, respectively. As shook conditions.
それぞれのドーズ量でリンが添加されたポリシリコン膜が設けられた基板に150℃、250℃、350℃、450℃、550℃(比較例)とで条件を振った。また、それぞれの温度で4時間の熱処理を行い、その後でそれぞれの電気抵抗値、ここではシート抵抗値を測定した。 Conditions were varied at 150 ° C., 250 ° C., 350 ° C., 450 ° C., and 550 ° C. (comparative example) on a substrate provided with a polysilicon film to which phosphorus was added at each dose. Moreover, the heat processing for 4 hours was performed at each temperature, and each electric resistance value, here, sheet resistance value was measured.
なお、ポリシリコン膜の膜厚が50nmの測定結果を図7に示し、ポリシリコン膜の膜厚が70nmの測定結果を図8に示し、ポリシリコン膜の膜厚が100nmの測定結果を図9に示した。 7 shows the measurement result when the thickness of the polysilicon film is 50 nm, FIG. 8 shows the measurement result when the thickness of the polysilicon film is 70 nm, and FIG. 9 shows the measurement result when the thickness of the polysilicon film is 100 nm. It was shown to.
図7の測定結果に示したように、熱処理後で抵抗が大きく低減する。熱処理温度を150℃にした場合で、不純物を添加した半導体領域が急激に低抵抗化している。熱処理前と熱処理後を比較した場合、熱処理後のシート抵抗値は、熱処理前の約半分に低減した。これは、膜中を水素が自由自在に拡散しはじめる温度(水素ガラスの平衡温度(130℃付近))によるものだと考えられる。この水素の拡散はダングリングボンド密度が高いほど、不純物元素濃度(P濃度)が高いほど容易に起こる。 As shown in the measurement results of FIG. 7, the resistance is greatly reduced after the heat treatment. When the heat treatment temperature is set to 150 ° C., the resistance of the semiconductor region to which the impurity is added is drastically reduced. When comparing before and after heat treatment, the sheet resistance after heat treatment was reduced to about half of that before heat treatment. This is considered to be due to the temperature at which hydrogen begins to freely diffuse in the film (equilibrium temperature of hydrogen glass (around 130 ° C.)). This diffusion of hydrogen occurs more easily as the dangling bond density is higher and the impurity element concentration (P concentration) is higher.
また、比較するため、従来と同様に550℃の熱処理を行った比較例においても抵抗が低減しているが、抵抗が低減した原因は本発明とは異なっており、550℃という高温熱処理によってドーピングにより非晶質となったドープ領域の結晶性が回復して再結晶化したためと考えられる。 For comparison, the resistance is also reduced in the comparative example in which the heat treatment at 550 ° C. is performed as in the conventional case, but the cause of the reduction is different from the present invention, and the doping is performed by the high temperature heat treatment at 550 ° C. This is thought to be because the crystallinity of the doped region which became amorphous due to the recovery was recovered and recrystallized.
図10は、膜厚50nmのポリシリコン膜にリンをドーピングした後でのシリコン膜のラマン散乱スペクトルを示す図である。このドーピングされたシリコン膜はTFTを作製した場合におけるソース領域またはドレイン領域と同一と見なせる。波数500〜520/cm―1の範囲において、散乱強度に関して極大値を有している。550℃での熱処理により再結晶化されているソース領域またはドレイン領域の極大値に比べて小さく、450℃以下の加熱では、ほとんどが非晶質であることを示している。このことから、TFTを作製した場合、450℃以下の熱処理では、ソース領域及びドレイン領域は再結晶化せず、主に非晶質のままであることが分かる。このように本発明により、ソース領域及びドレイン領域が非晶質であってもシート抵抗値を低くすることができる。 FIG. 10 is a diagram showing a Raman scattering spectrum of a silicon film after doping a polysilicon film having a thickness of 50 nm with phosphorus. This doped silicon film can be regarded as the same as the source region or the drain region when a TFT is manufactured. In the range of wave numbers of 500 to 520 / cm- 1 , it has a maximum value with respect to the scattering intensity. It is smaller than the maximum value of the source region or the drain region that is recrystallized by heat treatment at 550 ° C., and when heated at 450 ° C. or lower, it is almost amorphous. This shows that when a TFT is manufactured, the source region and the drain region are not recrystallized and remain mainly amorphous in heat treatment at 450 ° C. or lower. Thus, according to the present invention, the sheet resistance value can be lowered even when the source region and the drain region are amorphous.
本明細書で結晶質とは、シリコン膜のラマン散乱スペクトルにおいて、波数500〜520/cm―1の範囲において非常に強いピークを有した結晶構造を指している。一方、非晶質とは、アモルファス状態であることを指している。 In this specification, crystalline refers to a crystal structure having a very strong peak in the wave number range of 500 to 520 / cm- 1 in the Raman scattering spectrum of a silicon film. On the other hand, “amorphous” refers to an amorphous state.
また、150℃の熱処理において、時間依存性の実験も行ったところ、初期段階(数分)でシート抵抗値は大きく減少することを見出した。この実験結果より本発明の熱処理(100〜300℃、好ましくは150〜250℃)に必要な時間は数分程度でも十分である。 In addition, when a time-dependent experiment was performed in the heat treatment at 150 ° C., it was found that the sheet resistance value greatly decreased in the initial stage (several minutes). From this experimental result, the time required for the heat treatment of the present invention (100 to 300 ° C., preferably 150 to 250 ° C.) may be about several minutes.
また、窒素雰囲気下での熱処理と、水素雰囲気下での熱処理とを比較したところ、水素雰囲気下のほうがシート抵抗値が下がった。350℃、4時間の熱処理を窒素雰囲気下で行ったサンプルのシート抵抗は、4834Ω/□の値を示したのに対して、350℃、4時間の熱処理を水素雰囲気下で行ったサンプルのシート抵抗は、3626Ω/□と非常に低い値を示した。 Further, when the heat treatment in a nitrogen atmosphere and the heat treatment in a hydrogen atmosphere were compared, the sheet resistance value was lower in the hydrogen atmosphere. The sheet resistance of the sample subjected to heat treatment at 350 ° C. for 4 hours in a nitrogen atmosphere showed a value of 4834Ω / □, whereas the sheet sheet of the sample subjected to heat treatment for 4 hours at 350 ° C. in a hydrogen atmosphere The resistance was a very low value of 3626 Ω / □.
また、イオンドーピング法により不純物元素の添加と同時にプロトンを注入して活性化する技術が特開平6−104280号公報に示されているが、イオンドーピング工程と同時に不純物元素及びプロトンが添加された領域は、最終的には結晶化されて多結晶状態となっており、本発明とは異なっている。また、同公報においては、ドーピング直後でシート抵抗値が低いものとなっており、本発明とは異なっている。本発明において、ドーピング直後のシート抵抗値は約20kΩ/□と非常に高い。また、この自己活性化技術は、高いドーズ量及び高い加速電圧によって半導体層が非常に高温となるため、プラスチック基板には不向きである。 Japanese Patent Application Laid-Open No. 6-104280 discloses a technique for injecting and activating protons simultaneously with addition of an impurity element by an ion doping method, but a region in which impurity elements and protons are added simultaneously with an ion doping process. Is finally crystallized into a polycrystalline state, which is different from the present invention. In the publication, the sheet resistance value is low immediately after doping, which is different from the present invention. In the present invention, the sheet resistance value immediately after doping is as high as about 20 kΩ / □. Further, this self-activation technique is not suitable for a plastic substrate because the semiconductor layer becomes very high temperature due to a high dose and a high acceleration voltage.
また、ドーピング法により不純物原子の添加と同時にシリサイドを形成し、ソース領域及びドレイン領域を低抵抗化させる技術が特開平8−181302号公報に示されているが、同様に不純物元素が添加された領域は、結晶化されて多結晶状態となっており、本発明とは異なっている。同公報においては、ドーピング直後でシート抵抗値が低いものとなっており、本発明とは異なっている。また、本発明において、ドーピング直後のシート抵抗値は約20kΩ/□と非常に高い。また、シリサイドを形成するため、シリサイドを形成する金属元素が原因となるTFT特性の低下が懸念される。 Japanese Patent Application Laid-Open No. 8-181302 discloses a technique for forming a silicide simultaneously with the addition of impurity atoms by a doping method and reducing the resistance of the source region and the drain region. The region is crystallized into a polycrystalline state, which is different from the present invention. In this publication, the sheet resistance value is low immediately after doping, which is different from the present invention. In the present invention, the sheet resistance value immediately after doping is as high as about 20 kΩ / □. Further, since the silicide is formed, there is a concern that the TFT characteristics may be deteriorated due to the metal element forming the silicide.
また、従来のレーザー活性化とは異なり、本発明の低温(350℃以下)での熱処理は、一度に大量の基板を処理することができるのでスループットが向上する。 Further, unlike the conventional laser activation, the heat treatment at a low temperature (350 ° C. or lower) of the present invention can process a large amount of substrates at a time, so that the throughput is improved.
また、本発明は図1の構造に限定されず、必要があればチャネル形成領域とドレイン領域(またはソース領域)との間にLDD領域を有する低濃度ドレイン(LDD:Lightly Doped Drain)構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をLDD領域と呼んでいる。さらにゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させた、いわゆるGOLD(Gate-drain Overlapped LDD)構造としてもよい。また、これらのLDD領域またはGOLD領域に水素元素を高濃度に含む領域または層を形成してもよい。 In addition, the present invention is not limited to the structure shown in FIG. 1. If necessary, a lightly doped drain (LDD) structure having an LDD region between a channel formation region and a drain region (or source region) may be used. Good. In this structure, a region to which an impurity element is added at a low concentration is provided between a channel formation region and a source region or a drain region formed by adding an impurity element at a high concentration, and this region is referred to as an LDD region. I'm calling. Further, a so-called GOLD (Gate-drain Overlapped LDD) structure in which an LDD region is disposed so as to overlap with a gate electrode through a gate insulating film may be employed. Alternatively, a region or a layer containing a high concentration of hydrogen element may be formed in these LDD regions or GOLD regions.
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。 The present invention having the above-described configuration will be described in more detail with the following examples.
本発明では350℃以下の低温プロセスで画素部および駆動回路をすべてnチャネル型TFTで形成することを特徴としている。そこで、本実施例ではプラスチック基板上に画素TFTを形成する作製工程について以下に説明する。 The present invention is characterized in that the pixel portion and the drive circuit are all formed of n-channel TFTs by a low temperature process of 350 ° C. or lower. Therefore, in this embodiment, a manufacturing process for forming pixel TFTs on a plastic substrate will be described below.
まず、有機物からなるプラスチック基板201を用意する。本実施例では、ポリイミドからなる基板201を用いる。このポリイミドからなる基板の耐熱温度は約399℃であり、基板自体の色は透明ではなく、褐色である。次いで、基板201上に下地絶縁膜202を形成する。この下地絶縁膜はプロセス温度が300℃を越えない成膜方法であれば特に限定されず、ここではスパッタ法を用いて形成した。
First, a
次いで、非晶質半導体膜を形成し、レーザー照射により結晶化させて結晶質半導体膜を形成する。非晶質半導体膜はプロセス温度が300℃を越えない成膜方法であれば特に限定されず、ここではスパッタ法を用いて形成した。次いで、結晶質半導体膜を所望の形状にパターニングして半導体層203を形成する。次いで、半導体層203を覆うゲート絶縁膜204を形成する。ゲート絶縁膜はプロセス温度が300℃を越えない成膜方法であれば特に限定されず、ここではスパッタ法を用いて形成した。(図2(A))
Next, an amorphous semiconductor film is formed and crystallized by laser irradiation to form a crystalline semiconductor film. The amorphous semiconductor film is not particularly limited as long as the process temperature does not exceed 300 ° C., and is formed by sputtering here. Next, the
次いで、ゲート電極205を形成する。(図2(B))ゲート電極205としては、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。
Next, the
次いで、ゲート電極をマスクとしてゲート絶縁膜を自己整合的にエッチングしてゲート絶縁膜206を形成するとともに、半導体層の一部を露呈させてから半導体層の一部にn型を付与する不純物元素、ここではリンを添加(ドーピング)
して不純物領域207を形成する。(図2(C))
Next, the gate insulating film is etched in a self-aligning manner using the gate electrode as a mask to form the
Thus, the
本実施例ではゲート絶縁膜のエッチングを行った後にドーピングを行ったが、ゲート電極を形成した後、ゲート絶縁膜を通過させてドーピングを行ってもよい。この場合、不純物元素はゲート絶縁膜を通過し、ゲート電極をマスクとして自己整合的にドーピングされる。 In this embodiment, the doping is performed after the gate insulating film is etched. However, after the gate electrode is formed, the doping may be performed through the gate insulating film. In this case, the impurity element passes through the gate insulating film and is doped in a self-aligned manner using the gate electrode as a mask.
次いで、150℃〜350℃、少なくとも2分、マージンを考えると10分以上の熱処理を行って、半導体層に含まれる水素の作用によりシート抵抗の低い不純物領域208を形成する。(図2(D))
Next, heat treatment is performed at 150 ° C. to 350 ° C. for at least 2 minutes and a margin of 10 minutes or more, and the
次いで、層間絶縁膜210を形成し、ソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線211、ドレイン領域に電気的に接続する画素電極212を形成する。
Next, an
次いで、TFT特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での熱処理(350℃、1時間)、あるいは低温でプラズマ水素化を行う。 Next, hydrogenation is performed to improve TFT characteristics. As this hydrogenation, heat treatment in a hydrogen atmosphere (350 ° C., 1 hour) or plasma hydrogenation is performed at a low temperature.
以上の作製工程により、400℃以下のプロセス温度でプラスチック基板上にトップゲート型のTFTが完成する。(図2(E))本実施例に従って完成したTFTのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約5kΩと非常に低い値となった。なお、必要があれば無機絶縁膜からなるパッシベーション膜を形成してもよい。 Through the above manufacturing process, a top-gate TFT is completed on a plastic substrate at a process temperature of 400 ° C. or lower. (FIG. 2 (E)) Although the source region and drain region of the TFT completed according to the present embodiment were mainly amorphous, the sheet resistance value was as low as about 5 kΩ. If necessary, a passivation film made of an inorganic insulating film may be formed.
本実施例に従って完成したTFT(シングルゲート構造)の電気的特性は、良好な値を示した。図18にそのTFT特性(V−I特性)を示す。また、V−I特性グラフにおける立ち上がり点での電圧値を示すしきい値(Vth)は、2.33Vとなっている。また、S値は0.357(V/dec)、移動度(μFE)
は128.8(cm2/Vs)と優れたものとなっている。
The electrical characteristics of the TFT (single gate structure) completed according to this example showed good values. FIG. 18 shows the TFT characteristics (VI characteristics). Further, the threshold value (Vth) indicating the voltage value at the rising point in the VI characteristic graph is 2.33V. In addition, S value is 0.357 (V / dec), mobility (μ FE )
Is as excellent as 128.8 (cm 2 / Vs).
TFTを完成させた後、配向膜216a形成、ラビング処理、配向膜216bと対向電極215を備えた対向基板214の貼り合わせ、液晶213注入等の工程を経て反射型液晶表示装置が完成する。
After completing the TFT, a reflective liquid crystal display device is completed through steps such as formation of an
ここでは、画素電極212として、反射性を有する金属材料、例えばAl、Ag等を主成分とする材料を用いた。なお、本実施例では反射型の液晶表示装置の例を示したが、画素電極として透明導電膜、例えばITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等を用いれば透過型液晶表示装置を形成することができる。
Here, as the
本実施例で示すNチャネル型TFTを用いてNAND回路、NOR回路のような基本論理回路を構成したり、さらに複雑なロジック回路(信号分割回路、オペアンプ、γ補正回路など)をも構成することができる。 A basic logic circuit such as a NAND circuit or a NOR circuit is configured by using the N-channel TFT shown in this embodiment, and a more complex logic circuit (signal division circuit, operational amplifier, γ correction circuit, etc.) is also configured. Can do.
なお、本実施例に示すTFTは、チャネル形成領域となる半導体に周期表の15族に属する元素(好ましくはリン)もしくは周期表の13族に属する元素(好ましくはボロン)を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。 Note that the TFT shown in this embodiment is enhanced by adding an element belonging to Group 15 of the periodic table (preferably phosphorus) or an element belonging to Group 13 of the periodic table (preferably boron) to the semiconductor to be a channel formation region. A mold and a depletion mold can be created separately.
また、Nチャネル型TFTを組み合わせてNMOS回路を形成する場合、エンハンスメント型TFT同士で形成する場合(以下、EEMOS回路という)と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合(以下、EDMOS回路という)がある。これらの回路を組み合わせて、液晶表示装置の駆動回路を全てNチャネル型TFTで構成することも可能である。 When an NMOS circuit is formed by combining N-channel TFTs, an enhancement type TFT is formed (hereinafter referred to as an EEMOS circuit), or an enhancement type and a depression type are combined (hereinafter referred to as an EDMOS circuit). Called). By combining these circuits, the driving circuit of the liquid crystal display device can all be constituted by N-channel TFTs.
本実施例では、水素化での熱処理の際、同時に不純物領域の低抵抗化を行う例を図3に示す。なお、ドーピング工程までは実施例1と同一であるため、詳細な説明は省略する。 In this embodiment, an example in which the resistance of the impurity region is reduced simultaneously with the heat treatment by hydrogenation is shown in FIG. Since the processes up to the doping process are the same as those in the first embodiment, detailed description thereof is omitted.
まず、実施例1に従って、基板301上に下地絶縁膜302、半導体層303、ゲート絶縁膜304を形成する。(図3(A))次いで、実施例1と同様に、ゲート電極305を形成する。(図3(B))。次いで、実施例1と同様に、エッチングしてゲート絶縁膜306を形成する。(図3(C))。
First, in accordance with
次いで、実施例1と同様に、ゲート電極305をマスクとして自己整合的に不純物元素を添加して不純物領域を形成する。(図3(D))
Next, as in Example 1, an impurity region is formed by adding an impurity element in a self-aligning manner using the
次いで、熱処理を行わずに層間絶縁膜310を形成し、ソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース領域に電気的に接続するソース配線311、ドレイン領域に電気的に接続するドレイン電極312を形成する。
Next, the
次いで、TFT特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での熱処理(350℃、1〜4時間)を行う。この水素化と同時にソース領域及びドレイン領域の低抵抗化も行われる。本実施例(水素雰囲気中で350℃、4時間の熱処理)に従って完成したTFTのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約3.6kΩと非常に低い値となった。 Next, hydrogenation is performed to improve TFT characteristics. As this hydrogenation, heat treatment (350 ° C., 1 to 4 hours) in a hydrogen atmosphere is performed. Simultaneously with this hydrogenation, the resistance of the source and drain regions is also reduced. Although the source region and drain region of the TFT completed in accordance with this example (heat treatment at 350 ° C. for 4 hours in a hydrogen atmosphere) are mainly amorphous, the sheet resistance value is about 3.6 kΩ, which is a very low value. It became.
こうして、低温での熱処理でソース領域及びドレイン領域の低抵抗化が可能であることから、活性化のためだけに行われていた熱処理工程を省略し、水素化と同時にソース領域及びドレイン領域の低抵抗化させることができた。 Thus, since the resistance of the source region and the drain region can be reduced by the heat treatment at a low temperature, the heat treatment step performed only for the activation is omitted, and the source region and the drain region are reduced at the same time as the hydrogenation. It was possible to make it resistant.
なお、本実施例では水素化と同時にソース領域及びドレイン領域の低抵抗化を行った例を示したが、特に限定されず、ドーピング工程以降の工程のうち、100〜300℃、好ましくは150〜250℃の熱処理が加えられる工程(例えば、層間絶縁膜の成膜、パッシベーション膜の成膜等)と同時に行うことが可能である。 Note that although an example in which the resistance of the source region and the drain region is reduced simultaneously with hydrogenation is shown in this embodiment, there is no particular limitation, and among the steps after the doping step, 100 to 300 ° C., preferably 150 to It can be performed at the same time as a process in which a heat treatment at 250 ° C. is applied (for example, formation of an interlayer insulating film, formation of a passivation film, etc.).
実施例1では、TFTとしてトップゲート構造のTFT(具体的にはプレーナ型TFT)を例示したが、本発明はTFT構造に限定されるものではなく、ボトムゲート構造のTFTにも実施できる。 In the first embodiment, a TFT having a top gate structure (specifically, a planar type TFT) is exemplified as the TFT. However, the present invention is not limited to the TFT structure, and can be applied to a TFT having a bottom gate structure.
本実施例では、代表的には逆スタガTFTに実施する例を図4に示す。 In this embodiment, an example in which an inverted stagger TFT is typically shown is shown in FIG.
まず、有機物からなるプラスチック基板400を用意する。なお、基板からの不純物の拡散を防止してTFTの電気特性を向上させるための下地絶縁膜401を設ける。その下地絶縁膜の材料としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜(SiOx Ny )、またはこれらの積層膜等を100〜500nmの膜厚範囲で用いることができ、形成手段としては熱CVD法、プラズマCVD法、蒸着法、スパッタ法、減圧熱CVD法等の形成方法を用いることができる。
First, a
次いで、単層構造または積層構造を有するゲート配線(ゲート電極含む)402を形成する。ゲート配線402の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法等を用いて10〜1000nm、好ましくは30〜300nmの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線402の材料としては、導電性材料または半導体材料を主成分とする材料、例えばTa(タンタル)、Mo(モリブデン)
、Ti(チタン)、W(タングステン)、クロム(Cr)等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、N型又はP型の導電性を有するポリシリコン等の材料、低抵抗金属材料Cu(銅)、Al(アルミニウム)等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。
Next, a gate wiring (including a gate electrode) 402 having a single layer structure or a stacked structure is formed. After forming a conductive film having a film thickness of 10 to 1000 nm, preferably 30 to 300 nm, using a thermal CVD method, a plasma CVD method, a low pressure thermal CVD method, a vapor deposition method, a sputtering method, or the like as a means for forming the
, High melting point metal materials such as Ti (titanium), W (tungsten), chromium (Cr), silicide, which is a compound of these metal materials and silicon, materials such as polysilicon having N-type or P-type conductivity, Any structure having at least one material layer mainly composed of a low-resistance metal material Cu (copper), Al (aluminum) or the like can be used without particular limitation.
次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜(SiOx Ny )、有機樹脂膜(BCB(ベンゾシクロブテン)膜)、またはこれらの積層膜等を100〜400nmの膜厚範囲で用いることができる。下地膜の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは図4(A)に示すように、積層構造のゲート絶縁膜403a、403bを用いた。下層のゲート絶縁膜403aは、基板やゲート配線からの不純物の拡散を効果的に防止する窒化シリコン膜等を膜厚10nm〜60nmの膜厚範囲で形成する。
Next, a gate insulating film is formed. As the gate insulating film, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiOx Ny), an organic resin film (BCB (benzocyclobutene) film), or a laminated film of these is a film thickness range of 100 to 400 nm. Can be used. As a means for forming the base film, a formation method such as a thermal CVD method, a plasma CVD method, a low pressure thermal CVD method, a vapor deposition method, a sputtering method, or a coating method can be used. Here, as shown in FIG. 4A, stacked
次いで、非晶質半導体膜を成膜する。非晶質半導体膜404としては、シリコンを主成分とする非晶質シリコン膜を20〜100nm、より好ましくは20〜60nmの膜厚範囲で用いることができる。非晶質半導体膜の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法等の形成方法を用いることができる。
Next, an amorphous semiconductor film is formed. As the
なお、上記ゲート絶縁膜403a、403bと非晶質半導体膜とを大気にさらすことなく連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良好な界面特性を得ることができる。
Note that if the
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングする。(図4(A))なお、半導体膜のパターニングを行う工程順序は特に限定されず、例えば不純物元素の添加後に行ってもよい。結晶化処理としては、レーザー光の照射による結晶化方法を用いればよい。また、この結晶化処理の直前に非晶質半導体膜表面の自然酸化膜をバッファーフッ酸等のフッ酸系のエッチャントで除去すると、表面付近のシリコンの結合手が水素終端されて不純物と結合しにくくなり、良好な結晶質半導体膜を形成することができるため好ましい。 Next, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and then the obtained crystalline semiconductor film is patterned into a desired shape. Note that the order of steps for patterning the semiconductor film is not particularly limited, and may be performed, for example, after adding an impurity element. As the crystallization treatment, a crystallization method by laser light irradiation may be used. Also, if the native oxide film on the surface of the amorphous semiconductor film is removed with a hydrofluoric acid-based etchant such as buffer hydrofluoric acid immediately before the crystallization treatment, the silicon bonds near the surface are terminated with hydrogen and bonded to impurities. This is preferable because a good crystalline semiconductor film can be formed.
次いで、結晶質半導体層404上に絶縁層405を形成する。この絶縁層405は不純物元素の添加工程時にチャネル形成領域を保護する。この絶縁層405としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜(SiOx Ny )、有機樹脂膜(BCB膜)、またはこれらの積層膜等を100〜400nmの膜厚範囲で用いることができる。絶縁層405は、公知のパターニング技術、例えば通常の露光や裏面露光等を用いて形成する。(図4(B))
Next, an insulating
次いで、絶縁層405をマスクに用いて、結晶質半導体膜にn型を付与する不純物元素を添加するドーピング工程を行ない、不純物領域406を形成する。(図4(C))半導体材料に対してn型を付与する不純物元素としては、15族に属する不純物元素、例えばP、As、Sb、N、Bi等を用いることができる。
この工程では、プラスマドーピング法によりドーピング条件(ドーズ量、加速電圧等)を適宜設定して表面が露出している結晶質半導体膜にP(リン)を添加する。他のドーピング方法としてイオン注入法を用いることもできる。また、この不純物領域406は高濃度不純物領域であり、後のソース/ドレイン領域となる。
Next, a doping step of adding an impurity element imparting n-type conductivity to the crystalline semiconductor film is performed using the insulating
In this step, doping conditions (dose amount, acceleration voltage, etc.) are appropriately set by plasma doping, and P (phosphorus) is added to the crystalline semiconductor film whose surface is exposed. An ion implantation method can also be used as another doping method. The
次いで、熱処理(150〜350℃、1時間以上)を行って、半導体層に含まれる水素の作用によりシート抵抗の低い不純物領域407を形成する。本実施例に従って完成したTFTのソース領域及びドレイン領域は、主に非晶質であるのにシート抵抗値が約5kΩと非常に低い値となった。
Next, heat treatment (150 to 350 ° C., 1 hour or longer) is performed, so that an
次いで、全面に層間絶縁膜408を形成する。層間絶縁膜408としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機性樹脂膜(ポリイミド膜、BCB膜等)のいずれか或いはそれらの積層膜を用いることができる。
Next, an
次いで、公知の技術を用いてコンタクトホールを形成した後、配線409、410を形成して、図4(F)に示す状態を得る。この配線409、410はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してNチャネル型TFTが完成する。
Next, after forming a contact hole using a known technique,
また、上記本実施例においては、活性層のパターニングを絶縁層405の形成前に行う例を示したが、特に限定されず、例えば結晶化工程前、またはドーピング前、または熱処理の後に行ってもよい。
In the present embodiment, an example in which the patterning of the active layer is performed before the formation of the insulating
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、TFTのしきい値制御を行う工程(チャネルドーピング工程とも呼ぶ)を加えてもよい。 In the present embodiment, a step of adding a small amount of an impurity element to the channel formation region and controlling the threshold value of the TFT (also referred to as a channel doping step) may be added.
また、本実施例は実施例2と組み合わせることができる。 This embodiment can be combined with the second embodiment.
実施例1乃至3のいずれか一により得られるアクティブマトリクス基板を用いて液晶表示パネルを作製する例を以下に示す。
An example of manufacturing a liquid crystal display panel using the active matrix substrate obtained by any one of
図5に示す上面図は、画素部、駆動回路、FPC(フレキシブルプリント配線板:Flexible Printed Circuit)を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線81などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板82とがシール材83を介して貼り合わされている。
The top view shown in FIG. 5 includes a pixel portion, a driving circuit, an external input terminal to which an FPC (Flexible Printed Circuit Board: Flexible Printed Circuit) is pasted, wiring 81 for connecting the external input terminal to the input portion of each circuit, and the like. The active matrix substrate and the
ゲート側駆動回路84と重なるように対向基板側に遮光層86aが設けられ、ソース側駆動回路85と重なるように対向基板側に遮光層86bが形成されている。また、画素部87上の対向基板側に設けられたカラーフィルタ88は遮光層と、赤色(R)、緑色(G)、青色(B)の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色(R)の着色層、緑色(G)の着色層、青色(B)の着色層の3色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
A
ここでは、カラー化を図るためにカラーフィルタ88を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
Here, the
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層86a、86bを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。 In addition, a light-shielding layer is provided between adjacent pixels in the color filter to shield light other than the display area. Here, the light shielding layers 86a and 86b are also provided in the region covering the drive circuit. However, the region covering the drive circuit is covered with a cover when the liquid crystal display device is incorporated later as a display portion of an electronic device. It is good also as a structure which does not provide a light shielding layer. Further, when the active matrix substrate is manufactured, a light shielding layer may be formed on the active matrix substrate.
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所(各画素電極の間隙)や、駆動回路を遮光してもよい。 Further, without providing the light-shielding layer, the light-shielding layer is appropriately disposed between the counter substrate and the counter electrode so as to be shielded from light by stacking a plurality of colored layers constituting the color filter. Or the drive circuit may be shielded from light.
また、外部入力端子にはベースフィルムと配線から成るFPC89が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。 An FPC 89 made of a base film and wiring is bonded to the external input terminal with an anisotropic conductive resin. Furthermore, the mechanical strength is increased by the reinforcing plate.
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。 The liquid crystal display device manufactured as described above can be used as a display portion of various electronic devices.
また、上記液晶表示装置におけるブロック図を図6に示す。なお、図6はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路90、画素部91及びゲート側駆動回路92を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
FIG. 6 shows a block diagram of the liquid crystal display device. FIG. 6 shows a circuit configuration for performing analog driving. In this embodiment, a source side driver circuit 90, a pixel portion 91, and a gate
ソース側駆動回路90は、シフトレジスタ90a、バッファ90b、サンプリング回路(トランスファゲート)90cを設けている。また、ゲート側駆動回路92は、シフトレジスタ92a、レベルシフタ92b、バッファ92cを設けている。なお、シフトレジスタ90a、92aとしては図16に示したシフトレジスタを用いれば良い。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
The source side driver circuit 90 includes a shift register 90a, a buffer 90b, and a sampling circuit (transfer gate) 90c. The gate
また、本実施例において、画素部91は複数の画素を含み、その複数の画素に各々TFT素子が設けられている。 In this embodiment, the pixel portion 91 includes a plurality of pixels, and each of the plurality of pixels is provided with a TFT element.
これらソース側駆動回路90およびゲート側駆動回路92は全てNチャネル型TFTで形成され、全ての回路は図15(A)に示したEEMOS回路を基本単位として形成されている。ただし、従来のCMOS回路に比べると消費電力は若干上がってしまう。
The source side driver circuit 90 and the gate
なお、図示していないが、画素部91を挟んでゲート側駆動回路92の反対側にさらにゲート側駆動回路を設けても良い。
Although not shown, a gate side drive circuit may be further provided on the opposite side of the gate
また、本実施例は実施例1乃至3のいずれか一と自由に組み合わせることができる。
This embodiment can be freely combined with any one of
本実施例では画素構造を図11に示し、断面構造を図12に示す。それぞれ、A−A’断面図、B−B’断面図を示した。 In this embodiment, a pixel structure is shown in FIG. 11, and a cross-sectional structure is shown in FIG. A-A 'sectional view and B-B' sectional view are shown, respectively.
本実施例では保持容量は、第2の半導体層1002上の絶縁膜を誘電体として、第2の半導体層1002と、容量電極1005とで形成している。なお、容量電極1005は、容量配線1009と接続されている。また、容量電極1005は、第1の電極1004及びソース配線1006と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極1011、接続電極1010、ゲート配線1007と同じ絶縁膜上に同時に形成される。
In this embodiment, the storage capacitor is formed of the second semiconductor layer 1002 and the
また、本実施例では、不純物領域1012〜1014にはn型を付与する不純物元素が添加されている。なお、1012はソース領域、1013はドレイン領域である。
In this embodiment, an impurity element imparting n-type is added to the
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスクを1枚増やし、さらにゲート電極と第1の電極及び容量配線を別の工程で形成してもよい。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、n型の不純物元素を添加し、低温での熱処理を行った後、ゲート電極と重ねて第1の電極を形成する。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第1の電極とのコンタクトを形成する。また、第1の電極と同時にソース配線、容量配線を形成する。こうすることによって第1の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にn型の不純物元素を添加して保持容量の増加を図ることができる。 Further, although an example in which the gate electrode and the source wiring are formed at the same time has been described in this embodiment, the number of masks may be increased by one, and the gate electrode, the first electrode, and the capacitor wiring may be formed in another process. That is, first, only a portion that overlaps with a semiconductor layer and becomes a gate electrode is formed, an n-type impurity element is added, heat treatment is performed at a low temperature, and then a first electrode is formed so as to overlap with the gate electrode. At this time, the contact between the gate electrode and the first electrode is formed by simple superposition without forming a contact hole. In addition, a source wiring and a capacitor wiring are formed simultaneously with the first electrode. This makes it possible to use low resistance aluminum or copper as a material for the first electrode and the source wiring. Further, an n-type impurity element can be added to the semiconductor layer overlapping the capacitor wiring to increase the storage capacitor.
なお、本実施例は実施例1乃至4のいずれか一と自由に組み合わせることができる。
Note that this embodiment can be freely combined with any one of
実施例1に示すnチャネル型TFTは、チャネル形成領域となる半導体に周期表の15族に属する元素(好ましくはリン)もしくは周期表の13族に属する元素(好ましくはボロン)を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。 The n-channel TFT shown in Example 1 is obtained by adding an element belonging to Group 15 of the periodic table (preferably phosphorus) or an element belonging to Group 13 of the periodic table (preferably boron) to the semiconductor serving as a channel formation region. The enhancement type and the depression type can be created separately.
また、nチャネル型TFTを組み合わせてNMOS回路を形成する場合、エンハンスメント型TFT同士で形成する場合(以下、EEMOS回路という)と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合(以下、EDMOS回路という)がある。 In addition, when an n-channel TFT is combined to form an NMOS circuit, an enhancement type TFT is formed (hereinafter referred to as an EEMOS circuit), or an enhancement type and a depression type are combined (hereinafter referred to as an EDMOS circuit). Called).
ここでEEMOS回路の例を図13(A)に、EDMOS回路の例を図13(B)に示す。図13(A)において、31、32はどちらもエンハンスメント型のnチャネル型TFT(以下、E型NTFTという)である。また、図13(B)
において、33はE型NTFT、34はデプレッション型のnチャネル型TFT(以下、D型NTFTという)である。
Here, FIG. 13A shows an example of an EEMOS circuit, and FIG. 13B shows an example of an EDMOS circuit. In FIG. 13A, reference numerals 31 and 32 denote enhancement-type n-channel TFTs (hereinafter referred to as E-type NTFTs). FIG. 13B
, 33 is an E-type NTFT, and 34 is a depletion-type n-channel TFT (hereinafter referred to as a D-type NTFT).
なお、図13(A)、(B)において、VDHは正の電圧が印加される電源線(正電源線)であり、VDLは負の電圧が印加される電源線(負電源線)である。負電源線は接地電位の電源線(接地電源線)としても良い。 13A and 13B, VDH is a power supply line to which a positive voltage is applied (positive power supply line), and VDL is a power supply line to which a negative voltage is applied (negative power supply line). . The negative power source line may be a ground potential power source line (ground power source line).
さらに、図13(A)に示したEEMOS回路もしくは図13(B)に示したEDMOS回路を用いてシフトレジスタを作製した例を図14に示す。図14において、40、41はフリップフロップ回路である。また、42、43はE型NTFTであり、E型NTFT42のゲートにはクロック信号(CL)が入力され、E型NTFT43のゲートには極性の反転したクロック信号(CLバー)が入力される。また、44で示される記号はインバータ回路であり、図14(B)に示すように、図13(A)に示したEEMOS回路もしくは図13(B)に示したEDMOS回路が用いられる。従って、表示装置の駆動回路を全てnチャネル型TFTで構成することも可能である。
Further, FIG. 14 shows an example of manufacturing a shift register using the EEMOS circuit shown in FIG. 13A or the EDMOS circuit shown in FIG. In FIG. 14, 40 and 41 are flip-flop circuits.
なお、本実施例は実施例1乃至5のいずれか一と自由に組み合わせることができる。
Note that this embodiment can be freely combined with any one of
本実施例は、上記実施例1または実施例3で得られるTFTを用いてEL(エレクトロルミネセンス)表示装置を作製した例について図15を用い、以下に説明する。なお、本実施例は、画素部及び駆動回路に使用するTFTを全てNチャネル型TFTで構成したEL表示装置の例である。 In this example, an example in which an EL (electroluminescence) display device is manufactured using the TFT obtained in Example 1 or Example 3 will be described below with reference to FIGS. Note that this embodiment is an example of an EL display device in which all TFTs used for the pixel portion and the driver circuit are N-channel TFTs.
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例(但し封止前の状態)を図15に示す。なお、駆動回路には基本単位となるCMOS回路を示し、画素部には一つの画素を示す。 FIG. 15 shows an example of a light-emitting device having a pixel portion and a driving circuit for driving the pixel portion on the same insulator (but a state before sealing). Note that a CMOS circuit serving as a basic unit is shown in the driver circuit, and one pixel is shown in the pixel portion.
図15において、1501はプラスチック基板であり、まず、実施の形態に従い、プラスチック基板1501上に下地絶縁膜を形成する。 In FIG. 15, reference numeral 1501 denotes a plastic substrate. First, a base insulating film is formed on the plastic substrate 1501 according to the embodiment.
下地絶縁膜上にはNチャネル型TFT1504、Nチャネル型TFT1505からなる駆動回路、Nチャネル型TFTからなるスイッチングTFT1506およびNチャネル型TFTからなる電流制御TFT1507が形成されている。なお、Nチャネル型TFTの説明は実施例1を参照すれば良いので省略する。また、本実施例では、TFTはすべてトップゲート型TFTで形成されている。 On the base insulating film, a driving circuit including an N-channel TFT 1504 and an N-channel TFT 1505, a switching TFT 1506 including an N-channel TFT, and a current control TFT 1507 including an N-channel TFT are formed. Note that description of the N-channel TFT is omitted because it is only necessary to refer to the first embodiment. In this embodiment, all TFTs are formed by top gate type TFTs.
また、スイッチングTFTはソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造(ダブルゲート構造)となっているが、特に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。 The switching TFT has a structure having two channel formation regions between a source region and a drain region (double gate structure). However, the switching TFT is not particularly limited, and a single channel formation region is formed. A gate structure or a triple gate structure in which three are formed may be used.
また、電流制御TFTのドレイン領域の上には第2層間絶縁膜が設けられる前に、第1層間絶縁膜にコンタクトホールが設けられている。これは第2層間絶縁膜にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。
第2層間絶縁膜にはドレイン領域に到達するようにコンタクトホールが形成され、ドレイン領域に接続された画素電極が設けられている。画素電極はEL素子の陰極として機能する電極であり、周期表の1族もしくは2族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
In addition, a contact hole is provided in the first interlayer insulating film before the second interlayer insulating film is provided on the drain region of the current control TFT. This is to simplify the etching process when forming a contact hole in the second interlayer insulating film.
A contact hole is formed in the second interlayer insulating film so as to reach the drain region, and a pixel electrode connected to the drain region is provided. The pixel electrode is an electrode that functions as a cathode of the EL element, and is formed using a conductive film containing an element belonging to
また、画素電極の端部を覆うように設けられた絶縁膜を本明細書中ではバンクと呼ぶ。バンクは珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が1×106〜1×1012Ωm(好ましくは1×108〜1×1010Ωm)となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。 Further, an insulating film provided so as to cover the end portion of the pixel electrode is referred to as a bank in this specification. The bank may be formed of an insulating film containing silicon or a resin film. When a resin film is used, carbon particles or metal particles are added so that the specific resistance of the resin film is 1 × 10 6 to 1 × 10 12 Ωm (preferably 1 × 10 8 to 1 × 10 10 Ωm). Insulation breakdown during filming can be suppressed.
また、EL素子1505は画素電極(陰極)、EL層および陽極からなる。陽極は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。 The EL element 1505 includes a pixel electrode (cathode), an EL layer, and an anode. As the anode, a conductive film having a large work function, typically an oxide conductive film is used. As the oxide conductive film, indium oxide, tin oxide, zinc oxide, or a compound thereof may be used.
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をEL層と定義する。 Note that in this specification, a stacked body in which a hole injection layer, a hole transport layer, a hole blocking layer, an electron transport layer, an electron injection layer, or an electron blocking layer is combined with the light-emitting layer is defined as an EL layer.
なお、ここでは図示しないが陽極を形成した後、EL素子1505を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。 Although not shown here, it is effective to provide a passivation film so as to completely cover the EL element 1505 after the anode is formed. As the passivation film, an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film is used, and the insulating film is used as a single layer or a combination thereof.
以降の工程は、公知の技術に従って、発光装置を完成すればよい。 In the subsequent steps, the light emitting device may be completed according to a known technique.
また、Nチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてNチャネル型TFTで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。 Further, by forming the gate side driver circuit and the source side driver circuit with only the N-channel TFT, the pixel portion and the driver circuit can all be formed with the N-channel TFT. Accordingly, the yield and throughput of the TFT process can be significantly improved in manufacturing an active matrix electro-optical device, and the manufacturing cost can be reduced.
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本実施例は実施できる。 Note that this embodiment can also be implemented when one of the source side driver circuit and the gate side driver circuit is an external IC chip.
また、本実施例では、E型NTFTのみを用いて駆動回路を構成したがE型NTFTおよびD型NTFTを組み合わせて形成してもよい。 In this embodiment, the drive circuit is configured using only the E-type NTFT, but it may be formed by combining the E-type NTFT and the D-type NTFT.
また、本実施例は、上方に発光する例を示したが、EL素子の構成を適宜変更して下方に発光する構造としてもよい。 Further, in this embodiment, an example in which light is emitted upward is shown, but a structure in which light is emitted downward may be formed by appropriately changing the configuration of the EL element.
なお、本実施例は、実施例1、実施例2または実施例6と自由に組み合わせることが可能である。また、本実施例ではトップゲート型TFTを用いたが特に限定されず、実施例3に示したような逆スタガ型TFTを用いることもできる。
Note that this embodiment can be freely combined with
本発明を実施して形成された駆動回路や画素部は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。 The driving circuit and the pixel portion formed by implementing the present invention can be used for various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC display). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図16及び図17に示す。 Such electronic devices include video cameras, digital cameras, head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.) and the like. . Examples of these are shown in FIGS.
図16(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。本発明を画像入力部2002、表示部2003やその他の駆動回路に適用することができる。
FIG. 16A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a
図16(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表示部2102やその他の駆動回路に適用することができる。
FIG. 16B illustrates a video camera, which includes a main body 2101, a display portion 2102, an
図16(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。本発明は表示部2205やその他の駆動回路に適用できる。
FIG. 16C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an
図16(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。本発明は表示部2302やその他の駆動回路に適用することができる。
FIG. 16D illustrates a goggle type display including a
図16(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2402やその他の駆動回路に適用することができる。
FIG. 16E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a
図16(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。本発明を表示部2502やその他の駆動回路に適用することができる。
FIG. 16F illustrates a digital camera, which includes a main body 2501, a
図17(A)は携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本発明を表示部2904やその他の駆動回路に適用することができる。
FIG. 17A illustrates a mobile phone, which includes a
図17(B)は携帯書籍(電子書籍)であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003やその他の駆動回路に適用することができる。
FIG. 17B illustrates a portable book (electronic book), which includes a
図17(C)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。
FIG. 17C illustrates a display, which includes a
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜7のどのような組み合わせからなる構成を用いても実現することができる。 As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-7.
Claims (16)
前記TFTのチャネル形成領域は、結晶構造であり、且つ、前記TFTのソース領域またはドレイン領域は、主に非晶質構造であることを特徴とする半導体装置。 In a semiconductor device including a TFT on an insulating surface,
A semiconductor device, wherein a channel formation region of the TFT has a crystal structure, and a source region or a drain region of the TFT mainly has an amorphous structure.
前記TFTのチャネル形成領域は、結晶構造を有し、且つ、前記TFTのソース領域またはドレイン領域の少なくとも上層部分は、非晶質構造を有していることを特徴とする半導体装置。 In a semiconductor device including a TFT on an insulating surface,
The channel formation region of the TFT has a crystal structure, and at least the upper layer portion of the source region or drain region of the TFT has an amorphous structure.
前記画素部及び前記駆動回路はnチャネル型TFTで形成され、前記nチャネル型TFTのチャネル形成領域は、主に結晶質であり、且つ、前記nチャネル型TFTのソース領域またはドレイン領域は、主に非晶質であることを特徴とする半導体装置。 In a semiconductor device including a pixel portion and a driver circuit over the same insulating surface,
The pixel portion and the driving circuit are formed of n-channel TFTs, a channel formation region of the n-channel TFT is mainly crystalline, and a source region or a drain region of the n-channel TFT is a main region. A semiconductor device characterized by being amorphous.
前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面であることを特徴とする半導体装置。 In any one of Claims 1 thru | or 3,
The semiconductor device according to claim 1, wherein the insulating surface is an insulating film surface provided on a plastic substrate.
前記TFTの半導体層は、スパッタ法、PCVD法、LPCVD法、真空蒸着法、または光CVD法により形成されたことを特徴とする半導体装置。 In any one of Claims 1 thru | or 4,
A semiconductor device, wherein the semiconductor layer of the TFT is formed by sputtering, PCVD, LPCVD, vacuum deposition, or photo-CVD.
前記結晶構造を有する半導体層上に絶縁層を形成する工程と、
前記絶縁層上に導電層を形成する工程と、
イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を同時に添加して非晶質領域を形成する工程と、
熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする工程と、を有することを特徴とする半導体装置の作製方法。 Forming a semiconductor layer having a crystal structure on an insulating surface;
Forming an insulating layer on the semiconductor layer having the crystal structure;
Forming a conductive layer on the insulating layer;
A step of simultaneously adding an impurity element imparting n-type and hydrogen to a part of the semiconductor layer having the crystal structure by ion doping to form an amorphous region;
And a step of reducing a resistance value of the amorphous region by performing a heat treatment, and using the amorphous region as a source region or a drain region.
前記導電層はゲート電極であり、前記n型を付与する不純物元素及び水素を添加する際、前記導電層をマスクとして前記半導体層の上層部分に添加することを特徴とする半導体装置の作製方法。 In claim 7,
The method for manufacturing a semiconductor device is characterized in that the conductive layer is a gate electrode, and the impurity element imparting n-type conductivity and hydrogen are added to an upper layer portion of the semiconductor layer using the conductive layer as a mask.
導電層上に絶縁層を形成する工程と、
前記絶縁層上に結晶構造を有する半導体層を形成する工程と、
イオンドーピング法により前記結晶構造を有する半導体層の一部にn型を付与する不純物元素及び水素を添加して非晶質領域を形成する工程と、
熱処理を行って前記非晶質領域の抵抗値を低減させ、前記非晶質領域をソース領域またはドレイン領域とする工程と、を有することを特徴とする半導体装置の作製方法。 Forming a conductive layer on the insulating surface;
Forming an insulating layer on the conductive layer;
Forming a semiconductor layer having a crystal structure on the insulating layer;
Forming an amorphous region by adding an impurity element imparting n-type conductivity and hydrogen to a part of the semiconductor layer having the crystal structure by ion doping;
And a step of reducing a resistance value of the amorphous region by performing a heat treatment, and using the amorphous region as a source region or a drain region.
前記熱処理は、100〜300℃の加熱処理であることを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 9,
The method for manufacturing a semiconductor device, wherein the heat treatment is heat treatment at 100 to 300 ° C.
前記熱処理は、水素雰囲気で100〜300℃の加熱処理であることを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 10,
The method for manufacturing a semiconductor device, wherein the heat treatment is heat treatment at 100 to 300 ° C. in a hydrogen atmosphere.
前記熱処理は、100〜300℃の水素プラズマ処理であることを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 9,
The method for manufacturing a semiconductor device, wherein the heat treatment is hydrogen plasma treatment at 100 to 300 ° C.
前記結晶構造を有する半導体層は、スパッタ法により成膜した後、結晶化させることを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 11,
A method for manufacturing a semiconductor device, wherein the semiconductor layer having a crystal structure is formed by a sputtering method and then crystallized.
前記絶縁表面は、プラスチック基板上に設けられた絶縁膜表面であることを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 13,
The method for manufacturing a semiconductor device, wherein the insulating surface is an insulating film surface provided over a plastic substrate.
前記n型を付与する不純物元素及び水素を添加する工程以降の製造プロセス温度が350℃以下であることを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 14,
A manufacturing method of a semiconductor device, wherein a manufacturing process temperature after the step of adding the impurity element imparting n-type and hydrogen is 350 ° C. or lower.
前記n型を付与する不純物元素及び水素を添加する工程以降の製造プロセスで前記非晶質領域を再結晶化させないことを特徴とする半導体装置の作製方法。 In any one of Claims 7 thru | or 15,
A method for manufacturing a semiconductor device, wherein the amorphous region is not recrystallized in a manufacturing process subsequent to the step of adding the impurity element imparting n-type conductivity and hydrogen.
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---|---|---|---|---|
JP6345023B2 (en) * | 2013-08-07 | 2018-06-20 | 株式会社半導体エネルギー研究所 | Semiconductor device and manufacturing method thereof |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04370937A (en) * | 1991-06-20 | 1992-12-24 | Seiko Epson Corp | Manufacture of semiconductor device |
JPH0845867A (en) * | 1994-05-27 | 1996-02-16 | Sanyo Electric Co Ltd | Semiconductor device manufacture and displaying device |
JPH08228005A (en) * | 1995-02-20 | 1996-09-03 | Seiko Epson Corp | Semiconductor device, thin film transistor, complementary thin film transistor, liquid crystal display device and manufacture of them |
JPH08316486A (en) * | 1995-05-17 | 1996-11-29 | Sanyo Electric Co Ltd | Thin-film semiconductor element |
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Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3348259B2 (en) * | 1994-06-21 | 2002-11-20 | 富士通株式会社 | Thin film formation method |
JPH0878659A (en) * | 1994-09-02 | 1996-03-22 | Sanyo Electric Co Ltd | Semiconductor device and its manufacture |
JPH09139434A (en) * | 1995-11-15 | 1997-05-27 | Hitachi Ltd | Semiconductor device and its manufacture |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04370937A (en) * | 1991-06-20 | 1992-12-24 | Seiko Epson Corp | Manufacture of semiconductor device |
JPH0845867A (en) * | 1994-05-27 | 1996-02-16 | Sanyo Electric Co Ltd | Semiconductor device manufacture and displaying device |
JPH08228005A (en) * | 1995-02-20 | 1996-09-03 | Seiko Epson Corp | Semiconductor device, thin film transistor, complementary thin film transistor, liquid crystal display device and manufacture of them |
JPH08316486A (en) * | 1995-05-17 | 1996-11-29 | Sanyo Electric Co Ltd | Thin-film semiconductor element |
JP2000068518A (en) * | 1998-08-26 | 2000-03-03 | Sony Corp | Manufacture of thin-film transistor |
JP2000223715A (en) * | 1998-11-25 | 2000-08-11 | Semiconductor Energy Lab Co Ltd | Manufacture of thin film transistor and manufacture of active matrix substrate |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9905589B2 (en) | 2013-12-03 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
CN105140295A (en) * | 2015-07-03 | 2015-12-09 | 友达光电股份有限公司 | Thin film transistor and manufacturing method thereof |
US9865745B2 (en) | 2015-07-03 | 2018-01-09 | Au Optronics Corp. | Thin-film transistor and method for forming the same |
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