JP2016012582A - Semiconductor device and power conversion equipment using the same - Google Patents
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Abstract
Description
本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチ絶縁ゲート構造を有し、縦方向に電流を流す、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:以下、IGBTと略する)やパワーMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)の低損失化、制御性の向上、高破壊耐量化に好適な半導体装置及びそれを用いた電力変換装置に関する。 The present invention relates to a semiconductor device and a power conversion device using the same, and more particularly to an insulated gate bipolar transistor (hereinafter abbreviated as IGBT) having a trench insulated gate structure and flowing a current in a vertical direction. ) And a power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), a semiconductor device suitable for low loss, improved controllability, and high breakdown resistance, and a power converter using the same.
従来、IGBTにおいて、短絡時に流れる過電流を抑制して素子の破壊耐量を向上させる技術として、トレンチゲートの配列ピッチに変化を付け、トレンチゲートの間隔が広い箇所にはチャネル層を形成せずにフローティングp層を設けるものがあった(例えば、特許文献1参照)。 Conventionally, in IGBTs, as a technique for suppressing the overcurrent flowing at the time of a short circuit and improving the breakdown tolerance of the element, the arrangement pitch of the trench gates is changed, and a channel layer is not formed at a location where the distance between the trench gates is wide. Some have a floating p layer (see, for example, Patent Document 1).
また、従来、IGBTにおいて、フローティングp層からゲート電極に流れ込む変位電流を減少させてゲート電位の持ち上がりを抑制し、以てdv/dtの制御性を向上させる技術として、フローティングp層とエミッタ電極とが抵抗を介して電気的に接続された構成にするものがあった(例えば、特許文献2参照)。 Conventionally, in the IGBT, as a technique for reducing the displacement current flowing from the floating p layer to the gate electrode and suppressing the rise of the gate potential, thereby improving the controllability of dv / dt, the floating p layer, the emitter electrode, There is a configuration in which is electrically connected through a resistor (for example, see Patent Document 2).
また、従来、IGBTにおいて、フローティングp層の影響によるゲートの電位変動を無くすことでdv/dtの制御性を向上させる技術として、幅の広いトレンチを設けてフローティングp層を省略するものがあった(例えば、特許文献3参照)。 Conventionally, in the IGBT, as a technique for improving the controllability of dv / dt by eliminating the potential fluctuation of the gate due to the influence of the floating p layer, there is a technique of providing a wide trench and omitting the floating p layer. (For example, refer to Patent Document 3).
また、従来、IGBTにおいて、ゲート電極のコーナ部に発生する電界を緩和して耐圧を保持する技術として、幅の広いトレンチ内に設けられた2つのゲート電極の一方と他方との間に、エミッタ電極に接続されたポリシリコン電極を設けるものがあった(例えば、特許文献4参照)。 Conventionally, as a technique for reducing the electric field generated in the corner portion of the gate electrode and maintaining the breakdown voltage in the IGBT, an emitter is provided between one and the other of the two gate electrodes provided in the wide trench. Some have provided a polysilicon electrode connected to the electrode (for example, see Patent Document 4).
IGBTは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。IGBTが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナーや電子レンジ等の小電力機器から、鉄道や製鉄所のインバータ等、大電力機器まで幅広く用いられている。 An IGBT is a switching element that controls a current flowing between a collector electrode and an emitter electrode by a voltage applied to a gate electrode. The power that the IGBT can control ranges from tens of watts to hundreds of thousands of watts, and the switching frequency ranges from tens of hertz to over 100 kilohertz, so it can be used from small power devices such as home air conditioners and microwave ovens to railways. It is widely used for high-power equipment such as inverters in steelworks.
IGBTには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時にEMCノイズや誤動作、モーターの絶縁破壊等の問題を防ぐため、アプリケーションの仕様に応じてdv/dtを制御できることが要求されている。 IGBTs are required to have low loss in order to increase the efficiency of these electric power devices, and reduction of conduction loss and switching loss is required. At the same time, in order to prevent problems such as EMC noise, malfunction, and motor dielectric breakdown, it is required that dv / dt can be controlled according to application specifications.
ところで、特許文献1には、図8に示すように、トレンチゲートの配列ピッチを変えた構造のIGBTが開示されている。図8のIGBTの特徴は、トレンチゲートの間隔が広い箇所には、チャネル層106を形成せず、フローティングp層105を設けている点である。 Incidentally, Patent Document 1 discloses an IGBT having a structure in which the arrangement pitch of trench gates is changed as shown in FIG. The feature of the IGBT of FIG. 8 is that the channel layer 106 is not formed at the portion where the interval between the trench gates is wide, and the floating p layer 105 is provided.
このような構成にすることで、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングp層105を経由してチャネル層106に流れ込むため、トレンチゲート近傍でのホール濃度が増加し、オン電圧が低減できる効果もある。更にフローティングp層105とドリフト層104が形成するpn接合がトレンチゲートにかかる電界を緩和し耐圧を保持できる。 With such a configuration, the current flows only in a portion where the interval between the trench gates is narrow, so that the overcurrent flowing at the time of a short circuit can be suppressed, and the breakdown resistance of the element can be improved. In addition, since part of the hole current flows into the channel layer 106 via the floating p layer 105, the hole concentration in the vicinity of the trench gate increases, and the on-voltage can be reduced. Furthermore, the pn junction formed by the floating p layer 105 and the drift layer 104 can relieve the electric field applied to the trench gate and maintain the breakdown voltage.
しかしながら、図8で示すIGBTにおいては、IGBTのターンオン時に、IGBTや対アームのダイオードの出力電圧の時間変化率dv/dtの制御性が低下する問題が発生する場合がある。それを図9によって示す。 However, in the IGBT shown in FIG. 8, there is a case where the controllability of the time change rate dv / dt of the output voltage of the IGBT or the diode of the opposite arm is lowered when the IGBT is turned on. This is illustrated by FIG.
図9は、図8で示したIGBTにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示す図である。該図に示すように、ゲート抵抗を変えてもdvce/dtが変わらず制御できない期間がある。 FIG. 9 is a diagram showing a calculated waveform of the collector-emitter voltage when the IGBT shown in FIG. 8 is turned on. As shown in the figure, there is a period during which dvce / dt does not change and cannot be controlled even if the gate resistance is changed.
この理由は以下のように考えられる。即ち、IGBTがオン状態になると図8におけるフローティングp層105に過渡的にホールが流れ込み、フローティングp層105の電位が高くなる。この際、ゲート絶縁膜110で形成される帰還容量を介して、ゲート電極109に変位電流が流れ、ゲート電位が持ち上げられるため、MOSFET構造の相互コンダクタンスgmとゲート−エミッタ間電圧の時間変化率dvge/dtの積で決まるコレクタ電流の時間変化率dic/dtが増加し、スイッチング速度が加速される。フローティングp層105に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。従って、加速されたdic/dtを外部のゲート抵抗で制御することができず、その結果として図9に示すように、コレクタ電圧の時間変化率dvce/dtがゲート抵抗で制御できない期間が発生する。 The reason is considered as follows. That is, when the IGBT is turned on, holes transiently flow into the floating p layer 105 in FIG. 8, and the potential of the floating p layer 105 increases. At this time, a displacement current flows through the gate electrode 109 via the feedback capacitance formed by the gate insulating film 110, and the gate potential is raised. Therefore, the time change rate dvge of the mutual conductance gm of the MOSFET structure and the gate-emitter voltage is increased. The time change rate dic / dt of the collector current determined by the product of / dt increases, and the switching speed is accelerated. The amount of holes that flow transiently into the floating p layer 105 is mainly determined by the internal structure of the semiconductor and is difficult to control with an external gate resistance. Therefore, the accelerated dic / dt cannot be controlled by the external gate resistance, and as a result, as shown in FIG. 9, a period in which the collector voltage temporal change rate dvce / dt cannot be controlled by the gate resistance occurs. .
このフローティングp層105の影響によるゲート電位の持ち上がりを抑制するために、従来、以下のような技術が提案されていた。 In order to suppress the increase in gate potential due to the influence of the floating p layer 105, the following techniques have been conventionally proposed.
特許文献2では、図10に示すようにフローティングp層105とエミッタ電極114を抵抗201を介して電気的に接続することで、フローティングp層105の電位の持ち上がりを抑制している。これによりフローティングp層105からゲート電極109に流れ込む変位電流が減少し、ゲート電位の持ち上がりを抑制し、その結果としてdv/dtの制御性を向上することができる。 In Patent Document 2, the floating p layer 105 and the emitter electrode 114 are electrically connected via a resistor 201 as shown in FIG. As a result, the displacement current flowing from the floating p layer 105 into the gate electrode 109 is reduced, and the rise of the gate potential is suppressed, and as a result, the controllability of dv / dt can be improved.
特許文献3には、図11に示すように幅広いトレンチ423を設けることで、フローティングp層を削除し、フローティングp層の影響によるゲートの電位変動を無くすことで、dv/dtの制御性を向上することができる。さらに、ゲート電極401の片側が厚い絶縁膜403で覆われているため、帰還容量を低減することができ、更にdv/dtの制御性を向上することができる。 Patent Document 3 improves dv / dt controllability by providing a wide trench 423 as shown in FIG. 11 to eliminate the floating p layer and eliminate the potential fluctuation of the gate due to the influence of the floating p layer. can do. Furthermore, since one side of the gate electrode 401 is covered with the thick insulating film 403, the feedback capacitance can be reduced and the controllability of dv / dt can be improved.
特許文献4には、図12に示すように、幅広いトレンチ117内に設けられたゲート電極109の間に、エミッタ電極に接続されたポリシリコン電極129が設けられている。ポリシリコン電極129を設けることで、ゲート電極109のコーナ部に発生する電界を緩和し、耐圧を保持するとともに、幅広いトレンチ117を設けることによって生じる段差を緩和している。 In Patent Document 4, a polysilicon electrode 129 connected to the emitter electrode is provided between the gate electrodes 109 provided in the wide trench 117 as shown in FIG. By providing the polysilicon electrode 129, the electric field generated at the corner portion of the gate electrode 109 is relaxed, the withstand voltage is maintained, and the step generated by providing the wide trench 117 is mitigated.
ところで、IGBTにおいては、低損失と高耐圧並びに高破壊耐量を保持しながら、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上することが要求されている。この課題に対し、上記文献の構造には、以下のような改善点があることがわかった。 By the way, the IGBT is required to improve the controllability of the dv / dt gate drive circuit during the turn-on switching period while maintaining low loss, high breakdown voltage, and high breakdown tolerance. In response to this problem, it has been found that the structure of the above document has the following improvements.
特許文献2の場合、フローティングp層105とエミッタ電極114間の抵抗201の抵抗値を小さくするほどdv/dtの制御性は向上するが、オン状態において注入されるホール電流の一部が、抵抗201を介してエミッタ電極114に流れ出てしまうため、電子の注入を促す効果が薄れ、オン電圧が上昇し、損失が増加する。逆に、抵抗201の抵抗値を大きくするとオン電圧の上昇は小さくなるが、dv/dtの制御性は低下するという問題がある。 In the case of Patent Document 2, although the controllability of dv / dt improves as the resistance value of the resistor 201 between the floating p layer 105 and the emitter electrode 114 is decreased, a part of the hole current injected in the ON state is a resistance. Since it flows out to the emitter electrode 114 via 201, the effect of prompting electron injection is reduced, the on-voltage is increased, and the loss is increased. On the contrary, when the resistance value of the resistor 201 is increased, the rise of the on-voltage is reduced, but the controllability of dv / dt is lowered.
特許文献3の場合、帰還容量は低減できるが幅広いトレンチを設けているために、素子内に大きな段差ができ、ホト工程でレジストむらが生じたり、ワイヤボンディングの信頼性が低下するという問題がある。 In the case of Patent Document 3, since the feedback capacitance can be reduced, but a wide trench is provided, there is a problem that a large step is formed in the element, resist unevenness occurs in the photo process, and reliability of wire bonding is lowered. .
特許文献4では、ポリシリコン電極129を設けることで、段差の解消や耐圧の確保をすることができるが、発明者の検討よりIGBTのスイッチング中に、ゲート電極109のコーナ部の電界が高くなり、ダイナミックアバランシェが発生し、スイッチング損失の増大や素子破壊等が懸念されるという問題があることがわかった。 In Patent Document 4, the provision of the polysilicon electrode 129 can eliminate the step and ensure the withstand voltage. However, from the inventors' investigation, the electric field at the corner portion of the gate electrode 109 is increased during the switching of the IGBT. It has been found that there is a problem that dynamic avalanche occurs and there is a concern about an increase in switching loss and element destruction.
本発明は上述の点に鑑みなされたもので、その目的とするところは、低損失と高耐圧並びに高破壊耐量を保持しながら、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することにある。 The present invention has been made in view of the above points, and the object of the present invention is to control the dv / dt by the gate drive circuit during the turn-on switching period while maintaining low loss, high breakdown voltage and high breakdown tolerance. An object of the present invention is to provide a semiconductor device that can be improved and a power conversion device using the same.
そこで、本発明の半導体装置は、例えば、第1導電型の第1半導体層と、該第1半導体層の表面付近に形成された第2導電型の第2半導体層と、前記第2半導体層に電気的に接続する第1主電極と、前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層及び第4半導体層に電気的に接続する第2主電極と、前記第4半導体層と前記第3半導体層を貫き、前記第1半導体層に達するトレンチと、該トレンチの内壁に設けられたゲート電極と、前記トレンチ内で前記ゲート電極の一方と他方との間に設けられたポリシリコン電極とを備え、前記ゲート電極と前記ポリシリコン電極との間の前記第1半導体層内に第2導電型の第5半導体層が設けられていることを特徴とする。 Therefore, the semiconductor device of the present invention includes, for example, a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer formed near the surface of the first semiconductor layer, and the second semiconductor layer. A first main electrode electrically connected to the second semiconductor layer; a third semiconductor layer of a second conductivity type adjacent to the first semiconductor layer and formed near a surface opposite to the second semiconductor layer; A fourth semiconductor layer of a first conductivity type selectively provided on top of three semiconductor layers, a second main electrode electrically connected to the third semiconductor layer and the fourth semiconductor layer, and the fourth semiconductor layer And a trench that penetrates through the third semiconductor layer and reaches the first semiconductor layer, a gate electrode provided on the inner wall of the trench, and a polysilicon provided between one and the other of the gate electrodes in the trench A first electrode between the gate electrode and the polysilicon electrode. Wherein the fifth semiconductor layer of the second conductivity type is provided in the semiconductor layer.
あるいは、本発明の半導体装置は、例えば、第1導電型の第1半導体層と、該第1半導体層の表面付近に形成された前記第1半導体層よりも不純物濃度が高い第1導電型の第2半導体層と、前記第2半導体層に電気的に接続する第1主電極と、前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層及び第4半導体層に電気的に接続する第2主電極と、前記第4半導体層と前記第3半導体層を貫き、前記第1半導体層に達するトレンチと、該トレンチの内壁に設けられたゲート電極と、前記トレンチ内を充填する絶縁膜とを備え、前記ゲート電極の一方と他方との間の前記第1半導体層中に第2導電型の第5半導体層が設けられていることを特徴とする。 Alternatively, the semiconductor device of the present invention includes, for example, a first conductivity type first semiconductor layer and a first conductivity type having a higher impurity concentration than the first semiconductor layer formed near the surface of the first semiconductor layer. A second semiconductor layer; a first main electrode electrically connected to the second semiconductor layer; and a second adjacent to the first semiconductor layer and formed near the surface opposite to the second semiconductor layer. A conductive third semiconductor layer, a first conductive fourth semiconductor layer selectively provided on the third semiconductor layer, and electrically connected to the third semiconductor layer and the fourth semiconductor layer A second main electrode; a trench penetrating the fourth semiconductor layer and the third semiconductor layer and reaching the first semiconductor layer; a gate electrode provided on an inner wall of the trench; and an insulating film filling the trench And in the first semiconductor layer between one and the other of the gate electrodes Wherein the conductivity type fifth semiconductor layer is provided.
また、本発明の電力変換装置は、例えば、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が、上記のいずれかの半導体装置であることを特徴とする。 The power converter of the present invention includes, for example, a pair of input terminals, a plurality of series connection circuits connected between the input terminals, and a plurality of semiconductor switching elements connected in series, and the plurality of series connection circuits. A plurality of output terminals connected to each series connection point, and a power conversion device that converts power by turning on and off the plurality of semiconductor switching elements, wherein each of the plurality of semiconductor switching elements is A semiconductor device according to any one of the above.
本発明によれば、低損失と高耐圧・高破壊耐量とを保持しながら素子の帰還容量を低減することができ、以てターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上させることができる。 According to the present invention, it is possible to reduce the feedback capacity of the element while maintaining low loss, high breakdown voltage, and high breakdown voltage, thereby improving the controllability of the dv / dt gate drive circuit during the turn-on switching period. Can be made.
本発明の半導体装置は、幅広のトレンチゲートの側壁にサイドウォール構造のゲート電極を有し、また、ゲート電極間に耐圧保持用のポリシリコン電極が設けられ、さらに、ゲート電極と前記ポリシリコン電極との間のシリコン層中に、スイッチング中の電界を緩和するための不純物層(nチャネル型半導体装置の場合はp層、pチャネル型半導体装置の場合はn層)が設けられることを特徴とする。 The semiconductor device of the present invention has a gate electrode having a side wall structure on the side wall of a wide trench gate, a breakdown voltage maintaining polysilicon electrode is provided between the gate electrodes, and the gate electrode and the polysilicon electrode An impurity layer (p layer in the case of an n-channel type semiconductor device, n layer in the case of a p-channel type semiconductor device) for relaxing an electric field during switching is provided in a silicon layer between To do.
より具体的には、本発明の半導体装置は、第1導電型の第1半導体層と、該第1半導体層の表面付近に形成された第2導電型の第2半導体層と、前記第2半導体層に電気的に接続する第1主電極と、前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、前記第3半導体層及び第4半導体層に電気的に接続する第2主電極と、前記第4半導体層と前記第3半導体層を貫き、前記第1半導体層に達するトレンチと、該トレンチの内壁に設けられたゲート電極と、前記トレンチ内で前記ゲート電極の一方と他方との間に設けられたポリシリコン電極とを備え、前記ゲート電極と前記ポリシリコン電極との間の前記第1半導体層内に第2導電型の第5半導体層が設けられていることを特徴とする。 More specifically, the semiconductor device of the present invention includes a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer formed near the surface of the first semiconductor layer, and the second conductivity type. A first main electrode electrically connected to the semiconductor layer, a third semiconductor layer of a second conductivity type adjacent to the first semiconductor layer and formed near the surface opposite to the second semiconductor layer; A fourth semiconductor layer of a first conductivity type selectively provided on the third semiconductor layer; a second main electrode electrically connected to the third semiconductor layer and the fourth semiconductor layer; A trench penetrating the semiconductor layer and the third semiconductor layer and reaching the first semiconductor layer; a gate electrode provided on an inner wall of the trench; and one of the gate electrodes in the trench and the other of the gate electrodes. A polysilicon electrode, and the first electrode between the gate electrode and the polysilicon electrode. Wherein the fifth semiconductor layer of the second conductivity type is provided in the semiconductor layer.
上記の構成において、前記トレンチの幅は、該トレンチを形成しない領域の幅よりも広く形成されているとより好適である。 In the above configuration, it is more preferable that the width of the trench is wider than the width of a region where the trench is not formed.
また、上記の構成において、前記ポリシリコン電極は、第2主電極と電気的に接続されているとより好適である。 In the above configuration, it is more preferable that the polysilicon electrode is electrically connected to the second main electrode.
また、上記の構成において、前記ポリシリコン電極と前記トレンチとの間の絶縁膜の少なくとも一部は、前記ゲート電極と前記トレンチとの間の絶縁膜よりも厚いとより好適である。 In the above configuration, it is more preferable that at least a part of the insulating film between the polysilicon electrode and the trench is thicker than the insulating film between the gate electrode and the trench.
また、上記の構成において、前記ポリシリコン電極の面位置と、前記第3半導体層及び第4半導体層の面位置とが同じであるとより好適である。 In the above configuration, it is more preferable that the surface position of the polysilicon electrode is the same as the surface position of the third semiconductor layer and the fourth semiconductor layer.
また、上記の構成において、前記第3半導体層中に、前記第3半導体層よりも不純物濃度が高い第2導電型の第6半導体層が更に設けられた構成としてもよい。その場合、前記第6半導体層と第1半導体層との間に第1導電型の第7半導体層が更に設けられた構成としてもよい。 In the above structure, a second conductivity type sixth semiconductor layer having an impurity concentration higher than that of the third semiconductor layer may be further provided in the third semiconductor layer. In this case, a seventh conductivity type first semiconductor layer may be further provided between the sixth semiconductor layer and the first semiconductor layer.
また、本発明の電力変換装置は、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が、上記のいずれかの半導体装置であることを特徴とする。 The power conversion device of the present invention includes a pair of input terminals, a plurality of series connection circuits connected between the input terminals, and a plurality of semiconductor switching elements connected in series, and each of the series connection circuits. A plurality of output terminals connected to a connection point, and a power conversion device that performs power conversion by turning on and off the plurality of semiconductor switching elements, each of the plurality of semiconductor switching elements being The semiconductor device is any one of the above.
以上の構成によれば、半導体装置においては、フローティングp層を削除して帰還容量を低減することができると共に、スイッチング中のゲート電極角部にかかる電界を緩和することで破壊耐量を向上させることができ、また、電力変換装置においては、低損失化と高信頼化とを実現することができる。 According to the above configuration, in the semiconductor device, the floating p layer can be eliminated to reduce the feedback capacitance, and the breakdown resistance can be improved by relaxing the electric field applied to the corner of the gate electrode during switching. Moreover, in the power conversion device, low loss and high reliability can be realized.
以下、本発明の半導体装置及びそれを用いた電力変換装置の実施形態を各実施例として図面に基づき詳細に説明する。 Hereinafter, embodiments of a semiconductor device and a power conversion device using the same according to the present invention will be described in detail with reference to the drawings.
図1に、本発明の半導体装置の第1の実施形態である実施例1に係るIGBTの断面構造を示す。 FIG. 1 shows a cross-sectional structure of an IGBT according to Example 1 which is the first embodiment of the semiconductor device of the present invention.
本発明のIGBTは、コレクタ電極100、pコレクタ層102、nバッファ層103、n−ドリフト層104、pチャネル層106、nエミッタ層107、pコンタクト層108、p-層151、幅広のトレンチ117、ゲート電極109、ゲート絶縁膜110、トレンチ117内の絶縁膜119、ゲート電極109間に設けられたポリシリコン電極129、層間絶縁膜113、エミッタ電極114、コレクタ端子101、エミッタ端子116、ゲート端子115からなる。 The IGBT of the present invention includes a collector electrode 100, a p collector layer 102, an n buffer layer 103, an n − drift layer 104, a p channel layer 106, an n emitter layer 107, a p contact layer 108, a p − layer 151, a wide trench 117. , Gate electrode 109, gate insulating film 110, insulating film 119 in trench 117, polysilicon electrode 129 provided between gate electrodes 109, interlayer insulating film 113, emitter electrode 114, collector terminal 101, emitter terminal 116, gate terminal 115.
本構造の第1の特徴は、幅広のトレンチ117の側壁にゲート電極109が、サイドウォール構造にて形成されている点である。幅広のトレンチ117を設けることで、フローティングp層を削除している。また、ゲート電極109のゲート絶縁膜110と対向する側はゲート絶縁膜110より厚い絶縁膜119に囲まれているため、帰還容量が大幅に低減できる。 The first feature of this structure is that the gate electrode 109 is formed on the side wall of the wide trench 117 in a side wall structure. By providing a wide trench 117, the floating p layer is eliminated. Further, since the side of the gate electrode 109 facing the gate insulating film 110 is surrounded by an insulating film 119 thicker than the gate insulating film 110, the feedback capacitance can be greatly reduced.
本構造の第2の特徴は、幅広のトレンチ117内のゲート電極109の間に、ポリシリコン電極129を設けている点である。本ポリシリコン電極129は、エミッタ電極114と接続されており、電圧印加時にゲート電極109の角部にかかる電界を緩和でき、耐圧が向上できる効果がある。 The second feature of this structure is that a polysilicon electrode 129 is provided between the gate electrodes 109 in the wide trench 117. The polysilicon electrode 129 is connected to the emitter electrode 114, and has an effect of reducing the electric field applied to the corner of the gate electrode 109 when a voltage is applied and improving the withstand voltage.
本構造の第3の特徴は、ポリシリコン電極129の表面とデバイスのシリコン表面の面位置を同じにしている点である。これにより、幅広のトレンチ117内部での段差が緩和される。段差が大きいと、ホト工程でレジストむらが生じたり、ワイヤボンディングの信頼性が低下する問題が生じる可能性があるが、本構造では段差を緩和できるため、上記問題を回避できる効果がある。 A third feature of this structure is that the surface positions of the surface of the polysilicon electrode 129 and the silicon surface of the device are the same. Thereby, the level | step difference in the wide trench 117 is relieve | moderated. If the level difference is large, there may be a problem that resist unevenness occurs in the photo process or the reliability of wire bonding is lowered. However, in this structure, since the level difference can be relaxed, the above problem can be avoided.
本構造の第4の特徴は、ゲート電極109とポリシリコン電極129の間のシリコン層内にp-層151を設けている点である。本p-層151を設けることで、IGBTのスイッチング中にゲート電極109の角部にかかる電界を緩和でき、ダイナミックアバランシェを抑制し、素子の破壊耐量を向上できる効果がある。図2a、図2bは、p-層151の有無によるスイッチング中の電界分布の差(計算結果)を示すための図である。図2aはp-層151が無い場合を、図2bはp-層151が有る場合を、それぞれ示す。p-層151が無い場合は、ゲート電極109の角部に電界が集中し、ダイナミックアバランシェが発生することが懸念されるが、p−層151を設けることにより、ゲート電極109の角部にかかる電界が緩和され、ダイナミックアバランシェの発生が抑制され、素子の破壊耐量が向上できる。 A fourth feature of this structure is that a p − layer 151 is provided in the silicon layer between the gate electrode 109 and the polysilicon electrode 129. By providing the p − layer 151, the electric field applied to the corner portion of the gate electrode 109 during IGBT switching can be relaxed, dynamic avalanche can be suppressed, and the breakdown resistance of the device can be improved. 2a and 2b are diagrams for illustrating a difference (calculation result) in electric field distribution during switching depending on the presence or absence of the p-layer 151. FIG. 2a shows the case without the p-layer 151, and FIG. 2b shows the case with the p-layer 151. In the absence of the p-layer 151, there is a concern that the electric field concentrates on the corner of the gate electrode 109 and a dynamic avalanche occurs. However, by providing the p-layer 151, the corner is applied to the corner of the gate electrode 109. The electric field is alleviated, the generation of dynamic avalanche is suppressed, and the breakdown resistance of the device can be improved.
図3は、本発明の実施例1のIGBTにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示すものである。図から、本発明の実施例1のIGBTでは、図9に示す従来のIGBTの場合と違い、ゲート抵抗を変えることで、コレクタエミッタ間電圧のdvce/dtが制御できることがわかる。 FIG. 3 shows a calculated waveform of the collector-emitter voltage at turn-on in the IGBT according to the first embodiment of the present invention. From the figure, it can be seen that in the IGBT according to the first embodiment of the present invention, unlike the conventional IGBT shown in FIG. 9, the dvce / dt of the collector-emitter voltage can be controlled by changing the gate resistance.
以上のように、本発明の実施例1のIGBTでは、幅広のトレンチ117を設けることで、フローティングp層を削除し、トレンチ117の側壁にサイドウォールでゲート電極109を設けることで、ゲートの帰還容量を低減し、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上することができる。さらにゲート電極109間にエミッタ電極114に接続されるポリシリコン電極129を設けることで、耐圧を保持し、ゲート電極109とポリシリコン電極129の間のシリコン層内にp−層151を設けることで、スイッチング中にゲート電極109の角部にかかる電界を緩和し、ダイナミックアバランシェの発生を抑制でき、素子の破壊耐量を向上できる。 As described above, in the IGBT according to the first embodiment of the present invention, by providing the wide trench 117, the floating p layer is eliminated, and the gate electrode 109 is provided on the sidewall of the trench 117 by the sidewall, thereby returning the gate. The capacity can be reduced, and the controllability of the dv / dt gate drive circuit during the turn-on switching period can be improved. Further, by providing a polysilicon electrode 129 connected to the emitter electrode 114 between the gate electrodes 109, the breakdown voltage is maintained, and by providing a p− layer 151 in the silicon layer between the gate electrode 109 and the polysilicon electrode 129. The electric field applied to the corner of the gate electrode 109 during switching can be relaxed, the generation of dynamic avalanche can be suppressed, and the breakdown resistance of the device can be improved.
図4は、本発明の第2の実施形態であって上記実施例1の変形例である実施例2に係るIGBTの断面構造を示す図である。実施例2の特徴は、pチャネル層106中にpチャネル層よりも高濃度なp層152が挿入されている点であり、その点において実施例1と異なるが、他の点においては実施例1と同様である。 FIG. 4 is a diagram showing a cross-sectional structure of an IGBT according to Example 2 which is a second embodiment of the present invention and is a modification of Example 1 described above. The feature of the second embodiment is that a p-layer 152 having a higher concentration than the p-channel layer is inserted in the p-channel layer 106, which differs from the first embodiment in that respect, but in other respects the embodiment. Same as 1.
p層152を追加することにより、アバランシェした際のホール電流がp層152を通り、エミッタに抜けやすくなるため、nエミッタ層107下を通るホール電流が減少し、寄生npnトランジスタの動作を抑制し、破壊耐量が向上できる効果がある。 By adding the p layer 152, the hole current at the time of avalanche passes through the p layer 152 and easily escapes to the emitter. Therefore, the hole current passing under the n emitter layer 107 is reduced, and the operation of the parasitic npn transistor is suppressed. There is an effect that the breakdown resistance can be improved.
図5は、本発明の第3の実施形態であって上記実施例2の変形例である実施例3に係るIGBTの断面構造を示す図である。実施例3の特徴は、実施例2の構造において挿入したp層152の下部にさらにn層153が挿入されている点であり、その点において実施例2と異なるが、他の点においては実施例2と同様である。 FIG. 5 is a diagram showing a cross-sectional structure of an IGBT according to Example 3 which is a third embodiment of the present invention and is a modification of Example 2 described above. The feature of the third embodiment is that an n-layer 153 is further inserted below the p-layer 152 inserted in the structure of the second embodiment. Similar to Example 2.
チャネル層106の中心部にp層152とn層153のpn接合を形成し、アバランシェをトレンチ角部ではなくpn接合部で起こすことにより、nエミッタ層107下を通るホール電流が減少するため、寄生npnトランジスタが動作を抑制し、破壊耐量が向上できる効果がある。 Since the pn junction of the p layer 152 and the n layer 153 is formed at the center of the channel layer 106 and the avalanche is generated at the pn junction instead of the corner of the trench, the hole current passing under the n emitter layer 107 is reduced. The parasitic npn transistor has an effect of suppressing the operation and improving the breakdown tolerance.
図6は、本発明の第4の実施形態であって、上述した各実施例に係るIGBTを用いた電力変換装置の一実施形態である実施例4に係る電力変換装置の回路構成を示す図である。図6はインバータの回路図であり、601はゲート駆動回路、602はIGBT、603はダイオード、604、605は入力端子、606から608は出力端子である。本実施例は、図6のインバータ回路に上記実施例1〜3に係るIGBTのいずれか1つを適用して電力変換装置を構成したものである。 FIG. 6 is a diagram showing a circuit configuration of a power conversion device according to a fourth embodiment which is a fourth embodiment of the present invention and is an embodiment of a power conversion device using the IGBT according to each of the above-described examples. It is. FIG. 6 is a circuit diagram of an inverter, in which 601 is a gate drive circuit, 602 is an IGBT, 603 is a diode, 604 and 605 are input terminals, and 606 to 608 are output terminals. In the present embodiment, any one of the IGBTs according to the first to third embodiments is applied to the inverter circuit of FIG. 6 to configure a power conversion device.
上述した各実施例に係るIGBTを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。 By applying the IGBT according to each of the above-described embodiments to the power conversion device, it is possible to reduce the loss and increase the reliability of the power conversion device.
尚、本実施例ではインバータ回路について説明したが、コンバータやチョッパ等のその他の電力変換装置についても同様の効果が得られる。 In addition, although the inverter circuit was demonstrated in the present Example, the same effect is acquired also about other power converter devices, such as a converter and a chopper.
図7は、本発明の第5の実施形態であって、本発明の上記実施例1〜3の構造をパワーMOSFETに展開した場合の一実施形態である実施例5に係るMOSFETの断面構造を示す図である。実施例5の特徴は、トレンチ117の側壁にサイドウォールでゲート電極109を設け、ゲート電極間のシリコン層にp層154が設けられている点であり、その点において実施例1〜3と異なるが、他の点においては実施例1〜3のいずれか1つと同様である。 FIG. 7 shows a cross-sectional structure of a MOSFET according to Example 5 which is a fifth embodiment of the present invention and is an embodiment in which the structure of the first to third embodiments of the present invention is expanded to a power MOSFET. FIG. The feature of the fifth embodiment is that the gate electrode 109 is provided on the side wall of the trench 117 as a side wall, and the p layer 154 is provided on the silicon layer between the gate electrodes, which is different from the first to third embodiments. However, it is the same as that of any one of Examples 1-3 in another point.
ゲート電極109のゲート絶縁膜の反対側は厚い絶縁膜119で覆われているために、帰還容量が低減でき、パワーMOSFETのスイッチング速度を向上できると共に、p-層154により、スイッチング中にゲート電極109の角部に集中する電界を緩和し、ダイナミックアバランシェを抑制し、素子の破壊耐量を向上することがでる。 Since the opposite side of the gate insulating film of the gate electrode 109 is covered with the thick insulating film 119, the feedback capacitance can be reduced, the switching speed of the power MOSFET can be improved, and the p-layer 154 allows the gate electrode during switching. It is possible to alleviate the electric field concentrated on the corner portion 109, suppress the dynamic avalanche, and improve the breakdown resistance of the device.
以上、本発明の実施形態を上記実施例1〜5として特にnチャネル型のIGBT及びパワーMOSFETについて例示的に説明したが、本発明の半導体装置及びそれを用いた電力変換装置は、nチャネル型のIGBT及びパワーMOSFETに限定されず、pチャネル型のIGBT及びパワーMOSFETについても、本発明の範囲に含まれることは言うまでもなく、また、トレンチゲートを有する他のデバイス構造においても同様である。 As described above, the embodiment of the present invention has been exemplarily described with respect to the n-channel type IGBT and the power MOSFET in particular as the first to fifth embodiments. Of course, p-channel type IGBTs and power MOSFETs are also included in the scope of the present invention, and the same applies to other device structures having a trench gate.
100 コレクタ電極
101 コレクタ端子
102 pコレクタ層
103 nバッファ層
104 n−ドリフト層
105 フローティングp層
106 pチャネル層
107 nエミッタ層
108 pコンタクト層
109,401 ゲート電極
110,402 ゲート絶縁膜
113,119,403 絶縁膜
117,423 トレンチ
114,404 エミッタ電極
115 ゲート端子
116 エミッタ端子
129 ポリシリコン電極
151 p層
152 p層
153 n層
154 p層
130 ソース端子
131 n+層
132 ドレイン電極
133 ドレイン端子
134 ソース電極
201 抵抗
601 ゲート駆動回路
602 IGBT
603 ダイオード
604,605 入力端子
606,607,608 出力端子
100 collector electrode 101 collector terminal 102 p collector layer 103 n buffer layer 104 n-drift layer 105 floating p layer 106 p channel layer 107 n emitter layer 108 p contact layer 109, 401 gate electrode 110, 402 gate insulating film 113, 119, 403 Insulating film 117, 423 Trench 114, 404 Emitter electrode 115 Gate terminal 116 Emitter terminal 129 Polysilicon electrode 151 p layer 152 p layer 153 n layer 154 p layer 130 Source terminal 131 n + layer 132 Drain electrode 133 Drain terminal 134 Source electrode 201 resistance 601 gate drive circuit 602 IGBT
603 Diode 604,605 Input terminal 606,607,608 Output terminal
Claims (9)
該第1半導体層の表面付近に形成された第2導電型の第2半導体層と、
前記第2半導体層に電気的に接続する第1主電極と、
前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、
該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、
前記第3半導体層及び第4半導体層に電気的に接続する第2主電極と、
前記第4半導体層と前記第3半導体層を貫き、前記第1半導体層に達するトレンチと、
該トレンチの内壁に設けられたゲート電極と、
前記トレンチ内で前記ゲート電極の一方と他方との間に設けられたポリシリコン電極と
を備え、
前記ゲート電極と前記ポリシリコン電極との間の前記第1半導体層内に第2導電型の第5半導体層が設けられている
ことを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a second conductivity type formed near the surface of the first semiconductor layer;
A first main electrode electrically connected to the second semiconductor layer;
A third semiconductor layer of a second conductivity type adjacent to the first semiconductor layer and formed near the surface opposite to the second semiconductor layer;
A fourth semiconductor layer of a first conductivity type selectively provided on the third semiconductor layer;
A second main electrode electrically connected to the third semiconductor layer and the fourth semiconductor layer;
A trench extending through the fourth semiconductor layer and the third semiconductor layer and reaching the first semiconductor layer;
A gate electrode provided on the inner wall of the trench;
A polysilicon electrode provided between one and the other of the gate electrodes in the trench,
A semiconductor device, wherein a fifth semiconductor layer of a second conductivity type is provided in the first semiconductor layer between the gate electrode and the polysilicon electrode.
前記トレンチの幅は、該トレンチを形成しない領域の幅よりも広く形成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the trench is formed wider than a region where the trench is not formed.
前記ポリシリコン電極は、第2主電極と電気的に接続されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the polysilicon electrode is electrically connected to a second main electrode.
前記ポリシリコン電極と前記トレンチとの間の絶縁膜の少なくとも一部は、前記ゲート電極と前記トレンチとの間の絶縁膜よりも厚い
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
At least a part of the insulating film between the polysilicon electrode and the trench is thicker than the insulating film between the gate electrode and the trench.
前記ポリシリコン電極の面位置と、前記第3半導体層及び第4半導体層の面位置とが同じである
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 4,
2. The semiconductor device according to claim 1, wherein the surface position of the polysilicon electrode is the same as the surface position of the third semiconductor layer and the fourth semiconductor layer.
前記第3半導体層中に、前記第3半導体層よりも不純物濃度が高い第2導電型の第6半導体層が更に設けられている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein a second conductivity type sixth semiconductor layer having an impurity concentration higher than that of the third semiconductor layer is further provided in the third semiconductor layer.
前記第6半導体層と第1半導体層との間に第1導電型の第7半導体層が更に設けられている
ことを特徴とする半導体装置。 The semiconductor device according to claim 6.
A semiconductor device, wherein a seventh semiconductor layer of a first conductivity type is further provided between the sixth semiconductor layer and the first semiconductor layer.
該第1半導体層の表面付近に形成された前記第1半導体層よりも不純物濃度が高い第1導電型の第2半導体層と、
前記第2半導体層に電気的に接続する第1主電極と、
前記第1半導体層に隣接し、前記第2半導体層とは逆側の表面付近に形成された第2導電型の第3半導体層と、
該第3半導体層の上部に選択的に設けられた第1導電型の第4半導体層と、
前記第3半導体層及び第4半導体層に電気的に接続する第2主電極と、
前記第4半導体層と前記第3半導体層を貫き、前記第1半導体層に達するトレンチと、
該トレンチの内壁に設けられたゲート電極と、
前記トレンチ内を充填する絶縁膜と
を備え、
前記ゲート電極の一方と他方との間の前記第1半導体層中に第2導電型の第5半導体層が設けられている
ことを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a first conductivity type having an impurity concentration higher than that of the first semiconductor layer formed near the surface of the first semiconductor layer;
A first main electrode electrically connected to the second semiconductor layer;
A third semiconductor layer of a second conductivity type adjacent to the first semiconductor layer and formed near the surface opposite to the second semiconductor layer;
A fourth semiconductor layer of a first conductivity type selectively provided on the third semiconductor layer;
A second main electrode electrically connected to the third semiconductor layer and the fourth semiconductor layer;
A trench extending through the fourth semiconductor layer and the third semiconductor layer and reaching the first semiconductor layer;
A gate electrode provided on the inner wall of the trench;
An insulating film filling the trench,
A semiconductor device, wherein a fifth semiconductor layer of a second conductivity type is provided in the first semiconductor layer between one and the other of the gate electrodes.
該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、
該複数の直列接続回路の各直列接続点に接続される複数の出力端子と
を備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、
前記複数の半導体スイッチング素子の各々が、請求項1乃至8のいずれか1項に記載の半導体装置である
ことを特徴とする電力変換装置。 A pair of input terminals;
A plurality of series connection circuits connected between the input terminals and connected in series with a plurality of semiconductor switching elements;
A plurality of output terminals connected to each series connection point of the plurality of series connection circuits, and a power conversion device that performs power conversion by turning on and off the plurality of semiconductor switching elements,
Each of these semiconductor switching elements is the semiconductor device of any one of Claims 1 thru | or 8, The power converter device characterized by the above-mentioned.
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