JP2016009807A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims 1
- 230000001737 promoting effect Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 239000000969 carrier Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- High Energy & Nuclear Physics (AREA)
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Abstract
【課題】MISFETの微細化を推進する技術を提供する。
【解決手段】MISFET(Qn)のLDD(n型低濃度領域13、13)の間にp型ウェル領域12を配置して両者の一部をオーバーラップさせることにより、p型ウェル領域12とn型低濃度領域13、13との間にn型低濃度領域13よりも高抵抗のn型半導体領域からなるオーバーラップ領域22を設ける。これにより、n型低濃度領域13の端部における電界集中をオーバーラップ領域22によって緩和することが可能となり、LDDのオフセット長を長くすることなくホットキャリアの発生を抑制することができるので、特に高電圧で動作するMISFET(Qn)の微細化を推進することができる。
【選択図】図2
【解決手段】MISFET(Qn)のLDD(n型低濃度領域13、13)の間にp型ウェル領域12を配置して両者の一部をオーバーラップさせることにより、p型ウェル領域12とn型低濃度領域13、13との間にn型低濃度領域13よりも高抵抗のn型半導体領域からなるオーバーラップ領域22を設ける。これにより、n型低濃度領域13の端部における電界集中をオーバーラップ領域22によって緩和することが可能となり、LDDのオフセット長を長くすることなくホットキャリアの発生を抑制することができるので、特に高電圧で動作するMISFET(Qn)の微細化を推進することができる。
【選択図】図2
Description
本発明は、半導体装置およびその製造方法に関し、例えば、数十Vの高電圧で動作するMISFETを有する半導体装置およびその製造に好適に利用できるものである。
半導体装置は、単結晶シリコンなどからなる半導体基板の主面にMOSFET、抵抗、コンデンサなどの多数の回路素子を形成し、要求される回路動作や機能を果たすように各回路素子間を結線して構成される。
近年、半導体装置は、市場からの要求に合わせて素子の微細化や多電源化(高圧化など)を進めてきたが、素子の微細化に伴って、ホットキャリアによるMOSトランジスタのゲート酸化膜の寿命劣化が問題となってきた。これは、主としてドレイン領域端部での電界集中によるインパクトイオン化が原因である。
そこで従来は、ドレイン領域を不純物濃度が低い領域(低濃度領域)と高い領域(高不純物領域)とで構成するLDD(Light Doped Drain)構造を採用することによって、ドレイン領域端部での電界集中を緩和する対策が採られてきた。
例えば、特許文献1(特開2000−100964号公報)には、印加電圧の異なる複数種類のMOSトランジスタを有する半導体装置において、MOSトランジスタの種類毎にゲート電極の膜厚を変化させてサイドウォールスペーサ長(側壁絶縁膜の長さ)を調節することにより、ホットキャリアを重点的に減少させたいMOSトランジスタのオフセット長(ゲート電極端部から高濃度領域までの距離)を他のMOSトランジスタのオフセット長よりも長くする技術が開示されている。
しかしながら、上記した従来のホットキャリア対策を採用する場合は、MOSトランジスタに印加する電圧が大きくなるほど、LDDのオフセット長(ゲート電極端部から高濃度領域までの距離)を長くしなければならないので、MOSトランジスタの微細化が妨げられる。特に、数十Vの高電圧が印加される高耐圧MOSFETを有する半導体装置においては、低濃度領域が数μm程度の長さになることから、新たなホットキャリア対策が必要となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態の半導体装置は、半導体基板に形成された第1導電型のウェル領域を挟んで対向配置された第2導電型のソース領域およびドレイン領域を備えたMISFETを有し、前記ソース領域およびドレイン領域の少なくとも一方は、第2導電型の低濃度領域と、前記低濃度領域よりも不純物濃度が高い第2導電型の高濃度領域とで構成され、前記低濃度領域と前記ウェル領域とは、互いの一部がオーバーラップしている。
本願において開示される課題を解決するための手段のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
一実施の形態によれば、低濃度領域とウェル領域とがオーバーラップした領域で低濃度領域端部の電界集中を緩和することができるので、MISFETを有する半導体装置の微細化を推進することができる。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
本実施の形態の半導体装置を図面を参照しながら説明する。図1は、本実施の形態の半導体装置の要部平面レイアウト図である。図2(a)、(b)は、それぞれ図1のA−A線、B−B線に沿った要部断面図である。なお、図面を見易くするため、図1には、MISFETを構成する導電層(p型チャネルストッパ領域を除く)のみを示し、絶縁層の図示は省略している。
例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板10の主面には、素子分離溝11およびp型ウェル領域12が形成されている。そして、素子分離溝11によって分離(区画)された半導体基板10の活性領域には、nチャネル型のMISFET(Qn)が形成されている。また、素子分離溝11の下部の半導体基板10には、MISFET(Qn)の高耐圧化の推進を目的として、反転防止用のp型チャネルストッパ領域18が形成されている。
nチャネル型のMISFET(Qn)は、例えば30V〜40V程度の高電圧で動作する、いわゆる高耐圧MISFETであり、例えば液晶ドライバ回路の一部を構成する素子などとして使用されるものである。以下、このMISFET(Qn)の構成を具体的に説明する。
MISFET(Qn)は、p型ウェル領域12を挟んでその両側の半導体基板10に形成された一対のn型低濃度領域13、13および一対のn型高濃度領域14、14と、活性領域の表面に形成されたゲート酸化膜15と、素子分離溝11の上部からゲート酸化膜15の上部に亘って形成されたゲート電極16とを有している。
半導体基板10に形成された一対のn型低濃度領域13、13および一対のn型高濃度領域14、14は、MISFET(Qn)のソース領域およびドレイン領域を構成する半導体領域であり、n型高濃度領域14、14は、n型低濃度領域13、13よりも不純物(リンまたはヒ素)の濃度が高く、かつ接合深さが浅い。すなわち、MISFET(Qn)のソース領域およびドレイン領域は、いずれもLDD(Lightly Doped Drain)構造を有している。また、n型高濃度領域14、14は、MISFET(Qn)の耐圧を向上させるために、素子分離溝11を介してゲート電極16と離間した領域に形成されている。
MISFET(Qn)のゲート電極16は、例えばリンがドープされたn型の多結晶シリコン膜と、この多結晶シリコン膜の表面に形成された金属シリサイド層16mとの積層膜で構成されている。金属シリサイド層16mは、例えばニッケルシリサイドからなる。また、ゲート電極16の側壁には、酸化シリコン膜などからなるサイドウォールスペーサー17が形成されている。
MISFET(Qn)の上部には、酸化シリコンなどからなる絶縁膜19が形成されており、絶縁膜19の上部には、銅やアルミニウムなどからなる配線20が形成されている。配線20は、絶縁膜19に形成されたコンタクトホール21を通じてMISFET(Qn)のn型高濃度領域14、14に電気的に接続されている。n型高濃度領域14、14の表面には、それらに接続される配線20との電気的抵抗を低減するための金属シリサイド層14mが形成されている。金属シリサイド層14mは、例えばニッケルシリサイドからなる。
半導体基板10の主面に形成されたp型ウェル領域12は、MISFET(Qn)の一対のn型低濃度領域13、13に挟まれた領域に形成されており、その表面近傍は、MISFET(Qn)のチャネル領域となっている。
また、p型ウェル領域12は、その一部がn型低濃度領域13、13のそれぞれとオーバーラップしており、かつ、p型ウェル領域12の表面から底部までの深さは、n型低濃度領域13、13の接合深さよりも深い。そして、p型ウェル領域12とn型低濃度領域13、13とがオーバーラップした領域(符号22で示すオーバーラップ領域)は、p型不純物(ホウ素)の濃度よりもn型不純物(リンまたはヒ素)の濃度が高く、実質的にn型低濃度領域13、13よりも高抵抗のn型半導体領域となっている。
このように、本実施の形態のMISFET(Qn)は、n型低濃度領域13、13とチャネル領域(p型ウェル領域12の表面近傍の領域)との間に、n型低濃度領域13よりも高抵抗のn型半導体領域からなるオーバーラップ領域22を備えているので、n型低濃度領域13の端部(チャネル領域側の端部)における電界集中をオーバーラップ領域22によって緩和することが可能となる。
これにより、LDDのオフセット長(ゲート電極16の端部からn型高濃度領域14までの距離)を長くする従来方法を採用しなくとも、ホットキャリアの発生を抑制することができるので、高電圧で動作するMISFET(Qn)の微細化を推進することができる。
図3は、MISFET(Qn)のゲート長方向(図1のA−A線方向)に沿ったオーバーラップ領域22の長さ、すなわちp型ウェル領域12とn型低濃度領域13とのオーバーラップ量(単位:μm)と、対基板電流(単位:A/μm)との関係を測定したグラフである。ここで、対基板電流はホットキャリアの指標となるもので、対基板電流が多い程、ドレイン領域端部での電界集中に起因するホットキャリアが多いことを意味している。
図3に示すように、p型ウェル領域12とn型低濃度領域13とのオーバーラップ量(単位:μm)が増えるほど対基板電流が減少している。従って、このことから、n型低濃度領域13の端部(チャネル領域側の端部)における電界集中がオーバーラップ領域22によって緩和されたことが分かる。
p型ウェル領域12とn型低濃度領域13とのオーバーラップ量は、p型ウェル領域12を形成する際のイオン注入マスクやn型低濃度領域13を形成する際のイオン注入マスクの合わせずれなどを考慮すると、少なくとも0.1μm以上とすることが望ましい。また、このオーバーラップ量を大きくするほど、ホットキャリアに起因する対基板電流は減少するが、オーバーラップ量を大きくすると、それにつれてn型低濃度領域13の寄生抵抗が増えてMISFET(Qn)の特性が低下する。従って、オーバーラップ量は、最大でもp型ウェル領域12の端部が図2に示す素子分離領域11の端部(ゲート酸化膜15の端部)と接する程度(本実施の形態のMISFET(Qn)の場合、この時のオーバーラップ量は約1μm)とすることが望ましい。
次に、図4〜図20を参照して、上記nチャネル型のMISFET(Qn)の製造方法について説明する。なお、図面を見易くするため、製造方法を説明する平面図には、MISFET(Qn)を構成する導電層(p型チャネルストッパ領域18を除く)のみを示し、絶縁層の図示は省略する。
まず、図4および図5(図4のA−A線断面図)に示すように、フォトレジスト膜30をマスクにして半導体基板10に不純物(ホウ素)をイオン注入することにより、p型ウェル領域12を形成する。この時、p型ウェル領域12を形成する領域は、次の工程でp型ウェル領域12の両側の半導体基板10に形成するn型低濃度領域13、13のそれぞれの一部とオーバーラップしている。
また、p型ウェル領域12を形成する際は、p型ウェル領域12の表面近傍の不純物ドーズ量をp型ウェル領域12の深い領域に比べて多くすることにより、p型ウェル領域12の表面近傍にチャネル領域(図示せず)を形成する。これにより、p型ウェル領域12とチャネル領域とを同一工程で形成することができる。
次に、フォトレジスト膜30をアッシングまたはウェットエッチングで除去した後、図6および図7(図6のA−A線断面図)に示すように、フォトレジスト膜31をマスクにして半導体基板10に不純物(リンまたはヒ素)をイオン注入することにより、p型ウェル領域12の両側の半導体基板10にn型低濃度領域13を形成する。これにより、p型ウェル領域12とn型低濃度領域13とがオーバーラップした領域にオーバーラップ領域22が形成される。
p型ウェル領域12とn型低濃度領域13とを形成する際は、それらの不純物濃度(不純物ドーズ量)を調整することにより、オーバーラップ領域22がn型低濃度領域13よりも高抵抗のn型半導体領域となるようにする。
また、p型ウェル領域12の表面から底部までの深さは、n型低濃度領域13の表面から底部までの深さよりも深くする。このようにすると、n型低濃度領域13の端部(p型ウェル領域12側の端部)は、その全域(表面から底部まで)がオーバーラップ領域22と接することになるので、n型低濃度領域13の端部全域で電界集中を緩和することができる。
なお、p型ウェル領域12とn型低濃度領域13の形成順序は任意であり、n型低濃度領域13を形成してからp型ウェル領域12を形成してもよい。
次に、フォトレジスト膜31をアッシングまたはウェットエッチングで除去した後、図8に示すように、フォトレジスト膜32をマスクにして半導体基板10に不純物(ホウ素)をイオン注入することにより、p型チャネルストッパ領域18を形成する。
次に、フォトレジスト膜32をアッシングまたはウェットエッチングで除去した後、図9に示すように、半導体基板10の活性領域を覆うハードマスク35を形成する。ハードマスク35は、例えば半導体基板10の主面に熱酸化法またはCVD法で酸化シリコン膜を形成し、続いてこの酸化シリコン膜上にCVD法で窒化シリコン膜を積層した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの積層膜をパターニングすることにより形成する。
次に、図10に示すように、ハードマスク35をマスクにして半導体基板10をドライエッチングすることにより、素子分離領域の半導体基板10に溝11aを形成する。続いて、図11に示すように、半導体基板10の主面上にCVD法で酸化シリコン膜36を堆積した後、この酸化シリコン膜36をCMP(化学的機械研磨)法で平坦化して溝11aの内部に残し、続いて半導体基板10の活性領域を覆うハードマスク35をウェットエッチングで除去する。これにより、素子分離領域の半導体基板10に酸化シリコン膜36が埋め込まれた素子分離溝11が形成されると共に、先の工程で形成されたp型チャネルストッパ領域18が素子分離溝11の下部に配置される。
なお、ここでは、素子分離領域の半導体基板10に形成した溝11aの内部に酸化シリコン膜36を埋め込んで素子分離溝11を形成したが、素子分離領域の半導体基板10の表面に形成した酸化シリコン膜を熱処理によって厚膜化する、いわゆるLOCOS法を用いて素子分離領域にフィールド酸化膜を形成してもよい。
次に、図12に示すように、半導体基板10を熱処理して活性領域の表面に酸化シリコンからなるゲート酸化膜15を形成した後、半導体基板10の主面上にCVD法で多結晶シリコン膜16nを堆積する。多結晶シリコン膜16nは、その堆積の過程でリンをドープすることにより、その導電型をn型とする。また、ゲート酸化膜15は、CVD法で堆積した酸化シリコン膜の一部をドライエッチングでパターニングし、活性領域の表面に残すことによって形成することもできる。
次に、図13および図14(図13のA−A線断面図)に示すように、フォトレジスト膜33をマスクにして多結晶シリコン膜16nをドライエッチングすることにより、ゲート酸化膜15の上部にゲート電極16を形成する。ゲート電極16は、ゲート幅方向の両端部が素子分離溝11を覆うように形成する。
次に、フォトレジスト膜33を除去した後、図15に示すように、ゲート電極16の側壁にサイドウォールスペーサー17を形成する。サイドウォールスペーサー17は、例えば半導体基板10の主面上にCVD法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。
次に、図16および図17(図16のA−A線断面図)に示すように、フォトレジスト膜34をマスクにしてn型低濃度領域13の一部に不純物(リンまたはヒ素)をイオン注入することにより、n型高濃度領域14を形成する。これにより、ゲート電極16の両側にn型低濃度領域13とn型高濃度領域14とからなるLDD構造のソース領域およびドレイン領域が形成される。
次に、フォトレジスト膜34を除去した後、図18に示すように、n型高濃度領域14の表面に金属シリサイド層14mを形成し、ゲート電極16の表面に金属シリサイド層16mを形成する。金属シリサイド層14m、16mを形成するには、例えば半導体基板10の主面上にスパッタリング法でニッケル膜を堆積し、続いて半導体基板10を熱処理することによって、ゲート電極15を構成する多結晶シリコン膜とニッケル膜、およびn型高濃度領域14を構成する単結晶シリコン層とニッケル膜とをそれぞれ反応させた後、不要となったニッケル膜をウェットエッチングで除去する。なお、金属シリサイド層14m、16mの形成に用いる金属膜として、コバルト膜やチタン膜などを使用してもよい。
次に、図19および図20(図19のA−A線断面図)に示すように、半導体基板10の主面上にCVD法で酸化シリコン膜などからなる絶縁膜19を形成した後、フォトレジスト膜(図示せず)をマスクにして絶縁膜19をドライエッチングすることにより、n型高濃度領域14の上部の絶縁膜19にコンタクトホール21を形成する。
その後、絶縁膜19の上部およびコンタクトホール21の内部に銅あるいはアルミニウムなどからなる配線20を形成することにより、図1および図2に示したMISFET(Qn)が完成する。
上述した本実施の形態の製造方法によれば、一対のn型低濃度領域13、13に挟まれた領域にp型ウェル領域12を配置することによってオーバーラップ領域22を形成するので、例えばnチャネル型のMISFET(Qn)を形成する領域の全体にp型ウェル領域を形成する従来の製造方法と同じ工程数でオーバーラップ領域22を形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、、30V〜40V程度の高電圧で動作するMISFETに適用した例について説明したが、これに限定されるものではなく、特に20V〜80V程度の高電圧で動作するMISFETに好適に利用することができる。
また、前記実施の形態ではソース領域とドレイン領域のそれぞれに対してn型低濃度領域を形成するMISFETに適用した例について説明したが、ソース領域およびドレイン領域の一方のみに低濃度領域を形成する非対称形のMISFETに適用することもできる。
さらに、前記実施の形態では、nチャネル型のMISFETを有する半導体装置に適用した例について説明したが、n型半導体基板やn型ウェル領域にpチャネル型のMISFETを形成する半導体装置に適用することもできる。
10 半導体基板
11 素子分離溝
11a 溝
12 p型ウェル領域
13 n型低濃度領域
14 n型高濃度領域
14m 金属シリサイド層
15 ゲート酸化膜
16 ゲート電極
16n 多結晶シリコン膜
16m 金属シリサイド層
17 サイドウォールスペーサー
18 p型チャネルストッパ領域
19 絶縁膜
20 配線
21 コンタクトホール
22 オーバーラップ領域
30、31、32、33、34 フォトレジスト膜
35 ハードマスク
36 酸化シリコン膜
Qn MISFET
11 素子分離溝
11a 溝
12 p型ウェル領域
13 n型低濃度領域
14 n型高濃度領域
14m 金属シリサイド層
15 ゲート酸化膜
16 ゲート電極
16n 多結晶シリコン膜
16m 金属シリサイド層
17 サイドウォールスペーサー
18 p型チャネルストッパ領域
19 絶縁膜
20 配線
21 コンタクトホール
22 オーバーラップ領域
30、31、32、33、34 フォトレジスト膜
35 ハードマスク
36 酸化シリコン膜
Qn MISFET
Claims (7)
- 半導体基板と、
前記半導体基板に形成された第1導電型のウェル領域と、
前記ウェル領域の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されたゲート電極と、
前記半導体基板に形成され、前記ウェル領域を挟んで対向配置された第2導電型のソース領域およびドレイン領域と、
を有し、
前記ソース領域およびドレイン領域の少なくとも一方は、第2導電型の低濃度領域と、前記低濃度領域よりも不純物濃度が高い第2導電型の高濃度領域とで構成され、
前記低濃度領域と前記ウェル領域とは、互いの一部がオーバーラップしている、半導体装置。 - 請求項1の半導体装置において、
前記ウェル領域の表面から底部までの深さは、前記低濃度領域の表面から底部までの深さよりも深い、半導体装置。 - 請求項1の半導体装置において、
前記ゲート電極のゲート長方向に沿った前記低濃度領域と前記ウェル領域とのオーバーラップ量は、0.1μm以上である、半導体装置。 - 請求項1の半導体装置において、
前記ウェル領域の端部は、前記半導体基板に形成された素子分離領域の端部と接している、半導体装置。 - (a)半導体基板を用意する工程、
(b)第1フォトレジスト膜をマスクにして前記半導体基板に不純物をイオン注入することにより、前記半導体基板の主面に第2導電型の低濃度領域を形成する工程、
(c)第2フォトレジスト膜をマスクにして前記半導体基板に不純物をイオン注入することにより、前記半導体基板の主面に第1導電型のウェル領域を形成する工程、
(d)前記(b)工程および前記(c)工程の後、前記半導体基板の主面に素子分離領域を形成する工程、
(e)前記素子分離領域によって区画された前記半導体基板の活性領域の表面にゲート絶縁膜を形成する工程、
(f)前記ゲート絶縁膜上にゲート電極を形成する工程、
(g)第3フォトレジスト膜をマスクにして前記低濃度領域の一部に不純物をイオン注入することにより、前記低濃度領域の一部に前記低濃度領域よりも不純物濃度が高い第2導電型の高濃度領域を形成する工程、
を有し、
前記低濃度領域と前記ウェル領域は、互いの一部がオーバーラップするように形成される、半導体装置の製造方法。 - 請求項5の半導体装置の製造方法において、
前記ゲート電極のゲート長方向に沿った前記低濃度領域と前記ウェル領域とのオーバーラップ量を0.1μm以上にする、半導体装置の製造方法。 - 請求項5の半導体装置の製造方法において、
前記第2フォトレジスト膜をマスクにして前記ウェル領域の表面近傍にチャネル領域形成用の不純物をイオン注入する工程をさらに含む、半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014130822A JP2016009807A (ja) | 2014-06-25 | 2014-06-25 | 半導体装置およびその製造方法 |
US14/749,416 US9525066B2 (en) | 2014-06-25 | 2015-06-24 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014130822A JP2016009807A (ja) | 2014-06-25 | 2014-06-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2016009807A true JP2016009807A (ja) | 2016-01-18 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2014130822A Pending JP2016009807A (ja) | 2014-06-25 | 2014-06-25 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9525066B2 (ja) |
JP (1) | JP2016009807A (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000100964A (ja) | 1998-09-18 | 2000-04-07 | Seiko Epson Corp | 半導体装置 |
KR100935770B1 (ko) * | 2007-11-26 | 2010-01-06 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
-
2014
- 2014-06-25 JP JP2014130822A patent/JP2016009807A/ja active Pending
-
2015
- 2015-06-24 US US14/749,416 patent/US9525066B2/en active Active
Also Published As
Publication number | Publication date |
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US9525066B2 (en) | 2016-12-20 |
US20150380550A1 (en) | 2015-12-31 |
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