JP2016009298A

JP2016009298A - Information processor

Info

Publication number: JP2016009298A
Application number: JP2014129075A
Authority: JP
Inventors: 正純吉野; Masazumi Yoshino
Original assignee: Reliance Electric Ltd
Current assignee: Reliance Electric Ltd
Priority date: 2014-06-24
Filing date: 2014-06-24
Publication date: 2016-01-18
Anticipated expiration: 2034-06-24
Also published as: JP6328500B2

Abstract

PROBLEM TO BE SOLVED: To provide an information processor for achieving efficient task execution processing by reducing the load of a CPU in information processing for executing a task with an interruption signal as an opportunity.SOLUTION: A local timer 12 of an information processor outputs an interruption signal IRQ1 in a fixed cycle, and a PLL circuit 13 sets a cycle by using a reference signal and parameters P, N, and sets mask width by using a parameter S, and generates and outputs a mask signal representing a mask pattern with those cycles and mask width. An interruption signal processing part 3 of a control part 2 inputs the interruption signal IRQ1 and the mask signal, and performs an AND arithmetic operation to the interruption signal IRQ1 and the mask signal, and performs mask processing to the interruption signal IRQ1 by using the mask signal, and generates a task start signal. A task processing part 4 executes a predetermined task on the basis of the task start signal.

Description

本発明は、一定周期の割り込み信号に基づいてタスクを実行する情報処理装置に関する。 The present invention relates to an information processing apparatus that executes a task based on an interrupt signal having a constant period.

従来、一定周期の割り込み信号を契機としてタスクを実行したり、所定のイベントが発生したときに、そのイベントの発生タイミングを契機としてタスクを実行したりする情報処理装置が知られている。 2. Description of the Related Art Conventionally, there is known an information processing apparatus that executes a task triggered by an interrupt signal having a fixed period or executes a task triggered by the occurrence timing of the event when a predetermined event occurs.

このような情報処理装置の例として、複数のタスクの実行が競合した場合に、テーブルに従って優先度の高いタスクを実行し、優先度の低いタスクの実行を禁止する手法が開示されている（例えば、特許文献１を参照）。これにより、複数のタスクの実行が競合した場合に生じる可能性のある、各タスクによる処理の不整合を排除することができる。 As an example of such an information processing apparatus, a method is disclosed in which, when execution of a plurality of tasks competes, a task having a high priority is executed according to a table and a task having a low priority is prohibited (for example, , See Patent Document 1). As a result, it is possible to eliminate inconsistencies in processing by each task that may occur when execution of a plurality of tasks competes.

また、タスク内の処理単位毎に電力制御チェックポイントを設け、電力制御チェックポイントまでの実行時間及び割り込み処理等により生じた遅延時間に基づいて、補正実行時間を計算し、次の電力制御チェックポイントにおける計画時間から補正実行時間を減算した値と、電力制御チェックポイントの時間間隔とに基づいて、情報処理装置の電力制御を行う手法が開示されている（例えば、特許文献２を参照）。これにより、割り込みが原因となって生じる電力の上昇を抑えることができる。 Also, a power control checkpoint is provided for each processing unit in the task, and the corrected execution time is calculated based on the execution time until the power control checkpoint and the delay time caused by interrupt processing, etc., and the next power control checkpoint Has disclosed a method of performing power control of an information processing device based on a value obtained by subtracting a correction execution time from a planned time and a time interval between power control check points (see, for example, Patent Document 2). As a result, an increase in power caused by interruption can be suppressed.

このように、割り込み信号を契機としてタスクを実行する情報処理装置では、割り込み処理に伴う様々な課題が存在し、その課題を解決するための開発が進められている。 As described above, there are various problems associated with interrupt processing in an information processing apparatus that executes a task in response to an interrupt signal, and development for solving the problem is underway.

図８は、１００μｓ周期の分解能にてタスクを実行する場合を説明するタイミング図である。図８（１）〜（３）の横軸ｔは時間である。後述する図４、図７及び図９も同様である。図８（１）は、１００μｓ毎の割り込み信号のタイミングを示し、図８（２）は、図８（１）を拡大した割り込み信号のタイミングを示し、図８（３）は、図８（２）と同じ時間スケールの横軸ｔにおけるタスク実行処理のタイミングを示す。 FIG. 8 is a timing chart for explaining a case where a task is executed with a resolution of 100 μs. The horizontal axis t in FIGS. 8 (1) to 8 (3) is time. The same applies to FIGS. 4, 7 and 9 described later. 8 (1) shows the timing of the interrupt signal every 100 μs, FIG. 8 (2) shows the timing of the interrupt signal enlarged from FIG. 8 (1), and FIG. 8 (3) shows the timing of FIG. ) Shows the task execution processing timing on the horizontal axis t on the same time scale.

一定周期の実行が必要なタスクは、図８（１）に示すように、タイマーによる割り込み等のハードウェア的な割り込み信号を契機として、またはＣＰＵ内部で発生するイベント（他のタスクからのイベント）によるソフトウェア的な割り込み信号を契機として起動する必要がある。 As shown in FIG. 8 (1), a task that needs to be executed at a constant cycle is triggered by a hardware interrupt signal such as an interrupt by a timer, or an event that occurs inside the CPU (an event from another task). It needs to be triggered by a software interrupt signal.

例えば、タスクの一定周期を最短周期である１００μｓとすると、タスクは、図８（１）に示す１００μｓ毎の割り込み信号に応じて、図８（３）に示すように、最短周期１００μｓで起動する。また、タスクの一定周期を２００μｓとすると、タスクは、図８（１）に示す１００μｓ毎の割り込み信号を２回カウントし、そのタイミングで起動する。 For example, if the fixed period of the task is 100 μs, which is the shortest period, the task is activated with the shortest period of 100 μs as shown in FIG. 8 (3) in response to an interrupt signal every 100 μs shown in FIG. . If the fixed period of the task is 200 μs, the task counts the interrupt signal every 100 μs shown in FIG. 8 (1) twice and starts at that timing.

ここで、図８（３）に示すように、タスクが最短の１００μｓ毎の割り込み信号を契機として１００μｓ毎に起動し、その実行時間が９０μｓである場合、タスクの実行負荷は９０％となる。したがって、情報処理装置のＣＰＵの負荷は、このタスクによって支配されることになる。 Here, as shown in FIG. 8 (3), when the task is activated every 100 μs triggered by the shortest interrupt signal every 100 μs, and the execution time is 90 μs, the task execution load is 90%. Therefore, the CPU load of the information processing apparatus is governed by this task.

このように、一定周期の割り込み信号を契機としてタスクが起動する場合、情報処理装置のＣＰＵの負荷は、最短周期で起動するタスクの影響を受けてしまう。タスクが起動する最短周期の時間が短く、タスクの実行時間が長いほど、情報処理装置のＣＰＵの負荷はそのタスクによって支配されることになり、情報処理装置全体の負荷を増大させてしまう。 As described above, when a task is activated in response to an interrupt signal having a certain period, the load on the CPU of the information processing apparatus is affected by the task activated in the shortest period. As the shortest cycle time for starting a task is shorter and the execution time of the task is longer, the load on the CPU of the information processing apparatus is governed by the task, which increases the load on the entire information processing apparatus.

特開２０１３−１５２６３６号公報JP2013-152636A 特開２００６−２３５９０７号公報JP 2006-235907 A

図８に示したタイミングにてタスクを実行する従来の情報処理装置において、一定周期で起動するタスクの処理内容によっては、１００μｓ毎に常に起動する必要がないタスクも存在する。例えば、１００μｓ毎の高分解能の処理を１ｍｓ毎に行えばよく、それ以外の時間では高分解能の処理を行う必要のないタスクである。このようなタスクは、１ｍｓのうちの所定時間のみ１００μｓ毎の高分解能の処理を行えばよい。具体的な例として、メモリからデータを読み出し所定の処理を行うタスクを想定すると、１ｍｓのうちの所定時間のみ、１００μｓ毎にメモリからデータを読み出して所定の処理を行い、１ｍｓのうちの他の時間については、データを読み出す必要がなく所定の処理を行う必要もない場合である。 In the conventional information processing apparatus that executes a task at the timing shown in FIG. 8, there is a task that does not always need to be started every 100 μs depending on the processing contents of the task that is started at a constant cycle. For example, a high-resolution process every 100 μs may be performed every 1 ms, and the task does not need to perform a high-resolution process at other times. Such a task may be performed at a high resolution every 100 μs for a predetermined time of 1 ms. As a specific example, assuming a task of reading data from the memory and performing a predetermined process, the data is read from the memory every 100 μs for a predetermined time of 1 ms, and the predetermined process is performed. In terms of time, there is no need to read out data and to perform a predetermined process.

しかしながら、従来の情報処理装置では、タスクを１００μｓ毎に常に起動させる必要がない場合であっても、タスクは１００μｓ毎に常に起動してしまい、ＣＰＵの負荷を増大させてしまうという問題があった。前述の具体例では、１ｍｓのうちの所定時間以外の時間についても、１００μｓ毎にデータを読み出して処理を行ってしまう。この時間は、本来的に処理が不要であるにもかかわらず、処理を行ってしまうから、ＣＰＵに無駄な動作を行わせ、負荷を増大させていることになる。 However, the conventional information processing apparatus has a problem that even if it is not necessary to always start the task every 100 μs, the task is always started every 100 μs, increasing the load on the CPU. . In the specific example described above, data is read and processed every 100 μs for a time other than the predetermined time of 1 ms. During this time, processing is performed even though processing is essentially unnecessary, so that the CPU performs unnecessary operations and increases the load.

図９は、１ｍｓ毎に１００μｓ周期の分解能にてタスクを実行する場合を説明するタイミング図である。図９（１）は、１００μｓ毎の割り込み信号のタイミングを示し、１ｍｓ毎に、点線の四角括弧が示すＴ１＝４００μｓの時間領域が存在する（図９（１）の上矢印↑を参照）。このＴ１の時間領域は、タスクが１００μｓ毎の高分解能の処理を行う必要のある領域を示しており、その他のＴ２＝６００μｓの時間領域は、タスクが高分解能の処理を行う必要のない領域を示している。 FIG. 9 is a timing diagram illustrating a case where a task is executed at a resolution of 100 μs every 1 ms. FIG. 9 (1) shows the timing of the interrupt signal every 100 μs, and there is a time region of T1 = 400 μs indicated by a dotted square bracket every 1 ms (see the up arrow ↑ in FIG. 9 (1)). The time region of T1 indicates a region where the task needs to perform high-resolution processing every 100 μs, and the other time region of T2 = 600 μs indicates a region where the task does not need to perform high-resolution processing. Show.

図９（２）は、従来の情報処理装置によるタスク実行処理のタイミングを示し、図９（３）は、所望するタスク実行処理のタイミングを示す。図９（２）に示すように、従来の情報処理装置は、１００μｓ毎の高分解能の処理を行う必要のないＴ２の時間領域であっても、図９（１）に示した割り込み信号を契機として１００μｓ毎の高分解能の処理を行ってしまう。 FIG. 9 (2) shows the timing of task execution processing by a conventional information processing apparatus, and FIG. 9 (3) shows the timing of desired task execution processing. As shown in FIG. 9 (2), the conventional information processing apparatus is triggered by the interrupt signal shown in FIG. 9 (1) even in the time domain of T2 that does not require high-resolution processing every 100 μs. As a result, high-resolution processing is performed every 100 μs.

そこで、図９（３）に示すように、Ｔ２の時間領域では、１００μｓ毎の高分解能の処理を行わないように、マスクすることが望ましい。これにより、Ｔ１の時間領域において、１００μｓ毎の高分解能の処理が４回存在することになり、当該処理を優先させることができ、また、Ｔ２の時間領域において、優先度の低い他のタスクを割り当てることができる。 Therefore, as shown in FIG. 9 (3), it is desirable to mask so as not to perform high-resolution processing every 100 μs in the time domain of T2. As a result, there are four high-resolution processes every 100 μs in the time domain of T1, so that the process can be prioritized, and other tasks with lower priority in the time domain of T2 Can be assigned.

本発明は前記課題を解決するためになされたものであり、その目的は、割り込み信号を契機としてタスクを実行する情報処理装置において、ＣＰＵの負荷を低減し、効率的なタスク実行処理を実現可能な情報処理装置を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to realize an efficient task execution process by reducing the load on the CPU in an information processing apparatus that executes a task triggered by an interrupt signal. Is to provide a simple information processing apparatus.

前記目的を達成するために、本発明による情報処理装置は、一定周期の割り込み信号に基づいて、タスクを実行する情報処理装置において、所定周波数の基準信号を入力し、前記基準信号と所定のフィードバック信号との間の差分に基づいて、第１のパラメータに応じた周波数の交流信号を発振し、前記交流信号から矩形波の信号を生成し、前記矩形波の信号から、第２のパラメータに応じたマスク幅の時間領域を有するマスク信号を生成するＰＬＬ（Phase Locked Loop）回路と、前記一定周期の割り込み信号を入力すると共に、前記ＰＬＬ回路により生成されたマスク信号を入力し、前記一定周期の割り込み信号から、前記マスク信号におけるマスク幅の時間領域をマスクしたタスク起動信号を生成し、前記タスク起動信号に基づいて前記タスクを実行する制御部と、を備えたことを特徴とする。 In order to achieve the above object, an information processing apparatus according to the present invention inputs a reference signal having a predetermined frequency in an information processing apparatus that executes a task based on an interrupt signal having a fixed period, and inputs the reference signal and a predetermined feedback An AC signal having a frequency corresponding to a first parameter is oscillated based on a difference from the signal, a rectangular wave signal is generated from the AC signal, and a rectangular wave signal is generated from the rectangular wave signal according to a second parameter. A PLL (Phase Locked Loop) circuit that generates a mask signal having a time region having a mask width and an interrupt signal having a fixed period are input, and a mask signal generated by the PLL circuit is input, From the interrupt signal, a task activation signal is generated by masking a time region of the mask width in the mask signal, and the task activation signal is generated based on the task activation signal. Characterized by comprising a control unit for executing.

また、本発明による情報処理装置は、前記ＰＬＬ回路が、前記基準信号と前記フィードバック信号との間の差分を算出する差分器と、前記差分器により算出された差分にフィルタ処理を施すローパスフィルタと、前記ローパスフィルタによりフィルタ処理された差分に応じた周波数にて、前記交流信号を発振する発振器と、前記発振器により発振した交流信号に前記第１のパラメータの逆数を乗算し、前記乗算後の信号を前記フィードバック信号として生成する乗算器と、前記発振器により発振した交流信号にフィルタ処理を施し、前記矩形波の信号を生成するフィルタと、前記フィルタにより生成された矩形波の信号に対し、前記第２のパラメータに応じた時間をマスク幅として設定し、前記マスク幅の時間領域を有する矩形波のマスク信号を生成するマスク幅設定器と、を備えたことを特徴とする。 An information processing apparatus according to the present invention includes: a differencer that calculates a difference between the reference signal and the feedback signal; and a low-pass filter that performs filtering on the difference calculated by the differencer. An oscillator that oscillates the AC signal at a frequency corresponding to the difference filtered by the low-pass filter, and an AC signal oscillated by the oscillator is multiplied by the inverse of the first parameter, and the signal after the multiplication For the AC signal oscillated by the oscillator, a filter for generating the rectangular wave signal, and the rectangular wave signal generated by the filter. A time corresponding to the parameter 2 is set as a mask width, and a rectangular wave mask signal having a time region of the mask width is set. Characterized by comprising a mask width setting unit for generating a.

以上のように、本発明によれば、割り込み信号を契機としてタスクを実行する情報処理装置において、ＣＰＵの負荷を低減し、効率的なタスク実行処理を実現することが可能となる。 As described above, according to the present invention, in an information processing apparatus that executes a task in response to an interrupt signal, it is possible to reduce the load on the CPU and realize efficient task execution processing.

本発明の実施形態による情報処理装置のハードウェア構成を示す概略図である。It is the schematic which shows the hardware constitutions of the information processing apparatus by embodiment of this invention. 本発明の実施形態の概要を説明する図である。It is a figure explaining the outline | summary of embodiment of this invention. ＰＬＬ（Phase Locked Loop）回路（位相同期回路）の構成を示すブロック図である。It is a block diagram which shows the structure of a PLL (Phase Locked Loop) circuit (phase synchronous circuit). ＰＬＬ回路を説明するタイミング図である。It is a timing diagram explaining a PLL circuit. ローカルタイマ及びＰＬＬ回路から割り込み信号及びマスク信号をそれぞれ入力する制御部の構成を示すブロック図である。It is a block diagram which shows the structure of the control part which inputs an interrupt signal and a mask signal from a local timer and a PLL circuit, respectively. 制御部の処理を示すフローチャートである。It is a flowchart which shows the process of a control part. 制御部の処理を説明するタイミング図であるIt is a timing diagram explaining the process of a control part １００μｓ周期の分解能にてタスクを実行する場合を説明するタイミング図である。It is a timing diagram explaining the case where a task is performed with the resolution | decomposability of a 100 microsecond period. １ｍｓ毎に１００μｓ周期の分解能にてタスクを実行する場合を説明するタイミング図である。It is a timing diagram explaining the case where a task is performed with the resolution of a 100 microsecond period for every 1 ms.

以下、本発明を実施するための形態について図面を用いて詳細に説明する。本発明は、例えば図９（３）に示したタスク実行処理を実現するために、ＰＬＬ回路を設け、ＰＬＬ回路により出力されたマスク信号を用いて、割り込み信号をマスクしてタスク起動信号を生成し、タスク起動信号に基づいてタスクを実行することを特徴とする。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. In the present invention, for example, in order to realize the task execution process shown in FIG. 9 (3), a PLL circuit is provided, and a mask signal output from the PLL circuit is used to mask an interrupt signal and generate a task activation signal. The task is executed based on the task activation signal.

〔情報処理装置〕
まず、本発明の実施形態による情報処理装置について説明する。図１は、本発明の実施形態による情報処理装置のハードウェア構成を示す概略図である。この情報処理装置１は、ＣＰＵ１０と、各種プログラム、タスク、パラメータ、テーブル等を記憶するメモリ１１と、一定周期の割り込み信号を生成してＣＰＵ１０に出力するローカルタイマ１２と、後述するマスク処理を行うためのマスク信号を生成してＣＰＵ１０に出力するＰＬＬ回路１３と、ＣＰＵ１０により、ユーザの操作に従ってパラメータ等を入力しメモリ１１に格納したり、メモリ１１に格納されたパラメータ等を読み出して外部へ出力したりするＩ／Ｏインターフェース１４等を備えている。ＣＰＵ１０、メモリ１１、ローカルタイマ１２、ＰＬＬ回路１３、Ｉ／Ｏインターフェース１４等は、バス１５を介して相互に接続される。また、ＣＰＵ１０及びメモリ１１により制御部２が構成される。 [Information processing equipment]
First, an information processing apparatus according to an embodiment of the present invention will be described. FIG. 1 is a schematic diagram illustrating a hardware configuration of an information processing apparatus according to an embodiment of the present invention. The information processing apparatus 1 performs a CPU 10, a memory 11 that stores various programs, tasks, parameters, tables, and the like, a local timer 12 that generates an interrupt signal with a fixed period and outputs the interrupt signal to the CPU 10, and a mask process described later. The PLL circuit 13 that generates a mask signal for output to the CPU 10 and the CPU 10 inputs parameters and the like according to the user's operation and stores them in the memory 11 or reads the parameters and the like stored in the memory 11 and outputs them to the outside An I / O interface 14 or the like. The CPU 10, the memory 11, the local timer 12, the PLL circuit 13, the I / O interface 14, etc. are connected to each other via the bus 15. Further, the control unit 2 is configured by the CPU 10 and the memory 11.

メモリ１１は、ＲＡＭ、ＲＯＭ等であり、このメモリ１１には、割り込みプログラム、当該割り込みプログラムにより実行される複数のタスク（タスク１，・・・，タスクｎ）、後述するパラメータＰ等が格納されている。これらのプログラム、パラメータＰ等は、図示しない通信インターフェースを介して、ネットワークに接続されたサーバ等からメモリ１１へダウンロードされるようにしてもよく、また、ＣＤ−ＲＯＭ等の記憶媒体からＩ／Ｏインターフェース１４を介してメモリ１１へ読み込まれるようにしてもよい。さらに、パラメータＰ等は、情報処理装置１を操作するユーザにより、Ｉ／Ｏインターフェース１４を介してメモリ１１に格納されるようにしてもよい。 The memory 11 is a RAM, a ROM, or the like. The memory 11 stores an interrupt program, a plurality of tasks (task 1,..., Task n) executed by the interrupt program, a parameter P described later, and the like. ing. These programs, parameters P, and the like may be downloaded to the memory 11 from a server or the like connected to a network via a communication interface (not shown), or from a storage medium such as a CD-ROM. It may be read into the memory 11 through the interface 14. Further, the parameter P or the like may be stored in the memory 11 via the I / O interface 14 by a user operating the information processing apparatus 1.

割り込みプログラムは、ローカルタイマ１２から割り込み信号ＩＲＱ（Interrupt ReQuest）を入力すると共に（図１の＊１）、ＰＬＬ回路１３からマスク信号を入力し（図１の＊２）、マスク信号を用いて割り込み信号にマスク処理を施し、タスク起動信号を生成し、タスク起動信号に基づいて所定のタスクを実行するプログラムである。 The interrupt program receives an interrupt signal IRQ (Interrupt ReQuest) from the local timer 12 (* 1 in FIG. 1) and a mask signal from the PLL circuit 13 (* 2 in FIG. 1), and interrupts using the mask signal. A program that performs mask processing on a signal, generates a task activation signal, and executes a predetermined task based on the task activation signal.

図２は、本発明の実施形態の概要を説明する図であり、タスクを実行するための概要を示している。制御部２は、ＣＰＵ１０がメモリ１１に格納された割り込みプログラムを読み出して実行することにより、ソフトウェア割り込みハンドラ及びタスクディスパッチャとして機能する。ハードウェア割り込みハンドラは、ＰＬＬ回路１３から入力したマスク信号を割り込み信号ＩＲＱ２としてソフトウェア割り込みハンドラへ出力する機能を有する。 FIG. 2 is a diagram for explaining the outline of the embodiment of the present invention, and shows an outline for executing a task. The control unit 2 functions as a software interrupt handler and a task dispatcher when the CPU 10 reads and executes the interrupt program stored in the memory 11. The hardware interrupt handler has a function of outputting the mask signal input from the PLL circuit 13 to the software interrupt handler as the interrupt signal IRQ2.

制御部２は、ローカルタイマ１２から割り込み信号ＩＲＱ１を入力すると共に、ＰＬＬ回路１３からマスク信号を入力する。ここで、ローカルタイマ１２は、タイマ機能により、一定周期の割り込み信号ＩＲＱ１を出力し、ＰＬＬ回路１３は、基準信号及びパラメータＰ，Ｎ，Ｓを入力して所定のマスクパターンを示すマスク信号を生成し、マスク信号を出力する。詳細については後述する。 The control unit 2 receives the interrupt signal IRQ1 from the local timer 12 and also receives a mask signal from the PLL circuit 13. Here, the local timer 12 outputs an interrupt signal IRQ1 having a fixed period by a timer function, and the PLL circuit 13 inputs a reference signal and parameters P, N, and S to generate a mask signal indicating a predetermined mask pattern. And outputs a mask signal. Details will be described later.

尚、ＰＬＬ回路１３は、実際には、パラメータＮの代わりにデータＤ０〜Ｄ７を入力し、データＤ０〜Ｄ７のうちのいずれか１つのデータをパラメータＮの逆数（１／Ｎ）として設定する。後述する図５においても同様である。 The PLL circuit 13 actually inputs data D0 to D7 instead of the parameter N, and sets any one of the data D0 to D7 as the reciprocal (1 / N) of the parameter N. The same applies to FIG. 5 described later.

ＰＬＬ回路１３からのマスク信号は、ハードウェア割り込みハンドラに入力され、割り込み信号ＩＲＱ２としてソフトウェア割り込みハンドラへ出力される。 The mask signal from the PLL circuit 13 is input to the hardware interrupt handler, and is output to the software interrupt handler as the interrupt signal IRQ2.

ソフトウェア割り込みハンドラは、割り込み信号ＩＲＱ１，２を入力し、割り込み信号ＩＲＱ２（マスク信号）を用いて割り込み信号ＩＲＱ１にマスク処理を施し、タスク起動信号を生成する。このマスク処理は、割り込み信号ＩＲＱ１に対し、割り込み信号ＩＲＱ２（マスク信号）が示す所定の時間領域をマスクする（所定の時間領域における信号を除去する）処理である。タスク起動信号は、タスクディスパッチャへ出力される。 The software interrupt handler receives the interrupt signals IRQ1 and 2, performs a mask process on the interrupt signal IRQ1 using the interrupt signal IRQ2 (mask signal), and generates a task activation signal. This mask process is a process for masking a predetermined time region indicated by the interrupt signal IRQ2 (mask signal) with respect to the interrupt signal IRQ1 (removing a signal in the predetermined time region). The task activation signal is output to the task dispatcher.

タスクディスパッチャは、ソフトウェア割り込みハンドラにより生成されたタスク起動信号を、図示しない所定のテーブルに定義されたタスク１〜ｎまでのうちの所定のタスクに振り分け、タスク起動信号に基づいて、そのタスクを実行する。これにより、ローカルタイマ１２からの割り込み信号ＩＲＱ１を基準にして、ＰＬＬ回路１３からのマスク信号によりマスクされたタスク起動信号が生成され、このタスク起動信号に基づいて、所定のタスクが実行され、例えば図９（３）に示したタスク実行処理が行われる。 The task dispatcher distributes the task activation signal generated by the software interrupt handler to a predetermined task among tasks 1 to n defined in a predetermined table (not shown), and executes the task based on the task activation signal To do. As a result, a task activation signal masked by the mask signal from the PLL circuit 13 is generated on the basis of the interrupt signal IRQ1 from the local timer 12, and a predetermined task is executed based on the task activation signal. The task execution process shown in FIG. 9 (3) is performed.

〔ＰＬＬ回路〕
次に、図１及び図２に示したＰＬＬ回路１３について説明する。図３は、ＰＬＬ回路１３の構成を示すブロック図であり、図４は、ＰＬＬ回路１３を説明するタイミング図である。このＰＬＬ回路１３は、差分器２０、ローパスフィルタ（ＬＰＦ）２１、電圧制御発振器２２、プリスケーラ２３、プログラマブルデバイダ２４、フィルタ２５及びマスク幅設定器２６を備えている。 [PLL circuit]
Next, the PLL circuit 13 shown in FIGS. 1 and 2 will be described. FIG. 3 is a block diagram illustrating the configuration of the PLL circuit 13, and FIG. 4 is a timing diagram illustrating the PLL circuit 13. The PLL circuit 13 includes a subtractor 20, a low-pass filter (LPF) 21, a voltage controlled oscillator 22, a prescaler 23, a programmable divider 24, a filter 25, and a mask width setting unit 26.

差分器２０は、所定の基準信号Ｆｒを入力すると共に、プログラマブルデバイダ２４からフィードバック信号Ｆｄを入力し、基準信号Ｆｒとフィードバック信号Ｆｄとの間の差分（位相差）を算出し、当該差分をローパスフィルタ２１に出力する。 The differentiator 20 inputs a predetermined reference signal Fr and also receives a feedback signal Fd from the programmable divider 24, calculates a difference (phase difference) between the reference signal Fr and the feedback signal Fd, and low-passes the difference. Output to the filter 21.

ローパスフィルタ２１は、差分器２０から差分を入力し、フィルタ処理により、差分に対し不要な高周波成分を除去し、ローパスフィルタ処理後の差分を電圧制御発振器２２に出力する。 The low-pass filter 21 receives the difference from the differentiator 20, removes unnecessary high-frequency components from the difference by filter processing, and outputs the difference after the low-pass filter processing to the voltage controlled oscillator 22.

電圧制御発振器２２は、ローパスフィルタ２１からローパスフィルタ処理後の差分を入力し、当該差分の電圧に応じた周波数の信号を発振する。電圧制御発振器２２が発振する信号（電圧制御発振器２２の出力信号）は、図４（１）に示すように、差分の電圧に応じた周波数を有する交流波形の信号である。 The voltage controlled oscillator 22 receives the difference after the low-pass filter processing from the low-pass filter 21 and oscillates a signal having a frequency corresponding to the voltage of the difference. The signal oscillated by the voltage controlled oscillator 22 (the output signal of the voltage controlled oscillator 22) is an AC waveform signal having a frequency corresponding to the differential voltage, as shown in FIG.

プリスケーラ２３は、電圧制御発振器２２により発振した交流波形の信号を入力すると共に、パラメータＰを入力する。そして、プリスケーラ２３は、入力した交流波形の信号にパラメータＰの逆数（１／Ｐ）を乗算することで、入力した交流波形の信号を増幅または減衰してスケーリングし、スケーリング処理後の信号をプログラマブルデバイダ２４に出力する。 The prescaler 23 receives the AC waveform signal oscillated by the voltage controlled oscillator 22 and the parameter P. The prescaler 23 multiplies the input AC waveform signal by the reciprocal (1 / P) of the parameter P, thereby amplifying or attenuating the input AC waveform signal and scaling the programmable signal. Output to the divider 24.

ここで、パラメータＰは、電圧制御発振器２２により発振する交流波形の信号の周波数を変更するための第１段階のパラメータである。パラメータＰは、ユーザの操作により、図１に示したＩ／Ｏインターフェース１４を介してメモリ１１に格納されており、プリスケーラ２３は、メモリ１１からパラメータＰを読み出す。 Here, the parameter P is a first-stage parameter for changing the frequency of the AC waveform signal oscillated by the voltage controlled oscillator 22. The parameter P is stored in the memory 11 through the I / O interface 14 shown in FIG. 1 by a user operation, and the prescaler 23 reads the parameter P from the memory 11.

プログラマブルデバイダ２４は、プリスケーラ２３からスケーリング処理後の信号を入力すると共に、パラメータＮを設定するためのデータＤ０〜Ｄ７をそれぞれ入力する。そして、プログラマブルデバイダ２４は、入力したデータＤ０〜Ｄ７のうちのいずれか１つのデータを選択し、選択したデータをパラメータＮの逆数（１／Ｎ）に設定する。そして、プログラマブルデバイダ２４は、入力したスケーリング処理後の信号に１／Ｎを乗算することで、入力したスケーリング処理後の信号をプログラマブルに増幅または減衰し、プログラマブル処理後の信号をフィードバック信号Ｆｄとして差分器２０に出力する。 The programmable divider 24 inputs the signal after scaling processing from the prescaler 23 and inputs data D0 to D7 for setting the parameter N, respectively. Then, the programmable divider 24 selects any one of the input data D0 to D7 and sets the selected data to the reciprocal (1 / N) of the parameter N. Then, the programmable divider 24 multiplies the input signal after the scaling process by 1 / N so as to amplify or attenuate the input signal after the scaling process, and uses the signal after the programmable process as a feedback signal Fd as a difference. To the device 20.

ここで、パラメータＮは、電圧制御発振器２２により発振する交流波形の信号の周波数を変更するための第２段階のパラメータである。電圧制御発振器２２により発振する信号の周波数は、第１段階のパラメータＰにより変更され、パラメータＰにより変更された信号の周波数は、第２段階のパラメータＮにより詳細に変更される。 Here, the parameter N is a second-stage parameter for changing the frequency of the AC waveform signal oscillated by the voltage controlled oscillator 22. The frequency of the signal oscillated by the voltage controlled oscillator 22 is changed by the first-stage parameter P, and the frequency of the signal changed by the parameter P is changed in detail by the second-stage parameter N.

データＤ０〜Ｄ７は、ユーザの操作により、図１に示したＩ／Ｏインターフェース１４を介してメモリ１１に格納されており、プリスケーラ２３は、メモリ１１からデータＤ０〜Ｄ７を読み出す。また、データＤ０〜Ｄ７のうちのいずれか１つを選択するための選択データも同様に、Ｉ／Ｏインターフェース１４を介してメモリ１１に格納されている。プリスケーラ２３は、メモリ１１から選択データを読み出し、選択データに従って、データＤ０〜Ｄ７のうちのいずれか１つのデータを選択する。 The data D0 to D7 are stored in the memory 11 via the I / O interface 14 shown in FIG. 1 by the user's operation, and the prescaler 23 reads the data D0 to D7 from the memory 11. Similarly, selection data for selecting any one of the data D0 to D7 is also stored in the memory 11 via the I / O interface 14. The prescaler 23 reads selection data from the memory 11 and selects any one of the data D0 to D7 according to the selection data.

プリスケーラ２３及びプログラマブルデバイダ２４により乗算器が構成され、乗算器は、電圧制御発振器２２により発振した信号に、パラメータＰ，Ｎの逆数（１／（Ｐ×Ｎ））を乗算し、フィードバック信号Ｆｄを生成する。 The prescaler 23 and the programmable divider 24 constitute a multiplier. The multiplier multiplies the signal oscillated by the voltage controlled oscillator 22 by the reciprocal of the parameters P and N (1 / (P × N)), and the feedback signal Fd. Generate.

フィルタ２５は、電圧制御発振器２２により発振した交流波形の信号を入力し、フィルタ処理により、入力した交流波形の信号を、同じ周波数（周期）を維持しながら矩形波の信号に変換し、矩形波の信号をマスク幅設定器２６に出力する。例えば、フィルタ２５は、交流波形の信号のゼロクロス点を検出し、交流波形の信号の極性に応じたレベルがゼロクロス点で変化するように、矩形波の信号を生成する。 The filter 25 receives the AC waveform signal oscillated by the voltage controlled oscillator 22 and converts the input AC waveform signal into a rectangular wave signal while maintaining the same frequency (period) by the filtering process. Is output to the mask width setting unit 26. For example, the filter 25 detects a zero cross point of the AC waveform signal, and generates a rectangular wave signal so that the level according to the polarity of the AC waveform signal changes at the zero cross point.

フィルタ２５により出力される矩形波の信号（フィルタ２５の出力信号）は、図４（２）に示すような信号となり、この矩形波の信号における２つのレベル（上側（プラス成分）のレベル及び下側（マイナス成分）のレベル）の時間幅は、同じである。また、図４（１）（２）に示すように、電圧制御発振器２２の出力信号である交流波形の信号の周期とフィルタ２５の出力信号である矩形波の信号の周期は、同じである。 The rectangular wave signal output from the filter 25 (the output signal of the filter 25) is a signal as shown in FIG. 4B, and the two levels (upper (plus component) level and lower) of the rectangular wave signal are shown. The time width of the side (minus component level) is the same. 4 (1) and (2), the period of the AC waveform signal that is the output signal of the voltage controlled oscillator 22 and the period of the rectangular wave signal that is the output signal of the filter 25 are the same.

マスク幅設定器２６は、フィルタ２５から矩形波の信号を入力すると共に、パラメータＳを入力し、パラメータＳに基づいて、矩形波の信号を構成する上側（プラス成分）のレベルの時間幅（非マスク幅）、または矩形波の信号を構成する下側（マイナス成分）のレベルの時間幅（マスク幅）を設定（変更）することで、新たな矩形波の信号を生成する。つまり、マスク幅は、パラメータＳに応じて設定（変更）される。 The mask width setting unit 26 inputs a rectangular wave signal from the filter 25 and also receives a parameter S. Based on the parameter S, the time width (non-component) of the upper (plus component) level constituting the rectangular wave signal is input. A new rectangular wave signal is generated by setting (changing) the time width (mask width) of the lower side (minus component) constituting the rectangular wave signal. That is, the mask width is set (changed) according to the parameter S.

例えば、マスク幅設定器２６は、フィルタ２５からの矩形波の信号の立ち上がりを検出し、上側（プラス成分）のレベルを保持し、パラメータＳに応じた時間分（非マスク幅の時間分）経過したときに、下側（マイナス成分）のレベルに変化させる。または、マスク幅設定器２６は、フィルタ２５からの矩形波の信号の立ち下がりを検出し、下側（マイナス成分）のレベルを保持し、パラメータＳに応じた時間分（マスク幅の時間分）経過したときに、上側（プラス成分）のレベルに変化させる。 For example, the mask width setting unit 26 detects the rising edge of the rectangular wave signal from the filter 25, holds the upper level (plus component) level, and the time corresponding to the parameter S (time corresponding to the non-mask width) has elapsed. When this happens, the level is changed to the lower (minus component) level. Alternatively, the mask width setting unit 26 detects the falling edge of the rectangular wave signal from the filter 25, holds the lower (minus component) level, and corresponds to the parameter S (the time corresponding to the mask width). When the time has elapsed, the level is changed to the upper level (plus component).

マスク幅設定器２６は、新たな矩形波の信号をマスク信号として制御部２に出力する。このマスク信号は、制御部２において、周期を可変にした割り込み信号であるタスク起動信号を生成するためのマスクパターンとして用いられる。マスク幅設定器２６によりマスク幅が設定されたマスク信号は、図４（３）に示すように、非マスク幅であるＴ１の時間分継続した上側（プラス成分）のレベルと、マスク幅であるＴ２の時間分継続した下側（マイナス成分）のレベルとが交互に繰り返される矩形波の信号となる。 The mask width setting unit 26 outputs a new rectangular wave signal as a mask signal to the control unit 2. This mask signal is used in the control unit 2 as a mask pattern for generating a task activation signal which is an interrupt signal having a variable cycle. The mask signal for which the mask width is set by the mask width setting unit 26, as shown in FIG. 4 (3), is the upper level (plus component) level continued for the time of the non-mask width T1, and the mask width. This is a rectangular wave signal in which the lower (minus component) level continued for the time period T2 is alternately repeated.

ここで、パラメータＳは、マスク信号の下側（マイナス成分）のレベルの時間幅（マスク幅）を設定するためのパラメータであり、また、マスク信号の上側（プラス成分）のレベルの時間幅（非マスク幅）を設定するためのパラメータでもある。パラメータＳは、マスク幅または非マスク幅を設定するためのデータであればよく、例えば、図４（３）に示すＴ２そのものであってもよいし、Ｔ１そのものであってもよい。パラメータＳは、ユーザの操作により、図１に示したＩ／Ｏインターフェース１４を介してメモリ１１に格納されており、マスク幅設定器２６は、メモリ１１からパラメータＳを読み出す。 Here, the parameter S is a parameter for setting the time width (mask width) of the lower side (minus component) of the mask signal, and the time width (level of the upper side (plus component) of the mask signal ( It is also a parameter for setting (non-mask width). The parameter S may be data for setting the mask width or the non-mask width, and may be T2 itself shown in FIG. 4 (3) or T1 itself, for example. The parameter S is stored in the memory 11 through the I / O interface 14 shown in FIG. 1 by a user operation, and the mask width setting unit 26 reads the parameter S from the memory 11.

このように、ＰＬＬ回路１３により、基準信号Ｆｒと、パラメータＰ，Ｎを反映したフィードバック信号Ｆｄとの間の差分に応じて、電圧制御発振器２２の出力信号を生成するためのフィードバック制御が行われ、ループ内に設けた電圧制御発振器２２から、基準信号Ｆｒ及びパラメータＰ，Ｎにより定められる周波数の信号（Ｆｒ×Ｎ×Ｐの信号）が発振する。 Thus, the PLL circuit 13 performs feedback control for generating the output signal of the voltage controlled oscillator 22 in accordance with the difference between the reference signal Fr and the feedback signal Fd reflecting the parameters P and N. From the voltage controlled oscillator 22 provided in the loop, a signal (Fr × N × P signal) having a frequency determined by the reference signal Fr and parameters P and N oscillates.

つまり、パラメータＰ，Ｎにより、基準信号Ｆｒの周波数を基準としたマスク信号の周期を設定することができ、パラメータＳにより、マスク信号のマスク幅を設定することができる。つまり、パラメータＰ，Ｎ，Ｓを用いて、マスク信号を生成することができる。 In other words, the period of the mask signal based on the frequency of the reference signal Fr can be set by the parameters P and N, and the mask width of the mask signal can be set by the parameter S. That is, the mask signal can be generated using the parameters P, N, and S.

〔制御部２〕
次に、図１及び図２に示した制御部２について説明する。図５は、ローカルタイマ１２及びＰＬＬ回路１３から割り込み信号ＩＲＱ１及びマスク信号をそれぞれ入力する制御部２の構成を示すブロック図である。図６は、制御部２の処理を示すフローチャートであり、図７は、制御部２の処理を説明するタイミング図である。 [Control unit 2]
Next, the control unit 2 shown in FIGS. 1 and 2 will be described. FIG. 5 is a block diagram illustrating a configuration of the control unit 2 that inputs the interrupt signal IRQ1 and the mask signal from the local timer 12 and the PLL circuit 13, respectively. FIG. 6 is a flowchart showing the process of the control unit 2, and FIG. 7 is a timing chart explaining the process of the control unit 2.

制御部２は、ＣＰＵ１０がメモリ１１に格納された割り込みプログラムを読み出して実行することにより、割り込み信号処理部３及びタスク処理部４として機能する。制御部２は、割り込み信号処理部３及びタスク処理部４を備えている。 The control unit 2 functions as the interrupt signal processing unit 3 and the task processing unit 4 when the CPU 10 reads and executes the interrupt program stored in the memory 11. The control unit 2 includes an interrupt signal processing unit 3 and a task processing unit 4.

図５及び図６を参照して、割り込み信号処理部３は、ローカルタイマ１２から割り込み信号ＩＲＱ１を入力すると共に（ステップＳ６０１）、ＰＬＬ回路１３からマスク信号を入力する（ステップＳ６０２）。 Referring to FIGS. 5 and 6, interrupt signal processing unit 3 receives interrupt signal IRQ1 from local timer 12 (step S601) and also receives a mask signal from PLL circuit 13 (step S602).

例えば、割り込み信号処理部３は、図７（１）に示す割り込み信号ＩＲＱ１を入力し、図７（２）に示すマスク信号を入力する。図７（１）に示す割り込み信号ＩＲＱ１は、１００μｓ周期の信号である。図７（２）に示すマスク信号は、Ｔ＝１ｍｓ周期の信号であり、１ｍｓの信号を構成する上側（プラス成分）のレベルの時間幅（非マスク幅）はＴ１＝４００μｓであり、１ｍｓの信号を構成する下側（マイナス成分）のレベルの時間幅（マスク幅）はＴ２＝６００μｓである。 For example, the interrupt signal processing unit 3 inputs the interrupt signal IRQ1 shown in FIG. 7 (1) and the mask signal shown in FIG. 7 (2). The interrupt signal IRQ1 shown in FIG. 7 (1) is a signal having a cycle of 100 μs. The mask signal shown in FIG. 7 (2) is a signal having a period of T = 1 ms, and the time width (non-mask width) of the upper level (plus component) constituting the 1 ms signal is T1 = 400 μs. The time width (mask width) of the lower (minus component) level constituting the signal is T2 = 600 μs.

図５及び図６に戻って、割り込み信号処理部３は、割り込み信号ＩＲＱ１及びマスク信号を論理積演算することで、マスク信号を用いて割り込み信号ＩＲＱ１にマスク処理を施し（ステップＳ６０３）、タスク起動信号を生成する（ステップＳ６０４）。割り込み信号処理部３は、タスク起動信号をタスク処理部４に出力する。 5 and 6, the interrupt signal processing unit 3 performs a mask operation on the interrupt signal IRQ1 using the mask signal by performing an AND operation on the interrupt signal IRQ1 and the mask signal (step S603), and starts the task. A signal is generated (step S604). The interrupt signal processing unit 3 outputs a task activation signal to the task processing unit 4.

例えば、割り込み信号処理部３は、図７（１）に示す割り込み信号ＩＲＱ１及び図７（２）に示すマスク信号を論理積演算することで、図７（３）に示すタスク起動信号を生成する。図７（３）に示すタスク起動信号は、Ｔ＝１ｍｓ毎に、４本の１００μｓ周期の信号が存在するＴ１の時間領域と、信号が存在しないＴ２の時間領域により構成される。タスク起動信号は、Ｔ＝１ｍｓ毎の割り込み信号ＩＲＱ１において、Ｔ２の時間領域がマスク処理により無信号に設定された信号であるといえる。つまり、タスク起動信号は、一定周期の割り込み信号ＩＲＱ１から、マスク信号におけるマスク幅の時間領域をマスクした信号である。 For example, the interrupt signal processing unit 3 generates a task activation signal shown in FIG. 7 (3) by performing an AND operation on the interrupt signal IRQ1 shown in FIG. 7 (1) and the mask signal shown in FIG. 7 (2). . The task activation signal shown in FIG. 7 (3) is composed of a time region of T1 where four signals having a period of 100 μs exist and a time region of T2 where no signal exists, every T = 1 ms. It can be said that the task activation signal is a signal in which the time domain of T2 is set to no signal by mask processing in the interrupt signal IRQ1 every T = 1 ms. That is, the task activation signal is a signal obtained by masking the time region of the mask width in the mask signal from the interrupt signal IRQ1 having a constant period.

図５及び図６に戻って、タスク処理部４は、割り込み信号処理部３からタスク起動信号を入力し、タスク起動信号に基づいて、所定のタスクを実行する（ステップＳ６０５）。 5 and 6, the task processing unit 4 receives the task activation signal from the interrupt signal processing unit 3, and executes a predetermined task based on the task activation signal (step S605).

例えば、タスク処理部４は、図７（３）に示すタスク起動信号に基づいて、図７（４）に示すタスク実行処理のタイミングにて所定のタスクを実行する。つまり、所定のタスクは、図７（３）に示すタスク起動信号におけるＴ１の時間領域の１００μｓ周期信号に対応して実行する。図７（４）のタイミングは、図９（３）のタイミングと同じである。 For example, the task processing unit 4 executes a predetermined task at the timing of the task execution process shown in FIG. 7 (4) based on the task activation signal shown in FIG. 7 (3). That is, the predetermined task is executed corresponding to the 100 μs periodic signal in the time domain of T1 in the task activation signal shown in FIG. The timing of FIG. 7 (4) is the same as the timing of FIG. 9 (3).

以上のように、本発明の実施形態による情報処理装置１によれば、ローカルタイマ１２は、一定周期の割り込み信号ＩＲＱ１を出力し、ＰＬＬ回路１３は、マスクパターンを設定する際に、基準信号Ｆｒ及びパラメータＰ，Ｎを用いて周期を設定し、パラメータＳを用いてマスク幅を設定し、これらの周期及びマスク幅のマスク信号を生成して出力するようにした。そして、制御部２の割り込み信号処理部３は、割り込み信号ＩＲＱ１及びマスク信号を入力し、割り込み信号ＩＲＱ１及びマスク信号を論理積演算することで、マスク信号を用いて割り込み信号ＩＲＱ１にマスク処理を施し、タスク起動信号を生成し、タスク処理部４は、タスク起動信号に基づいて所定のタスクを実行するようにした。 As described above, according to the information processing apparatus 1 according to the embodiment of the present invention, the local timer 12 outputs the interrupt signal IRQ1 having a constant period, and the PLL circuit 13 sets the reference signal Fr when setting the mask pattern. In addition, the period is set using the parameters P and N, the mask width is set using the parameter S, and mask signals having these periods and the mask width are generated and output. Then, the interrupt signal processing unit 3 of the control unit 2 inputs the interrupt signal IRQ1 and the mask signal, performs a logical product operation on the interrupt signal IRQ1 and the mask signal, and performs mask processing on the interrupt signal IRQ1 using the mask signal. The task activation signal is generated, and the task processing unit 4 executes a predetermined task based on the task activation signal.

これにより、周期を可変にしたタスク起動信号が生成され、タスク起動信号の可変周期にて、所定のタスクを実行させることができるから、必要なタイミングにて必要な分解能の処理を行うことができる。 As a result, a task activation signal having a variable cycle is generated, and a predetermined task can be executed in the variable cycle of the task activation signal. Therefore, processing with a necessary resolution can be performed at a necessary timing. .

図７に示した例では、図７（２）に示すマスクパターンのマスク信号により、図７（３）（４）のように、Ｔ１の時間領域における１００μｓの短周期と、全体の時間領域における１ｍｓの長周期との２種類の周期を実現することができる。ＰＬＬ回路１３に入力されるパラメータＰ，Ｎ，Ｓを変更することにより、マスクパターンのマスク信号を変更することができ、所定のタスクを所望の可変周期にて実行させることができる。 In the example shown in FIG. 7, by the mask signal of the mask pattern shown in FIG. 7 (2), as shown in FIGS. 7 (3) and 4 (4), a short period of 100 μs in the time domain of T1 and Two types of cycles, a long cycle of 1 ms, can be realized. By changing the parameters P, N, and S input to the PLL circuit 13, the mask signal of the mask pattern can be changed, and a predetermined task can be executed at a desired variable period.

また、図７に示したように、Ｔ２の時間領域は、１００μｓ毎の高分解能の処理が行われない空き時間となるから、Ｔ２の時間領域に対し、優先度の低い他のタスクを割り当てることができる。したがって、ＣＰＵ１０の負荷を低減し、効率的なタスク実行処理を実現することが可能となる。 Further, as shown in FIG. 7, since the time region of T2 is a free time in which high-resolution processing is not performed every 100 μs, another task with a low priority is assigned to the time region of T2. Can do. Therefore, it is possible to reduce the load on the CPU 10 and realize efficient task execution processing.

以上、実施形態を挙げて本発明を説明したが、本発明は前記実施形態に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。前記実施形態にて説明した情報処理装置１は、パーソナルコンピュータ、携帯端末だけでなく、コントローラ、インバータ等の産業用の制御装置にも適用がある。要するに、本発明は、一定周期の割り込み信号に基づいてタスクを実行する装置に適用がある。 The present invention has been described with reference to the embodiment. However, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the technical idea thereof. The information processing apparatus 1 described in the embodiment is applicable not only to personal computers and portable terminals, but also to industrial control apparatuses such as controllers and inverters. In short, the present invention is applicable to an apparatus that executes a task based on an interrupt signal having a fixed period.

１情報処理装置
２制御部
３割り込み信号処理部
４タスク処理部
１０ＣＰＵ
１１メモリ
１２ローカルタイマ
１３ＰＬＬ回路
１４Ｉ／Ｏインターフェース
１５バス
２０差分器
２１ローパスフィルタ
２２電圧制御発振器
２３プリスケーラ
２４プログラマブルデバイダ
２５フィルタ
２６マスク幅設定器 DESCRIPTION OF SYMBOLS 1 Information processing apparatus 2 Control part 3 Interrupt signal processing part 4 Task processing part 10 CPU
DESCRIPTION OF SYMBOLS 11 Memory 12 Local timer 13 PLL circuit 14 I / O interface 15 Bus 20 Differentiator 21 Low pass filter 22 Voltage controlled oscillator 23 Prescaler 24 Programmable divider 25 Filter 26 Mask width setting device

Claims

一定周期の割り込み信号に基づいて、タスクを実行する情報処理装置において、
所定周波数の基準信号を入力し、前記基準信号と所定のフィードバック信号との間の差分に基づいて、第１のパラメータに応じた周波数の交流信号を発振し、前記交流信号から矩形波の信号を生成し、前記矩形波の信号から、第２のパラメータに応じたマスク幅の時間領域を有するマスク信号を生成するＰＬＬ（Phase Locked Loop）回路と、
前記一定周期の割り込み信号を入力すると共に、前記ＰＬＬ回路により生成されたマスク信号を入力し、前記一定周期の割り込み信号から、前記マスク信号におけるマスク幅の時間領域をマスクしたタスク起動信号を生成し、前記タスク起動信号に基づいて前記タスクを実行する制御部と、を備えたことを特徴とする情報処理装置。 In an information processing apparatus that executes a task based on an interrupt signal of a certain period,
A reference signal having a predetermined frequency is input, an AC signal having a frequency according to a first parameter is oscillated based on a difference between the reference signal and a predetermined feedback signal, and a rectangular wave signal is generated from the AC signal. A PLL (Phase Locked Loop) circuit that generates a mask signal having a time region with a mask width according to a second parameter from the rectangular wave signal;
The interrupt signal with the fixed period is input, and the mask signal generated by the PLL circuit is input, and a task activation signal is generated by masking the time domain of the mask width in the mask signal from the interrupt signal with the fixed period. And a control unit that executes the task based on the task activation signal.

請求項１に記載の情報処理装置において、
前記ＰＬＬ回路は、
前記基準信号と前記フィードバック信号との間の差分を算出する差分器と、
前記差分器により算出された差分にフィルタ処理を施すローパスフィルタと、
前記ローパスフィルタによりフィルタ処理された差分に応じた周波数にて、前記交流信号を発振する発振器と、
前記発振器により発振した交流信号に前記第１のパラメータの逆数を乗算し、前記乗算後の信号を前記フィードバック信号として生成する乗算器と、
前記発振器により発振した交流信号にフィルタ処理を施し、前記矩形波の信号を生成するフィルタと、
前記フィルタにより生成された矩形波の信号に対し、前記第２のパラメータに応じた時間をマスク幅として設定し、前記マスク幅の時間領域を有する矩形波のマスク信号を生成するマスク幅設定器と、を備えたことを特徴とする情報処理装置。 The information processing apparatus according to claim 1,
The PLL circuit includes:
A differentiator for calculating a difference between the reference signal and the feedback signal;
A low-pass filter that filters the difference calculated by the differentiator;
An oscillator that oscillates the AC signal at a frequency according to the difference filtered by the low-pass filter;
A multiplier that multiplies the AC signal oscillated by the oscillator by the inverse of the first parameter and generates the multiplied signal as the feedback signal;
Filtering the alternating current signal oscillated by the oscillator to generate the rectangular wave signal;
A mask width setting unit configured to set a time corresponding to the second parameter as a mask width for the rectangular wave signal generated by the filter, and to generate a rectangular wave mask signal having a time region of the mask width; An information processing apparatus comprising: