JP2016006950A - Frequency synthesizer - Google Patents
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Abstract
Description
この発明は、例えば、通信装置の局部発振源やレーダ装置の信号源として用いられる周波数シンセサイザに関するものである。 The present invention relates to a frequency synthesizer used as a local oscillation source of a communication device or a signal source of a radar device, for example.
周波数シンセサイザの重要な性能指標は2つある。1つ目の重要な性能指標は周波数分解能であり、周波数を細かく切り替えることができるほど性能が良いとされている。
周波数を細かく切り替えることが可能な周波数シンセサイザとして、以下の非特許文献1に開示されているようなフラクショナルN PLL(Phase Locked Loop)シンセサイザがある。
There are two important performance indicators for frequency synthesizers. The first important performance index is frequency resolution, and it is said that the performance is so good that the frequency can be finely switched.
As a frequency synthesizer capable of finely switching the frequency, there is a fractional N PLL (Phase Locked Loop) synthesizer as disclosed in Non-Patent
フラクショナルN PLLシンセサイザは、電圧制御発振器、位相比較器、ループフィルタなどから構成されるPLLのループの中に可変分周器を接続し、可変分周器の分周数をデルタシグマ変調器などの分周数制御回路によって制御することで、出力信号の周波数を切り替える周波数シンセサイザである。
この可変分周器の分周数は整数であるが、この分周数をデルタシグマ変調器などの分周数制御回路を用いて動的に切り替えることで、時間平均として非整数の分周(分数分周)を実現している。その結果、周波数シンセサイザの出力周波数を整数分周では実現できない細かいステップで切り替えることができる。
A fractional N PLL synthesizer connects a variable frequency divider in a PLL loop composed of a voltage controlled oscillator, a phase comparator, a loop filter, and the like, and the frequency division number of the variable frequency divider is changed to a delta sigma modulator or the like. This is a frequency synthesizer that switches the frequency of the output signal by controlling the frequency division control circuit.
The frequency division number of this variable frequency divider is an integer, but by dynamically switching the frequency division number using a frequency division number control circuit such as a delta-sigma modulator, a non-integer frequency division ( Fractional frequency division). As a result, the output frequency of the frequency synthesizer can be switched in fine steps that cannot be realized by integer division.
2つ目の重要な性能指標は位相雑音であり、位相雑音が低いほど性能が良いとされている。
フラクショナルN PLLシンセサイザでは、上述したように、PLLのループの中に可変分周器を接続しており、分周数制御回路で動的に制御される可変分周器の分周数の時間平均値をLavg(非特許文献1では「N」と記載されている)とすると、周波数シンセサイザから出力される信号の周波数は、位相比較器で比較される信号の周波数のLavg倍となり、Lavgを適切な値に設定することで、所望の周波数の信号を出力することができる。
しかし、ループフィルタのカットオフ周波数で決まるループ帯域において、周波数シンセサイザから出力される信号の位相雑音が、位相比較器が有する雑音レベルに対して20×LOG(Lavg)[dB]だけ劣化するため、位相雑音の性能が低いものとなる。
The second important performance index is phase noise, and the lower the phase noise, the better the performance.
In the fractional N PLL synthesizer, as described above, a variable frequency divider is connected in the PLL loop, and the time average of the frequency division number of the variable frequency divider that is dynamically controlled by the frequency division number control circuit. When the value is L avg (described as “N” in Non-Patent Document 1), the frequency of the signal output from the frequency synthesizer is L avg times the frequency of the signal compared by the phase comparator, and L By setting avg to an appropriate value, a signal having a desired frequency can be output.
However, in the loop band determined by the cut-off frequency of the loop filter, the phase noise of the signal output from the frequency synthesizer degrades by 20 × LOG (L avg ) [dB] with respect to the noise level of the phase comparator. The phase noise performance is low.
従来の周波数シンセサイザは以上のように構成されているので、周波数を細かく切り替えることができるが、可変分周器がPLLのループの中に接続されているため、信号の周波数が高くなると、位相雑音が高くなって、位相雑音の特性が劣化してしまう課題があった。 Since the conventional frequency synthesizer is configured as described above, the frequency can be finely switched. However, since the variable frequency divider is connected in the PLL loop, if the frequency of the signal increases, the phase noise However, there is a problem that the characteristics of phase noise deteriorates.
この発明は上記のような課題を解決するためになされたもので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる周波数シンセサイザを得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a frequency synthesizer capable of switching the frequency finely and obtaining a good phase noise characteristic.
この発明に係る周波数シンセサイザは、基準となる周波数の信号を出力する基準信号源と、基準信号源から出力された信号を分配する信号分配回路と、信号分配回路により分配された一方の信号の周波数を分周する可変分周器と、可変分周器による周波数の分周数を制御する分周数制御回路と、入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、電圧制御発振器から出力された信号と可変分周器により分周された信号とを混合して、電圧制御発振器から出力された信号の周波数を下げるミクサと、信号分配回路により分配された他方の信号とミクサにより周波数が下げられた信号との位相差を検出して、その位相差に対応する電圧を有する信号を電圧制御発振器に出力する位相比較器とを備えるようにしたものである。 The frequency synthesizer according to the present invention includes a reference signal source that outputs a signal having a reference frequency, a signal distribution circuit that distributes a signal output from the reference signal source, and a frequency of one signal distributed by the signal distribution circuit. A variable frequency divider, a frequency dividing number control circuit for controlling the frequency dividing number by the variable frequency divider, a voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal, A mixer that lowers the frequency of the signal output from the voltage controlled oscillator by mixing the signal output from the voltage controlled oscillator and the signal divided by the variable frequency divider, and the other signal distributed by the signal distribution circuit And a phase comparator that detects a phase difference between the signal having a frequency lowered by the mixer and outputs a signal having a voltage corresponding to the phase difference to the voltage controlled oscillator. .
この発明によれば、電圧制御発振器、ミクサ及び位相比較器から構成されるループの外に可変分周器を接続し、その可変分周器による周波数の分周数を制御する分周数制御回路を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果がある。 According to the present invention, a variable frequency divider is connected to a variable frequency divider outside a loop composed of a voltage controlled oscillator, a mixer, and a phase comparator, and a frequency division number is controlled by the variable frequency divider. Therefore, the frequency can be finely switched, and there can be obtained an effect of obtaining good phase noise characteristics.
実施の形態1.
図1はこの発明の実施の形態1による周波数シンセサイザを示す構成図である。
図1において、基準信号源1は位相雑音が低い水晶発振器などで構成されており、基準となる周波数frefの信号(以下、「基準信号」と称する)を出力する。
信号分配回路2は基準信号源1から出力された周波数frefの基準信号を2つに分配し、分配した一方の基準信号を逓倍器3に出力して、他方の基準信号を位相比較器13に出力する。
図1では、信号分配回路2が、単に信号経路を2つに分岐している分岐回路の例を示しているが、信号の電力を2つに分配する電力分配器などを用いるようにしてもよい。
1 is a block diagram showing a frequency synthesizer according to
In FIG. 1, a
The
Although FIG. 1 shows an example of a branch circuit in which the
逓倍器3は信号分配回路2により分配された基準信号の周波数frefを逓倍して高調波(周波数fref×Kの信号)を出力する。
逓倍器3として市販品の逓倍器を用いる場合、その逓倍数は2、3、4、5など小さいものが一般的であるが、逓倍器3として必要な逓倍数が大きい場合には、市販の逓倍器を複数個接続するようにすればよい。
図1では、逓倍器3が信号分配回路2とフィルタ4の間に接続されている例を示しているが、可変分周器5の前段、可変分周器5の後段、基準信号源1と信号分配回路2の間、信号分配回路2とフィルタ4の間のうち、いずれか1つの箇所、あるいは、複数の箇所に接続されているものであってもよい。
The
When a commercially available multiplier is used as the
FIG. 1 shows an example in which the
フィルタ4は例えば帯域通過フィルタなどから構成されており、逓倍器3から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波を通過させる。
フィルタ4は、逓倍器3から出力される不要な高調波の振幅が所望の高調波の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、逓倍器3から出力される不要な高調波の振幅が所望の高調波の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ4を接続しないようにしてもよい。
The
The
可変分周器5は分周数制御回路6により周波数の分周数Navgが制御され、フィルタ4を通過してきた高調波(周波数fref×Kの信号)を分周数Navgで分周し、周波数fref×K/Navgの信号を出力する。
分周数制御回路6は例えばデルタシグマ変調器などで構成されており、可変分周器5による周波数の分周数Navgを制御する。
図1では、信号分配回路2により分配された基準信号の周波数frefを逓倍器3が逓倍してから可変分周器5が分周する例を示しているが、信号分配回路2により分配された基準信号の周波数frefを可変分周器5が分周してから逓倍器3が逓倍するようにしてもよい。また、複数の逓倍器3を搭載し、例えば、逓倍器3、可変分周器5、逓倍器3の順番で接続するようにしてもよい。
The frequency division
FIG. 1 shows an example in which the
増幅器7は可変分周器5から出力された周波数fref×K/Navgの信号の振幅を増幅し、増幅後の信号をミクサ10のLO端子に出力する。
増幅器7は、可変分周器5から出力される信号の振幅がミクサ10を動作させるのに十分な大きさを有していない場合に接続されるものであり、可変分周器5から出力される信号がミクサ10を動作させるのに十分な振幅を有している場合には、増幅器7を接続せずに、可変分周器5から出力される信号がミクサ10のLO端子に入力されるようにしてもよい。
The
The
電圧制御発振器8はループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する発振器である。
電力分配器9は電圧制御発振器8から出力された周波数fvcoの信号の電力を2つに分配する回路であり、一方の信号の電力をミクサ10のRF端子に出力して、他方の信号の電力を出力端子15に出力している。
なお、電力分配器9として、例えば、電力を不等分配する方向性結合器を用いるようにしてもよいし、単に信号経路を2つに分岐する分岐回路を用いるようにしてもよい。
The voltage controlled
The
As the
ミクサ10は電圧制御発振器8から出力された周波数fvcoの信号と増幅器7から出力された周波数fref×K/Navgの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施し、IF端子から周波数を下げた信号を出力する。
図1では、ミクサ10のRF端子に入力される信号が電圧制御発振器8から出力された周波数fvcoの信号で、ミクサ10のLO端子に入力される信号が増幅器7から出力された周波数fref×K/Navgの信号である例を示しているが、ミクサ10のRF端子に入力される信号が増幅器7から出力された周波数fref×K/Navgの信号で、ミクサ10のLO端子に入力される信号が電圧制御発振器8から出力された周波数fvcoの信号であってもよい。
The
In FIG. 1, the signal input to the RF terminal of the
フィルタ11は例えば帯域通過フィルタなどから構成されており、ミクサ10のIF端子から出力された信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
フィルタ11は、ミクサ10から出力されるスプリアスの振幅が所望の信号の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、ミクサ10から出力されるスプリアスの振幅が所望の信号の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ11を接続しないようにしてもよい。
The
The
増幅器12はフィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
増幅器12はフィルタ11を通過してきた信号の振幅が位相比較器13を動作させるのに十分な大きさを有していない場合に接続されるものであり、フィルタ11を通過してきた信号の振幅が位相比較器13を動作させるのに十分な振幅を有している場合には、増幅器12を接続せずに、フィルタ11を通過してきた信号が位相比較器13に入力されるようにしてもよい。
なお、フィルタ11と増幅器12の接続順は逆でもよく、増幅器12がミクサ10のIF端子から出力された信号を増幅してから、フィルタ11がスプリアスを除去して、所望の信号(周波数fifの信号)を通過させるようにしてもよい。
The
The
Note that the order of connection between the
位相比較器13は信号分配回路2により分配された周波数frefの基準信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ループフィルタ14は位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
出力端子15は電力分配器9により分配された電圧制御発振器8の出力信号を外部に出力する端子である。
The
The
The
次に動作について説明する。
基準信号源1は、基準となる周波数frefの基準信号を出力する。
信号分配回路2は、基準信号源1から出力された周波数frefの基準信号を2つに分配し、分配した一方の基準信号を逓倍器3に出力して、他方の基準信号を位相比較器13に出力する。
Next, the operation will be described.
The
The
逓倍器3は、信号分配回路2から周波数frefの基準信号を受けると、その周波数frefを逓倍して所望の高調波(周波数fref×Kの信号)を含む複数の高調波をフィルタ4に出力する。
フィルタ4は、逓倍器3から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波(周波数fref×Kの信号)を通過させる。
When the
The
分周数制御回路6は、可変分周器5による周波数の分周数Navgを制御する。ここで、Navgは、可変分周器5の分周数の時間平均値を表している。
可変分周器5は、分周数制御回路6により周波数の分周数Navgが制御され、フィルタ4を通過してきた高調波(周波数fref×Kの信号)の周波数を分周数Navgで分周し、周波数fref×K/Navgの信号を出力する。
可変分周器5は、位相雑音の劣化を避けるため、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に接続されている。
The frequency division
In the
The
増幅器7は、可変分周器5から周波数fref×K/Navgの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ10のLO端子に出力する。
電圧制御発振器8は、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する。
電力分配器9は、電圧制御発振器8から出力された周波数fvcoの信号の電力を2つに分配し、一方の信号の電力をミクサ10のRF端子に出力して、他方の信号の電力を出力端子15に出力する。
When the
The voltage controlled
The
ミクサ10は、電圧制御発振器8から出力された周波数fvcoの信号がRF端子に入力され、増幅器7から出力された周波数fref×K/Navgの信号がLO端子に入力されると、その周波数fvcoの信号と周波数fref×K/Navgの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ10のIF端子から、下記の式(1)で表される複数の周波数の信号が出力される。
ここでは説明の便宜上、複数の周波数の信号のうち、i=1、j=−1の成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
When the signal of the frequency f vco output from the voltage controlled
In this case, signals having a plurality of frequencies represented by the following expression (1) are output from the IF terminal of the
Here, for convenience of explanation, it is assumed that components of i = 1 and j = −1 among a plurality of frequency signals are desired signals, and other components are unnecessary components (spurious).
フィルタ11は、ミクサ10のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
The
The
位相比較器13は、信号分配回路2により分配された周波数frefの基準信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ここで、増幅器12により増幅された信号の周波数fifが、信号分配回路2により分配された基準信号の周波数frefよりも低い場合、電圧制御発振器8から出力される信号の周波数fvcoを高くさせる電圧信号がループフィルタ14に出力される。
一方、増幅器12により増幅された信号の周波数fifが、信号分配回路2により分配された基準信号の周波数frefよりも高い場合、電圧制御発振器8から出力される信号の周波数fvcoを低くさせる電圧信号がループフィルタ14に出力される。
最終的には、増幅器12により増幅された信号の周波数fifと信号分配回路2により分配された基準信号の周波数frefが等しくなるように収束する。
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
The
When the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
The
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(3)のように表される。
したがって、出力端子15から出力される信号の周波数foutは、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
また、可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
Here, assuming that the frequency of the signal output from the
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
また、式(3)より、出力端子15から出力される信号の周波数foutは、位相比較器13で比較される基準信号の周波数frefの(1+K/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Further, from the expression (3), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態1によれば、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に可変分周器5を接続し、可変分周器5による周波数の分周数Navgを制御する分周数制御回路6を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
As apparent from the above, according to the first embodiment, a PLL loop including the voltage controlled
実施の形態2.
上記実施の形態1では、可変分周器5がフィルタ4と増幅器7の間に接続されているものを示したが、可変分周器5が信号分配回路2と位相比較器13の間に接続されていてもよい。
図2はこの発明の実施の形態2による周波数シンセサイザを示す構成図であり、図2において、図1と同一符号は同一または相当部分を示すので説明を省略する。
図2では、逓倍器3が信号分配回路2とフィルタ4の間に接続されている例を示しているが、可変分周器5の前段、可変分周器5の後段、基準信号源1と信号分配回路2の間、信号分配回路2とフィルタ4の間のうち、いずれか1つの箇所、あるいは、複数の箇所に接続されているものであってもよい。
In the first embodiment, the
FIG. 2 is a block diagram showing a frequency synthesizer according to
FIG. 2 shows an example in which the
次に動作について説明する。
基準信号源1は、基準となる周波数frefの基準信号を出力する。
信号分配回路2は、基準信号源1から出力された周波数frefの基準信号を2つに分配し、分配した一方の基準信号を可変分周器5に出力して、他方の基準信号を逓倍器3に出力する。
Next, the operation will be described.
The
The
分周数制御回路6は、可変分周器5による周波数の分周数Navgを制御する。
可変分周器5は、分周数制御回路6により周波数の分周数Navgが制御され、信号分配回路2により分配された基準信号の周波数frefを分周数Navgで分周し、周波数fref/Navgの信号を位相比較器13に出力する。
可変分周器5は、上記実施の形態1と同様に、位相雑音の劣化を避けるため、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に接続されている。
The frequency division
The
As in the first embodiment, the
逓倍器3は、信号分配回路2から周波数frefの基準信号を受けると、その周波数frefを逓倍して所望の高調波(周波数fref×Kの信号)を含む複数の高調波をフィルタ4に出力する。
フィルタ4は、逓倍器3から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波(周波数fref×Kの信号)を通過させる。
増幅器7は、フィルタ4を通過してきた周波数fref×Kの信号の振幅を増幅し、増幅後の信号をミクサ10のLO端子に出力する。
When the
The
The
電圧制御発振器8は、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する。
電力分配器9は、電圧制御発振器8から出力された周波数fvcoの信号の電力を2つに分配し、一方の信号の電力をミクサ10のRF端子に出力して、他方の信号の電力を出力端子15に出力する。
The voltage controlled
The
ミクサ10は、電圧制御発振器8から出力された周波数fvcoの信号がRF端子に入力され、増幅器7から出力された周波数fref×Kの信号がLO端子に入力されると、その周波数fvcoの信号と周波数fref×Kの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ10のIF端子から、下記の式(4)で表される複数の周波数の信号が出力される。
ここでは説明の便宜上、複数の周波数の信号のうち、i=1、j=−1の成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
When the signal of the frequency f vco output from the voltage controlled
In this case, signals having a plurality of frequencies represented by the following expression (4) are output from the IF terminal of the
Here, for convenience of explanation, it is assumed that components of i = 1 and j = −1 among a plurality of frequency signals are desired signals, and other components are unnecessary components (spurious).
フィルタ11は、ミクサ10のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
The
The
位相比較器13は、可変分周器5により分周された周波数fref/Navgの信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ここで、増幅器12により増幅された信号の周波数fifが、可変分周器5により分周された信号の周波数fref/Navgよりも低い場合、電圧制御発振器8から出力される信号の周波数fvcoを高くさせる電圧信号がループフィルタ14に出力される。
一方、増幅器12により増幅された信号の周波数fifが、可変分周器5により分周された信号の周波数fref/Navgよりも高い場合、電圧制御発振器8から出力される信号の周波数fvcoを低くさせる電圧信号がループフィルタ14に出力される。
最終的には、増幅器12により増幅された信号の周波数fifと可変分周器5により分周された信号の周波数fref/Navgが等しくなるように収束する。
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
The
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Finally, the frequency f if of the signal amplified by the
The
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(6)のように表される。
したがって、出力端子15から出力される信号の周波数foutは、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
また、可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
Here, if the frequency of the signal output from the
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
また、式(6)より、出力端子15から出力される信号の周波数foutは、基準信号の周波数frefの(K+1/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Further, from the equation (6), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態2によれば、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に可変分周器5を接続し、可変分周器5による周波数の分周数Navgを制御する分周数制御回路6を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
As apparent from the above, according to the second embodiment, a PLL loop including the voltage controlled
実施の形態3.
上記実施の形態1では、可変分周器5がフィルタ4と増幅器7の間に接続されているものを示したが、可変分周器5が基準信号源1と信号分配回路2の間に接続されていてもよい。
図3はこの発明の実施の形態3による周波数シンセサイザを示す構成図であり、図3において、図1と同一符号は同一または相当部分を示すので説明を省略する。
図3では、逓倍器3が信号分配回路2とフィルタ4の間に接続されている例を示しているが、可変分周器5の前段、可変分周器5の後段、信号分配回路2と位相比較器13の間、信号分配回路2とフィルタ4の間のうち、いずれか1つの箇所、あるいは、複数の箇所に接続されているものであってもよい。
In the first embodiment, the
3 is a block diagram showing a frequency synthesizer according to
FIG. 3 shows an example in which the
次に動作について説明する。
基準信号源1は、基準となる周波数frefの基準信号を出力する。
分周数制御回路6は、可変分周器5による周波数の分周数Navgを制御する。
可変分周器5は、分周数制御回路6により周波数の分周数Navgが制御され、基準信号源1から出力された基準信号の周波数frefを分周数Navgで分周し、周波数fref/Navgの信号を信号分配回路2に出力する。
可変分周器5は、上記実施の形態1と同様に、位相雑音の劣化を避けるため、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に接続されている。
Next, the operation will be described.
The
The frequency division
As in the first embodiment, the
信号分配回路2は、可変分周器5から出力された周波数fref/Navgの信号を2つに分配し、分配した一方の信号を逓倍器3に出力して、他方の信号を位相比較器13に出力する。
逓倍器3は、信号分配回路2から周波数fref/Navgの信号を受けると、その周波数fref/Navgを逓倍して所望の高調波(周波数fref×K/Navgの信号)を含む複数の高調波をフィルタ4に出力する。
フィルタ4は、逓倍器3から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波(周波数fref×K/Navgの信号)を通過させる。
増幅器7は、フィルタ4を通過してきた周波数fref×K/Navgの信号の振幅を増幅し、増幅後の信号をミクサ10のLO端子に出力する。
The
When the
The
The
電圧制御発振器8は、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する。
電力分配器9は、電圧制御発振器8から出力された周波数fvcoの信号の電力を2つに分配し、一方の信号の電力をミクサ10のRF端子に出力して、他方の信号の電力を出力端子15に出力する。
The voltage controlled
The
ミクサ10は、電圧制御発振器8から出力された周波数fvcoの信号がRF端子に入力され、増幅器7から出力された周波数fref×K/Navgの信号がLO端子に入力されると、その周波数fvcoの信号と周波数fref×K/Navgの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ10のIF端子から、下記の式(7)で表される複数の周波数の信号が出力される。
ここでは説明の便宜上、複数の周波数の信号のうち、i=1、j=−1の成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
When the signal of the frequency f vco output from the voltage controlled
In this case, signals of a plurality of frequencies represented by the following expression (7) are output from the IF terminal of the
Here, for convenience of explanation, it is assumed that components of i = 1 and j = −1 among a plurality of frequency signals are desired signals, and other components are unnecessary components (spurious).
フィルタ11は、ミクサ10のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
The
The
位相比較器13は、信号分配回路2により分配された周波数fref/Navgの信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ここで、増幅器12により増幅された信号の周波数fifが、信号分配回路2により分配された周波数fref/Navgの信号よりも低い場合、電圧制御発振器8から出力される信号の周波数fvcoを高くさせる電圧信号がループフィルタ14に出力される。
一方、増幅器12により増幅された信号の周波数fifが、信号分配回路2により分配された周波数fref/Navgの信号よりも高い場合、電圧制御発振器8から出力される信号の周波数fvcoを低くさせる電圧信号がループフィルタ14に出力される。
最終的には、増幅器12により増幅された信号の周波数fifと信号分配回路2により分配された信号の周波数fref/Navgが等しくなるように収束する。
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
The
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
The
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(9)のように表される。
したがって、出力端子15から出力される信号の周波数foutは、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
また、可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
Here, if the frequency of the signal output from the
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
また、式(9)より、出力端子15から出力される信号の周波数foutは、基準信号の周波数frefの(1+K)/Navg倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Further, from the equation (9), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態3によれば、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に可変分周器5を接続し、可変分周器5による周波数の分周数Navgを制御する分周数制御回路6を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
As apparent from the above, according to the third embodiment, a PLL loop including the voltage controlled
実施の形態4.
図4はこの発明の実施の形態4による周波数シンセサイザを示す構成図であり、図4において、図1と同一符号は同一または相当部分を示すので説明を省略する。
分周器16は電圧制御発振器8から出力された信号の周波数fvcoを分周数Mで分周して、周波数fvco/Mの信号をミクサ10のRF端子に出力する。
分周器16は、分周数がMに固定されている固定分周器でもよいし、外部から与えられる制御信号で分周数Mが設定される可変分周器でもよい。
図4では、分周器16が電力分配器9とミクサ10の間に接続されている例を示しているが、ミクサ10とフィルタ11の間、フィルタ11と増幅器12の間、あるいは、増幅器12と位相比較器13の間に接続されていてもよい。
4 is a block diagram showing a frequency synthesizer according to
The
The
FIG. 4 shows an example in which the
次に動作について説明する。
図4の周波数シンセサイザにおける基本的な動作は、上記実施の形態1と同様である。
図4の周波数シンセサイザには、電圧制御発振器8から出力された信号の周波数fvcoを分周数Mで分周する分周器16が、電力分配器9とミクサ10の間に接続されているため、ミクサ10のRF端子に入力される信号の周波数がfvco/Mになる点で、上記実施の形態1と相違している。
このため、ミクサ10のIF端子から出力される信号は、下記の式(10)のように表される。
ここでは説明の便宜上、複数の周波数の信号のうち、i=1、j=−1の成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
Next, the operation will be described.
The basic operation of the frequency synthesizer of FIG. 4 is the same as that of the first embodiment.
In the frequency synthesizer of FIG. 4, a
For this reason, the signal output from the IF terminal of the
Here, for convenience of explanation, it is assumed that components of i = 1 and j = −1 among a plurality of frequency signals are desired signals, and other components are unnecessary components (spurious).
フィルタ11は、ミクサ10のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
The
The
位相比較器13は、信号分配回路2により分配された周波数frefの基準信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
The
The
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(12)のように表される。
Here, if the frequency of the signal output from the
図4の周波数シンセサイザと図1の周波数シンセサイザが、同じ周波数fvcoの信号を出力する場合、式(12)と式(3)を比べると分かるように、図4の周波数シンセサイザは、図1の周波数シンセサイザより、分周器16の分周数Mの分だけ逓倍器3の逓倍数Kを小さくすることができる。
また、出力端子15から出力される信号の周波数foutは、上記実施の形態1と同様に、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
When the frequency synthesizer of FIG. 4 and the frequency synthesizer of FIG. 1 output a signal of the same frequency f vco , as can be seen by comparing the equations (12) and (3), the frequency synthesizer of FIG. The frequency synthesizer can reduce the multiplication number K of the
Further, the frequency f out of the signal output from the
Since the frequency division number N avg of the frequency by the
式(12)より、出力端子15から出力される信号の周波数foutは、位相比較器13で比較される基準信号の周波数frefのM×(1+K/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音の劣化が小さくなる。
この実施の形態4では、分周器16がPLLのループの中に接続されており、分周器16がPLLのループの中に接続されていない場合と比べて、分周器16の分周数Mの分だけ位相雑音が劣化する。ただし、周波数の切り替えはPLLのループ外に接続されている可変分周器5の分周数Navgを変化させることで行い、PLLのループ中の分周器16の分周数Mは固定値で使用される。そのため、非特許文献1に開示されている周波数シンセサイザのように、PLLループの中に接続された可変分周器の分周数を切り替えることで周波数を切り替える構成と比べて、本願の構成は「切り替える周波数の範囲に応じて分周器16の分周数Mの値を大きくする必要がない」ため、非特許文献1に開示されている周波数シンセサイザより、位相雑音の劣化が小さくなる(位相雑音が改善する)。
From equation (12), the frequency f out of the signal output from the
However, the
In the fourth embodiment, the
この実施の形態4では、図1の周波数シンセサイザに対して、分周器16を追加している例を示したが、図2又は図3の周波数シンセサイザに対して、分周器16を追加するようにしてもよく、同様の効果が得られる。
In the fourth embodiment, the example in which the
実施の形態5.
上記実施の形態1〜4では、電圧制御発振器8が、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力するものを示したが、電圧制御発振器8の代わりに、高調波電圧制御発振器を用いることで、逓倍器3の逓倍数Kを低減するようにしてもよい。
In the first to fourth embodiments, the voltage controlled
図5はこの発明の実施の形態5による周波数シンセサイザを示す構成図であり、図5において、図1と同一符号は同一または相当部分を示すので説明を省略する。
高調波電圧制御発振器17はループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力するとともに、周波数fvcoの信号のP(Pは2以上の整数)次の高調波を出力する。
デュプレクサ18は高調波電圧制御発振器17から出力された複数の周波数の信号を分離して、周波数fvcoの信号をミクサ10のRF端子に出力するとともに、P次の高調波(周波数P×fvcoの信号)を出力端子15に出力する。
5 is a block diagram showing a frequency synthesizer according to
The harmonic voltage controlled
The
次に動作について説明する。
図5の周波数シンセサイザにおける基本的な動作は、上記実施の形態1と同様である。
高調波電圧制御発振器17は、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する。
また、高調波電圧制御発振器17は、周波数fvcoの信号のP次の高調波を出力する。
デュプレクサ18は、高調波電圧制御発振器17から複数の周波数の信号を受けると、複数の周波数の信号を分離して、周波数fvcoの信号をミクサ10のRF端子に出力するとともに、P次の高調波(周波数P×fvcoの信号)を出力端子15に出力する。
Next, the operation will be described.
The basic operation of the frequency synthesizer of FIG. 5 is the same as that of the first embodiment.
The harmonic voltage controlled
Further, the harmonic voltage controlled
When the
このため、出力端子15から出力される信号は、デュプレクサ18から出力されたP次の高調波(周波数P×fvcoの信号)であるため、出力端子15から出力される信号の周波数foutは、下記の式(13)のように表される。
For this reason, since the signal output from the
したがって、出力端子15から出力される信号の周波数foutは、上記実施の形態1において、出力端子15から出力される信号の周波数foutと比べると、周波数がP倍になっている。
このため、図5の周波数シンセサイザと図1の周波数シンセサイザが、同じ周波数fvcoの信号を出力する場合、式(13)と式(3)を比べると分かるように、図5の周波数シンセサイザは、図1の周波数シンセサイザより、高調波電圧制御発振器17から出力される高調波の次数Pの分だけ逓倍器3の逓倍数Kを小さくすることができる。
また、出力端子15から出力される信号の周波数foutは、上記実施の形態1と同様に、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
Therefore, the frequency f out of the signal output from the
Therefore, when the frequency synthesizer of FIG. 5 and the frequency synthesizer of FIG. 1 output a signal of the same frequency f vco , the frequency synthesizer of FIG. From the frequency synthesizer of FIG. 1, the multiplication number K of the
Further, the frequency f out of the signal output from the
Since the frequency division number N avg of the frequency by the
式(13)より、出力端子15から出力される信号の周波数foutは、位相比較器13で比較される基準信号の周波数frefのP×(1+K/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、上記実施の形態1と同様に、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
From Expression (13), the frequency f out of the signal output from the
However, the
Therefore, as in the first embodiment, better phase noise characteristics can be obtained compared to the frequency synthesizer disclosed in
この実施の形態5では、図1の周波数シンセサイザにおいて、電圧制御発振器8の代わりに高調波電圧制御発振器17を設けて、電力分配器9の代わりにデュプレクサ18を設けているものを示したが、図2〜図4の周波数シンセサイザにおいて、電圧制御発振器8の代わりに高調波電圧制御発振器17を設けて、電力分配器9の代わりにデュプレクサ18を設けるようにしてもよく、同様の効果が得られる。
In the fifth embodiment, in the frequency synthesizer of FIG. 1, the harmonic voltage controlled
実施の形態6.
上記実施の形態1〜5では、ミクサ10がRF端子に入力された信号とLO端子に入力された信号とを混合するものを示したが、ミクサ10の代わりに、高調波ミクサを用いることで、逓倍器3の逓倍数Kを低減するようにしてもよい。
In the first to fifth embodiments described above, the
図6はこの発明の実施の形態6による周波数シンセサイザを示す構成図であり、図6において、図1と同一符号は同一または相当部分を示すので説明を省略する。
高調波ミクサ19は局部発振周波数の高調波の周波数で動作するミクサであり、電圧制御発振器8から出力された周波数fvcoの信号と増幅器7から出力された周波数fref×K/Navgの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施し、IF端子から周波数を下げた信号を出力する。
6 is a block diagram showing a frequency synthesizer according to
The
ここで、高調波ミクサ19と図1のミクサ10との違いを説明する。
RF端子に入力される信号の周波数をfrf、LO端子に入力される信号の周波数をfloとすると、IF端子から、下記の式(14)で表される複数の周波数の信号が出力される。
Here, the difference between the
If the frequency of the signal input to the RF terminal is f rf and the frequency of the signal input to the LO terminal is f lo , a signal having a plurality of frequencies represented by the following expression (14) is output from the IF terminal. The
一般的なミクサでは、下記の式(14)で表される複数の周波数の信号のうち、i=1、j=−1の成分の電力、あるいは、i=1、j=1の成分の電力が最も高く出力されるように設計されている。
これに対して、高調波ミクサ19では、i=1、j=−Q(Qは2以上の整数)の成分の電力、あるいは、i=1、j=Qの成分の電力が最も高く出力されるように設計されている。
In a general mixer, out of a plurality of frequency signals represented by the following formula (14), i = 1, j = −1 component power, or i = 1, j = 1 component power Is designed to produce the highest output.
On the other hand, in the
次に動作について説明する。
図6の周波数シンセサイザにおける基本的な動作は、上記実施の形態1と同様である。
高調波ミクサ19は、電圧制御発振器8から出力された周波数fvcoの信号がRF端子に入力され、増幅器7から出力された周波数fref×K/Navgの信号がLO端子に入力されると、その周波数fvcoの信号と周波数fref×K/Navgの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施する。
この場合、高調波ミクサ19のIF端子から、下記の式(15)で表される複数の周波数の信号が出力される。
ここでは説明の便宜上、複数の周波数の信号のうち、i=1、j=−Qの成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
Next, the operation will be described.
The basic operation of the frequency synthesizer of FIG. 6 is the same as that of the first embodiment.
In the
In this case, signals of a plurality of frequencies represented by the following equation (15) are output from the IF terminal of the
Here, for convenience of explanation, it is assumed that components of i = 1 and j = −Q are desired signals and other components are unnecessary components (spurious) among signals having a plurality of frequencies.
フィルタ11は、高調波ミクサ19のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
The
The
位相比較器13は、信号分配回路2により分配された周波数frefの基準信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
The
The
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(17)のように表される。
Here, assuming that the frequency of the signal output from the
したがって、出力端子15から出力される信号の周波数foutは、上記実施の形態1において、出力端子15から出力される信号の周波数foutと比べると、周波数が高調波ミクサ19のLO周波数に対する次数Qの分だけ高くなっている。
このため、図6の周波数シンセサイザと図1の周波数シンセサイザが、同じ周波数fvcoの信号を出力する場合、図6の周波数シンセサイザでは、逓倍器3の逓倍数KをK/Qに置き換えればよいため、図1の周波数シンセサイザより逓倍器3の逓倍数Kを小さくすることができる。
また、出力端子15から出力される信号の周波数foutは、上記実施の形態1と同様に、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
Therefore, the frequency f out of the signal output from the
Therefore, when the frequency synthesizer in FIG. 6 and the frequency synthesizer in FIG. 1 output a signal having the same frequency f vco , the frequency synthesizer in FIG. The frequency multiplier K of the
Further, the frequency f out of the signal output from the
Since the frequency division number N avg of the frequency by the
式(17)より、出力端子15から出力される信号の周波数foutは、位相比較器13で比較される基準信号の周波数frefの(1+Q×K/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、上記実施の形態1と同様に、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
From Expression (17), the frequency f out of the signal output from the
However, the
Therefore, as in the first embodiment, better phase noise characteristics can be obtained compared to the frequency synthesizer disclosed in
この実施の形態6では、図1の周波数シンセサイザにおいて、ミクサ10の代わりに、高調波ミクサ19を設けているものを示したが、図2〜図5の周波数シンセサイザにおいて、ミクサ10の代わりに、高調波ミクサ19を設けるようにしてもよく、同様の効果が得られる。
In the sixth embodiment, the
実施の形態7.
図7はこの発明の実施の形態7による周波数シンセサイザを示す構成図であり、図7において、図2と同一符号は同一または相当部分を示すので説明を省略する。
フィルタ20は電圧制御発振器8から出力される周波数fvcoの信号が、第1の周波数flo+fifの信号又は第2の周波数flo−fifの信号であるとき、いずれか一方の周波数の信号だけをミクサ10に与える。
7 is a block diagram showing a frequency synthesizer according to
When the signal of the frequency f vco output from the voltage controlled
次に動作について説明する。
フィルタ20が設けられていない場合、電圧制御発振器8から出力された周波数fvcoの信号がミクサ10のRF端子に入力されるが、電圧制御発振器8から出力される周波数fvcoの信号は、周波数flo+fifの信号の可能性と、周波数flo−fifの信号の可能性とがある。
ミクサ10は、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo+fifの信号であっても、周波数flo−fifの信号であっても、周波数fvcoの信号がRF端子に入力されると、周波数fvcoの信号とLO端子から入力された周波数floの信号を混合することで、IF端子から周波数fifの信号を出力する。
Next, the operation will be described.
If the
位相比較器13では、ミクサ10のIF端子から出力された信号の周波数fifが、可変分周器5により分周された信号の周波数fref/Navgと等しくなるように動作することで、周波数fvcoと周波数frefの同期が図られる。
したがって、出力端子15から出力させたい所望の信号の周波数foutが、例えば、周波数flo+fifであっても、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo−fifの信号であれば、周波数flo−fifと周波数frefの同期が図られて、所望の信号ではない周波数flo−fifの信号が出力端子15から出力される。
この実施の形態7では、所望の信号である周波数flo+fifの信号だけが出力端子15から出力されるようにフィルタ20を設けている。
The
Therefore, even if the frequency f out of the desired signal to be output from the
In the seventh embodiment, the
フィルタ20は、例えば、所望の信号が周波数flo+fifの信号である場合、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo+fifの信号であれば、その信号をミクサ10のRF端子に与えるが、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo−fifの信号であれば、その信号を遮断して、ミクサ10のRF端子に入力されないようにする。
これにより、周波数flo+fifと周波数frefの同期が図られて、所望の信号である周波数flo+fifの信号が確実に出力端子15から出力されるようになる。
As a result, the frequency f lo + f if and the frequency f ref are synchronized with each other, and the signal of the frequency f lo + f if which is a desired signal is reliably output from the
ここでは、所望の信号が周波数flo+fifの信号である場合を示したが、所望の信号が周波数flo−fifの信号である場合、フィルタ20は、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo−fifの信号であれば、その信号をミクサ10のRF端子に与えるが、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo+fifの信号であれば、その信号を遮断して、ミクサ10のRF端子に入力されないようにする。
Here, a case where the desired signal is a signal having the frequency f lo + f if is shown, but when the desired signal is a signal having the frequency f lo −f if , the
この実施の形態7では、図2の周波数シンセサイザにおいて、フィルタ20を追加しているものを示したが、図1、図3〜図6の周波数シンセサイザにおいて、フィルタ20を追加するようにしてもよく、同様の効果が得られる。
In the seventh embodiment, the
実施の形態8.
上記実施の形態2では、ミクサ10が、RF端子から入力された信号と、LO端子から入力された信号とを混合するものを示したが、ミクサ10の代わりに、イメージリジェクションミクサを用いるようにしてもよい。
In the second embodiment, the
図8はこの発明の実施の形態8による周波数シンセサイザを示す構成図であり、図8において、図2と同一符号は同一または相当部分を示すので説明を省略する。
イメージリジェクションミクサ21は例えば周波数flo+fifの信号が所望の信号である場合、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo+fifの信号であれば、RF端子から入力された信号とLO端子から入力された信号とを混合する周波数変換処理を実施することで、IF端子から周波数fifの信号を出力するが、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo−fifの信号であれば、RF端子から入力された信号とLO端子から入力された信号とを混合する周波数変換処理を実施しないミクサである。
8 is a block diagram showing a frequency synthesizer according to
For example, when the signal of the frequency f lo + f if is a desired signal, the
次に動作について説明する。
上記実施の形態7では、出力端子15から出力させたい所望の信号の周波数foutが、例えば、周波数flo+fifである場合、フィルタ20が、周波数flo+fifの信号と周波数flo−fifの信号を分離して、周波数flo−fifの信号を抑圧するようにしているが、出力信号の周波数foutに応じて位相比較器13で比較する周波数fifを小さくしなければならない場合、周波数fifが小さくなるほど、周波数flo+fifと周波数flo−fifが近くなるため、フィルタ20において、周波数flo+fifの信号と周波数flo−fifの信号を分離することが困難になることがある。
この実施の形態8では、周波数fifが小さくなっても、所望の信号である周波数flo+fifの信号だけを出力することができるようにするためにイメージリジェクションミクサ21を設けている。
Next, the operation will be described.
In the seventh embodiment, when the frequency f out of a desired signal to be output from the
In the eighth embodiment, an
イメージリジェクションミクサ21は、例えば、周波数flo+fifの信号が所望の信号である場合、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo+fifの信号であれば、RF端子から入力された周波数flo+fifの信号とLO端子から入力された周波数floの信号を混合する周波数変換処理を実施することで、IF端子から周波数fifの信号を出力する。
一方、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo−fifの信号であれば、RF端子から入力された周波数flo−fifの信号とLO端子から入力された周波数floの信号を混合する周波数変換処理を実施しないようにする。
これにより、周波数flo+fifと周波数frefの同期が図られて、所望の信号である周波数flo+fifの信号が確実に出力端子15から出力されるようになる。
よって、上記実施の形態7よりも、広帯域に所望の信号を出力することができるようになる。
For example, if the signal of frequency f lo + f if is a desired signal, the
On the other hand, if the signal of the signal frequency f lo -f an if frequency f vco output from the voltage controlled
As a result, the frequency f lo + f if and the frequency f ref are synchronized with each other, and the signal of the frequency f lo + f if which is a desired signal is reliably output from the
Therefore, a desired signal can be output in a wider band than in the seventh embodiment.
ここでは、所望の信号が周波数flo+fifの信号である場合を示したが、所望の信号が周波数flo−fifの信号である場合、イメージリジェクションミクサ21は、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo−fifの信号であれば、RF端子から入力された周波数flo−fifの信号とLO端子から入力された周波数floの信号を混合する周波数変換処理を実施することで、IF端子から周波数fifの信号を出力する。
一方、電圧制御発振器8から出力された周波数fvcoの信号が周波数flo+fifの信号であれば、RF端子から入力された周波数flo+fifの信号とLO端子から入力された周波数floの信号を混合する周波数変換処理を実施しないようにする。
これにより、周波数flo−fifと周波数frefの同期が図られて、所望の信号である周波数flo−fifの信号が確実に出力端子15から出力されるようになる。
Here, the case where the desired signal is a signal of frequency f lo + f if is shown, but when the desired signal is a signal of frequency f lo −f if , the
On the other hand, if the signal of the signal frequency f lo + f if the frequency f vco output from the voltage controlled
As a result, the frequency f lo -f if and the frequency f ref are synchronized with each other, and the signal of the frequency f lo -f if which is a desired signal is reliably output from the
この実施の形態8では、図2の周波数シンセサイザにおいて、ミクサ10の代わりに、イメージリジェクションミクサ21を用いるものを示したが、図1、図3〜図7の周波数シンセサイザにおいて、ミクサ10の代わりに、イメージリジェクションミクサ21を用いるようにしてもよく、同様の効果が得られる。
In the eighth embodiment, the frequency synthesizer shown in FIG. 2 uses the
実施の形態9.
上記実施の形態1では、逓倍器3が基準信号源1から出力された基準信号の周波数frefを逓倍したのち、可変分周器5が逓倍器3により逓倍された信号の周波数を分周し、可変分周器5により周波数が分周された信号がミクサ10に入力されるものを示したが、基準信号源1から出力された基準信号を3つに分配して、可変分周器5が第1の分配信号の周波数を分周するとともに、逓倍器3が第2の分配信号の周波数を逓倍し、可変分周器5により周波数が分周された信号と、逓倍器3により周波数が逓倍された信号とを混合してから、その混合信号がミクサ10に入力されるようにすることで、逓倍器3の逓倍数Kを低減するようにしてもよい。
In the first embodiment, after the
図9はこの発明の実施の形態9による周波数シンセサイザを示す構成図であり、図9において、図1と同一符号は同一または相当部分を示すので説明を省略する。
信号分配回路31は基準信号源1から出力された周波数frefの基準信号を3つに分配し、その分配信号として第1の信号、第2の信号及び第3の信号を出力する。即ち、第1の信号を可変分周器5に出力し、第2の信号を逓倍器3に出力し、第3の信号を位相比較器13に出力する。
図9では、信号分配回路31が、単に信号経路を3つに分岐している分岐回路の例を示しているが、信号の電力を3つに分配する電力分配器などを用いるようにしてもよい。
FIG. 9 is a block diagram showing a frequency synthesizer according to
The
FIG. 9 shows an example of the branch circuit in which the
ミクサ32は増幅器7により増幅された周波数K×frefの信号と、可変分周器5から出力された周波数fref/Navgの信号とを混合する。この実施の形態9では、ミクサ10とミクサ32から混合器が構成されている。
フィルタ33は例えば帯域通過フィルタなどから構成されており、ミクサ32から出力された信号に含まれているスプリアスを除去して、所望の信号を通過させる。
なお、フィルタ33は、ミクサ32から出力されるスプリアスの振幅が所望の信号の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、ミクサ32から出力されるスプリアスの振幅が所望の信号の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ33を接続しないようにしてもよい。
The
The
The
増幅器34はフィルタ33を通過してきた信号の振幅を増幅し、増幅後の信号をミクサ10に出力する。
なお、増幅器34は、フィルタ33から出力される信号の振幅がミクサ10を動作させるのに十分な大きさを有していない場合に接続されるものであり、フィルタ33から出力される信号がミクサ10を動作させるのに十分な振幅を有している場合には、増幅器34を接続せずに、フィルタ33から出力される信号がミクサ10のLO端子に入力されるようにしてもよい。また、フィルタ33と増幅器34の接続順は逆でもよい。
The
The
次に動作について説明する。
基準信号源1は、基準となる周波数frefの基準信号を出力する。
信号分配回路31は、基準信号源1から出力された周波数frefの基準信号を3つに分配し、その分配信号として第1の信号、第2の信号及び第3の信号を出力する。即ち、第1の信号を可変分周器5に出力し、第2の信号を逓倍器3に出力し、第3の信号を位相比較器13に出力する。
Next, the operation will be described.
The
The
逓倍器3は、信号分配回路31から第2の信号である周波数frefの基準信号を受けると、その周波数frefを逓倍して所望の高調波(周波数fref×Kの信号)を含む複数の高調波をフィルタ4に出力する。
フィルタ4は、逓倍器3から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波(周波数fref×Kの信号)を通過させる。
増幅器7は、フィルタ4から周波数fref×Kの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ32のLO端子に出力する。
The
When the
分周数制御回路6は、可変分周器5による周波数の分周数Navgを制御する。ここで、Navgは、可変分周器5の分周数の時間平均値を表している。
可変分周器5は、分周数制御回路6により周波数の分周数Navgが制御され、信号分配回路31から第1の信号である周波数frefの基準信号を受けると、その周波数を分周数Navgで分周し、周波数fref/Navgの信号をミクサ32に出力する。
可変分周器5は、位相雑音の劣化を避けるため、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に接続されている。
The frequency division
When the frequency dividing number N avg is controlled by the frequency dividing
The
ミクサ32は、増幅器7から出力された周波数fref×Kの信号と、可変分周器5から出力された周波数fref/Navgの信号が入力されると、その2つの信号を混合し、下記の式(18)で表される複数の周波数の信号を出力する。
|i×(fref×K)+j×(fref/Navg)| (18)
式(18)において、i,jは整数である。
ここでは、説明の便宜上、複数の周波数の信号のうち、i=1、j=1の成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
When the signal of the frequency f ref × K output from the
| I × (f ref × K) + j × (f ref / N avg ) | (18)
In Expression (18), i and j are integers.
Here, for convenience of explanation, it is assumed that components of i = 1 and j = 1 are desired signals and other components are unnecessary components (spurious) among signals of a plurality of frequencies.
フィルタ33は、ミクサ32から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fref×(K+1/Navg)の信号)を通過させる。
増幅器34は、フィルタ33を通過してきた周波数fref×(K+1/Navg)の信号の振幅を増幅し、増幅後の信号をミクサ10に出力する。
The
The
電圧制御発振器8は、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する。
電力分配器9は、電圧制御発振器8から出力された周波数fvcoの信号の電力を2つに分配し、一方の信号の電力をミクサ10のRF端子に出力して、他方の信号の電力を出力端子15に出力する。
ミクサ10は、電圧制御発振器8から出力された周波数fvcoの信号がRF端子に入力され、増幅器34から出力された周波数fref×(K+1/Navg)の信号がLO端子に入力されると、その周波数fvcoの信号と周波数fref×(K+1/Navg)の信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ10のIF端子から、下記の式(19)で表される複数の周波数の信号が出力される。
|i×fvco+j×(fref×(K+1/Navg))| (19)
The voltage controlled
The
In the
In this case, signals having a plurality of frequencies represented by the following expression (19) are output from the IF terminal of the
| I × f vco + j × (f ref × (K + 1 / N avg )) | (19)
フィルタ11は、ミクサ10のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
fif=fvco−(fref×(K+1/Navg)) (20)
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
位相比較器13は、信号分配回路31により分配された第3の信号である周波数frefの基準信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
The
f if = f vco − (f ref × (K + 1 / N avg )) (20)
The
The
ここで、増幅器12により増幅された信号の周波数fifが、信号分配回路31により分配された基準信号の周波数frefよりも低い場合、電圧制御発振器8から出力される信号の周波数fvcoを高くさせる電圧信号がループフィルタ14に出力される。
一方、増幅器12により増幅された信号の周波数fifが、信号分配回路31により分配された基準信号の周波数frefよりも高い場合、電圧制御発振器8から出力される信号の周波数fvcoを低くさせる電圧信号がループフィルタ14に出力される。
最終的には、増幅器12により増幅された信号の周波数fifと信号分配回路31により分配された基準信号の周波数frefが等しくなるように収束する。
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(21)のように表される。
fout=fvco
=fif+(fref×(K+1/Navg))
=fref×(1+K+1/Navg) (21)
The
Here, if the frequency of the signal output from the
f out = f vco
= F if + (f ref × (K + 1 / N avg ))
= F ref × (1 + K + 1 / N avg ) (21)
したがって、出力端子15から出力される信号の周波数foutは、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
また、可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
また、式(21)より、出力端子15から出力される信号の周波数foutは、位相比較器13で比較される基準信号の周波数frefの(1+K+1/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
Further, from the equation (21), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態9によれば、上記実施の形態1と同様に、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
また、上記実施の形態1では、基準信号源1から出力される信号の周波数を逓倍器3で逓倍してから可変分周器5で分周することで、ミクサ10のLO端子に入力される信号を生成している。これに対して、この実施の形態9では、基準信号源1から出力される信号の周波数を、逓倍器3で逓倍する経路と可変分周器5で分周する経路に分けて、その2つの経路を通過した信号をミクサ32で混合し、その混合信号からミクサ10のLO端子に入力される信号を生成するようにしている。この結果、ミクサ10のLO端子に入力される信号の周波数は、この実施の形態9では(fref×(K+1/Navg))と表されて、上記実施の形態1では(fref×(K/Navg))と表される。したがって、この実施の形態9では、同じ周波数foutの信号を出力するために必要な逓倍器3の逓倍数Kを、上記実施の形態1よりも低減することができる。
As is apparent from the above, according to the ninth embodiment, as in the first embodiment, the frequency can be finely switched and the effect of obtaining a good phase noise characteristic can be obtained.
In the first embodiment, the frequency of the signal output from the
実施の形態10.
上記実施の形態9では、基準信号源1から出力された基準信号を3つに分配して、可変分周器5が第1の分配信号の周波数を分周するとともに、逓倍器3が第2の分配信号の周波数を逓倍し、可変分周器5により周波数が分周された信号と、逓倍器3により周波数が逓倍された信号とを混合してから、その混合信号がミクサ10に入力されるようにすることで、逓倍器3の逓倍数Kを低減しているが、ミクサ32を電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループ上に接続することで、逓倍器3の逓倍数Kを低減するようにしてもよい。
In the ninth embodiment, the reference signal output from the
図10はこの発明の実施の形態10による周波数シンセサイザを示す構成図であり、図10において、図9と同一符号は同一または相当部分を示すので説明を省略する。
ミクサ10のLO端子には基準信号源1から出力された信号の周波数を逓倍器3で逓倍した後、フィルタ4及び増幅器7を介して出力される信号が入力されている。
フィルタ35は例えば帯域通過フィルタなどから構成されており、可変分周器5から出力された信号に含まれている高調波を除去して、所望の信号を通過させる。
なお、フィルタ35は、可変分周器5から出力される不要な高調波の振幅が所望の高調波の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、可変分周器5から出力される不要な高調波の振幅が所望の高調波の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ35を接続しないようにしてもよい。
10 is a block diagram showing a frequency synthesizer according to
A signal output from the
The
The
増幅器36はフィルタ35を通過してきた信号の振幅を増幅し、増幅後の信号をミクサ32に出力する。
増幅器36は、フィルタ35から出力される信号の振幅がミクサ32を動作させるのに十分な大きさを有していない場合に接続されるものであり、フィルタ35から出力される信号がミクサ32を動作させるのに十分な振幅を有している場合には、増幅器36を接続せずに、フィルタ35から出力される信号がミクサ32のLO端子に入力されるようにしてもよい。また、フィルタ35と増幅器36の接続順は逆でもよい。
The
The
フィルタ37は例えば帯域通過フィルタなどから構成されており、ミクサ10から出力された信号に含まれているスプリアスを除去して、所望の信号を通過させる。
ミクサ32のRF端子には、フィルタ37から出力された所望の信号が入力される。また、ミクサ32のLO端子には、基準信号源1から出力された信号の周波数を可変分周器5で分周した後、フィルタ35及び増幅器36を介して出力された信号が入力されている。
The
A desired signal output from the
次に動作について説明する。
基準信号源1は、基準となる周波数frefの基準信号を出力する。
信号分配回路31は、基準信号源1から出力された周波数frefの基準信号を3つに分配し、その分配信号として第1の信号、第2の信号及び第3の信号を出力する。即ち、第1の信号を可変分周器5に出力し、第2の信号を逓倍器3に出力し、第3の信号を位相比較器13に出力する。
Next, the operation will be described.
The
The
逓倍器3は、信号分配回路31から第2の信号である周波数frefの基準信号を受けると、その周波数frefを逓倍して所望の高調波(周波数fref×Kの信号)を含む複数の高調波をフィルタ4に出力する。
フィルタ4は、逓倍器3から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波(周波数fref×Kの信号)を通過させる。
増幅器7は、フィルタ4から周波数fref×Kの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ10のLO端子に出力する。
The
When the
分周数制御回路6は、可変分周器5による周波数の分周数Navgを制御する。ここで、Navgは、可変分周器5の分周数の時間平均値を表している。
可変分周器5は、分周数制御回路6により周波数の分周数Navgが制御され、信号分配回路31から第1の信号である周波数frefの基準信号を受けると、その周波数を分周数Navgで分周し、周波数fref/Navgの信号を出力する。
可変分周器5は、位相雑音の劣化を避けるため、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの外側に接続されている。
フィルタ35は、可変分周器5から出力される信号のうち、高調波の通過を阻止して、所望の周波数の信号(周波数fref/Navgの信号)を通過させる。
増幅器36は、フィルタ35から周波数fref/Navgの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ32のLO端子に出力する。
The frequency division
When the frequency dividing number N avg is controlled by the frequency dividing
The
The
When the
電圧制御発振器8は、ループフィルタ14の出力信号の電圧に対応する周波数fvcoの信号を出力する。
電力分配器9は、電圧制御発振器8から出力された周波数fvcoの信号の電力を2つに分配し、一方の信号の電力をミクサ10のRF端子に出力して、他方の信号の電力を出力端子15に出力する。
ミクサ10は、電圧制御発振器8から出力された周波数fvcoの信号がRF端子に入力され、増幅器7から出力された周波数fref×Kの信号がLO端子に入力されると、その周波数fvcoの信号と周波数fref×Kの信号とを混合することで、電圧制御発振器8から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ10のIF端子から、下記の式(22)で表される複数の周波数の信号が出力される。
|i×fvco+j×(fref×K)| (22)
式(22)において、i,jは整数である。
ここでは、説明の便宜上、複数の周波数の信号のうち、i=1、j=1の成分が所望の信号であり、それ以外の成分が不要な成分(スプリアス)であるとする。
The voltage controlled
The
When the signal of the frequency f vco output from the voltage controlled
In this case, signals of a plurality of frequencies represented by the following expression (22) are output from the IF terminal of the
| I × f vco + j × (f ref × K) | (22)
In formula (22), i and j are integers.
Here, for convenience of explanation, it is assumed that components of i = 1 and j = 1 are desired signals and other components are unnecessary components (spurious) among signals of a plurality of frequencies.
フィルタ37は、ミクサ10のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fif’の信号)を通過させる。
fif’=fvco−fref×K (23)
ミクサ32は、フィルタ37から出力された周波数fif’の信号がRF端子に入力され、増幅器36から出力された周波数fref/Navgの信号がLO端子に入力されると、その周波数fif’の信号と周波数fref/Navgの信号とを混合することで、フィルタ37から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ32のIF端子から、下記の式(24)で表される複数の周波数の信号が出力される。
|i×fif’+j×(fref/Navg)| (24)
The
f if ′ = f vco −f ref × K (23)
When the signal of the frequency f if ′ output from the
In this case, signals of a plurality of frequencies represented by the following expression (24) are output from the IF terminal of the
| I × f if '+ j × (f ref / N avg ) | (24)
フィルタ11は、ミクサ32のIF端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号(周波数fifの信号)を通過させる。
fif=fif’−fref/Navg (25)
増幅器12は、フィルタ11を通過してきた周波数fifの信号の振幅を増幅し、増幅後の信号を位相比較器13に出力する。
The
f if = f if '−f ref / N avg (25)
The
位相比較器13は、信号分配回路31により分配された第3の信号である周波数frefの基準信号と増幅器12のより増幅された周波数fifの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ14に出力する。
ここで、増幅器12により増幅された信号の周波数fifが、信号分配回路31により分配された基準信号の周波数frefよりも低い場合、電圧制御発振器8から出力される信号の周波数fvcoを高くさせる電圧信号がループフィルタ14に出力される。
一方、増幅器12により増幅された信号の周波数fifが、信号分配回路31により分配された基準信号の周波数frefよりも高い場合、電圧制御発振器8から出力される信号の周波数fvcoを低くさせる電圧信号がループフィルタ14に出力される。
最終的には、増幅器12により増幅された信号の周波数fifと信号分配回路31により分配された基準信号の周波数frefが等しくなるように収束する。
The
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
ループフィルタ14は、位相比較器13から出力された信号の電圧を平滑化して電圧制御発振器8に出力する。
ここで、出力端子15から出力される信号の周波数をfoutとすると、周波数foutは、電圧制御発振器8から出力される信号の周波数fvcoと等しいため、下記の式(26)のように表される。
fout=fvco
=fif’+fref×K
=(fif+fref/Navg)+fref×K
=fref×(1+K+1/Navg) (26)
The
Here, assuming that the frequency of the signal output from the
f out = f vco
= F if '+ f ref × K
= (F if + f ref / N avg ) + f ref × K
= F ref × (1 + K + 1 / N avg ) (26)
したがって、出力端子15から出力される信号の周波数foutは、可変分周器5による周波数の分周数Navgを変えることにより切り替えることができる。
また、可変分周器5による周波数の分周数Navgは、分周数制御回路6で制御することが可能な値であるため、出力端子15から出力される信号の周波数foutを細かい周波数ステップで切り替えることができる。
また、式(26)より、出力端子15から出力される信号の周波数foutは、位相比較器13で比較される基準信号の周波数frefの(1+K+1/Navg)倍になる。
ところが、電圧制御発振器8、電力分配器9、ミクサ10、フィルタ11、増幅器12、位相比較器13及びループフィルタ14から構成されているPLLループの中に、可変分周器5が接続されていないため、ループフィルタ14のカットオフ周波数で決まるループ帯域において、出力端子15から出力される信号の位相雑音は、位相比較器13の持つ雑音レベルから劣化しない。
よって、非特許文献1に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
Further, from the equation (26), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態10によれば、上記実施の形態1や上記実施の形態9と同様に、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
また、上記実施の形態1では、基準信号源1から出力される信号の周波数を逓倍器3で逓倍してから可変分周器5で分周することで、ミクサ10のLO端子に入力される信号を生成して、電圧制御発振器8から出力された信号の周波数を下げている。これに対して、この実施の形態10では、基準信号源1から出力される信号の周波数を、逓倍器3で逓倍する経路と可変分周器5で分周する経路に分け、電圧制御発振器8から出力された信号と、逓倍器3により逓倍された信号及び可変分周器5により分周された信号とを順次混合して、電圧制御発振器8から出力された信号の周波数を下げている。この結果、出力周波数foutを示す式(26)は、上記実施の形態9に示す式(21)と同一になっている。したがって、この実施の形態10では、上記実施の形態9と同様に、同じ周波数foutの信号を出力するために必要な逓倍器3の逓倍数Kを、上記実施の形態1よりも低減することができる。
なお、図10では、電圧制御発振器8から出力された信号の周波数をミクサ10、ミクサ32の順番で下げる構成を示しているが、ミクサ32、ミクサ10の順番で下げる構成にしてもよい。
As is apparent from the above, according to the tenth embodiment, the frequency can be finely switched and a good phase noise characteristic can be obtained as in the first and ninth embodiments. There are effects that can be achieved.
In the first embodiment, the frequency of the signal output from the
10 shows a configuration in which the frequency of the signal output from the voltage controlled
実施の形態11.
上記実施の形態9では、基準信号源1から出力された基準信号を3つに分配し、その分配信号が可変分周器5及び逓倍器3に入力されるものについて示しているが、信号分配回路2により分配された信号の周波数を逓倍器3とは別の逓倍器で逓倍してから、周波数逓倍後の信号の周波数の逓倍と分周をそれぞれ行うことで、周波数シンセサイザの出力周波数の広帯域化を図るようにしてもよい。
In the ninth embodiment, the reference signal output from the
図11はこの発明の実施の形態11による周波数シンセサイザを示す構成図であり、図11において、図9と同一符号は同一または相当部分を示すので説明を省略する。
逓倍器38は信号分配回路2により分配された基準信号の周波数frefを逓倍して高調波(周波数fref×K1の信号)を出力する。
信号分配回路39は逓倍器38から出力された周波数fref×K1の信号を2つに分配し、分配した一方の信号を逓倍器40に出力して、他方の信号を可変分周器5に出力する。
図11では、信号分配回路39が、単に信号経路を2つに分岐している分岐回路の例を示しているが、信号の電力を2つに分配する電力分配器などを用いるようにしてもよい。
逓倍器40は信号分配回路39により分配された信号の周波数fref×K1をさらに逓倍して高調波(周波数fref×K1×K2の信号)を出力する。
11 is a block diagram showing a frequency synthesizer according to
The
The
FIG. 11 shows an example of the branch circuit in which the
The
次に動作について説明する。
図11の周波数シンセサイザにおける基本的な動作は、上記実施の形態9と同様である。
ただし、この実施の形態11では、基準信号源1から出力される信号の周波数frefを逓倍器38で逓倍してから信号分配回路39で分配し、基準信号の周波数frefを逓倍器40で逓倍するとともに、可変分周器5で分周する構成としていることから、ミクサ10のLO端子に入力される信号の周波数は、fref×(K1×K2+K1/Navg)と表される。よって、出力端子15から出力される信号の周波数foutは、下記の式(27)のように表される。
fout
=fref×(1+K1×K2+K1/Navg) (27)
Next, the operation will be described.
The basic operation of the frequency synthesizer of FIG. 11 is the same as that of the ninth embodiment.
However, in the eleventh embodiment, the frequency f ref of the signal output from the
f out
= F ref × (1 + K1 × K2 + K1 / N avg ) (27)
上記実施の形態9では、出力端子15から出力される信号の周波数foutが式(21)で表され、周波数foutの可変範囲は高々fref/Navgであったが、この実施の形態11では、fref×K1/Navgであるため、上記実施の形態9の出力周波数のK1倍広くすることができる。
以上のことから、これまでの実施の形態と同様に、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏し、また、逓倍器38及び逓倍器40の逓倍数K1,K2を適切に選ぶことで、上記実施の形態1よりも逓倍数を低減することができ、さらに周波数シンセサイザの出力周波数を広帯域に変化させることが可能になる。
In the ninth embodiment, the frequency f out of the signal output from the
From the above, as in the previous embodiments, the frequency can be finely switched and the effect of obtaining good phase noise characteristics can be obtained, and the multiplication of the
図11では、基準信号源1から出力される信号の周波数frefを逓倍器38で逓倍してから信号分配回路39で分配し、その分配信号が逓倍器40及び可変分周器5に入力されるものを示したが、図12に示すように、逓倍器38に相当する逓倍数K1の逓倍器38a,38bを逓倍器40及び可変分周器5の前段に接続する構成でもよい。図12では、逓倍器38a,38bが逓倍器40及び可変分周器5の前段に接続されているが、逓倍器38a,38bが逓倍器40及び可変分周器5の後段に接続されているものでもよい。また、逓倍器38a,38bが逓倍器40及び可変分周器5の前段と後段の双方に接続されているものでもよい。
In FIG. 11, the frequency f ref of the signal output from the
また、この実施の形態11の構成を、図13に示すように、図10の周波数シンセサイザに対して適用するようにしてもよい。
即ち、信号分配回路2により分配された信号の周波数frefを逓倍器38で逓倍してから信号分配回路39で分配し、その分配信号が逓倍器40及び可変分周器5に入力されるようにしてもよく、周波数シンセサイザの出力周波数を広帯域に変化させることが可能になる。
Further, the configuration of the eleventh embodiment may be applied to the frequency synthesizer of FIG. 10 as shown in FIG.
That is, the frequency f ref of the signal distributed by the
実施の形態12.
上記実施の形態4では、電力分配器9とミクサ10のRF端子との間に分周器16が接続されているものを示しているが、図9〜13の周波数シンセサイザでも、電力分配器9とミクサ10のRF端子との間に分周器16が接続されているようにしてもよく、上記実施の形態4と同様の効果が得られる。
ここでは、電力分配器9とミクサ10のRF端子との間に分周器16が接続される例を示しているが、電圧制御発振器8から位相比較器13に至る経路であれば、分周器16の接続箇所はどこでもよい。また、2以上の分周器16が接続されていてもよい。
In the fourth embodiment, the
Here, an example is shown in which a
上記実施の形態5では、電圧制御発振器8の代わりに高調波電圧制御発振器17を使用して、電力分配器9の代わりにデュプレクサ18を使用するものを示したが、図9〜13の周波数シンセサイザでも、電圧制御発振器8の代わりに高調波電圧制御発振器17を使用して、電力分配器9の代わりにデュプレクサ18を使用するようにしてもよく、上記実施の形態5と同様の効果が得られる。
In the fifth embodiment, the harmonic voltage controlled
上記実施の形態6では、ミクサ10の代わりに、高調波ミクサ19を用いるものを示したが、図9〜13の周波数シンセサイザでも、ミクサ10の代わりに、高調波ミクサ19を用いるようにしてもよく、上記実施の形態6と同様の効果が得られる。また、ミクサ32の代わりに、高調波ミクサ19を用いるようにしてもよく、上記実施の形態6と同様の効果が得られる。
In the sixth embodiment, the
上記実施の形態7では、電圧制御発振器8から出力される周波数fvcoの信号が、第1の周波数flo+fifの信号又は第2の周波数flo−fifの信号であるとき、いずれか一方の周波数の信号だけをミクサ10に与えるフィルタ20が、電力分配器9とミクサ10の間に接続されているものを示したが、図9〜13の周波数シンセサイザでも、フィルタ20が、電力分配器9とミクサ10の間に接続されているようにしてもよく、上記実施の形態7と同様の効果が得られる。
In the seventh embodiment, when the signal of the frequency f vco output from the voltage controlled
上記実施の形態8では、ミクサ10の代わりに、イメージリジェクションミクサ21を用いるものを示したが、図9〜13の周波数シンセサイザでも、ミクサ10の代わりに、イメージリジェクションミクサ21を用いるようにしてもよく、上記実施の形態8と同様の効果が得られる。
Although the
実施の形態13.
上記実施の形態1〜12では、周波数シンセサイザが可変分周器5と分周数制御回路6を備えているものを示したが、可変分周器5として、ダイレクト・デジタル・シンセサイザ(DDS:Direct Digital Synthesizer)を使用し、分周数制御回路として、DDSの出力信号の周波数を制御する周波数制御回路を使用するようにしてもよく、同様の効果を奏することができる。
In the first to twelfth embodiments, the frequency synthesizer includes the
図14はこの発明の実施の形態13による周波数シンセサイザを示す構成図であり、図14において、図9と同一符号は同一または相当部分を示すので説明を省略する。
DDS41は入力されるクロック信号と制御信号に応じてデジタル的に信号を合成して、その合成した信号を出力する機能を有するものであり、周波数制御回路42によって出力周波数が制御されることで、可変分周器5と同様に、入力された信号の周波数を分周する動作を行う。
周波数制御回路42はDDS41の出力信号の周波数を制御することで、周波数の分周数を制御するものである。
これにより、図14の周波数シンセサイザは、図9の周波数シンセサイザと同様の動作を行う。したがって図9と同様の効果を得ることができる。
図14では、図9の周波数シンセサイザに対して、DDS41と周波数制御回路42を適用するものを示したが、図1から図8の周波数シンセサイザ及び図10から図13の周波数シンセサイザに対して、DDS41と周波数制御回路42を適用するようにしてもよく、同様の効果を得ることができる。
FIG. 14 is a block diagram showing a frequency synthesizer according to
The
The
Thereby, the frequency synthesizer of FIG. 14 performs the same operation as the frequency synthesizer of FIG. Therefore, the same effect as in FIG. 9 can be obtained.
In FIG. 14, the
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In the present invention, within the scope of the invention, any combination of the embodiments, or any modification of any component in each embodiment, or omission of any component in each embodiment is possible. .
1 基準信号源、2 信号分配回路、3 逓倍器、4 フィルタ、5 可変分周器、6 分周数制御回路、7 増幅器、8 電圧制御発振器、9 電力分配器、10 ミクサ(混合器)、11 フィルタ、12 増幅器、13 位相比較器、14 ループフィルタ、15 出力端子、16 分周器、17 高調波電圧制御発振器、18 デュプレクサ、19 高調波ミクサ、20 フィルタ、21 イメージリジェクションミクサ、31 信号分配回路、32 ミクサ(混合器)、33 フィルタ、34 増幅器、35 フィルタ、36 増幅器、37 フィルタ、38,38a,38b 逓倍器、39 信号分配回路、40 逓倍器、41 ダイレクト・デジタル・シンセサイザ、42 周波数制御回路。 1 reference signal source, 2 signal distribution circuit, 3 multiplier, 4 filter, 5 variable frequency divider, 6 frequency division control circuit, 7 amplifier, 8 voltage controlled oscillator, 9 power distributor, 10 mixer (mixer), 11 Filter, 12 Amplifier, 13 Phase comparator, 14 Loop filter, 15 Output terminal, 16 Divider, 17 Harmonic voltage controlled oscillator, 18 Duplexer, 19 Harmonic mixer, 20 Filter, 21 Image rejection mixer, 31 Signal Distribution circuit, 32 mixer (mixer), 33 filter, 34 amplifier, 35 filter, 36 amplifier, 37 filter, 38, 38a, 38b multiplier, 39 signal distribution circuit, 40 multiplier, 41 direct digital synthesizer, 42 Frequency control circuit.
Claims (20)
前記基準信号源から出力された信号を分配する信号分配回路と、
前記信号分配回路により分配された一方の信号の周波数を分周する可変分周器と、
前記可変分周器による周波数の分周数を制御する分周数制御回路と、
入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された信号と前記可変分周器により分周された信号とを混合して、前記電圧制御発振器から出力された信号の周波数を下げるミクサと、
前記信号分配回路により分配された他方の信号と前記ミクサにより周波数が下げられた信号との位相差を検出して、前記位相差に対応する電圧を有する信号を出力する位相比較器と、
前記位相比較器から出力された信号を平滑化して前記電圧制御発振器に出力するループフィルタと
を備えた周波数シンセサイザ。 A reference signal source that outputs a signal having a reference frequency;
A signal distribution circuit for distributing a signal output from the reference signal source;
A variable frequency divider that divides the frequency of one of the signals distributed by the signal distribution circuit;
A frequency dividing number control circuit for controlling the frequency dividing number by the variable frequency divider;
A voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal;
A mixer that lowers the frequency of the signal output from the voltage controlled oscillator by mixing the signal output from the voltage controlled oscillator and the signal divided by the variable frequency divider;
A phase comparator that detects a phase difference between the other signal distributed by the signal distribution circuit and a signal whose frequency is lowered by the mixer, and outputs a signal having a voltage corresponding to the phase difference;
A frequency synthesizer comprising: a loop filter that smoothes the signal output from the phase comparator and outputs the signal to the voltage controlled oscillator.
前記基準信号源から出力された信号を分配する信号分配回路と、
前記信号分配回路により分配された一方の信号の周波数を分周する可変分周器と、
前記可変分周器による周波数の分周数を制御する分周数制御回路と、
入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された信号と前記信号分配回路により分配された他方の信号とを混合して、前記電圧制御発振器から出力された信号の周波数を下げるミクサと、
前記可変分周器により分周された信号と前記ミクサにより周波数が下げられた信号との位相差を検出して、前記位相差に対応する電圧を有する信号を出力する位相比較器と、
前記位相比較器から出力された信号を平滑化して前記電圧制御発振器に出力するループフィルタと
を備えた周波数シンセサイザ。 A reference signal source that outputs a signal having a reference frequency;
A signal distribution circuit for distributing a signal output from the reference signal source;
A variable frequency divider that divides the frequency of one of the signals distributed by the signal distribution circuit;
A frequency dividing number control circuit for controlling the frequency dividing number by the variable frequency divider;
A voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal;
A mixer that mixes the signal output from the voltage controlled oscillator and the other signal distributed by the signal distribution circuit to lower the frequency of the signal output from the voltage controlled oscillator;
A phase comparator that detects a phase difference between the signal divided by the variable frequency divider and the signal whose frequency is lowered by the mixer, and outputs a signal having a voltage corresponding to the phase difference;
A frequency synthesizer comprising: a loop filter that smoothes the signal output from the phase comparator and outputs the signal to the voltage controlled oscillator.
前記基準信号源から出力された信号の周波数を分周する可変分周器と、
前記可変分周器による周波数の分周数を制御する分周数制御回路と、
前記可変分周器により分周された信号を分配する信号分配回路と、
入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された信号と前記信号分配回路により分配された一方の信号とを混合して、前記電圧制御発振器から出力された信号の周波数を下げるミクサと、
前記信号分配回路により分配された他方の信号と前記ミクサにより周波数が下げられた信号との位相差を検出して、前記位相差に対応する電圧を有する信号を出力する位相比較器と、
前記位相比較器から出力された信号を平滑化して前記電圧制御発振器に出力するループフィルタと
を備えた周波数シンセサイザ。 A reference signal source that outputs a signal having a reference frequency;
A variable frequency divider that divides the frequency of the signal output from the reference signal source;
A frequency dividing number control circuit for controlling the frequency dividing number by the variable frequency divider;
A signal distribution circuit for distributing the signal divided by the variable frequency divider;
A voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal;
A mixer that mixes the signal output from the voltage controlled oscillator and one of the signals distributed by the signal distribution circuit to lower the frequency of the signal output from the voltage controlled oscillator;
A phase comparator that detects a phase difference between the other signal distributed by the signal distribution circuit and a signal whose frequency is lowered by the mixer, and outputs a signal having a voltage corresponding to the phase difference;
A frequency synthesizer comprising: a loop filter that smoothes the signal output from the phase comparator and outputs the signal to the voltage controlled oscillator.
入力される信号の電圧に対応する周波数の信号を出力するとともに、前記周波数の信号の高調波を出力する高調波電圧制御発振器を用いることを特徴とする請求項1から請求項7のうちのいずれか1項記載の周波数シンセサイザ。 As the voltage controlled oscillator,
8. A harmonic voltage controlled oscillator that outputs a signal having a frequency corresponding to a voltage of an input signal and outputs a harmonic of the signal having the frequency is used. A frequency synthesizer according to claim 1.
局部発振周波数の高調波の周波数で動作する高調波ミクサを用いることを特徴とする請求項1から請求項8のうちのいずれか1項記載の周波数シンセサイザ。 As the mixer,
9. The frequency synthesizer according to claim 1, wherein a harmonic mixer that operates at a harmonic frequency of the local oscillation frequency is used.
前記信号分配回路から前記ミクサに出力される信号の周波数よりも、前記ミクサから出力される信号の周波数だけ高い第1の周波数の信号、あるいは、前記信号分配回路から前記ミクサに出力される信号の周波数よりも、前記ミクサから出力される信号の周波数だけ低い第2の周波数の信号のうち、予め決められている周波数の信号が入力された場合に限り、その入力された信号の周波数を下げる周波数変換を実施して、周波数を下げた信号を出力するイメージリジェクションミクサを用いることを特徴とする請求項1から請求項10のうちのいずれか1項記載の周波数シンセサイザ。 As the mixer,
A signal having a first frequency higher than a frequency of a signal output from the signal distribution circuit to the mixer, or a signal output from the signal distribution circuit to the mixer. A frequency that lowers the frequency of the input signal only when a signal of a predetermined frequency is input from among signals of a second frequency lower than the frequency of the signal output from the mixer. The frequency synthesizer according to any one of claims 1 to 10, wherein an image rejection mixer that performs conversion and outputs a signal with a reduced frequency is used.
前記基準信号源から出力された信号を分配し、その分配信号として第1の信号、第2の信号及び第3の信号を出力する信号分配回路と、
前記信号分配回路から出力された第1の信号の周波数を分周する可変分周器と、
前記可変分周器による周波数の分周数を制御する分周数制御回路と、
前記信号分配回路から出力された第2の信号の周波数を逓倍する逓倍器と、
入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、
前記逓倍器により逓倍された第2の信号と前記可変分周器により分周された第1の信号とを混合し、その混合した信号と前記電圧制御発振器から出力された信号とを混合して、前記電圧制御発振器から出力された信号の周波数を下げる混合器と、
前記信号分配回路から出力された第3の信号と前記混合器により周波数が下げられた信号との位相差を検出して、前記位相差に対応する電圧を有する信号を出力する位相比較器と、
前記位相比較器から出力された信号を平滑化して前記電圧制御発振器に出力するループフィルタと
を備えた周波数シンセサイザ。 A reference signal source that outputs a signal having a reference frequency;
A signal distribution circuit that distributes a signal output from the reference signal source and outputs a first signal, a second signal, and a third signal as the distribution signal;
A variable frequency divider that divides the frequency of the first signal output from the signal distribution circuit;
A frequency dividing number control circuit for controlling the frequency dividing number by the variable frequency divider;
A multiplier for multiplying the frequency of the second signal output from the signal distribution circuit;
A voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal;
Mixing the second signal multiplied by the multiplier and the first signal divided by the variable frequency divider, and mixing the mixed signal and the signal output from the voltage controlled oscillator A mixer for lowering the frequency of the signal output from the voltage controlled oscillator;
A phase comparator that detects a phase difference between the third signal output from the signal distribution circuit and a signal whose frequency is lowered by the mixer, and outputs a signal having a voltage corresponding to the phase difference;
A frequency synthesizer comprising: a loop filter that smoothes the signal output from the phase comparator and outputs the signal to the voltage controlled oscillator.
前記基準信号源から出力された信号を分配し、その分配信号として第1の信号、第2の信号及び第3の信号を出力する信号分配回路と、
前記信号分配回路から出力された第1の信号の周波数を分周する可変分周器と、
前記可変分周器による周波数の分周数を制御する分周数制御回路と、
前記信号分配回路から出力された第2の信号の周波数を逓倍する逓倍器と、
入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された信号と前記逓倍器により逓倍された第2の信号とを混合し、その混合した信号と前記可変分周器により分周された第1の信号とを混合して、前記電圧制御発振器から出力された信号の周波数を下げる混合器と、
前記信号分配回路から出力された第3の信号と前記混合器により周波数が下げられた信号との位相差を検出して、前記位相差に対応する電圧を有する信号を出力する位相比較器と、
前記位相比較器から出力された信号を平滑化して前記電圧制御発振器に出力するループフィルタと
を備えた周波数シンセサイザ。 A reference signal source that outputs a signal having a reference frequency;
A signal distribution circuit that distributes a signal output from the reference signal source and outputs a first signal, a second signal, and a third signal as the distribution signal;
A variable frequency divider that divides the frequency of the first signal output from the signal distribution circuit;
A frequency dividing number control circuit for controlling the frequency dividing number by the variable frequency divider;
A multiplier for multiplying the frequency of the second signal output from the signal distribution circuit;
A voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal;
The signal output from the voltage controlled oscillator and the second signal multiplied by the multiplier are mixed, and the mixed signal and the first signal divided by the variable frequency divider are mixed. A mixer for lowering the frequency of the signal output from the voltage controlled oscillator;
A phase comparator that detects a phase difference between the third signal output from the signal distribution circuit and a signal whose frequency is lowered by the mixer, and outputs a signal having a voltage corresponding to the phase difference;
A frequency synthesizer comprising: a loop filter that smoothes the signal output from the phase comparator and outputs the signal to the voltage controlled oscillator.
入力される信号の電圧に対応する周波数の信号を出力するとともに、前記周波数の信号の高調波を出力する高調波電圧制御発振器を用いることを特徴とする請求項12から請求項15のうちのいずれか1項記載の周波数シンセサイザ。 As the voltage controlled oscillator,
16. A harmonic voltage controlled oscillator that outputs a signal having a frequency corresponding to a voltage of an input signal and outputs a harmonic of the signal having the frequency is used. A frequency synthesizer according to claim 1.
局部発振周波数の高調波の周波数で動作する高調波ミクサを用いることを特徴とする請求項12から請求項16のうちのいずれか1項記載の周波数シンセサイザ。 As the mixer,
The frequency synthesizer according to any one of claims 12 to 16, wherein a harmonic mixer that operates at a harmonic frequency of a local oscillation frequency is used.
前記信号分配回路から前記混合器に出力される信号の周波数よりも、前記混合器から出力される信号の周波数だけ高い第1の周波数の信号、あるいは、前記信号分配回路から前記混合器に出力される信号の周波数よりも、前記混合器から出力される信号の周波数だけ低い第2の周波数の信号のうち、予め決められている周波数の信号が入力された場合に限り、その入力された信号の周波数を下げる周波数変換を実施して、周波数を下げた信号を出力するイメージリジェクションミクサを用いることを特徴とする請求項12から請求項18のうちのいずれか1項記載の周波数シンセサイザ。 As the mixer,
A signal having a first frequency that is higher than the frequency of the signal output from the signal distribution circuit to the mixer by the frequency of the signal output from the mixer, or output from the signal distribution circuit to the mixer. Only when a signal having a predetermined frequency is input from among signals having a second frequency lower than the frequency of the signal output from the mixer, the input signal The frequency synthesizer according to any one of claims 12 to 18, wherein an image rejection mixer that performs frequency conversion to reduce a frequency and outputs a signal with the frequency reduced is used.
前記分周数制御回路は、
前記ダイレクト・デジタル・シンセサイザの出力信号の周波数を制御することで、周波数の分周数を制御することを特徴とする請求項1から請求項19のうちのいずれか1項記載の周波数シンセサイザ。 A direct digital synthesizer is used as the variable frequency divider,
The frequency division number control circuit includes:
The frequency synthesizer according to any one of claims 1 to 19, wherein the frequency division number is controlled by controlling a frequency of an output signal of the direct digital synthesizer.
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