JP2016006662A - メモリ制御装置及び制御方法 - Google Patents
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Abstract
【解決手段】第1のCPUコアからの第1のアクセス要求において第1メモリでキャッシュミス、かつ、第3メモリ23でキャッシュヒットの場合、該当する一部のデータを第3メモリから読み出して第1の先頭データとし、残りのデータを第4メモリ26から読み出して第1の先頭データの第1の後続データとして応答し、第1のアクセス要求に続く第2のCPUコアからの第2のアクセス要求において第2メモリでキャッシュミス、かつ、第3メモリでキャッシュヒットの場合、該当する一部のデータを第3メモリから読み出して第2の先頭データとし、残りのデータを第4メモリから読み出して第2の先頭データの第2の後続データとして応答し、第1の後続データが第4メモリから読み出されている間に、第2の先頭データを第3メモリから読み出す。
【選択図】図20
Description
第1のCPUコアと、
前記第1のCPUコアに対するL1キャッシュメモリである第1メモリと、
を備えた第1のIPコアと、
第2のCPUコアと、
前記第2のCPUコアに対するL1キャッシュメモリである第2メモリと、
を備えた第2のIPコアと、
前記第1のIPコアと前記第2のIPコアとの間で共有して利用されるL2キャッシュメモリである第3メモリと、
前記第3メモリより少なくとも下位階層のキャッシュメモリである第4メモリと、
前記第1メモリ、前記第2メモリ、前記第3メモリ、及び前記第4メモリに対する入出力の制御を行う制御部と、
を備え、
前記第3メモリは、所定数のデータを単位とする複数のデータ列のうち、各データ列の一部のデータを少なくとも格納し、
前記第4メモリは、前記複数のデータ列内の全てのデータを格納し、
前記制御部は、
前記第1メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第1の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第1の先頭データの第1の後続データとして応答し、
前記第2メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第2の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第2の先頭データの第2の後続データとして応答し、
前記第1のCPUコアが第1のメモリアクセス要求を行い、それに続いて前記第2のCPUコアが第2のメモリアクセス要求を行う際に、前記第1のメモリアクセス要求に対し、前記第1メモリにおいてキャッシュミスが発生し、前記第3メモリにおいてキャッシュヒットであり、前記第2のメモリアクセス要求に対し、前記第2メモリにおいてキャッシュミスが発生し、前記第3メモリにおいてキャッシュヒットである場合に、前記第1の後続データが前記第4メモリから読み出されている間に、前記第2の先頭データを前記第3メモリから読み出す。
第1のCPUコアと、
前記第1のCPUコアに対するL1キャッシュメモリである第1メモリと、
を備えた第1のIPコアと、
第2のCPUコアと、
前記第2のCPUコアに対するL1キャッシュメモリである第2メモリと、
を備えた第2のIPコアと、
前記第1のIPコアと前記第2のIPコアとの間で共有して利用されるL2キャッシュメモリであり、所定数のデータを単位とする複数のデータ列のうち、各データ列の一部のデータを少なくとも格納する第3メモリと、
前記第3メモリより少なくとも下位階層のキャッシュメモリであり、前記複数のデータ列内の全てのデータを格納する第4メモリと、
前記第1メモリ、前記第2メモリ、前記第3メモリ、及び前記第4メモリに対する入出力の制御を行う制御部と、
を備えるメモリ制御装置におけるメモリ制御方法であって、
前記第1のCPUコアからの第1のメモリアクセス要求により前記第1メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第1の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第1の先頭データの第1の後続データとして応答し、
前記第1のメモリアクセス要求に続いて、前記第2のCPUコアからの第2のメモリアクセス要求により前記第2メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第2の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第2の先頭データの第2の後続データとして応答し、
前記第1の後続データが前記第4メモリから読み出されている間に、前記第2の先頭データを前記第3メモリから読み出す。
図1は、本発明の実施の形態1にかかるメモリ制御装置1の構成を示すブロック図である。メモリ制御装置1は、プロセッサコア11と、L1キャッシュ12と、L2キャッシュ13と、L2HIT/MISS判定部141と、転送回数カウンタ142と、応答データセレクタ143と、SDRAMコントローラ15と、SDRAM16とを備える。メモリ制御装置1は、階層メモリに対するアクセス制御を行うものである。ここでは、階層メモリは、最上位階層のL1キャッシュ12と、その次の階層のL2キャッシュ13と、最下位階層のSDRAM16とを用いて実現されるものとする。
上述した発明の実施の形態1では、L1キャッシュミスが生じた際に、ミスしたラインをL2キャッシュ又は外部メモリから読み出す場合について説明した。一方、書き込みの場合、すなわちL1キャッシュの特定キャッシュラインのデータが主記憶と不一致状態であり、そのキャッシュラインをL1キャッシュから追い出す際にも、外部メモリには、遅延が生じる。この場合も、読み出しの場合同様、Rowアドレスのオープンをした後に、COLアドレス、コマンド発行となるため、この間の時間が遅延時間となり、L1キャッシュからのキャッシュラインの追い出しが遅延させられることになる。
IPコアの一形態である汎用のマイクロプロセッサの中には、キャッシュミスにおける遅延時間短縮のため、必要なデータを最初に転送するようにして、そのデータの到着次第、キャッシュミスが完全に解消していなくても処理を再開するCritical Word First転送を備えたものがある。上述したL2キャッシュ13は、L1キャッシュラインの一部分をキャッシングするものであるが、このような場合には、先頭の数サイクル分だけを保持することに限定する必要はない。ここで、IPコアにおいて、L1キャッシュミスを引き起こすデータ参照のパターンは、再現性がある場合も多い。したがって、Critical Word First転送によるデータ転送のパターンは同じように繰り返される場合もある。よって、本発明の実施の形態3にかかるL2キャッシュ13aに格納されるデータの位置を、この最初に転送される一部分にすることによって、本発明によるレイテンシ短縮の効果を得ることができる。
本発明の実施の形態4では、マルチコア構成でも共有メモリとしてのSDRAMコントローラ、共有L2キャッシュとして利用する場合について説明する。図29は、関連技術にかかるマルチプロセッサにおけるメモリ制御装置2の構成を示すブロック図である。メモリ制御装置94は、IPコア211〜214と、L1キャッシュ221〜224と、L2キャッシュ943と、アービタスケジューラ9440と、L2HIT/MISS判定部9441と、応答データセレクタ9442と、SDRAMコントローラ25と、SDRAM26とを備える。
本発明の実施の形態5では、本発明の必要最小限の構成について説明する。図22は、本発明の実施の形態5にかかるメモリ制御装置3の構成を示すブロック図である。メモリ制御装置3は、所定階層のキャッシュメモリである第1メモリ31と、第1メモリ31より少なくとも下位階層のキャッシュメモリである第2メモリ32と、第2メモリ32より少なくとも下位階層であり、第1メモリ31及び第2メモリ32に比べて起動してから実際のデータアクセスまでの遅延時間が長い第3メモリ33と、第1メモリ31、第2メモリ32及び第3メモリ33に対する入出力の制御を行う制御部34と、を備える。ここで、第2メモリ32は、所定数のデータを単位とする複数のデータ列のうち、各データ列の一部のデータを少なくとも格納する。また、第3メモリ33は、複数のデータ列内の全てのデータを格納する。制御部34は、第1メモリ31においてキャッシュミスが発生した場合、第2メモリ32におけるキャッシュのヒット判定を行うと共に、第3メモリ33へのアクセスを開始する。そして、制御部34は、ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを第2メモリ32から読み出して先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを第3メモリ33から読み出して当該先頭データの後続データとして応答する。
図23は、本発明の実施の形態6にかかる情報処理装置4の構成を示すブロック図である。情報処理装置4は、プロセッサコア40と、所定階層のキャッシュメモリである第1メモリ41と、第1メモリ41より少なくとも下位階層のキャッシュメモリである第2メモリ42と、第2メモリ42より少なくとも下位階層であり、第1メモリ41及び第2メモリ42に比べて起動してから実際のデータアクセスまでの遅延時間が長い第3メモリ43と、第1メモリ41、第2メモリ42及び第3メモリ43に対する入出力の制御を行うメモリ制御部44と、を備える。ここで、第2メモリ42は、所定数のデータを単位とする複数のデータ列のうち、各データ列の一部のデータを少なくとも格納する。第3メモリ43は、複数のデータ列内の全てのデータを格納する。メモリ制御部44は、プロセッサコア40からのアクセス要求により第1メモリ41においてキャッシュミスが発生した場合、第2メモリ42におけるキャッシュのヒット判定を行うと共に、第3メモリ43へのアクセスを開始する。ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを第2メモリ42から読み出して先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを第3メモリ43から読み出して当該先頭データの後続データとして応答する。
本発明は、階層キャッシュメモリを備えるプロセッサおよびプロセッサや他のハードウェアIPを集積したSoC(System on a Chip)に対して適用可能である。
1a メモリ制御装置
11 プロセッサコア
12 L1キャッシュ
13 L2キャッシュ
13a L2キャッシュ
131 タグ
132 部分データアレイ
133 部分タグ
141 L2HIT/MISS判定部
141a L2HIT/MISS判定部
142 転送回数カウンタ
143 応答データセレクタ
15 SDRAMコントローラ
151 シーケンサ
152 ROWアドレス生成部
153 COLアドレス生成部
154 同期化バッファ
16 SDRAM
2 メモリ制御装置
211 IPコア
212 IPコア
213 IPコア
214 IPコア
221 L1キャッシュ
222 L1キャッシュ
223 L1キャッシュ
224 L1キャッシュ
23 L2キャッシュ
231 タグ
232 部分データアレイ
240 アービタスケジューラ
241 L2HIT/MISS判定部
242 転送回数カウンタ
2431 応答データセレクタ
2432 応答データセレクタ
25 SDRAMコントローラ
26 SDRAM
270 応答バス
271 応答バス
272 応答バス
x1 アクセス要求
x2 判定結果
x3 転送回数
x4 選択指示
x5 応答データ
x51 応答データ
x52 応答データ
x6 アクセス要求
RD1 データ群
RD2 データ群
RD3 データ群
RD4 データ群
RD5 データ群
RD6 データ群
RD11 データ群
RD12 データ群
RD21 データ群
RD22 データ群
RD31 データ群
RD32 データ群
3 メモリ制御装置
31 第1メモリ
32 第2メモリ
33 第3メモリ
34 制御部
4 情報処理装置
40 プロセッサコア
41 第1メモリ
42 第2メモリ
43 第3メモリ
44 メモリ制御部
T1 レイテンシ
T2 RASレイテンシ
T2a RASレイテンシ
T2b RASレイテンシ
T3 CASレイテンシ
T3a CASレイテンシ
T3b CASレイテンシ
T4 転送空きサイクル
T5 RAS発行調整サイクル
T6 転送空きサイクル
T7 転送空きサイクル
DA0 データ列
DA1 データ列
DA2 データ列
DA3 データ列
DA4 データ列
DA5 データ列
DAN データ列
L1DA データアレイ
L2DA データアレイ
L2DAa 部分データアレイ
L3DA データアレイ
L1D データ集合
L2D データ集合
L3D データ集合
L1T タグ
L2T タグ
Ls1 ラインサイズ
Ls2 ラインサイズ
Ls2a ラインサイズ
Ld1 アレイ数
Ld2 アレイ数
WD1 データ群
WD2 データ群
WD3 データ群
91 キャッシュメモリ制御装置
9101 コア
9102 制御部
9103 WBDQ
9104 MIDQ
9105 セレクタ
9106 データメモリ
9107 セレクタ
9108 セレクタ
9109 データバス
9110 MIポート
9111 セレクタ
9112 タグメモリ
9113 MIバッファ
9114 MODQ
9115 MAC
LO ライン
921 プロセッサコア
922 SRAM
923 下層ダイ
924 DRAM
925 上層ダイ
93 メモリ制御装置
931 プロセッサコア
932 L1キャッシュ
933 L2キャッシュ
9331 タグ
9332 データアレイ
9341 L2HIT/MISS判定部
9342 応答データセレクタ
935 SDRAMコントローラ
9351 シーケンサ
9352 ROWアドレス生成部
9353 COLアドレス生成部
9354 同期化バッファ
936 SDRAM
94 メモリ制御装置
943 L2キャッシュ
9440 アービタスケジューラ
9441 L2HIT/MISS判定部
9442 応答データセレクタ
945 SDRAMコントローラ
946 SDRAM
Claims (6)
- 第1のCPUコアと、
前記第1のCPUコアに対するL1キャッシュメモリである第1メモリと、
を備えた第1のIPコアと、
第2のCPUコアと、
前記第2のCPUコアに対するL1キャッシュメモリである第2メモリと、
を備えた第2のIPコアと、
前記第1のIPコアと前記第2のIPコアとの間で共有して利用されるL2キャッシュメモリである第3メモリと、
前記第3メモリより少なくとも下位階層のキャッシュメモリである第4メモリと、
前記第1メモリ、前記第2メモリ、前記第3メモリ、及び前記第4メモリに対する入出力の制御を行う制御部と、
を備え、
前記第3メモリは、所定数のデータを単位とする複数のデータ列のうち、各データ列の一部のデータを少なくとも格納し、
前記第4メモリは、前記複数のデータ列内の全てのデータを格納し、
前記制御部は、
前記第1メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第1の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第1の先頭データの第1の後続データとして応答し、
前記第2メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第2の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第2の先頭データの第2の後続データとして応答し、
前記第1のCPUコアが第1のメモリアクセス要求を行い、それに続いて前記第2のCPUコアが第2のメモリアクセス要求を行う際に、前記第1のメモリアクセス要求に対し、前記第1メモリにおいてキャッシュミスが発生し、前記第3メモリにおいてキャッシュヒットであり、前記第2のメモリアクセス要求に対し、前記第2メモリにおいてキャッシュミスが発生し、前記第3メモリにおいてキャッシュヒットである場合に、前記第1の後続データが前記第4メモリから読み出されている間に、前記第2の先頭データを前記第3メモリから読み出す
メモリ制御装置。 - 前記制御部は、
前記第1のメモリアクセス要求及び前記第2のメモリアクセス要求に応じて、前記第3メモリにおけるキャッシュのヒット判定を行うL2HIT/MISS判定部と、
前記第4メモリへのアクセスを制御するメモリコントローラと、
第1の応答データセレクタと、
第2の応答データセレクタと、
を含み、
前記L2HIT/MISS判定部は、
前記第1のメモリアクセス要求に基づく前記ヒット判定の結果がキャッシュヒットである場合、前記第3メモリから前記第1の先頭データを読み出して前記第1の応答データセレクタへ出力し、前記第1の後続データに対応する第1の読出し対象アドレスを前記メモリコントローラへ出力し、
前記第2のメモリアクセス要求に基づく前記ヒット判定の結果がキャッシュヒットである場合、前記第3メモリから前記第2の先頭データを読み出して前記第2の応答データセレクタへ出力し、前記第2の後続データに対応する第2の読出し対象アドレスを前記メモリコントローラへ出力し、
前記メモリコントローラは、
前記第1の読出し対象アドレスに基づいて前記第4メモリから前記第1の後続データを読み出して前記第1の応答データセレクタへ出力し、
前記第2の読出し対象アドレスに基づいて前記第4メモリから前記第2の後続データを読み出して前記第2の応答データセレクタへ出力し、
前記第1の応答データセレクタは、
前記L2HIT/MISS判定部から前記第1の先頭データを受け付けて前記第1のCPUコアへ出力し、前記メモリコントローラから前記第1の後続データを受け付けて前記第1のCPUコアへ出力し、
前記L2HIT/MISS判定部から前記第2の先頭データを受け付けて前記第2のCPUコアへ出力し、前記メモリコントローラから前記第2の後続データを受け付けて前記第2のCPUコアへ出力する
請求項1に記載のメモリ制御装置。 - 前記制御部は、
前記第3メモリ又は前記第4メモリから読み出されたデータの転送回数を計測する転送回数カウンタをさらに含み、
前記L2HIT/MISS判定部は、
前記ヒット判定の判定結果を前記メモリコントローラへ出力し、
前記メモリコントローラは、
前記L2HIT/MISS判定部から受け付けた前記判定結果を前記転送回数カウンタへ通知し、
前記転送回数カウンタは、前記通知された判定結果に応じて転送回数を計測し、前記転送回数を前記第1の応答データセレクタ又は前記第2の応答データセレクタへ出力し、
前記第1の応答データセレクタは、
前記転送回数に応じて、前記第1の先頭データ又は前記第1の後続データのいずれか一方を選択して前記第1のCPUコアへ出力し、
前記転送回数に応じて、前記第2の先頭データ又は前記第2の後続データのいずれか一方を選択して前記第2のCPUコアへ出力する
請求項2に記載のメモリ制御装置。 - 前記メモリ制御装置は、
前記第1のCPUコアから前記第1メモリにおいてキャッシュミスが発生した場合の前記第1のメモリアクセス要求と、前記第2のCPUコアから前記第2メモリにおいてキャッシュミスが発生した場合の前記第2のメモリアクセス要求とを受け付け、調停を行った上で、前記制御部に対して当該第1のメモリアクセス要求と、それに続く当該第2のメモリアクセス要求とを出力するアービタスケジューラをさらに備え、
前記L2HIT/MISS判定部は、
前記アービタスケジューラから出力された前記第1のメモリアクセス要求及び前記第2のメモリアクセス要求に応じて、前記第3メモリにおけるキャッシュのヒット判定を行う
請求項2に記載のメモリ制御装置。 - 前記第4メモリは、wide−I/O memory規格に基づくDRAMである
請求項1に記載のメモリ制御装置。 - 第1のCPUコアと、
前記第1のCPUコアに対するL1キャッシュメモリである第1メモリと、
を備えた第1のIPコアと、
第2のCPUコアと、
前記第2のCPUコアに対するL1キャッシュメモリである第2メモリと、
を備えた第2のIPコアと、
前記第1のIPコアと前記第2のIPコアとの間で共有して利用されるL2キャッシュメモリであり、所定数のデータを単位とする複数のデータ列のうち、各データ列の一部のデータを少なくとも格納する第3メモリと、
前記第3メモリより少なくとも下位階層のキャッシュメモリであり、前記複数のデータ列内の全てのデータを格納する第4メモリと、
前記第1メモリ、前記第2メモリ、前記第3メモリ、及び前記第4メモリに対する入出力の制御を行う制御部と、
を備えるメモリ制御装置におけるメモリ制御方法であって、
前記第1のCPUコアからの第1のメモリアクセス要求により前記第1メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第1の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第1の先頭データの第1の後続データとして応答し、
前記第1のメモリアクセス要求に続いて、前記第2のCPUコアからの第2のメモリアクセス要求により前記第2メモリにおいてキャッシュミスが発生した場合、前記第3メモリにおけるキャッシュのヒット判定を行い、前記ヒット判定の結果がキャッシュヒットである場合、当該キャッシュヒットに該当する前記一部のデータを前記第3メモリから読み出して第2の先頭データとし、当該一部のデータが属するデータ列のうち当該一部のデータ以外のデータを前記第4メモリから読み出して当該第2の先頭データの第2の後続データとして応答し、
前記第1の後続データが前記第4メモリから読み出されている間に、前記第2の先頭データを前記第3メモリから読み出す
メモリ制御方法。
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---|---|---|---|---|
JPH02188848A (ja) * | 1989-01-17 | 1990-07-24 | Fujitsu Ltd | バッファメモリ方式を使用したデータ処理方式 |
JP2004520643A (ja) * | 2000-11-30 | 2004-07-08 | モーセッド・テクノロジーズ・インコーポレイテッド | メモリシステムでの待ち時間を減じるための方法および装置 |
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