JP2015523742A - ２以上のダイにおける複数ダイ・フェースダウン・スタッキング - Google Patents

Abstract

超小型電子アセンブリ１００は、第１の横方向Ｄ１及び第２の横方向Ｄ２にそれぞれ広がりを有する、向かい合った第１の面１０４及び第２の面１０６と、第２の方向に沿った周縁部３と、第１の面と第２の面との間に広がりを有する第１の開口部１１６及び第２の開口部１２６と、周縁部と開口部のうちの１つとの間に広がりを有する第２の面における周辺領域Ｐ１とを有する基板１０２を備えたものとすることができる。また、アセンブリ１００は、前面１４０と背面１３８との間の縁部１４６を有する第１の超小型電子素子１３６と、該第１の超小型電子素子の背面に面し、縁部を越えて突出した前面１５７を有する第２の超小型電子素子１５３とを備えたものとすることができる。さらに、アセンブリ１００は、第２の面１０６において露出する複数の端子１１０も備えたものとすることができる。少なくとも１つの端子１１０ａは周辺領域Ｐ１内に少なくとも部分的に配置されている。【選択図】図３

Description

本発明は、下向きに積み重ねられた半導体チップを有する超小型電子アセンブリと、その製造方法とに関する。

［関連出願の相互参照］
本願は２０１３年１月１５日出願の米国特許出願第１３／７４１，８９０号の継続出願であり、その米国特許出願は２０１２年８月２日出願の米国特許出願第１３／５６５，６１３号の継続出願であり、その米国特許出願は、２０１１年４月２１日出願の米国仮特許出願第６１／４７７，８７７号の出願日の利益を主張する、２０１１年１１月２９日出願の米国特許出願第１３／３０６，３００号の一部継続出願であり、これらの開示内容は引用することにより本明細書の一部をなすものとする。全て２０１１年４月２１日出願であり、同一人が所有する米国仮特許出願第６１／４７７，８２０号と同第６１／４７７，８８３号と同第６１／４７７，９６７号とは、引用することにより本明細書の一部をなすものとする。

半導体チップは一般に、製造の際及び回路基板又は他の回路パネル等の外部基板に取り付ける際に該チップの取扱いを容易なものとするパッケージとして提供される。例えば、多くの半導体チップは、表面実装に適したパッケージとして提供される。この一般的なタイプの多くのパッケージが種々の用途に対して提案されている。最も一般的には、このようなパッケージは、誘電体上の、めっき又はエッチングされた金属構造体として形成された端子を有する、一般に「チップキャリア」と呼ばれる基板を有している。これらの端子は通常、チップキャリア自体に沿って広がりを有する薄いトレース等の機構と、チップのコンタクトと端子又はトレースとの間に広がりを有する微細なリード部又は配線とによって、チップ自体のコンタクトに接続される。表面実装処理においては、このパッケージは、パッケージ上の各端子が回路基板上の対応するコンタクトパッドと位置合わせされるように、回路基板上に配置される。端子とコンタクトパッドとの間には、はんだ又は他の結合剤が設けられる。はんだが溶けるか若しくは「リフロー」するように、あるいは結合剤が活性化するようにアセンブリを加熱することにより、パッケージを定位置に恒久的に結合することができる。

多くのパッケージは、パッケージの端子に取り付けられた、直径が約０．１ｍｍ及び約０．８ｍｍ（５ミル及び３０ミル）のはんだボール形態のはんだの塊を有している。底面から突出したはんだボールのアレイを有するパッケージは一般に、ボールグリッドアレイすなわち「ＢＧＡ」パッケージと呼ばれる。ランドグリッドアレイすなわち「ＬＧＡ」パッケージと呼ばれる別のパッケージは、はんだから形成された薄い層すなわちランドによって基板に固定される。このタイプのパッケージは非常に小型にすることができる。一般に、「チップスケールパッケージ」と呼ばれるパッケージは、該パッケージに組み込まれたデバイスの面積と等しいか又はそれよりも僅かにしか大きくない回路基板の面積を占める。これにより、アセンブリ全体のサイズが低減し、基板上の様々なデバイス間で短い相互接続を用いることが可能となり、ひいてはデバイス間の信号伝搬時間が限られたものとなり、そのためアセンブリの高速動作が容易になるという点でこれは有利である。

回路パネルの平面に垂直な方向の全体的な高さすなわち寸法が小さいチップパッケージを作ることも望ましい。このような薄い超小型電子パッケージによれば、パッケージが取り付けられた回路パネルを、隣接する構造体のすぐ近くに配置できるようになり、そして、該回路パネルを組み込んだ製品の全体的なサイズを図ることができる。単一のパッケージ内又はモジュール内に複数のチップを設けるために種々の手法が提案されている。従来の「マルチチップモジュール」では、複数のチップが単一のパッケージ基板に並べて取り付けられ、更に、そのパッケージ基板を回路パネルに取り付けることができる。この手法では、回路パネルにおいてチップが占める総面積の削減は限られている。総面積は、モジュール内の個々のチップの全表面積よりも依然として大きい。

複数のチップを「スタック」構成、すなわち、複数のチップを積み重ねて配置する構成においてパッケージ化することも提案されている。スタック構成によれば、複数のチップを、チップの全面積よりも小さな面積の回路パネルのある領域に取り付けることができる。チップのスタック配置の例が、上記の米国特許第５，６７９，９７７号、米国特許第５，１４８，２６５号及び米国特許第５，３４７，１５９号のある実施形態において開示されており、これらの開示内容は、引用することにより本明細書の一部をなすものとする。また、複数チップが積み重ねられ、それらチップに関連する、いわゆる「配線フィルム」上の導体により相互に接続される構成が米国特許第４，９４１，０３３号に開示されており、その開示内容も引用することにより本明細書の一部をなすものとする。

本技術分野におけるこのような試みの一方で、チップの中央領域に実質的に位置するコンタクトを有するチップについてのマルチチップパッケージにおける更なる改善が求められている。複数のメモリチップといった複数の半導体チップは一般的に、１列又は２列の複数コンタクトが実質的にチップの中心軸に沿って位置するものとなるように構成される。

本発明の一態様によれば、超小型電子アセンブリは、第１の横方向及び第２の横方向にそれぞれ広がりを有する、向かい合った第１の面及び第２の面と、第１の面と第２の面との間において第２の方向に延びている周縁部と、第１の面と第２の面との間に広がりを有する第１の開口部及び第２の開口部と、周縁部と開口部のうちの１つとの間に広がりを有する第２の面における周辺領域とを有する基板を備えたものとすることができる。各開口部は、第１の方向に沿った長手の第１の寸法と、第２の方向に沿った、前記第１の寸法よりも小さな第２の寸法とを有するものとすることができる。

超小型電子アセンブリは、第１の面に面する前面と、該前面にあり、第１の開口部と位置合わせされたボンドパッドと、前面の反対側に位置する背面と、前面と背面との間に延びている縁部とを有する第１の超小型電子素子をも備えることができる。また、超小型電子アセンブリは第２の超小型電子素子も備えることができる。第２の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の縁部を越えて突出した前面と、第２の超小型電子素子の前面にあり、第２の開口部と位置合わせされたボンドパッドとを有する。

また、超小型電子アセンブリは、第２の面において露出し、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドと電気的に接続される複数の端子も備えることができる。これらの端子は、超小型電子アセンブリをそのアセンブリの外部にある少なくとも１つの構成要素に接続するように構成することができる。端子のうちの少なくとも１つは、第１の方向に沿って当該少なくとも１つの端子を通る直線が開口部のうちの少なくとも１つを通るか又はその上方を通るものとなるように、周辺領域内に少なくとも部分的に配置することができる。

一例では、周縁部は第１の周縁部とすることができ、周辺領域は第１の周辺領域とすることができ、端子のうちの少なくとも１つは第１の端子とすることができる。基板は、第１の周縁部の反対側に位置し、第１の面と第２の面との間において第２の方向に延びている第２の周縁部を有することができる。基板は、第２の周縁部と開口部のうちの１つとの間に広がりを有する第２の面における第２の周辺領域を有することができる。端子のうちの少なくとも１つは第２の端子とすることができ、第２の端子は、第１の方向に沿って当該第２の端子を通る直線が開口部のうちの少なくとも１つを通るか又はその上方を通るものとなるように、第２の周辺領域内に少なくとも部分的に配置される。

特定の実施形態では、周辺領域は第１の周辺領域とすることができ、開口部のうちの少なくとも１つは第１の開口部とすることができ、端子のうちの少なくとも１つは第１の端子とすることができる。基板は、周縁部と第２の開口部のうちの１つとの間に広がりを有する第２の面における第２の周辺領域を有することができる。端子のうちの少なくとも１つは第２の端子とすることができ、第２の端子は、第１の方向に沿って第２の端子を通る直線が第２の開口部を通るか又はその上方を通るものとなるように、第２の周辺領域内に少なくとも部分的に配置される。

例示的な実施形態では、周縁部は第１の周縁部とすることができる。基板は、第１の周縁部の反対側に位置し、第１の面と第２の面との間において第２の方向に延びている第２の周縁部を有することができる。基板は、第２の周縁部と、第１の開口部及び第２の開口部の各々との間に広がりを有する第２の面における第３の周辺領域及び第４の周辺領域を有することができる。端子のうちの少なくとも１つは第３の端子とすることができる。第３の端子は、第１の方向に沿って当該第３の端子を通る直線が第１の開口部を通るか又はその上方を通るものとなるように、第３の周辺領域内に少なくとも部分的に配置される。端子のうちの少なくとも１つは第４の端子とすることができる。第４の端子は、第１の方向に沿って当該第４の端子を通る直線が第２の開口部を通るか又はその上方を通るものとなるように、第４の周辺領域内に少なくとも部分的に配置される。

１つの実施形態では、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドは基板の導電性要素に電気的に接続することができる。特定の例では、第１の超小型電子素子のボンドパッドは、第１の開口部と位置合わせされた部分を有する第１のリード部によって導電性要素に電気的に接続することができる。第２の超小型電子素子のボンドパッドは、第２の開口部と位置合わせされる部分を有する第２のリード部によって導電性要素に電気的に接続することができる。一例では、第１のリード部が第１の開口部を通って延在しない場合があるか、又は第２のリード部が第２の開口部を通って延在しない場合があるかの少なくとも一方である。特定の実施形態では、第１の超小型電子素子のボンドパッドは、第１の開口部を通って延びている第１のワイヤボンド部によって導電性要素に電気的に接続することができる。第２の超小型電子素子のボンドパッドは、第２の開口部を通って延びている第２のワイヤボンド部によって導電性要素に電気的に接続することができる。１つの実施形態では、第１のワイヤボンド部は第１の開口部のみを通って延びている場合があり、第２のワイヤボンド部は第２の開口部のみを通って延びている場合がある。

特定の例では、第１の超小型電子素子の縁部は第１の縁部とすることができ、第１の超小型電子素子は第１の縁部の反対側に位置する第２の縁部を有することができる。第２の超小型電子素子は、向かい合った第１の縁部及び第２の縁部を有することができる。各超小型電子素子は、その超小型電子素子の前面の中央領域において第１の方向に広がりを有する５つ以上のボンドパッドの少なくとも１つの列を有することができる。各中央領域は、各々の第１の縁部と第２の縁部との間の距離の中央３分の１に延びたものとすることができる。１つの実施形態では、各超小型電子素子は、メモリ記憶アレイ機能を提供する能動デバイスの数を、他の任意の機能よりも多く有することができる。例示的な一実施形態では、第１の超小型電子素子は、該第１の超小型電子素子の前面と背面との間に延びている、縁部とその反対側に位置する縁部との間の幅を有することができる。第２の超小型電子素子は、該第２の超小型電子素子の前面と背面との間にそれぞれ広がりを有する、向かい合った縁部間に幅を有することができる。第１の超小型電子素子の幅は、第１の開口部の第２の寸法よりも大きくすることができ、第２の超小型電子素子の幅は、第２の開口部の第２の寸法よりも大きくすることができる。

１つの実施形態では、第１の開口部及び第２の開口部のうちの一方は、第１の開口部及び第２の開口部の他方よりも、周縁部に近い位置にまで延びたものとすることができる。特定の例では、基板は、第１の面と第２の面との間に広がりを有する第３の開口部及び第４の開口部を有することができる。第３の開口部及び第４の開口部はそれぞれ、第２の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな第１の方向に沿った第２の寸法とを有する。また、超小型電子アセンブリは、基板の第１の面に面する前面を各々が有する第３の超小型電子素子及び第４の超小型電子素子も含むことができる。第３の超小型電子素子及び第４の超小型電子素子はそれぞれ、当該超小型電子素子の前面にあり、第３の開口部及び第４の開口部の各々と位置合わせされたボンドパッドを有する。第３の超小型電子素子及び第４の超小型電子素子のボンドパッドは、基板の導電性要素に電気的に接続することができる。一例では、基板は周辺領域において第１の面と第２の面との間に広がりを有するアパーチャを含むことができる。アパーチャは、該アパーチャを通る封止材又はアンダーフィル材料を受け入れるように構成することができる。

本発明の別の態様によれば、超小型電子アセンブリが、それぞれ第１の横方向及び第２の横方向にそれぞれ延在する、対向する第１の面及び第２の面と、第１の面と第２の面との間に第２の方向に延在する周縁部と、第１の面と第２の面との間に延在する第１の開口部及び第２の開口部であって、第１の開口部は第２の開口部と周縁部との間に位置する、第１の開口部及び第２の開口部と、周縁部と第１の開口部との間に延在する第２の面の周辺領域とを有する基板を備えることができる。第１の開口部は、第１の方向に延在する長手の第１の寸法と、第１の寸法より小さな第２の方向の第２の寸法とを有することができる。第２の開口部は、第２の方向に延在する長手の第１の寸法と、第１の寸法より小さな第１の方向の第２の寸法とを有することができる。

超小型電子アセンブリは、第１の面に面する前面と、前面にあり、第１の開口部と位置合わせされるボンドパッドと、前面の反対に位置する背面と、前面と背面との間に延在する縁部とを有する第１の超小型電子素子も備えることができる。また、超小型電子アセンブリは第２の超小型電子素子も備えることができ、第２の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の縁部を越えて突出する前面と、第２の超小型電子素子の前面にあり、第２の開口部と位置合わせされるボンドパッドとを有する。

また、超小型電子アセンブリは、第２の面において露出し、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドと電気的に接続される複数の端子も備えることができる。これらの端子は、超小型電子アセンブリをこのアセンブリの外部にある少なくとも１つの構成要素に接続するように構成することができる。端子のうちの少なくとも１つは、第１の方向に延在し、少なくとも１つの端子を通り抜ける直線が、第１の開口部を通るか又はその上方を通るものとなるように、周辺領域内に少なくとも部分的に配置することができる。

一例では、周縁部は第１の周縁部とすることができ、周辺領域は第１の周辺領域とすることができ、端子のうちの少なくとも１つは第１の端子とすることができる。基板は、第１の面と第２の面との間に第１の方向に延在する第２の周縁部を有することができ、基板は、第２の周縁部と第２の開口部との間に延在する第２の面の第２の周辺領域を有することができる。端子のうちの少なくとも１つは第２の端子とすることができ、第２の端子は、第２の方向に延在し、第２の端子を通る直線が第２の開口部を通るか又はその上方を通るものとなるように、第２の周辺領域内に少なくとも部分的に配置される。

特定の実施形態では、基板は、第２の周縁部の反対に位置し、第１の面と第２の面との間に第１の方向に延在する第３の周縁部を有することができ、基板は第３の周縁部と第２の開口部との間に延在する第２の面の第３の周辺領域を有することができる。端子のうちの少なくとも１つは第３の端子であり、第３の端子は、第２の方向に延在し、第３の端子を通り抜ける直線が、第２の開口部を通り抜けるか又はその上方を通過するように、第３の周辺領域内に少なくとも部分的に配置される。

本発明のまた別の態様によれば、超小型電子アセンブリが、第１の横方向及び第２の横方向にそれぞれ延在する、対向する第１の面及び第２の面と、第１の面と第２の面との間に第１の方向に延在する周縁部と、第１の面と第２の面との間に延在し、第１の方向に延在する長手の第１の寸法と第１の寸法より小さな第２の方向の第２の寸法とを有する第１の開口部と、第１の面と第２の面との間に延在し、第２の方向に延在する長手の第１の寸法と第１の寸法より小さな第１の方向の第２の寸法とを有する第２の開口部と、周縁部と第２の開口部との間に延在する第２の面の周辺領域とを有する基板を備えることができる。

超小型電子アセンブリは、第１の面に面する前面と、前面にあり、第１の開口部と位置合わせされるボンドパッドと、前面の反対に位置する背面と、前面と背面との間に延在する縁部とを有する第１の超小型電子素子も備えることができる。また、超小型電子アセンブリは第２の超小型電子素子も備えることができ、第２の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の縁部を越えて突出する前面と、第２の超小型電子素子の前面にあり、第２の開口部と位置合わせされるボンドパッドとを有する。

また、超小型電子アセンブリは、第２の面において露出し、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドと電気的に接続される複数の端子も備えることができる。これらの端子は、超小型電子アセンブリをこのアセンブリの外部にある少なくとも１つの構成要素に接続するように構成することができる。端子のうちの少なくとも１つは、第１の方向に延在し、少なくとも１つの端子を通り抜ける直線が、第２の開口部を通り抜けるか又はその上方を通過するように、周辺領域内に少なくとも部分的に配置することができる。

一例では、周縁部は第１の周縁部とすることができ、周辺領域は第１の周辺領域とすることができ、端子のうちの少なくとも１つは第１の端子とすることができる。基板は、第１の周縁部の反対に位置し、第１の面と第２の面との間に第１の方向に延在する第２の周縁部を有することができ、基板は、第２の周縁部と第２の開口部との間に延在する第２の面の第２の周辺領域を有することができる。端子のうちの少なくとも１つは第２の端子とすることができ、第２の端子は、第２の方向に延在し、第２の端子を通り抜ける直線が、第２の開口部を通り抜けるか又はその上方を通過するように、第２の周辺領域内に少なくとも部分的に配置される。

特定の実施形態では、周辺領域は第１の周辺領域とすることができ、端子のうちの少なくとも１つは第１の端子とすることができ、第１の超小型電子素子の縁部は第１の縁部とすることができ、基板は、第１の面と第２の面との間に延在し、第２の方向に延在する長手の第１の寸法と、第１の寸法より小さな第１の方向の第２の寸法とを有する第３の開口部を有することができる。基板は、周縁部と第３の開口部との間に延在する第２の面の第２の周辺領域を有することができる。端子のうちの少なくとも１つは第２の端子とすることができ、第２の端子は、第２の方向に延在し、第２の端子を通り抜ける直線が、第３の開口部を通り抜けるか又はその上方を通過するように、第２の周辺領域内に少なくとも部分的に配置される。また、超小型電子アセンブリは第３の超小型電子素子も備えることができ、第３の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の第１の縁部の反対に位置する第１の超小型電子素子の第２の縁部を越えて突出する前面と、第３の超小型電子素子の前面にあり、第３の開口部と位置合わせされるボンドパッドとを有する。

例示的な実施形態では、第２の超小型電子素子及び第３の超小型電子素子の前面は単一の平面内に位置決めすることができる。１つの実施形態では、周縁部は第１の周縁部とすることができ、基板は、第１の周縁部の反対に位置し、第１の面と第２の面との間に第１の方向に延在する第２の周縁部を有することができ、基板は、第２の周縁部と第２の開口部及び第３の開口部それぞれとの間に延在する第２の面の第３の周辺領域及び第４の周辺領域を有することができる。端子のうちの少なくとも１つは第３の端子とすることができ、第３の端子は、第２の方向に延在し、第３の端子を通り抜ける直線が、第１の開口部を通り抜けるか又はその上方を通過するように、第３の周辺領域内に少なくとも部分的に配置される。端子のうちの少なくとも１つは第４の端子とすることができ、第４の端子は、第２の方向に延在し、第４の端子を通り抜ける直線が、第２の開口部を通り抜けるか又はその上方を通過するように、第４の周辺領域内に少なくとも部分的に配置される。

特定の例では、基板は、第１の面と第２の面との間に延在し、第１の方向に延在する長手の第１の寸法と、第１の寸法より小さな第２の方向の第２の寸法とを有する第４の開口部を有することができる。超小型電子アセンブリは、第４の超小型電子素子の前面にあり、第４の開口部と位置合わせされるボンドパッドを有する第４の超小型電子素子も備えることができる。一例では、第２の超小型電子素子、第３の超小型電子素子及び第４の超小型電子素子はそれぞれ、対向する第１の縁部及び第２の縁部を有することができる。各超小型電子素子は、その超小型電子素子の前面の中央領域においてその超小型電子素子の第１の縁部及び第２の縁部に対して平行な方向に延在する５つ以上のボンドパッドの少なくとも１つの列を有することができる。各中央領域は、それぞれの第１の縁部と第２の縁部との間の距離の中央３分の１に延在することができる。

本発明の更に別の態様によれば、超小型電子アセンブリが、対向する上面及び底面をそれぞれ有する第１の誘電性要素及び第２の誘電性要素を有する基板を備えることができる。各面は第１の横方向及び第２の横方向に延在することができる。誘電性要素は、第１の横方向又は第２の横方向のうちの少なくとも一方において互いに離間して配置することができる。基板の第１の面が、両方の誘電性要素の上面を含むことができる。基板の第２の面が両方の誘電性要素の底面を含むことができる。また、基板は、第１の誘電性要素及び第２の誘電性要素の隣接し対向する縁部間の空所によって画定される第１の開口部であって、隣接し対向する縁部はそれぞれ第１の方向に延在する第１の寸法を有し、第１の開口部は第１の寸法より小さな第２の方向の第２の寸法を有する、第１の開口部と、第２の誘電性要素によって包囲される第２の開口部とを有することができる。

超小型電子アセンブリは、第１の面に面する前面と、前面にあり、第１の開口部及び第２の開口部のうちの一方と位置合わせされるボンドパッドと、前面の反対に位置する背面と、前面と背面との間に延在する縁部とを有する第１の超小型電子素子も含むことができる。また、超小型電子アセンブリは第２の超小型電子素子も含むことができ、第２の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の縁部から突出する前面と、第２の超小型電子素子の前面にあり、第１の開口部及び第２の開口部のうちの他方と位置合わせされるボンドパッドとを有する。また、超小型電子アセンブリは、第２の面において露出し、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドと電気的に接続される複数の端子も含むことができる。端子は、超小型電子アセンブリをこのアセンブリの外部にある少なくとも１つの構成要素と接続するように構成することができる。

特定の実施形態では、第２の開口部は、第１の方向に延在する長手の第１の寸法と、第１の寸法より小さな第２の方向の第２の寸法とを有することができる。一例では、第２の開口部は、第２の方向に延在する長手の第１の寸法と、第１の寸法より小さな第１の方向の第２の寸法とを有することができる。例示的な実施形態では、基板は、第１の誘電性要素及び第２の誘電性要素の隣接し対向する縁部間に延在する誘電性領域も含むことができる。基板の第１の面は誘電性領域の上面を含むことができる。第２の面は誘電性領域の底面を含むことができる。特定の例では、誘電性領域は、基板の平面において、誘電性要素より高いヤング率を有することができる。

１つの実施形態では、第１の超小型電子素子の前面にあるボンドパッドは、第１の開口部と位置合わせすることができ、第２の超小型電子素子の前面にあるボンドパッドは第２の開口部と位置合わせすることができる。特定の実施形態では、端子は第１の誘電性要素及び第２の誘電性要素それぞれの底面において露出する第１の端子及び第２の端子を含むことができる。第１の超小型電子素子のボンドパッドのうちの少なくとも幾つかは第１の端子及び第２の端子に電気的に接続することができる。一例では、第１の超小型電子素子の前面にあるボンドパッドは、第２の開口部と位置合わせすることができる。第２の超小型電子素子の前面にあるボンドパッドは第１の開口部と位置合わせすることができる。

本発明の別の態様によれば、超小型電子アセンブリが、第１の横方向及び第２の横方向にそれぞれ延在する、対向する第１の面及び第２の面を有する基板を備えることができる。基板は、第１の横方向又は第２の横方向の少なくとも一方において互いに離間して配置される第１の誘電性要素及び第２の誘電性要素を有することができる。また、超小型電子アセンブリは、第１の面に面する前面と、前面にあるボンドパッドと、前面の反対に位置する背面と、前面と背面との間に延在する縁部とを有する第１の超小型電子素子も備えることができる。また、超小型電子アセンブリは第２の超小型電子素子も含むことができ、第２の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の縁部から突出する前面と、第２の超小型電子素子の前面にあるボンドパッドとを有する。また、超小型電子アセンブリは、第２の面において露出し、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドと電気的に接続される複数の端子も含むことができる。端子は、超小型電子アセンブリをアセンブリの外部にある少なくとも１つの構成要素と接続するように構成することができる。

一例では、超小型電子素子のうちの少なくとも１つは、第１の誘電性要素及び第２の誘電性要素のそれぞれの上面の上に少なくとも部分的に重なることができる。例示的な実施形態では、第１の超小型電子素子の縁部は第１の縁部とすることができ、第１の超小型電子素子は、第１の縁部の反対に位置する第２の縁部を有することができる。第２の超小型電子素子は対向する第１の縁部及び第２の縁部を有することができる。各超小型電子素子は、超小型電子素子の前面の中央領域において第１の方向に延在する５つ以上のボンドパッドの少なくとも１つの列を有することができる。各中央領域は、それぞれの第１の縁部と第２の縁部との間の距離の中央３分の１に延在することができる。

本発明のまた別の態様によれば、超小型電子アセンブリが、反対に位置する上面及び底面をそれぞれ有する第１の誘電性要素、第２の誘電性要素及び第３の誘電性要素を有する基板を備えることができる。各面は第１の横方向及び第２の横方向に延在することができる。誘電性要素は、第１の横方向又は第２の横方向の少なくとも一方において互いに離間して配置することができる。基板の第１の面は第１の誘電性要素、第２の誘電性要素及び第３の誘電性要素の上面を含むことができる。基板の第２の面は、第１の誘電性要素、第２の誘電性要素及び第３の誘電性要素の底面を含むことができる。また、基板は、第１の誘電性要素及び第２の誘電性要素の隣接し対向する縁部間の空所によって画定される第１の開口部も有することができる。隣接し対向する縁部はそれぞれ第１の方向に延在する長手の第１の寸法を有することができる。第１の開口部は、第１の寸法より小さな第２の方向の第２の寸法を有することができる。また、基板は、第２の誘電性要素及び第３の誘電性要素の隣接し対向する縁部間の空所によって画定される第２の開口部も有することができる。隣接し対向する縁部はそれぞれ第１の方向に延在する第１の寸法を有することができる。第１の開口部は、第１の寸法より小さな第２の方向の第２の寸法を有することができる。

超小型電子アセンブリは、第１の面に面する前面と、前面にあり、第１の開口部及び第２の開口部のうちの一方と位置合わせされるボンドパッドと、前面の反対に位置する背面と、前面と背面との間に延在する縁部とを有する第１の超小型電子素子も備えることができる。また、超小型電子アセンブリは第２の超小型電子素子も備えることができ、第２の超小型電子素子は、第１の超小型電子素子の背面に面し、第１の超小型電子素子の縁部を越えて突出する前面と、第２の超小型電子素子の前面にあり、第１の開口部及び第２の開口部のうちの他方と位置合わせされるボンドパッドとを有する。また、超小型電子アセンブリは、第２の面において露出し、第１の超小型電子素子及び第２の超小型電子素子のボンドパッドと電気的に接続される複数の端子も含むことができる。端子は、超小型電子アセンブリをアセンブリの外部にある少なくとも１つの構成要素と接続するように構成することができる。

１つの実施形態では、第１の超小型電子素子の前面にあるボンドパッドは第１の開口部と位置合わせすることができ、第２の超小型電子素子の前面にあるボンドパッドは第２の開口部と位置合わせすることができる。特定の例では、第１の超小型電子素子は、第１の誘電性要素及び第２の誘電性要素それぞれの上面の上に少なくとも部分的に重なることができ、第２の超小型電子素子は、第２の誘電性要素及び第３の誘電性要素それぞれの上面の上に少なくとも部分的に重なることができる。例示的な実施形態では、第１の超小型電子素子の前面にあるボンドパッドは、第２の開口部と位置合わせすることができ、第２の超小型電子素子の前面にあるボンドパッドは第１の開口部と位置合わせすることができる。

特定の実施形態では、端子は第１の誘電性要素、第２の誘電性要素及び第３の誘電性要素それぞれの底面において露出する第１の端子、第２の端子及び第３の端子を含むことができる。超小型電子素子のうちの少なくとも１つの超小型電子素子のボンドパッドのうちの少なくとも幾つかは第１の端子、第２の端子及び第３の端子のうちの２つ以上に電気的に接続することができる。一例では、第１の超小型電子素子のボンドパッドのうちの少なくとも幾つかは、第１の端子及び第２の端子に電気的に接続することができる。特定の例では、第２の超小型電子素子のボンドパッドのうちの少なくとも幾つかは、第２の端子及び第３の端子に電気的に接続することができる。

例示的な実施形態では、基板は、第１の面と第２の面との間に第２の方向に延在する周縁部と、周縁部と開口部のうちの１つとの間に延在する第２の面の周辺領域とを有することができる。端子のうちの少なくとも１つは、第１の方向に延在し、少なくとも１つの端子を通り抜ける直線が、開口部のうちの少なくとも１つを通り抜けるか又はその上方を通過するように、周辺領域内に少なくとも部分的に配置することができる。

一例では、周辺領域は第１の周辺領域とすることができ、開口部のうちの１つは第１の開口部とすることができ、端子のうちの少なくとも１つは、第１の端子とすることができる。基板は、周縁部と第２の開口部との間に延在する第２の面の第２の周辺領域を有することができる。端子のうちの少なくとも１つは第２の端子とすることができ、第２の端子は、第１の方向に延在し、第２の端子を通り抜ける直線が、第２の開口部を通り抜けるか又はその上方を通過するように、第２の周辺領域内に少なくとも部分的に配置される。特定の実施形態では、第２の誘電性要素は第１の周辺領域及び第２の周辺領域の両方の一部を含むことができる。１つの実施形態では、第１の誘電性要素は第１の周辺領域の一部を含むことができ、第３の誘電性要素は第２の周辺領域の一部を含むことができる。

特定の例では、システムが、上記で説明した超小型電子アセンブリと、超小型電子アセンブリに電気的に接続される１つ又は複数の他の電子構成要素とを備えることができる。一例では、システムはハウジングも備えることができ、超小型電子アセンブリ及び他の電子構成要素はこのハウジングに取り付けられる。

本発明の一実施形態の平面図である。 図１の実施形態の構成要素の底面図である。 図１Ｂは、図１の実施形態における一超小型電子素子の底面図である。図１Ｃは、図１の実施形態における別の超小型電子素子の底面図である。 図２Ａは、図１の２Ａ−２Ａ線断面図である。図２Ｂは、図１の２Ｂ−２Ｂ線断面図である。 図１に示した実施形態の底面図である。 図３Ａは、本発明の代替的実施形態の断面図である。図３Ｂは、図３Ａの実施形態において可能性のある底面図である。図３Ｃは、２つの誘電性要素を有する、図３Ａの実施形態において可能性のある別の底面図である。 図３Ｄは、３つの誘電性要素を有する、図３Ａの実施形態において可能性のあるさらに別の底面図である。図３Ｅ〜３Ｇは、図３Ｄの実施形態の変形例を示している。 製造途中のアセンブリを示す説明図である。このアセンブリは、図３Ｄに示した超小型電子アセンブリを複数備えている。 図３Ｉは、図３Ａの実施形態の変形例の断面図である。図３Ｊは、図３Ｉの実施形態において可能性のある底面図である。図３Ｋは、複数の誘電性要素を有する、図３Ｉの実施形態において可能性のある別の底面図である。 本発明の代替的実施形態の平面図である。 図５Ａは、図４の５Ａ−５Ａ線断面図である。図５Ｂは、図４の５Ｂ−５Ｂ線断面図である。図５Ｃは、図４の５Ｃ−５Ｃ線断面図である。 図４の底面図である。 本発明の代替的実施形態の平面図である。 図８Ａは、図７の８Ａ−８Ａ線断面図である。図８Ｂは、図７の８Ｂ−８Ｂ線断面図である。 図８Ｃは、図７の８Ｃ−８Ｃ線断面図である。図８Ｄは、図７の８Ｄ−８Ｄ線断面図である。 図７の底面図である。 本発明の代替的実施形態の平面図である。 本発明の代替的実施形態の平面図である。 図１１Ａは、図１０の１０Ａ−１０Ａ線断面図である。図１１Ｂは、図１０の１１Ｂ−１１Ｂ線断面図である。 図１１Ｃは、図１０の１１Ｃ−１１Ｃ線断面図である。図１１Ｄは、図１０の１１Ｄ−１１Ｄ線断面図である。 図１０の底面図である。 本発明の代替的実施形態の平面図である。 本発明の代替的実施形態の平面図である。 図１４の１５−１５線断面図である。 本発明の代替的実施形態の平面図である。 図１７Ａは、図１６の１７Ａ−１７Ａ線断面図である。図１７Ｂは、図１６の１７Ｂ−１７Ｂ線断面図である。 本発明の一実施形態によるシステムの説明図である。

図１〜３は、本発明の一実施形態による超小型電子パッケージ又は超小型電子アセンブリ１００のいくつかの図である。図１に示しているように、超小型電子アセンブリ１００は、基板１０２の上にある２つの超小型電子素子を有している。これらの超小型電子素子は下向きに積み重ねられており、第１の超小型電子素子１３６の背面１３８（図２Ａ）に、第２の超小型電子素子１５３の少なくとも一部が重なっている。

第１の超小型電子素子１３６及び第２の超小型電子素子１５３を基板１０２上に配置して、第１の超小型電子素子１３６の外縁部（すなわち、第１の縁部１４４、第２の縁部１４５、第３の縁部１４６、第４の縁部１４７）と第２の超小型電子素子１５３の外縁部（すなわち、第１の縁部１６１、第２の縁部１６２、第３の縁部１６３、第４の縁部１６４）とが基板１０２の第１の面１０４上に位置し、両外縁部が基板１０２の周縁部を越えないようにすることができる。

特定の実施形態では、基板は、高分子材料、又はセラミック若しくはガラス等の無機材料等の種々のタイプの構成体からなる誘電性要素とすることができる。基板は、その上に端子及びリード部等の導電性要素、例えば、トレース、基板コンタクト、又は端子と電気的に接続される他の導電性要素を有している。別の例では、基板は、シリコンのような半導体材料から基本的になることができるか、又は代替的に半導体材料層と、１以上の誘電性層とを含むことができる。更に別の実施形態では、基板はリード部を有するリードフレームとすることができ、端子は、リード部の端部といったリード部の一部とすることができる。

図２Ａ及び図２Ｂに最もよく示しているように、基板１０２は、第１の面１０４と、該第１の面とは反対に位置する第２の面１０６とを有している。第１の面及び第２の面はそれぞれ、第１の横方向Ｄ１及び第２の横方向Ｄ２に広がりを有している。基板１０２の厚みは適用例によって異なるものの、基板１０２の厚さは最も一般的には、約１０マイクロメートル（ミクロン）〜約１００マイクロメートルである。基板１０２は、その表面に露出した、導電性トレース１０８と、端子コンタクト１１０、第１の組のコンタクト１０９、第２の組のコンタクト１１１といった複数のコンタクトとを有するものとすることができる。本明細書において、導電性要素がある構造体の表面「において露出している」という表現は、その表面に垂直な方向に、その構造体の外部からその表面に向かって移動する仮想的な点と接触するために、その導電性要素が利用できることを意味する。したがって、構造体の表面において露出する端子又は他の導電性要素は、そのような表面から突出している場合もあるし、そのような表面と同一平面をなす場合もあるし、そのような表面よりも奥まって位置し、構造体内の穴又は凹部を通して露出している場合もある。

図１Ａに示しているように、基板１０２の第１の面１０４は向かい合った一対の縁部間に３つの部分を有することができ、これらの部分は基板１０２の第１の縁部１０３と第２の縁部１０５との間の、基板１０２の幅を分割している。３つの部分は、同じ幅又は異なった幅とすることができ、基板１０２の第１の縁部１０３に隣接する第１の外側部分９００と、基板１０２の第２の縁部１０５に隣接する第２の外側部分９０２と、第１の外側部分９００と第２の外側部分９０２との間のエリアを占める中央部分９０６とを含むことができる。一実施形態では、基板１０２の第２の面１０６上のこれらの部分のうちの１以上において、導電性トレース１０８及び複数のコンタクトが露出している。他の実施形態では、導電性トレース１０８及びコンタクトは、基板１０２の第１の面１０４及び第２の面１０６の両方の上に、又は基板１０２の内部に広がりを有している場合がある。

導電性トレース１０８は任意の導電性材料から形成することができるが、最も一般的には、銅、銅合金、金又はこれらの材料の組み合わせから形成される。トレースの厚みも適用例によって異なるものの、通常は約５ミクロン〜約２５ミクロンである。基板１０２及びトレース１０８は、同時係属の、同じ譲受人に譲渡された米国特許第７，４６２，９３６号に開示されているようなプロセスによって作製することができ、その開示内容は引用することにより本明細書の一部をなすものとする。

図１、図１Ａ、図２Ｂ及び図３に示しているように、基板１０２は、基板１０２の第１の面１０４と第２の面１０６との間に広がりを有する少なくとも２つのアパーチャ又は開口部を更に有するものとすることができる。第１の開口部１１６は、基板１０２の中央領域９０６（図１Ａ）に位置決めすることができ、一対の短い縁部１１８と、短い縁部１１８の長さより長い長さを有する一対の長い縁部１２０とを有するものとすることができる。第１の開口部１１６は第１の方向Ｄ１に広がりを有するものとすることができる。第２の開口部１２６は、第１の方向Ｄ１と交差する第２の方向Ｄ２に広がりを有するものとすることができる。この実施形態では、第２の開口部１２６が広がりを有する第２の方向Ｄ２は、第１の開口部１１６が広がりを有する第１の方向Ｄ１に対して垂直とすることができ、それにより、第１の開口部１１６及び第２の開口部１２６はＴ字形を形成することができる。あるいは、第１の開口部１１６及び第２の開口部１２６をともに接合し、１つの連続した開口部を形成することができることは理解されたい。別の代替的実施形態では、第１の開口部１１６又は第２の開口部１２６はそれぞれ複数の開口部から構成することができ、それにより、第１の開口部１１６は第１の方向Ｄ１に広がりを有する複数の開口部を含み、第２の開口部１２６は、第１の方向Ｄ１と交差する第２の方向Ｄ２に広がりを有する複数の開口部を含む。開口部は、任意の代替的な形状又は配置を有することもできることを更に理解されたい。

一例において、第１の開口部１１６は、短い寸法Ａ２より長い、長い寸法Ａ１を有することができ、長い寸法Ａ１は第１の方向Ｄ１に広がりを有し、短い寸法Ａ２は第２の方向Ｄ２に広がりを有する。第２の開口部１２６は短い寸法Ｂ２より長い、長い寸法Ｂ１を有することができ、長い寸法Ｂ１は第２の方向Ｄ２に広がりを有し、短い寸法Ｂ２は第１の方向Ｄ１に広がりを有する。

図２Ａ及び図２Ｂに示しているように、第１の超小型電子素子１３６は前面１４０を有している。この前面は、基板１０２の第１の面１０４に面し、接着剤１０１等の既知の結合材料又は手法を用いて基板１０２の第１の面１０４に取り付けることができる。第１の超小型電子素子１３６は、前面１４０の反対側に位置する背面１３８を更に含む。この実施形態では、前面１４０は、その上にボンドパッド１４２を有する、超小型電子素子１３６の第１の面であり、背面１３８は超小型電子素子１３６の背面である。この実施形態では、第１の超小型電子素子１３６の対向する第１の縁部１４４及び第２の縁部１４５と、対向する第３の縁部１４６及び第４の縁部１４７とは、基板１０２の第１の面１０４と第２の面１０６との間に広がっている。第１の超小型電子素子１３６の縁部は、同じ長さ又は異なった長さからなることができる。

図１Ｂに示しているように、第１の超小型電子素子１３６は任意のタイプの半導体チップとすることができる。本実施形態では、第１の超小型電子素子１３６は、その上に導電性要素を有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）チップとすることができる。図示しているように、第１の超小型電子素子１３６の前面１４０の表面積は、第１の超小型電子素子の第１の縁部と第２の縁部との間の方向に沿って幅が実質的に等しい３つの領域、すなわち、第１の外側領域９２０と、第２の外側領域９２２と、第１の外側領域９２０と第２の外側領域９２２との間に位置する中央領域９２４とに分けることができる。例えば、長縁部間の長さが６ミクロンである場合は、第１の外側領域と第２の外側領域と中央領域との各々の長さは２ミクロンとすることができる。それにより、中央領域９２４は、第１の縁部１４４から２ミクロンをおいて、そして第２の縁部１４５から２ミクロンをおいて位置することになる。つまり、中央領域は、第１の超小型電子素子１３６の中央３分の１に位置したものとすることができる。本明細書における超小型電子素子のいずれか又は全てがそれぞれ、メモリ記憶アレイ機能を提供する能動デバイスを他の任意の機能よりも数多く有することができる。

ＤＲＡＭチップに関して一般的であるように、導電性要素には、第１の超小型電子素子１３６の前面１４０の中央領域９２４に沿って広がりを有する複数個の第１のボンドパッド１４２が含まれうる。導電性要素は、第１の超小型電子素子１３６と、基板１０２の第２の面１０６上に位置する第１の組のコンタクト１０９との間の電気的接続を提供するものである。接着剤１０１を用いて、第１の超小型電子素子１３６を基板１０２に取り付けることができる。

図２Ａ及び図２Ｂに示しているように、第１の超小型電子素子１３６のボンドパッド１４２は、基板１０２の第１の開口部１１７の真上に位置決めすることができる。これにより、ボンドパッド１４２は、第１の開口部１１７を通じて露出させることができるようになる。ボンドパッド１４２は、電気的接続を確立する任意の既知の方法を用いて、基板１０２の第２の面１０６上にある第１の組のコンタクト１０９に電気的に接続することができる。一実施形態では、ボンドワイヤ１４８が、第１の超小型電子素子１３６上のボンドパッド１４２から、第１の開口部１１６を通って、基板１０２の第２の面１０６上にある第１の組のコンタクト１０９まで延びたものとすることができる。トレース１０８（図３）を用いて、第１の組のコンタクト１０９を端子コンタクト１１０に接続することができる。

第２の超小型電子素子１５３は、第１の超小型電子素子１３６と同様のものとすることができる。ボンドパッドをその上に有する第２の超小型電子素子の前面１５７は、第１の超小型電子素子１３６に面することで、第２の超小型電子素子１５３は第１の超小型電子素子１３６の背面１３８の上に重なっている。図１Ｃに示しているように、本実施形態における第２の超小型電子素子１５３は、向かい合った第１の縁部１６１及び第２の縁部１６２と、第２の超小型電子素子１５３の背面１５５と前面１５７との間に広がりを有するとともに第１の縁部１６１及び第２の縁部１６２に隣接する、向かい合った第３の縁部１６３及び第４の縁部１６４とを有している。ボンドパッド１５９等の導電性要素が、第２の超小型電子素子１５３の前面１５７に沿って広がりを有している。本実施形態では、第２の超小型電子素子１５３は、ＤＲＡＭチップ等の半導体チップとすることができ、ボンドパッド１５９が第２の超小型電子素子１５３の中央領域９３２に沿って位置している。中央領域９３２は、第１の外側領域９２８と第２の外側領域９３０との間に位置している。一実施形態では、ボンドパッド１５９は、第１の超小型電子素子１３６上のボンドパッド１４２が広がりを有する方向と交差する方向に広がりを有するものとすることができる。

図１Ｂに示しているように、特定の例では、第１の超小型電子素子１３６は、第１の超小型電子素子の前面１４０の中央領域９２４において方向Ｄ３に広がりを有する５つ以上のボンドパッド１４２からなる少なくとも１つの列１４２’を有することができる。また、図１Ｃに示しているように、一例において、第２の超小型電子素子１５３は、第２の超小型電子素子の前面１５７の中央領域９３２において方向Ｄ４に広がりを有する５つ以上のボンドパッド１５９からなる少なくとも１つの列１５９’を有することができる。図３の例に示しているように、ボンドパッド１４２の列１４２’が広がる方向Ｄ３は、ボンドパッド１５９の列１５９’が広がる方向Ｄ４と交差したものとすることができる。図３に示しているように、方向Ｄ３は、第１の開口部１１６の長手寸法の方向Ｄ１に平行とすることができ、方向Ｄ４は、第２の開口部１２６の長手寸法の方向Ｄ２に平行とすることができるが、そうでなくてもよい。例えば、一実施形態では（不図示）、方向Ｄ３は、第１の窓の短い寸法が広がる方向Ｄ２に平行とすることができ、方向Ｄ４は、第２の窓の短い寸法が広がる第１の方向Ｄ１に平行とすることができる。

図２Ｂに示しているように、第２の超小型電子素子１５３は第１の超小型電子素子１３６の上方に位置したものとすることができる。図示しているように、第１の超小型電子素子１３６よりも上の高さで第２の超小型電子素子１５３を支持するために、基板１０２と第２の超小型電子素子１５３との間にスペーサ１３５を設けることができる。図１に最もわかりやすく示しているように、第２の超小型電子素子１５３の第１の縁部１６１及び第２の縁部１６２は、第１の超小型電子素子１３６の第１の縁部１４４及び第２の縁部１４５と交差する方向に広がったものとすることができる。その結果、第２の超小型電子素子１５３における第１の縁部１６１及び第２の縁部１６２は、第１の超小型電子素子１３６における第３の縁部１４６及び第４の縁部１４７の一方を越えて広がっている。

図２Ｂに示しているように、第２の超小型電子素子１５３におけるボンドパッド１５９は、基板１０２において露出した複数のコンタクトのうちの第２の組のコンタクト１１１と電気的に接続することができる。

導電性要素を用いて、第１の超小型電子素子１３６上のボンドパッド１５９を、基板１０２の第２の面１０６における第２の組のコンタクト１１１と電気的に接続することができる。本実施形態では、ボンドワイヤ１６５を用いて、第２の超小型電子素子１５３上のボンドパッド１５９を、基板１０２の第２の面１０６上の第２の組のコンタクト１１１（図２Ｂ〜図３）と接続することができる。図示しているように、ボンドワイヤ１６５は、第２の開口部１２６を通って延び、第２の組のコンタクト１１１に接続する。

図２Ａに示しているように、スタックアセンブリが組み立てられると、基板１０２の第１の面１０４と第１の超小型電子素子１３６と第２の超小型電子素子１５３とのうちのいくつか又は全ての上に封止材１９９を設けることができる。この封止材は、第１の開口部１１６及び第２の開口部１２６の各々を通って延びているボンドワイヤ１４８、１６５を覆うことができる。

図３に示しているように、基板１０２の第２の面１０６において露出する端子コンタクト１１０（図２Ｂ）に、はんだボール１１５のアレイを取り付けることができる。図示しているように、トレース１０８が第１の組のコンタクト１０９から第２の面１０６に沿って延び、第１の組のコンタクト１０９とハンダボール１１５を支持する端子コンタクト１１０との間の電気的接続を提供することができる。端子１１０は、超小型電子アセンブリ１００を該アセンブリの外部にある少なくとも１つの要素に接続するためのものとすることができる。

特定の例では、基板１０２は、第１の面１０４と第２の面１０６との間において第２の方向Ｄ２に広がりを有する第１の周縁部３も有することができる。また、基板１０２は、第１の面１０４と第２の面１０６との間において第１の方向Ｄ１に広がりを有する第２の周縁部１０３も有することができる。さらに、基板１０２は、第２の周縁部１０３の反対側に位置し、第１の面１０４と第２の面１０６との間において第１の方向Ｄ１に広がりを有する第３の周縁部１０５も有することができる。

第１の開口部１１６は、第２の開口部１２６と第１の周縁部３との間に設けることができ、第１の方向Ｄ１に広がりを有する長手の第１の寸法Ｌ１と、該第１の寸法より小さな、第２の方向Ｄ２に沿った第２の寸法Ｗ１とを有することができる。第２の開口部１２６は、第２の方向Ｄ２に広がりを有する長手の第１の寸法Ｌ２と、該第１の寸法より小さな、第１の方向Ｄ１に沿った第２の寸法Ｗ２とを有することができる。

基板１０２は、第１の周縁部３と第１の開口部１１６との間に広がる、第２の面１０６上の第１の周辺領域Ｐ１を有することができる。また、基板１０２は、第２の周縁部１０３と第２の開口部１２６との間に広がる、第２の面１０６上の第２の周辺領域Ｐ２も有することができる。さらに、基板１０２は、第３の周縁部１０５と第２の開口部１２６との間に広がる、第２の面１０６上の第３の周辺領域Ｐ３も有することができる。第２の周辺領域Ｐ２及び第３の周辺領域Ｐ３は、第２の開口部１２６の両側に位置したものとすることができる。

図３に示しているように、第１の方向Ｄ１に沿って端子１１０のうちの少なくとも１つ、例えば第１の端子１１０ａを通る直線Ｓ１が第１の開口部１１６を通るか又はその上方を通るものとなるように、前記第１の端子１１０ａを第１の周辺領域Ｐ１内に少なくとも部分的に配置することができる。また、第２の方向Ｄ２に沿って端子１１０のうちの少なくとも１つ、例えば第２の端子１１０ｂを通る直線Ｓ２が第２の開口部１２６を通るか又はその上方を通るものとなるように、前記第２の端子を第２の周辺領域Ｐ２内に少なくとも部分的に配置することができる。さらに、第２の方向Ｄ２に沿って端子１１０のうちの少なくとも１つ、例えば第３の端子１１０ｃを通る直線が第２の開口部１２６を通るか又はその上方を通るものとなるように、前記第３の端子を第３の周辺領域Ｐ３内に少なくとも部分的に配置することができる。特定の例では、同一直線Ｓ２が第２の端子１１０ｂ及び第３の端子１１０ｃを通るものとすることができるが、そうでなくてもよい。

本明細書において説明する他の実施形態は、図１〜図３の実施形態に実質的に類似している。各実施形態は、基板、及び基板内の各開口部の上方において超小型電子素子が前面を下にした姿勢、すなわち下向きの配置で設けられる方法に関してのみ異なる。そのため、図１〜図３の実施形態に関して開示した原理は、本明細書において開示する他の実施形態にも同じく適用することができる。したがって、同様の要素を説明するために同様の符号を用いる。

図３Ａ及び図３Ｂに示しているように、超小型電子アセンブリ１００’は図１〜図３に関して図示及び説明した超小型電子アセンブリに類似している一方で、第１の開口部１６及び第２の開口部２６がそれぞれ、第１の方向Ｄ１に沿ったそれぞれの長手の第１の寸法Ｌ１及びＬ２と、第２の方向に沿ったそれぞれの第２の寸法Ｗ１及びＷ２とを有しているという点で異なっている。すなわち、第１の開口部１６及び第２の開口部２６は、互いに交差しているのではなく、互いに平行に延びている。

図３Ａからわかるように、図１〜図３と同様、第１の超小型電子素子３６は、基板２における第１の面４に面する前面４０と、該前面にあり、第１の開口部１６と位置合わせされているボンドパッド４２と、前面の反対側に位置する背面３８と、前面と背面との間に延びている縁部４６とを有している。第２の超小型電子素子５３は、第１の超小型電子素子３６の背面３８に面し、第１の超小型電子素子の縁部４６を越えて突出した前面５７と、第２の超小型電子素子の前面にあり、第２の開口部２６と位置合わせされているボンドパッド５９とを有している。

特定の例では、第１の超小型電子素子３６は、前面と背面との間に延びている縁部４６と、反対側に位置する縁部との間にある幅を有するものとすることができる。第２の超小型電子素子５３は、前面と背面との間にそれぞれ延びている、向かい合った縁部間にある幅を有するものとすることができる。第１の超小型電子素子３６の幅は第１の開口部１６の第２の寸法Ｗ１よりも大きくすることができる。第２の超小型電子素子５３の幅は、第２の開口部２６の第２の寸法Ｗ２よりも大きくすることができる。

基板２における第２の面６において露出している端子コンタクト１０に、はんだボール１５のアレイを取り付けることができる。第１の組のコンタクト９及び第２の組のコンタクト１１から第２の面６に沿ってトレースが延びており、基板コンタクト９、１１とはんだボール１５を支持する端子コンタクト１０との間の電気的接続を提供することができる。第１の超小型電子素子３６及び第２の超小型電子素子５３それぞれのボンドパッド４２、５９は、基板２の導電性要素（例えば、基板コンタクト９、１１及び端子１０）と電気的に接続することができる。端子１０は、超小型電子アセンブリ１００’を、該アセンブリの外部にある少なくとも１つの要素に接続するように構成することができる。

特定の例では、基板２は、第１の面４と第２の面６との間において第２の方向Ｄ２にそれぞれ延びている、向かい合った第１の周縁部３及び第２の周縁部５を有するものとすることができる。基板２は、第１の周縁部３と、第１の開口部１６及び第２の開口部２６の各々との間に広がっている、第２の面６における第１の周辺領域Ｐ１及び第２の周辺領域Ｐ２を有するものとすることができる。また、基板２は、第２の周縁部５と、第１の開口部１６及び第２の開口部２６の各々との間に広がっている、第２の面６における第３の周辺領域Ｐ３及び第４の周辺領域Ｐ４をも有するものとすることができる。第１の周辺領域Ｐ１及び第３の周辺領域Ｐ３は、第１の開口部１６の両側に位置するものとすることができる。第２の周辺領域Ｐ２及び第４の周辺領域Ｐ４は、第２の開口部２６の両側に位置するものとすることができる。

図３Ｂに示しているように、第１の開口部１６は、第１の周縁部３から第２の開口部２６と同じ距離を置いた位置まで延びているとともに、第２の周縁部５から第２の開口部と同じ距離を置いた位置まで延びているが、そうでなくてもよい。一例では、第１の開口部１６及び第２の開口部２６のうちの一方は、他方に比べて、周縁部３及び５のうちの一方又は両方に近い位置まで延びたものとすることができる。

図３Ｂに示しているように、端子１０のうちの少なくとも１つ、例えば第１の端子１０ａは、第１の方向Ｄ１に沿って当該第１の端子１０ａを通る直線Ｓ１が第１の開口部１６を通るか又はその上方を通るものとなるように、第１の周辺領域Ｐ１内に少なくとも部分的に配置することができる。また、端子１０のうちの少なくとも１つ、例えば第２の端子１０ｂは、第１の方向Ｄ１に沿って当該第２の端子を通る直線Ｓ２が第２の開口部２６を通るか又はその上方を通るものとなるように、第２の周辺領域Ｐ２内に少なくとも部分的に配置することができる。

端子１０のうちの少なくとも１つ、例えば第３の端子１０ｃは、第２の方向Ｄ３に沿って当該第３の端子を通る直線が第１の開口部１６を通るか又はその上方を通るものとなるように、第３の周辺領域Ｐ３内に少なくとも部分的に配置することができる。また、端子１０のうちの少なくとも１つ、例えば第４の端子１０ｄは、第１の方向Ｄ１に沿って当該第４の端子を通る直線が第２の開口部２６を通るか又はその上方を通るものとなるように、第４の周辺領域Ｐ４内に少なくとも部分的に配置することができる。特定の例では、同一直線Ｓ１が第１の端子１０ａ及び第３の端子１０ｃを通って延びるものとすることができるが、そうでなくてもよい。一実施形態では、同一直線Ｓ２が第２の端子１０ｂ及び第４の端子１０ｄを通って延びるものとすることができるが、そうでなくてもよい。

一例では、第１の超小型電子素子３６のボンドパッド４２は、第１の開口部１６と位置合わせされた部分を有する第１のリード部４８により、導電性要素９に電気的に接続することができる。同様に、第２の超小型電子素子５３のボンドパッド５９は、第２の開口部２６と位置合わせされた部分を有する第２のリード部６５により、導電性要素１１に電気的に接続することができる。一実施形態においては、例えば第１のリード部４８がリードボンド部（lead bond）である場合には、第１のリード部は第１の開口部１６内で延びていない場合がある。同様に、例えば第２のリード部６５がリードボンド部である場合には、第２のリード部は第２の開口部２６内で延びていない場合がある。

図３Ａに示しているように、第１の超小型電子素子３６のボンドパッド４２は、第１の開口部１６を通じて延びているワイヤボンド部４８によって導電性要素９に電気的に接続することができる。同様に、第２の超小型電子素子５３のボンドパッド５９は、第２の開口部２６を通じて延びているワイヤボンド部６５によって導電性要素１１に電気的に接続することができる。特定の例では、第１のワイヤボンド部４８は第１の開口部１６のみを通って延びているものとすることができ、第２のワイヤボンド部は第２の開口部２６のみを通って延びているものとすることができる。

例示的な実施形態では、第１の超小型電子素子３６及び第２の超小型電子素子５３は、図１Ｂ及び図１Ｃに示したものと同じように構成されるそれぞれのボンドパッド４２及び５９を有することができる。このような例では、第１の超小型電子素子３６及び第２の超小型電子素子５３はそれぞれ、各々の前面４０、５７の中央領域において第１の方向に広がりを有する、それぞれのボンドパッド４２、５９のうちの５つ以上のボンドパッドを有する少なくとも１つの列を有することができる。各中央領域は、それぞれの超小型電子素子の向かい合った第１の縁部と第２の縁部との間の距離の中央３分の１に広がっている。

図３Ｃは、図３Ａの超小型電子アセンブリ１００の別の可能性としての底面図である。図３Ｃに示している実施形態では、基板２は、間隔を置いて配置され、かつ互いに隣接して配置された第１の誘電性要素２ａ及び第２の誘電性要素２ｂを有するものとすることができる。各誘電性要素は向かい合った上面及び底面を有している。２つの誘電性要素２ａ及び２ｂは互いに同一平面に設けることができる。それにより、基板２における第１の面４は両誘電性要素の上面を含んだものとすることができ、基板における第２の面６は両誘電性要素の底面を含んだものとすることができる。

別の例では、図３Ｃに示した誘電性要素２ａ及び２ｂ等の、本明細書に記載の誘電性要素のいずれか又はそれぞれを、シリコン等の半導体材料から基本的になる基板要素へとそれぞれ置き換えることができる。特定の実施形態では、本明細書に記載の誘電性要素のいずれか又はそれぞれを、半導体材料層と１以上の誘電性層とを含むことのできる基板要素へとそれぞれ置き換えることができる。更に別の実施形態では、本明細書に記載の誘電性要素のいずれか又はそれぞれを、リード部を有するリードフレームにそれぞれ置き換えることができる。リード部の端部といったリード部の一部を端子とすることができる。

第１の誘電性要素２ａ及び第２の誘電性要素２ｂの、隣接しているとともに向かい合っている縁部１０２ａ及び１０２ｂ間の空間によって第１の開口部１６ｃを形成することができる。隣接しているとともに向かい合っている縁部１０２ａ及び１０２ｂはそれぞれ、第１の寸法Ｌ１を有するものとすることができ、それぞれが第１の方向Ｄ１に沿ったものとすることができる。第１の開口部１６ｃは、第１の寸法Ｌ１よりも小さな、第２の方向Ｄ２に沿った第２の寸法Ｗ１を有するものとすることができる。第２の開口部２６は図３Ｂと同様にすることができ、それにより、第２の開口部は第２の誘電性要素２ｂによって囲まれたものとすることができる。

図３Ｂに示した実施形態と同様に、端子１０のうちの少なくとも１つ、例えば第１の端子１０ａは、第１の方向Ｄ１に沿って当該第１の端子１０ａを通る直線Ｓ１が第１の開口部１６ｃを通るか又はその上方を通るものとなるように、第１の周辺領域Ｐ１内に少なくとも部分的に配置することができる。端子１０のうちの少なくとも１つ、例えば第２の端子１０ｂは、第１の方向Ｄ１に沿って当該第２の端子を通る直線Ｓ２が第２の開口部２６を通るか又はその上方を通るものとなるように、第２の周辺領域Ｐ２内に少なくとも部分的に配置することができる。同様に、少なくとも１つの第３の端子１０ｃ及び第４の端子１０ｄは、図３Ｂに関して上記で説明したように、第３の周辺領域及び第４の周辺領域内に少なくとも部分的に配置することができる。

特定の例では、第２の開口部２６は、第１の開口部１６ｃに対して垂直方向のものとすることができる。例えば、第２の開口部２６は、第２の方向Ｄ２に沿った第１の寸法Ｌ２と、該第１の寸法よりも小さな、第１の方向Ｄ１に沿った第２の寸法Ｗ２とを有するものとすることができる。一実施形態において、基板２は、第１の誘電性要素２ａ及び第２の誘電性要素２ｂの、隣接しているとともに向かい合った縁部１０２ａ及び１０２ｂの間に広がりを有する誘電性領域Ｒをも含んだものとすることができる。該基板の第１の面は該誘電性領域の上面を含んでおり、第２の面は該誘電性領域の底面を含む。特定の例では、誘電性領域Ｒは、基板の平面において、誘電性要素２ａ、２ｂよりも大きなヤング率を有するものとすることができる。

図３Ａ及び図３Ｃに示しているように、第１の超小型電子素子３６は第１の開口部１６ｃの上に重なったものとすることができ、第２の超小型電子素子５３は第２の開口部２６の上に重なったものとすることができ、基板２により近い超小型電子素子は第１の開口部の上に重なっている超小型電子素子である。しかし、そうでなくてもよい。別の実施形態では、基板２により近い超小型電子素子（例えば第１の超小型電子素子３６）が第２の開口部２６の上に重なったものとすることができ、基板からより離れている超小型電子素子（例えば第２の超小型電子素子５３）が第１の開口部１６ｃの上に重なったものとすることができる。

図３Ｄは、図３Ａの超小型電子アセンブリ１００の別の可能性としての底面図である。図３Ｄに示している実施形態では、基板２は、間隔を置いて配置され、かつ互いに隣接して配置された第１の誘電性要素２ａと第２の誘電性要素２ｂと第３の誘電性要素２ｃとを含むことができる。各誘電性要素は向かい合った上面及び底面を有している。３つの誘電性要素２ａ、２ｂ、２ｃは互いに同一平面に設けることができ、それにより、基板２における第１の面４は３つ全ての誘電性要素の上面を含んだものとすることができ、基板における第２の面６は３つ全ての誘電性要素の底面を含んだものとすることができる。

第１の誘電性要素２ａ及び第２の誘電性要素２ｂの、隣接しているとともに向かい合っている縁部間の空間により、図３Ｃの第１の開口部１６ｃに類似した第１の開口部１６ｄを形成することができる。また、第２の誘電性要素２ｂ及び第３の誘電性要素２ｃの、隣接しているとともに向かい合っている縁部間の空間により、第２の開口部２６ｄを形成することができる。

図３Ｃに示した実施形態と同様、端子１０のうちの少なくとも１つ、例えば第１の端子１０ａは、第１の方向Ｄ１に沿って当該第１の端子１０ａを通る直線Ｓ１が第１の開口部１６ｄを通るか又はその上方を通るものとなるように、第１の周辺領域Ｐ１内に少なくとも部分的に配置することができる。端子１０のうちの少なくとも１つ、例えば第２の端子１０ｂは、第１の方向Ｄ１に沿って当該第２の端子を通る直線Ｓ２が第２の開口部２６ｄを通るか又はその上方を通るものとなるように、第２の周辺領域Ｐ２内に少なくとも部分的に配置することができる。同様に、少なくとも１つの第３の端子１０ｃ及び第４の端子１０ｄは、図３Ｂに関して上記で説明したように、第３の周辺領域及び第４の周辺領域内に少なくとも部分的に配置することができる。

一例では、端子１０は、第１の誘電性要素２ａと第２の誘電性要素２ｂと第３の誘電性要素２ｃとの各底面において露出した第１の端子と第２の端子と第３の端子とを含んだものとすることができる。超小型電子素子３６、５３のうちの少なくとも１つの超小型電子素子のボンドパッド４２、５９のうちの少なくとも幾つかは、第１の基板部分、第２の基板部分、第３の基板部分のそれぞれの第１の端子、第２の端子、第３の端子のうちの２以上と電気的に接続することができる。特定の実施形態において、第１の超小型電子素子３６のボンドパッド４２のうちの少なくとも幾つかは、第１の基板部分２ａ及び第２の基板部分２ｂの端子１０に電気的に接続することができる。一実施形態では、第２の超小型電子素子５３のボンドパッド５９のうちの少なくとも幾つかは、第２の基板部分２ｂ及び第３の基板部分２ｃの端子１０に電気的に接続することができる。

図３Ｅ、図３Ｆ、図３Ｇはそれぞれ、図３Ａの超小型電子アセンブリ１００の代替的可能性としての底面図である。図３Ｅの実施形態は図３Ｄに示した実施形態と類似しているが、各周辺領域が第１の方向Ｄ１に沿って互いに隣接して配置された複数の端子１０を含みうる点で異なる。例えば、周辺領域Ｐ１は端子１０ａ及び１０ａ’を含み、第１の開口部１６ｅと基板２の周縁部との間において第１の方向に延びる直線Ｓ１は端子１０ａ及び１０ａ’の両方を通って延びている。

図３Ｆに示している実施形態は図３Ｄに示した実施形態と類似しているが、周辺領域が第２の基板部分２ｂ上ではなく、第１の基板部分２ａ上及び第３の基板部分２ｃ上に位置している点で異なる。図３Ｇに示している実施形態は、図３Ｆに示した実施形態と類似しているが、第２の基板部分２ｂがその中央部分において、その周辺部分における第２の幅Ｗ’よりも大きい第１の幅Ｗを有している点で異なる。両周辺部分は第１の方向Ｄ１に沿って中央部分と隣接している。

図３Ｈは、図３Ｄに示した超小型電子アセンブリ１００’を複数備えたアセンブリの製造途中の状態を示している。図３Ｈは、第１の超小型電子アセンブリ１００ａ’と第２の超小型電子素子１００ｂ’とを示している。第１及び第２の超小型電子アセンブリ１００は、基板部分２ａ、２ｂ、２ｃにおける隣接した基板部分同士を接合する、基板２の接続部分２’により接合されている。例えば、基板２の接続部分２’は、第１及び第２の超小型電子アセンブリの各々の第１の基板部分２ａ同士と、両超小型電子アセンブリの各々の第２の基板部分２ｂ同士と、両超小型電子アセンブリの各々の第３の基板部分２ｃ同士とを接合する。超小型電子アセンブリ１００’の各超小型電子アセンブリを製造した後に、接続部分２’を、例えば、個々の超小型電子アセンブリをダイシングし、それにより分けることによって、超小型電子アセンブリから除去することができる。

図３Ａ〜図３Ｈにおいて、第１の開口部及び第２の開口部は、互いに平行なものとして示しているが、他の実施形態では、図３Ａ〜図３Ｈに示した実施形態の任意の実施形態における第１の開口部及び第２の開口部は、例えば、図１に示したように、互いに交差するように方向づけることができる。そのような実施形態において、第１の開口部及び第２の開口部の一方を、基板の誘電性要素によって囲まれるようにすることができ、他方の開口部は、第１の誘電性要素及び第２の誘電性要素の、隣接しているとともに向かい合った縁部間の空間により形成することができる。特定の例では、第１の開口部及び第２の開口部はいずれも、隣接する誘電性要素の、隣接しているとともに向かい合った縁部間のそれぞれの空間により形成することができる。

図３Ａ〜図３Ｈにおいて、超小型電子アセンブリは２つの超小型電子素子を有するものとして示しているが、他の実施形態では、図３Ａ〜図３Ｈに示した超小型電子アセンブリの任意の超小型電子アセンブリが、第３の超小型電子素子、又は第３及び第４の超小型電子素子を含んでいてもよい。例えば、図６、図９、図１２に示している実施形態は、互いに隣接して配置される、２つ、３つ、４つ、５つ又は任意のその他の数の、間隔を置いて配置される誘電性要素を有する基板を含んだものとすることができる。

特定の例では、図３Ａ〜図３Ｈに示した超小型電子素子及び開口部の構成の任意の構成を、単一の超小型電子アセンブリ内で互いに隣接するように繰り返し設けることができる。例えば、図３Ｉに示しているように、図３Ａの超小型電子素子の構成を繰り返し設けることができる。その結果、単一の基板２ｉは、４つの開口部１６、２６、３２及び８２と、部分的に重なり合った超小型電子素子の２つのペアとを有することができる。そのため、重なり合った超小型電子素子３６及び５３の第１のペアが、２つの第１開口部１６及び２６の上に重なったものとすることができるとともに、前記第１のペアに隣接する、重なり合った超小型電子素子６８及び８８の第２のペアが、２つの第２開口部３２及び８２の上に重なったものとすることができる。

一例では、図３Ｉにおける第４の超小型電子素子８８を省くことができる。そして、超小型電子アセンブリが、部分的に重なり合った３つの超小型電子素子を有するものとなるようにすることができる。３つの超小型電子素子のうちの２つは、それらの前面が基板の面と平行な単一の平面内に存在するように配置され、その他の超小型電子素子は、基板の面と平行な別の平面に位置する前面を有している。

図３Ｉの実施形態は、種々の底面構造とすることができる。一例では、図３Ｊに示すように、図３Ｂに示した構成を繰り返し設け、単一の基板２ｊが、該基板によってそれぞれ囲まれている４つの平行な開口部１６ｊ、２６ｊ、３２ｊ及び８２ｊを有するものとなるように、そして、複数の超小型電子素子のうちの対応する一超小型電子素子のコンタクトが各開口部１６ｊ、２６ｊ、３２ｊ及び８２ｊと位置合わせされるようにすることができる。別の例では、図３Ｋに示すように、図３Ｄに示した構成を繰り返し設け、単一の基板２ｋが互いに間隔を置いて配置された５つの誘電性要素２ａ、２ｂ、２ｃ、２ｄ及び２ｅを有するものとなるように、そして、複数の超小型電子素子のうちの対応する一超小型電子素子のコンタクトが各開口部１６ｋ、２６ｋ、３２ｋ及び８２ｋと位置合わせされるようにすることができる。各開口部は、複数の誘電性要素のうちの隣り合った誘電性要素の隣接し、向かい合った縁部間の開口によって形成されている。他の実施形態では、図３Ｊ及び図３Ｋの基板の構造を組み合わせて一つの実施形態とし、結果として、図３Ｉに示した４つの超小型電子素子のうちの１以上がそれぞれ、基板の誘電性要素に囲まれた開口部に重なるように、そして、図３Ｉに示した４つの超小型電子素子のうちの１以上がそれぞれ、複数の誘電性要素のうちの隣り合った誘電性要素の隣接し、向かい合った縁部間の開口により形成される開口部に重なるようにすることができる。

図４〜図６は、前面を下にして積み重ねられた３つの超小型電子素子を備えた、代替的なスタック型超小型電子アセンブリ２００を示している。図５Ａ及び図５Ｂに最も良く示しているように、第１の超小型電子素子２３６の上に、第２の超小型電子素子２５３及び第３の超小型電子素子２６８のいずれもが重なったものとすることができる。

図４及び図５Ｂに最も良く示しているように、基板２０２は、第１の面２０４及び第２の面２０６と、第１の面２０４と第２の面２０６との間に延びている３つの開口部とを有している。先の実施形態と同様に、第１の開口部２１６は第１の端部２２２及び第２の端部２２４を有し、基板２０２の中央部分に設けることができる。基板の中央部分は先と同様、基板の第１の縁部２０３と、向かい合った第２の縁部２０５との間において基板２０２の中央３分の１にある。第１の開口部２１６は、第１の端部２２２及び第２の端部２２４において短縁部２１８を有している。第２の開口部２２６は、第１の開口部２１６における第１の端部２２２に隣接するように設けることができる。

第３の開口部２３２は、第１の開口部２１６における第２の端部２２４に隣接するように設け、第３の開口部２３２の長縁部２３４が、第１の開口部２１６の長縁部２２０が延びている方向と交差する方向に延びるようにすることができる。この構成では、第２の開口部２２６及び第３の開口部２３２は、Ｉ字形となるように、互いに平行に、かつ第１の開口部２１６に対して垂直に設けることができる。あるいは、第１の開口部２１６と第２の開口部２２６と第３の開口部２３２とは、連続した１つの開口部となるように、互いに接合することができる。先の実施形態と同様に、第１の開口部２１６と第２の開口部２２６と第３の開口部２３２とのうちの１以上は複数の開口部から構成することができる。

一例では、第１の開口部２１６は、短い寸法Ａ２より大きな長い寸法Ａ１を有することができる。長い寸法Ａ１は第１の方向Ｄ１に延び、短い寸法Ａ２は第１の方向と交差する第２の方向Ｄ２に延びている。第２の開口部２２６は、短い寸法Ｂ２より大きな長い寸法Ｂ１を有することができる。長い寸法Ｂ１は第２の方向Ｄ２に延び、短い寸法Ｂ２は第１の方向Ｄ１に延びている。第３の開口部２３２は、短い寸法Ｃ２より大きな長い寸法Ｃ１を有することができる。長い寸法Ｃ１は第２の方向Ｄ２に延び、短い寸法Ｃ２は第１の方向Ｄ１に延びている。

第１の超小型電子素子２３６及び第２の超小型電子素子２５３は、図１〜図３の実施形態に類似の構成において積み重ねられるが、第３の超小型電子素子２６８が本アセンブリ内に含まれるという点で異なる。図５Ａ及び図５Ｂに示しているように、第１の超小型電子素子２３６及び第２の超小型電子素子２５３は別々の平面に存在している。図５Ｂにおいて、よりわかりやすく示されるように、第３の超小型電子素子２６８は、第１の超小型電子素子２３６及び第２の超小型電子素子２５３に隣接して配置することができる。この実施形態では、第３の超小型電子素子２６８は、第２の超小型電子素子２５３と同じ平面に存在しているが、第１の超小型電子素子２３６と同じ平面に存在しているわけではない。図示しているように、１以上のスペーサ２３５を用いて、第１の超小型電子素子２３６の上方で第３の超小型電子素子２６８を支持することができる。その結果、第３の超小型電子素子２６８における第２の縁部２７７が、第１の超小型電子素子２３６における第４の縁部２４７と、第１の超小型電子素子２３６の第１の縁部２４４及び第２の縁部２４５の一部とに重なるか又はそれらを覆うものとなるようにすることができる。第３の超小型電子素子２６８におけるボンドパッド２７４が、第３の超小型電子素子２６８の中央領域９４２の一部に沿って延び（図５Ｂ、図６）、第３の開口部２３２に面している。上記で開示した実施形態と同様に、中央領域９４２は、第３の超小型電子素子２６８における第１の縁部２７６と第２の縁部２７７との間の長さの中央３分の１に位置決めすることができる。第３の超小型電子素子２６８上のボンドパッド２７４は、第３の開口部２３２と位置合わせされており、第３の開口部を通じて露出することができる。

２つの超小型電子素子を有する実施形態に関して上記で説明したように、第３の超小型電子素子２６８は、当該第３の超小型電子素子の前面の中央領域においてある方向に広がりを有する５つ以上のボンドパッド２７４の少なくとも１つの列を有することができる。特定の例では、第３の超小型電子素子２６８の５つ以上のボンドパッド２７４の少なくとも１つの列は、当該第３の超小型電子素子の周縁部に隣接して配置することができる。図６に示しているように、第３の超小型電子素子２６８の５つ以上のボンドパッド２７４の少なくとも１つの列２７４’は、第２の開口部２２６及び第３の開口部２３２の長い寸法が延びうる方向と同じ方向Ｄ２に延びたものとすることができ、その方向は第１の開口部２１６の長い寸法が延びうる方向Ｄ１と交差するものとすることができるが、そうでなくてもよい。

導電性接続部を用いて、各超小型電子素子上の各ボンドパッドを、基板の底面にあるそれぞれの組のコンタクトと接続することができる。例えば、図示しているように、ボンドワイヤ２８０は、第３の超小型電子素子２６８の表面に露出したボンドパッド２７４を、基板２０２の第２の面２０６上の第３の組のコンタクト２１３と接続する。そして、図６に示しているように、導電性トレース２０８は、第３の超小型電子素子２６８上の各ボンドパッド２７４を、はんだボールを支持する端子コンタクト２１０と電気的に接続することができる。端子２１０は、超小型電子アセンブリ２００を、該アセンブリの外部にある少なくとも１つの構成要素に接続するように構成することができる。

先の実施形態と同様に、第１の超小型電子素子２３６、第２の超小型電子素子２５３及び第３の超小型電子素子２６８の構成によれば、第１の超小型電子素子２３６、第２の超小型電子素子２５３及び第３の超小型電子素子２６８の各ボンドパッド２４２、２５９、２７４（図５Ｂ）のそれぞれを、第１の開口部２１６、第２の開口部２２６及び第３の開口部２３２のそれぞれと位置合わせできるようになる。これにより、各導電性接続部が、隣接する導電性接続部からの干渉を受けることなく、第１の開口部２１６、第２の開口部２２６及び第３の開口部２３２内を通ることができるか、又は通り抜けることができるようになる。さらに、これにより、中央領域に配置されたボンドパッドを有する２つ以上のチップを積み重ねることができるようになる。

特定の例では、基板２０２は、第１の面２０４と第２の面２０６との間において第１の方向Ｄ１に延びる第１の周縁部２０３をも有することができる。また、基板２０２は、第１の面２０４と第２の面２０６との間において第１の方向Ｄ１に延びる第２の周縁部２０５をも有することができる。

第１の開口部２１６は、第１の方向Ｄ１に延びる長手の第１の寸法Ｌ１と、該第１の寸法より小さな、第２の方向Ｄ２に沿った第２の寸法Ｗ１とを有することができる。第２の開口部２２６は、第２の方向Ｄ２に沿った長手の第１の寸法Ｌ２と、該第１の寸法より小さな、第１の方向Ｄ１に沿った第２の寸法Ｗ２とを有することができる。第３の開口部２３２は、第２の方向Ｄ２に沿った長手の第１の寸法Ｌ３と、該第１の寸法より小さな、第１の方向Ｄ１に沿った第２の寸法Ｗ３とを有することができる。

基板２０２は、第１の周縁部２０３と第２の開口部２２６及び第３の開口部２３２のそれぞれとの間に広がりを有する、第２の面２０６における第１の周辺領域Ｐ１及び第２の周辺領域Ｐ２を有することができる。また、基板２０２は、第２の周縁部２０５と、第２の開口部２２６及び第３の開口部２３２のそれぞれとの間に広がりを有する、第２の面２０６における第３の周辺領域Ｐ３及び第４の周辺領域Ｐ４をも有することができる。第１の周辺領域Ｐ１及び第３の周辺領域Ｐ３は第２の開口部２２６の両側に設けることができ、第２の周辺領域Ｐ２及び第４の周辺領域Ｐ４は第３の開口部２３２の両側に設けることができる。

図６に示しているように、端子２１０のうちの少なくとも１つ、例えば第１の端子２１０ａは、第２の方向Ｄ２に沿って当該第１の端子２１０ａを通る直線Ｓ１が、第２の開口部２２６を通るか又はその上方を通るものとなるように、第１の周辺領域Ｐ１内に少なくとも部分的に配置することができる。端子２１０のうちの少なくとも１つ、例えば第２の端子２１０ｂは、第２の方向Ｄ２に沿って当該第２の端子を通る直線Ｓ２が、第３の開口部２３２を通るか又はその上方を通るものとなるように、第２の周辺領域Ｐ２内に少なくとも部分的に配置することができる。

端子２１０のうちの少なくとも１つ、例えば第３の端子２１０ｃは、第２の方向Ｄ２に沿って当該第３の端子２１０ｃを通る直線が、第２の開口部２２６を通るか、又はその上方を通るものとなるように、第３の周辺領域Ｐ３内に少なくとも部分的に配置することができる。特定の例では、同じ直線Ｓ１が第１の端子２１０ａ及び第３の端子２１０ｃを通るものとすることができるが、そうでなくてもよい。

端子２１０のうちの少なくとも１つ、例えば第４の端子２１０ｄは、第２の方向Ｄ２に沿って当該第４の端子２１０ｄを通る直線が、第３の開口部２３２を通るか又はその上方を通るものとなるように、第４の周辺領域Ｐ４内に少なくとも部分的に配置することができる。特定の例では、同じ直線Ｓ２が第２の端子２１０ｂ及び第４の端子２１０ｄを通るものとすることができるが、そうでなくてもよい。

図７〜図９には、下向きで基板の上に積み重ねられている４つの超小型電子素子を備えた超小型電子アセンブリ３００を示す別の実施形態を示している。この実施形態では、４つの開口部が、基板３０２の第１の面３０４及び第２の面３０６を貫通して延びている。図７に最も良く示しているように、第１の開口部３１６及び第２の開口部３２６は、第３の開口部３３２及び第４の開口部３８２に垂直な方向に位置決めされている。第１の開口部３１６は長縁部３２０及び短縁部３１８を有し、短縁部３１８は第１の開口部３１６の第１の端部３２２及び第２の端部３２４に位置している。第２の開口部３２６も一対の短縁部３２８及び一対の長縁部３３０を有し、短縁部３２８は第２の開口部３２６の第１の端部３２９及び第２の端部３３１に位置している。第３の開口部３３２は、第１の開口部３１６及び第２の開口部３２６のそれぞれの第１の端部３２２、３２９に隣接するように位置している。これに対し、第４の開口部３８２は、第１の開口部３１６及び第２の開口部３２６のそれぞれの第２の端部３２４、３３１に隣接するように位置している。この実施形態では、第３の開口部３３２及び第４の開口部３８２のそれぞれの長縁部３３４、３８４は、第１の開口部３１６及び第２の開口部３２６のそれぞれの長縁部３２０、３３０と位置合わせされていない。図示しているように、第１の開口部３１６及び第２の開口部３２６は、第３の開口部３３２及び第４の開口部３８２よりも、基板３０２の外周縁部３１２から離れて配置されている。

一例では、第１の開口部３１６は、短い寸法Ａ２より大きな長い寸法Ａ１を有することができる。長い寸法Ａ１は第１の方向Ｄ１に延び、短い寸法Ａ２は第１の方向と交差する第２の方向Ｄ２に延びている。第２の開口部３２６は、短い寸法Ｂ２より大きな長い寸法Ｂ１を有することができる。長い寸法Ｂ１は第１の方向Ｄ１に延び、短い寸法Ｂ２は第２の方向Ｄ２に延びている。第３の開口部３３２は、短い寸法Ｃ２より大きな長い寸法Ｃ１を有することができる。長い寸法Ｃ１は第２の方向Ｄ２に延び、短い寸法Ｃ２は第１の方向Ｄ１に延びている。第４の開口部３８２は、短い寸法Ｅ２より大きな長い寸法Ｅ１を有することができ、長い寸法Ｅ１は第２の方向Ｄ２に延び、短い寸法Ｅ２は第１の方向Ｄ１に延びている。

図７〜図８Ｃに示しているように、第１の超小型電子素子３３６及び第２の超小型電子素子３５３を、接着剤３０１等の既知の材料を用いて基板３０２に取り付け、第１の超小型電子素子３３６の前面３４０及び第２の超小型電子素子３５３の前面３５７が基板３０２の第１の面３０４の真上に位置するようにすることができる。第１の超小型電子素子３３６上のボンドパッド３４２も第１の開口部３１６の上方に位置決めすることができ、第２の超小型電子素子３５３上のボンドパッド３５９を第２の開口部３２６の上方に位置決めすることができる。図示しているように、第１の超小型電子素子３３６の第１の縁部３４４及び第２の縁部３４５と、第２の超小型電子素子３５３の第１の縁部３６１及び第２の縁部３６２とは、互いに平行であり、同じ方向に延びている。

第３の超小型電子素子３６８及び第４の超小型電子素子３８８は、基板３０２の上方に、かつ第１の超小型電子素子３３６及び第２の超小型電子素子３５３の上方に位置決めすることができる。図７及び図８Ａにおいて最も良く示しているように、第３の超小型電子素子３６８の前面３７２は、第１の超小型電子素子３３６及び第２の超小型電子素子３５３の背面３３８、３５５の上に重なっている。同様に、第４の超小型電子素子３８８の前面３９２は、第１の超小型電子素子３３６及び第２の超小型電子素子３５３それぞれの背面３３８、３５５の上に重なっている。スペーサ２３５（図８Ａ、図８Ｂ）を用いて、基板３０２の第１の面３０４に面する第３の超小型電子素子３６８及び第４の超小型電子素子３８８の一部を支持することができる。しかし、スペーサは、第１の超小型電子素子３３６及び第２の超小型電子素子３５３の上に重なっているわけではない。

図７及び図８Ｂ〜図８Ｄに示しているように、第３の超小型電子素子３６８は、第１の超小型電子素子３３６及び第２の超小型電子素子３５３のそれぞれの第１の端部３４８、３６５に隣接している。第４の超小型電子素子３８８は、第１の超小型電子素子３３６及び第２の超小型電子素子３５３それぞれの第２の端部３５０、３６７に隣接している。さらに、第３の超小型電子素子３６８のそれぞれの第１の縁部３７６及び第２の縁部３７７と、第４の超小型電子素子３８８の第１の縁部３９６及び第２の縁部３９７とは、第１の超小型電子素子３３６のそれぞれの第１の縁部３４４及び第２の縁部３４５と、第２の超小型電子素子３５３の第１の縁部３６１及び第２の縁部３６２との両方に垂直な方向に延びている。結果として、図９に示しているように、第３の超小型電子素子３６８の中央領域９４６（図８Ｂ）に沿って広がりを有するボンドパッド３７４と、第４の超小型電子素子３８８の中央領域９４８（図８Ｂ）に沿って広がりを有するボンドパッド３９４とは、第１の超小型電子素子３３６及び第２の超小型電子素子３５３の各中央領域９５０、９５２付近に位置決めされるそれぞれのボンドパッド３４２、３５９に垂直な方向に延びている。２つの超小型電子素子を有する実施形態に関して上記で説明したように、第４の超小型電子素子３８８は、該第４の超小型電子素子の前面の中央領域においてある方向に広がりを有する５つ以上のボンドパッド３９４の少なくとも１つの列３９４’を有することができる。

基板３０２上の各超小型電子素子の方向付けにより、第１の超小型電子素子３３６と第２の超小型電子素子３５３と第３の超小型電子素子３６８と第４の超小型電子素子３８８とにおけるボンドパッド３４２（図８Ｄ）、３５９（図８Ｂ）、３７４、３９４を、基板３０２の第２の面３０６上の第１の組のコンタクト３０９、第２の組コンタクト３１１、第３の組のコンタクト３１３、第４の組のコンタクト３１４にそれぞれ電気的に接続できるようになる。この電気的接続部は、第１の開口部３１６、第２の開口部３２６、第３の開口部３３２及び第４の開口部３８２内に存在するか、又はそれらの開口部を通るように設けることができる。本実施形態では、第１の超小型電子素子３３６、第２の超小型電子素子３５３、第３の超小型電子素子３６８及び第４の超小型電子素子３８８の各々から延びるボンドワイヤ３８０Ａ、３８０Ｂ（図８Ａ）、３８０Ｃ及び３８０Ｄ（図８Ｂ）は、第１の開口部３１６、第２の開口部３２６、第３の開口部３３２及び第４の開口部３８２を通って延びており、基板上の第１の組のコンタクト３０９、第２の組コンタクト３１１、第３の組のコンタクト３１３、第４の組のコンタクト３１４にそれぞれ接続している（図８Ａ、図８Ｂ）。

図９に示しているように、基板３０２の第２の面３０６に沿って延びるトレース３０８は、第１の組のコンタクト３０９、第２の組コンタクト３１１、第３の組のコンタクト３１３、第４の組のコンタクト３１４を、第２の面上に分散して配置されている、はんだボール等の導電性材料を有する端子コンタクトへと接続することができる。この端子は、超小型電子アセンブリ３００を、該アセンブリの外部にある少なくとも１つの構成要素に接続するように構成することができる。

図３、図３Ａ〜図３Ｈ及び図６に関して図示及び説明した実施形態と同様、基板３０２は、開口部３１６、３２６、３３２、３８２のうちの１以上と、基板の各周縁部との間に広がる周辺領域を有するものとすることができる。例えば、基板は、第３の開口部３３２の両端と基板３０２の向かい合った周縁部との間に広がる周辺領域Ｐ１及びＰ３と、第４の開口部３８２の両端と基板３０２の向かい合った周縁部との間に広がる周辺領域Ｐ２及びＰ４と、第１の開口部３１６の両端と基板３０２の向かい合った周縁部との間に広がる周辺領域Ｐ５及びＰ７と、第２の開口部３２６の両端と基板３０２の向かい合った周縁部との間に広がる周辺領域Ｐ６及びＰ８とを有するものとすることができる。図９に示しているように、基板３０２の第２の面３０６において露出する少なくとも１つの端子を、周辺領域Ｐ１〜Ｐ８のそれぞれに配置することができる。他の実施形態では、周辺領域Ｐ１〜Ｐ８のうちの１以上の領域にいかなる端子も設けられていない場合がある。

図９に示した実施形態又は本明細書に開示の他の実施形態において、基板３０２に、第１の面３０４と第２の面３０６との間を貫通するアパーチャを設けることができる。一実施形態では、１以上のこのようなアパーチャは、端子３１０のうちの１以上に隣接する周辺領域Ｐ１〜Ｐ８のうちの１以上の周辺領域に配置することができるか、又は周辺領域Ｐ１内に少なくとも部分的に位置するアパーチャ３９５のように、複数の端子のうちの１以上の端子の場所に配置することができる。アンダーフィル又は図８Ｂに示した封止材３９９等の封止材を、このようなアパーチャ３９５を通じて注入し、超小型電子素子３３６のボンドパッド３４２のうちの少なくとも幾つか、及びボンドパッドが電気的に接続されるコンタクト３０９のうちの少なくとも幾つかを覆うことができる。アパーチャ３９５は、基板３０２の面に沿ったいずれかの場所に配置することができるが、好ましい実施形態では、アパーチャのうちの１以上は、周辺領域Ｐ１〜Ｐ８のうちの１以上の周辺領域に位置する。特定の例では、封止材３９９は、アパーチャ３９５を通じて、約４５度の角度で、超小型電子素子３３６、３５３、３６８及び３８８のうちの１以上の超小型電子素子の前面に注入することができる。

図９Ａに更に示しているように、超小型電子アセンブリ３００’はバッファ素子３９０を更に備えたものとすることができる。このバッファ素子３９０は、コンタクト支持面３４０、３５７が基板３０２に隣接している各超小型電子素子の、間隔を置いて位置する縁部３４５と縁部３６１との間に配置されている。一実施形態では、バッファ素子３９０は、アセンブリの端子が受信した少なくとも１つの信号を、当該バッファ素子から、アセンブリ３００’上の第１の超小型電子素子３３６、第２の超小型電子素子３５３、第３の超小型電子素子３６８及び第４の超小型電子素子３８８に向けて再生することができる。この場合、バッファ素子３９０は、端子から信号を受信し、その信号を再生し、再生された信号をアセンブリ３００’上の超小型電子素子のうちの１以上へと送る。このような構成の１つの利点は、アセンブリ上の相互接続スタブが回路パネル上の対応する信号線から電気的に絶縁されるように、アセンブリ３００’内の超小型電子素子とそれに接続される回路パネルとの間の絶縁が提供されるということである。このようにして、アセンブリにおいて不適切に終端処理されたスタブにより生じる信号反射を回避することができる。

図１０〜図１２には、下向きの配置で中央にまとめられた超小型電子素子を有するスタックアセンブリ４００の代替的実施形態を示している。まず、図１０及び図１１Ａに示しているように、本実施形態は、第１の超小型電子素子４３６及び第２の超小型電子素子４５３が互いに隣接しているが、両超小型電子素子が同じ平面内に存在していないという点で異なる。先の実施形態と同様に、第１の超小型電子素子４３６は下向きに配置され、第１の超小型電子素子４３６の第１の縁部と第２の縁部との間の中央領域９５８（図１１Ａ）又は中央３分の１の部分に沿って延びるボンドパッド４４２は、基板４０２の第１の開口部４１６（図１１Ａ及び図１２）を通じて露出している。第２の超小型電子素子４５３は、第１の超小型電子素子４３６の少なくとも一部に重なるように位置決めされている。図１１Ａに最も良く示しているように、第２の超小型電子素子４５３の第１の縁部４６５は、第１の超小型電子素子４３６の背面４３８の第２の縁部４４５の一部に重なっている。そして、先の実施形態において説明したように、第１の超小型電子素子４３６及び第２の超小型電子素子４５３の両方に重なるように、第３の超小型電子素子４６８及び第４の超小型電子素子４８８が配置される。図１１Ｂ〜図１１Ｄは、図７〜図９に類似する本アセンブリの別の説明図である。

先の実施形態と同様に、ボンドワイヤにより、各超小型電子素子上のボンドパッドを基板上のコンタクトに接続することができる。第１の超小型電子素子４３６上のボンドワイヤ４４９は、第１の超小型電子素子４３６上のボンドパッド４４２から、基板４０２内の第１の開口部４１６を通って、基板４０２上の第１の組のコンタクト４０９へと延びている。第２の超小型電子素子４５３上のボンドワイヤ４６０は、ボンドパッド４５９から第２の開口部４２６を通って延び、基板４０２上の第２の組のコンタクト４１１に接続している。第３の超小型電子素子４６８上のボンドワイヤ４７５は、ボンドパッド４７４から、第３の開口部４３２を通って延び、基板４０２上の第３の組のコンタクト４１３に接続している。図１２に示しているように、トレース４０８を用いて、複数の組のコンタクト４０９、４１１、４１３、４１４のそれぞれを基板４０２上の端子コンタクト４１０へと接続することができる。端子４１０は、超小型電子アセンブリ４００を、該アセンブリの外部にある少なくとも１つの構成要素に接続するように構成することができる。

図４、図４Ａ〜図３Ｈ、図６及び図９に関して図示及び説明した実施形態と同様、基板４０２は、開口部４１６、４２６、４３２、４８２のうちの１以上と、基板の各周縁部との間に広がる周辺領域を有することができる。例えば、基板は、第３の開口部４３２の両端と基板４０２の向かい合った周縁部との間に広がる周辺領域Ｐ１及びＰ３と、第４の開口部４８２の両端と基板４０２の向かい合った周縁部との間に広がる周辺領域Ｐ２及びＰ４と、第１の開口部４１６の両端と基板４０２の向かい合った周縁部との間に広がる周辺領域Ｐ５及びＰ７と、第２の開口部４２６の両端と基板４０２の向かい合った周縁部との間に広がる周辺領域Ｐ６及びＰ８とを有することができる。図９に示しているように、基板４０２の第２の面４０６において露出した少なくとも１つの端子を、周辺領域Ｐ１〜Ｐ８のそれぞれに配置することができる。他の実施形態では、周辺領域Ｐ１〜Ｐ８のうちの１以上の領域にいかなる端子も設けられていない場合がある。

図１３に示すように、図１０〜図１２の代替となる実施形態においては、超小型電子アセンブリ５００は、第４の超小型電子素子５８８の背面５９０及び前面５９２の一部との間で熱が伝わる状態にあるヒートスプレッダ５５２を更に備えている。ヒートスプレッダ５５２は、第１の超小型電子素子５３６と第２の超小型電子素子５５３との間にも広がりを有するものとして、積み重ねられた超小型電子素子の配置において均等に熱が分散するようにすることができる。ヒートスプレッダ５５２は、周囲環境への放熱を向上させることができる。ヒートスプレッダ５５２は、任意の適切な熱伝導性材料から部分的に又は全体的に作ることができる。適切な熱伝導性材料の例は、限定はされないが、金属、グラファイト、熱伝導性接着剤、例えば、熱伝導性エポキシ、ハンダ等、又はそのような材料の組み合わせを含む。一例では、ヒートスプレッダ５５２は、実質的に連続な金属シートとすることができる。特定の実施形態では、金属製又は他の熱伝導性材料製の、あらかじめ形成されたヒートスプレッダ５５２を、熱伝導性接着剤又は熱伝導性グリース等の熱伝導性材料等により第４の超小型電子素子５８８の背面５９０に取り付けるか又は配置することができる。接着剤を用いる場合、その接着剤はコンプライアント材料とすることができ、それにより、例えば柔軟性を持って取り付けられた（compliantly attached）要素間の異なる熱膨張に対応できるよう、ヒートスプレッダと該ヒートスプレッダが取り付けられた超小型電子素子とが相対的に動くことができるようにする。また、ヒートスプレッダ５５２は、第３の超小型電子素子５６８（不図示）、第１の超小型電子素子５３６の第１の面、及び第２の超小型電子素子５５３の一部と接触するようにすることもできる。ヒートスプレッダ５５２はモノリシック構造とすることができる。あるいは、ヒートスプレッダ５５２は、互いに間隔を置いて配置された複数のスプレッダ部分を有するものとすることができる。特定の実施形態では、ヒートスプレッダ５５２は、第１の超小型電子素子５３６、第２の超小型電子素子５５３、第３の超小型電子素子５６８及び第４の超小型電子素子５８８のうちの１以上の超小型電子素子の背面の少なくとも一部に直接接合されたはんだ層とすることができるか、又はそのようなはんだ層を含んだものとすることができる。

先の実施形態では、中央でまとめられたチップを組み込んだスタック型超小型電子アセンブリを開示したが、中央でまとめられていない少なくとも１つのチップを上記の超小型電子アセンブリのいずれかに組み込むこともできることを理解されたい。例えば、図１４には、図４〜図６の実施形態と実質的に同様であるスタック型超小型電子アセンブリを示している。この実施形態は、ボンドパッドの位置を第２の超小型電子素子の縁部に沿うようにするために変更が必要であるという点で異なる。

図１４に示しているように、先の実施形態と同様、第２の超小型電子素子は３つの領域、すなわち第１の外側領域９６６と、第２の外側領域９６８と、第１の外側領域９６６と第２の外側領域９６８との間に位置する中央領域９７０とを有するものとすることができる。第２の超小型電子素子６５３上のボンドパッド６５９（図１５）が、第２の超小型電子素子６５３の前面６５７における第１の外側領域９６６に配置されている。また、ボンドパッド６５９の位置を、第２の超小型電子素子６５３の第１の外側領域９６６に合わせるために、基板６０２の第２の開口部６２６は、基板６０２の縁部６１２（図１４）に直に隣接する第１の外側領域９６６に配置されている。そして、図１５に示しているように、導電性接続部は、第２の超小型電子素子６５３上のボンドパッド６５９から基板６０２の第２の面６０６上の第２の組のコンタクト６１１へと延びたものとすることができる。トレース６０８は、第２の組のコンタクト６１１を、はんだボール６１５を支持する端子コンタクト６１０へと電気的に接続する。

上記で開示した実施形態においては、基板内の開口部を通って延びるボンドワイヤを用いて、超小型電子素子と基板の第２の面上のコンタクトとの間の電気的接続を確立しているが、そのような接続を確立するための任意の既知の構造又は方法を用いることができることを理解されたい。例えば、一実施形態では、図１６〜図１７Ｂに示しているように、第１の超小型電子素子７３６及び第２の超小型電子素子７５３が、図１〜図３に示した実施形態と同じようにして積み重ねられている。この代替的実施形態では、２つの別のタイプのボンディングを示す。このようなボンディング手法は、例えば、米国特許第５，８６１，６６６号に開示されており、その開示内容は引用することにより本明細書の一部をなすものとする。

まず図１７Ａには、第１の超小型電子素子７３６上のボンドパッド７４２から基板７０２の第２の面７０６上の第１の組のコンタクト７０９へと延びたリードボンド部７４８を示している。リードボンド部７４８は、先の実施形態において開示したボンドワイヤよりもはるかに硬い。次に、図１７Ｂに示しているように、類似のリードボンド部７６５は、第２の超小型電子素子７５３上のボンドパッドから、基板７０２の第２の面７０６ではなく、基板７０２の第１の面７０４上の第２の組のコンタクト７１１へと延びたものとすることができる。基板７０２の第１の面７０４と第２の面７０６との間にビア７６６が延びたものとすることができる。ビア７６６を導電性材料で満たし、基板の第１の面上のコンタクトを基板７０２の第２の面７０６上の端子コンタクト７１０と導通するように接続することができる。

種々の電子システムの構成において、上記で説明した種々の超小型電子アセンブリを利用することができる。例えば、図１８に示すように、本発明の別の実施形態によるシステム１０００は、既に超小型電子アセンブリの先行実施形態において説明したような構造部１００６を、別の電子構成要素１００８及び１０１０とともに備えている。図示の例では、構成要素１００８は半導体チップであり、構成要素１０１０は表示画面であるが、任意の別の構成要素を用いることもできる。当然、明確に例示するために、図１８には、２つの別の構成要素しか示していないが、本システムは、任意の数のそのような構成要素を備えたものとすることができる。上記のような構造部１００６は、例えば、複合チップ、又は複数のチップを組み込んだ構造とすることができる。別の変形形態では、その両方を設けることができ、任意の数のそのような構造を用いることができる。構造部１００６並びに構成要素１００８及び１０１０は、破線で示した共通のハウジング１００１内に取り付けられ、所望の回路を形成するために必要に応じて互いに電気的に相互接続される。図示される例示的なシステムでは、このシステムはフレキシブルプリント回路基板等の回路パネル１００２を有し、該回路パネルは構成要素を互いに接続する多数の導体１００４を有し、その１つのみを図１８に示している。しかし、これは例示に過ぎない。電気的接続を形成するのに適した任意の構造を用いることができる。ハウジング１００１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、画面１０１０はハウジングの表面に露出している。構造部１００６が撮像チップ等の感光素子を含む場合は、その構造部に光を送るためにレンズ１０１１又は他の光学デバイスを設けることもできる。ここでもまた、図１８に示す簡略化されたシステムは例示に過ぎない。上記で説明した構造を用いて、デスクトップコンピュータ、ルータ等の固定構造体と一般的に見なされるシステムを含む他のシステムを構成することもできる。

様々な従属請求項及びその特徴を、初めの請求項に提示したものとは異なる方法で組み合わせることができることが認識されるであろう。個々の実施形態に関して説明した特徴は、説明した実施形態の他のものと様々な組合せで共有することができることも認識されるであろう。

特定の実施形態を参照しながら本明細書にて本発明を説明したが、これらの実施形態は本発明の原理及び応用形態を例示したものに過ぎないことを理解されたい。そのため、添付の特許請求の範囲によって定められるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることを理解されたい。

本発明は、超小型電子アセンブリ及び超小型電子アセンブリを製造する方法を含むものの、これらに限定されない幅広い産業上の利用可能性を有する。

Claims (49)

1. 第１の横方向及び第２の横方向にそれぞれ広がりを有する、向かい合った第１の面及び第２の面と、
   前記第１の面と前記第２の面との間において前記第２の方向に広がりを有する周縁部と、
   前記第１の面と前記第２の面との間に広がりを有し、前記第１の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第２の方向に沿った第２の寸法とを有する第１の開口部及び第２の開口部と、
   前記周縁部と前記開口部のうちの１つとの間に広がりを有する、前記第２の面における周辺領域と
   を有する基板と、
   前記第１の面に面する前面と、該前面にあり、前記第１の開口部と位置合わせされたボンドパッドと、前記前面の反対側にある背面と、前記前面と前記背面との間に広がりを有する縁部とを有する第１の超小型電子素子と、
   前記第１の超小型電子素子の背面を向き、該第１の超小型電子素子の縁部を越えて突出した前面と、該前面にあり、前記第２の開口部と位置合わせされたボンドパッドとを有する第２の超小型電子素子と、
   前記第２の面において露出し、前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドと電気的に接続されている複数の端子であって、該端子は超小型電子アセンブリを該アセンブリの外部にある少なくとも１つの要素に接続させるものであり、該端子のうちの少なくとも１つの端子は、前記第１の方向に沿って当該少なくとも１つの端子を通る直線が前記開口部のうちの少なくとも１つを通るか又はその上方を通るものとなるように、前記周辺領域内に少なくとも部分的に配置されている、複数の端子と
   を備えた超小型電子アセンブリ。
2. 前記周縁部が第１の周縁部であり、前記周辺領域が第１の周辺領域であり、前記少なくとも１つの端子が第１の端子であり、
   前記基板は、前記第１の周縁部の反対側に位置し、前記第１の面と前記第２の面との間において前記第２の方向に広がりを有する第２の周縁部と、該第２の周縁部と前記開口部のうちの１つとの間に広がりを有する、前記第２の面における第２の周辺領域とを有し、
   前記端子のうちの少なくとも１つが第２の端子であり、該第２の端子は、前記第１の方向に沿って当該第２の端子を通る直線が前記開口部のうちの少なくとも１つを通るか又はその上方を通るものとなるように、前記第２の周辺領域内に少なくとも部分的に配置されている、請求項１に記載の超小型電子アセンブリ。
3. 前記周辺領域が第１の周辺領域であり、前記開口部のうちの１つが前記第１の開口部であり、前記端子のうちの前記少なくとも１つの端子が第１の端子であり、
   前記基板は、前記周縁部と前記第２の開口部との間に広がりを有する、前記第２の面における第２の周辺領域を有し、
   前記端子のうちの少なくとも１つが第２の端子であり、該第２の端子は、前記第１の方向に沿って当該第２の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第２の周縁領域内に少なくとも部分的に配置されている、請求項１に記載の超小型電子アセンブリ。
4. 前記周縁部が第１の周縁部であり、前記基板は、前記第１の周縁部の反対側にあり、前記第１の面と前記第２の面との間において前記第２の方向に広がりを有する第２の周縁部と、前記第２の周縁部と前記第１の開口部及び前記第２の開口部の各々との間に広がりを有する、前記第２の面における第３の周辺領域及び第４の周辺領域とを有し、
   前記端子のうちの少なくとも１つが第３の端子であり、該第３の端子は、前記第１の方向に沿って当該第３の端子を通る直線が前記第１の開口部を通るか又はその上方を通るものとなるように、前記第３の周辺領域内に少なくとも部分的に配置されており、
   前記端子のうちの少なくとも１つが第４の端子であり、該第４の端子は、前記第１の方向に沿って当該第４の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第４の周辺領域内に少なくとも部分的に配置されている、請求項３に記載の超小型電子アセンブリ。
5. 前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドは、前記基板の導電性要素に電気的に接続されている、請求項１に記載の超小型電子アセンブリ。
6. 前記第１の超小型電子素子のボンドパッドは、前記第１の開口部と位置合わせされた部分を有する第１のリード部により前記導電性要素に電気的に接続されており、
   前記第２の超小型電子素子のボンドパッドは、前記第２の開口部と位置合わせされた部分を有する第２のリード部により前記導電性要素に電気的に接続されている、請求項５に記載の超小型電子アセンブリ。
7. 前記第１のリード部が前記第１の開口部を通って延びていないか、又は前記第２のリード部が前記第２の開口部を通って延びていないかの少なくとも一方である、請求項６に記載の超小型電子アセンブリ。
8. 前記第１の超小型電子素子のボンドパッドは、前記第１の開口部を通って延びている第１のワイヤボンド部により前記導電性要素に電気的に接続されており、
   前記第２の超小型電子素子のボンドパッドは、前記第２の開口部を通って延びている第２のワイヤボンド部により前記導電性要素に電気的に接続されている、請求項５に記載の超小型電子アセンブリ。
9. 前記第１のワイヤボンド部は前記第１の開口部のみを通って延びており、前記第２のワイヤボンド部は前記第２の開口部のみを通って延びている、請求項８に記載の超小型電子アセンブリ。
10. 前記第１の超小型電子素子の前記縁部が第１の縁部であり、該第１の超小型電子素子は前記第１の縁部の反対側にある第２の縁部を有しており、
    前記第２の超小型電子素子は向かい合った第１の縁部及び第２の縁部を有しており、
    各超小型電子素子は、当該超小型電子素子の前面の中央領域において前記第１の方向に沿って延びている５以上のボンドパッドの少なくとも１つの列を有し、各中央領域は各々の第１の縁部と第２の縁部との間の距離の中央３分の１に広がりを有している、請求項１に記載の超小型電子アセンブリ。
11. 各超小型電子素子は、メモリ記憶アレイ機能を提供する能動デバイスを他の任意の機能よりも数多く有している、請求項１に記載の超小型電子アセンブリ。
12. 前記第１の超小型電子素子は、該第１の超小型電子素子の前面と背面との間に広がりを有する前記縁部とその反対側にある縁部との間の幅を有し、
    前記第２の超小型電子素子は、該第２の超小型電子素子の前面と背面との間にそれぞれ広がりを有し、向かい合っている縁部間の幅を有し、
    前記第１の超小型電子素子の幅は前記第１の開口部の第２の寸法よりも大きく、前記第２の超小型電子素子の幅は前記第２の開口部の第２の寸法よりも大きい、請求項１に記載の超小型電子アセンブリ。
13. 前記第１の開口部及び前記第２の開口部のうちの一方は、前記第１の開口部及び前記第２の開口部のうちの他方よりも、前記周縁部に近い位置へと延びている、請求項１に記載の超小型電子アセンブリ。
14. 前記基板は、前記第１の面と前記第２の面との間に広がりを有する第３の開口部及び第４の開口部を有し、該第３の開口部及び該第４の開口部はそれぞれ、前記第２の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第１の方向に沿った第２の寸法とを有し、
    前記超小型電子アセンブリは、前記基板の第１の面に面する前面を有する第３の超小型電子素子及び第４の超小型電子素子を更に備えており、該第３の超小型電子素子及び該第４の超小型電子素子は、当該超小型電子素子の前面にあり、前記第３の開口部又は前記第４の開口部と位置合わせされたボンドパッドを有し、
    前記第３の超小型電子素子及び前記第４の超小型電子素子のボンドパッドは、前記基板の導電性要素に電気的に接続されている、請求項１に記載の超小型電子アセンブリ。
15. 前記基板は、前記周辺領域において前記第１の面と前記第２の面との間に延びているアパーチャを更に有し、該アパーチャは、当該アパーチャを通って流れる封止材又はアンダーフィル材料を受け入れるものである、請求項１４に記載の超小型電子アセンブリ。
16. 第１の横方向及び第２の横方向にそれぞれ広がりを有する、向かい合った第１の面及び第２の面と、
    前記第１の面と前記第２の面との間において前記第２の方向に広がりを有する周縁部と、
    前記第１の面と前記第２の面との間に広がりを有する第１の開口部及び第２の開口部であって、前記第１の開口部は、前記第２の開口部と前記周縁部との間にあるとともに、前記第１の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第２の方向に沿った第２の寸法とを有し、前記第２の開口部は、前記第２の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第１の方向に沿った第２の寸法とを有する、第１の開口部及び第２の開口部と、
    前記周縁部と前記第１の開口部との間に広がりを有する、前記第２の面における周辺領域と
    を有する基板と、
    前記第１の面に面する前面と、該前面にあり、前記第１の開口部と位置合わせされたボンドパッドと、前記前面の反対側にある背面と、前記前面と前記背面との間に広がりを有する縁部とを有する第１の超小型電子素子と、
    前記第１の超小型電子素子の背面を向き、該第１の超小型電子素子の縁部を越えて突出した前面と、該前面にあり、前記第２の開口部と位置合わせされたボンドパッドとを有する第２の超小型電子素子と、
    前記第２の面において露出し、前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドと電気的に接続されている複数の端子であって、該端子は超小型電子アセンブリを該アセンブリの外部にある少なくとも１つの要素に接続させるものであり、該端子のうちの少なくとも１つの端子は、前記第１の方向に沿って当該少なくとも１つの端子を通る直線が前記第１の開口部を通るか又はその上方を通るものとなるように、前記周辺領域内に少なくとも部分的に配置されている、複数の端子と
    を備えた超小型電子アセンブリ。
17. 前記周縁部が第１の周縁部であり、前記周辺領域が第１の周辺領域であり、前記端子のうちの前記少なくとも１つの端子が第１の端子であり、
    前記基板は、前記第１の面と前記第２の面との間において前記第１の方向に広がりを有する第２の周縁部と、該第２の周縁部と前記第２の開口部との間に広がりを有する、前記第２の面における第２の周辺領域とを有し、
    前記端子のうちの少なくとも１つが第２の端子であり、該第２の端子は、前記第２の方向に沿って当該第２の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第２の周辺領域内に少なくとも部分的に配置されている、請求項１６に記載の超小型電子アセンブリ。
18. 前記基板は、前記第２の周縁部の反対側にあり、前記第１の面と前記第２の面との間において前記第１の方向に広がりを有する第３の周縁部と、該第３の周縁部と前記第２の開口部との間に広がりを有する、前記第２の面における第３の周辺領域とを有し、
    前記端子のうちの少なくとも１つが第３の端子であり、該第３の端子は、前記第２の方向に沿って当該第３の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第３の周辺領域内に少なくとも部分的に配置されている、請求項１７に記載の超小型電子アセンブリ。
19. 第１の横方向及び第２の横方向にそれぞれ広がりを有する、向かい合った第１の面及び第２の面と、
    前記第１の面と前記第２の面との間において前記第１の方向に広がりを有する周縁部と、
    前記第１の面と前記第２の面との間に広がりを有し、前記第１の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第２の方向に沿った第２の寸法とを有する第１の開口部と、
    前記第１の面と前記第２の面との間に広がりを有し、前記第２の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第１の方向に沿った第２の寸法とを有する第２の開口部と、
    前記周縁部と前記第２の開口部との間に広がりを有する、前記第２の面における周辺領域と
    を有する基板と、
    前記第１の面に面する前面と、該前面にあり、前記第１の開口部と位置合わせされたボンドパッドと、前記前面の反対側にある背面と、前記前面と前記背面との間に広がりを有する縁部とを有する第１の超小型電子素子と、
    前記第１の超小型電子素子の背面を向き、該第１の超小型電子素子の縁部を越えて突出した前面と、該前面にあり、前記第２の開口部と位置合わせされたボンドパッドとを有する第２の超小型電子素子と、
    前記第２の面において露出し、前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドと電気的に接続されている複数の端子であって、該端子は超小型電子アセンブリを該アセンブリの外部にある少なくとも１つの要素に接続させるものであり、該端子のうちの少なくとも１つの端子は、前記第２の方向に沿って当該少なくとも１つの端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記周辺領域内に少なくとも部分的に配置されている、複数の端子と
    を備えた超小型電子アセンブリ。
20. 前記周縁部が第１の周縁部であり、前記周辺領域が第１の周辺領域であり、前記端子のうちの前記少なくとも１つの端子が第１の端子であり、
    前記基板は、前記第１の周縁部の反対側にあり、前記第１の面と前記第２の面との間において前記第１の方向に広がりを有する第２の周縁部と、該第２の周縁部と前記第２の開口部との間に広がりを有する、前記第２の面における第２の周辺領域とを有し、
    前記端子のうちの少なくとも１つが第２の端子であり、該第２の端子は、前記第２の方向に沿って当該第２の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第２の周辺領域内に少なくとも部分的に配置されている、請求項１９に記載の超小型電子アセンブリ。
21. 前記周辺領域が第１の周辺領域であり、前記端子のうちの前記少なくとも１つの端子が第１の端子であり、前記第１の超小型電子素子の縁部が第１の縁部であり、前記基板は、前記第１の面と前記第２の面との間に広がりを有し、前記第２の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな前記第１の方向に沿った第２の寸法とを有する第３の開口部を有し、
    前記基板は、前記周縁部と前記第３の開口部との間に広がりを有する、前記第２の面における第２の周辺領域を有し、
    前記端子のうちの少なくとも１つが第２の端子であり、該第２の端子は、前記第２の方向に沿って当該第２の端子を通る直線が前記第３の開口部を通るか又はその上方を通るものとなるように、前記第２の周辺領域内に少なくとも部分的に配置されており、
    前記超小型電子アセンブリは第３の超小型電子素子を更に備えており、該第３の超小型電子素子は、前記第１の超小型電子素子の背面に面し、前記第１の超小型電子素子の第１の縁部の反対側に位置する該第１の超小型電子素子の第２の縁部を越えて突出した前面と、該第３の超小型電子素子の前面にあり、前記第３の開口部と位置合わせされたボンドパッドとを有するものである、請求項１９に記載の超小型電子アセンブリ。
22. 前記第２の超小型電子素子の前面と前記第３の超小型電子素子の前面とが、単一の平面内に位置している、請求項２１に記載の超小型電子アセンブリ。
23. 前記周縁部が第１の周縁部であり、前記基板は、前記第１の周縁部の反対側にあり、前記第１の面と前記第２の面との間において前記第１の方向に広がりを有する第２の周縁部と、前記第２の周縁部と前記第２の開口部及び前記第３の開口部の各々との間に広がりを有する、前記第２の面における第３の周辺領域及び第４の周辺領域とを有し、
    前記端子のうちの少なくとも１つが第３の端子であり、該第３の端子は、前記第２の方向に沿って当該第３の端子を通る直線が前記第１の開口部を通るか又はその上方を通るものとなるように、前記第３の周辺領域内に少なくとも部分的に配置されており、
    前記端子のうちの少なくとも１つが第４の端子であり、該第４の端子は、前記第２の方向に沿って当該第４の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第４の周辺領域内に少なくとも部分的に配置されている、請求項２１に記載の超小型電子アセンブリ。
24. 前記基板は、前記第１の面と前記第２の面との間に広がりを有し、前記第１の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな前記第２の方向に沿った第２の寸法とを有する第４の開口部を有し、
    前記第４の開口部と位置合わせされたボンドパッドをその前面に有する第４の超小型電子素子を更に備えた請求項２１に記載の超小型電子アセンブリ。
25. 前記第２の超小型電子素子と前記第３の超小型電子素子と前記第４の超小型電子素子とはそれぞれ、向かい合った第１の縁部及び第２の縁部を有し、
    各超小型電子素子は、当該超小型電子素子の前面の中央領域において当該超小型電子素子の第１の縁部及び第２の縁部と平行な方向に延びている５つ以上のボンドパッドの少なくとも１つの列を有し、各中央領域は、各々の第１の縁部と第２の縁部との間の距離の中央３分の１に広がりを有するものである、請求項２４に記載の超小型電子アセンブリ。
26. 向かい合った上面及び底面を有する第１の誘電性要素及び第２の誘電性要素であって、各面は第１の横方向及び第２の横方向に延びており、両誘電性要素は、前記第１の横方向及び前記第２の横方向の少なくとも一方において互いに間隔を置いて配置され、基板の第１の面は両誘電性要素の上面を含み、前記基板の第２の面は両誘電性要素の底面を含む、第１の誘電性要素及び第２の誘電性要素と、
    前記第１の誘電性要素及び前記第２の誘電性要素の、隣接し向かい合っている縁部間の空間により形成された第１の開口部であって、前記隣接し向かい合っている縁部の各々が前記第１の方向に沿った第１の寸法を有し、該第１の寸法よりも小さな前記第２の方向に沿った第２の寸法を有する第１の開口部と、
    前記第２の誘電性要素に囲まれている第２の開口部と
    を有する基板と、
    前記第１の面に面する前面と、該前面にあり、前記第１の開口部及び前記第２の開口部の一方と位置合わせされたボンドパッドと、前記前面の反対側に位置する背面と、前記前面と前記背面との間に広がりを有する縁部とを有する第１の超小型電子素子と、
    前記第１の超小型電子素子の背面に面し、前記第１の超小型電子素子の縁部を越えて突出した前面と、該前面にあり、前記第１の開口部及び前記第２の開口部の他方と位置合わせされたボンドパッドとを有する第２の超小型電子素子と、
    前記第２の面において露出し、前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドと電気的に接続され、超小型電子アセンブリを該アセンブリの外部にある少なくとも１つの要素に接続させる複数の端子と
    を備えた超小型電子アセンブリ。
27. 前記第２の開口部は、前記第１の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第２の方向に沿った第２の寸法とを有する、請求項２６に記載の超小型電子アセンブリ。
28. 前記第２の開口部は、前記第２の方向に沿った長手の第１の寸法と、該第１の寸法よりも小さな、前記第１の方向に沿った第２の寸法とを有する、請求項２６に記載の超小型電子アセンブリ。
29. 前記基板は、前記第１の誘電性要素及び第２の誘電性要素の、隣接し向かい合っている縁部間において広がりを有する誘電性領域を更に有し、前記基板の第１の面は該誘電性領域の上面を含み、前記第２の面は該誘電性領域の底面を含むものである、請求項２６に記載の超小型電子アセンブリ。
30. 前記誘電性領域は、前記基板の平面において前記誘電性要素よりも大きなヤング率を有するものである、請求項２６に記載の超小型電子アセンブリ。
31. 前記第１の超小型電子素子の前面にあるボンドパッドは、前記第１の開口部と位置合わせされており、
    前記第２の超小型電子素子の前面にあるボンドパッドは、前記第２の開口部と位置合わせされている、請求項２６に記載の超小型電子アセンブリ。
32. 前記端子は、前記第１の誘電性要素及び前記第２の誘電性要素の各々の底面において露出した第１の端子及び第２の端子を含み、前記第１の超小型電子素子の少なくとも幾つかのボンドパッドは、前記第１の端子及び前記第２の端子に電気的に接続されている、請求項３１に記載の超小型電子アセンブリ。
33. 前記第１の超小型電子素子の前面にあるボンドパッドは、前記第２の開口部と位置合わせされており、
    前記第２の超小型電子素子の前面にあるボンドパッドは、前記第１の開口部と位置合わせされている、請求項２６に記載の超小型電子アセンブリ。
34. 第１の横方向及び第２の横方向にそれぞれ広がりを有する、向かい合った第１の面及び第２の面と、前記第１の横方向及び前記第２の横方向の少なくとも一方において互いに間隔を置いて配置された第１の誘電性要素及び第２の誘電性要素とを有する基板と、
    前記第１の面に面する前面と、該前面にあるボンドパッドと、前記前面の反対側にある背面と、前記前面と前記背面との間に広がりを有する縁部とを有する第１の超小型電子素子と、
    前記第１の超小型電子素子の背面を向き、該第１の超小型電子素子の縁部を越えて突出した前面と、該前面にあるボンドパッドとを有する第２の超小型電子素子と、
    前記第２の面において露出し、前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドと電気的に接続され、超小型電子アセンブリを該アセンブリの外部にある少なくとも１つの要素に接続させる複数の端子と
    を備えた超小型電子アセンブリ。
35. 前記超小型電子素子のうちの少なくとも１つは、前記第１の誘電性要素及び前記第２の誘電性要素の各々の上面に少なくとも部分的に重なって位置している、請求項３４に記載の超小型電子アセンブリ。
36. 前記第１の超小型電子素子の縁部が第１の縁部であり、該第１の超小型電子素子は、前記第１の縁部の反対側にある第２の縁部を有し、
    前記第２の超小型電子素子は、向かい合っている第１の縁部及び第２の縁部を有し、
    各超小型電子素子は、当該超小型電子素子の前面の中央領域において前記第１の方向に広がりを有する５以上のボンドパッドの少なくとも１つの列を有し、各中央領域は、各々の第１の縁部と第２の縁部との間の距離の中央３分の１に広がりを有するものである、請求項３４に記載の超小型電子アセンブリ。
37. 向かい合った上面及び底面を有する第１の誘電性要素、第２の誘電性要素及び第３の誘電性要素であって、各面は第１の横方向及び第２の横方向に延びており、両誘電性要素は、前記第１の横方向及び前記第２の横方向の少なくとも一方において互いに間隔を置いて配置され、基板の第１の面は、前記第１の誘電性要素、前記第２の誘電性要素及び前記第３の誘電性要素の上面を含み、前記基板の第２の面は、前記第１の誘電性要素、前記第２の誘電性要素及び前記第３の誘電性要素の底面を含む、第１の誘電性要素及び第２の誘電性要素と、
    前記第１の誘電性要素及び前記第２の誘電性要素の、隣接し向かい合っている縁部間の空間により形成された第１の開口部であって、前記隣接し向かい合っている縁部の各々が前記第１の方向に沿った第１の寸法を有し、該第１の寸法よりも小さな前記第２の方向に沿った第２の寸法を有する第１の開口部と、
    前記第２の誘電性要素及び前記第３の誘電性要素の、隣接し向かい合っている縁部間の空間により形成された第２の開口部であって、前記隣接し向かい合っている縁部の各々が前記第１の方向に沿った第１の寸法を有し、該第１の寸法よりも小さな前記第２の方向に沿った第２の寸法を有する第１の開口部と
    を有する基板と、
    前記第１の面に面する前面と、該前面にあり、前記第１の開口部及び前記第２の開口部の一方と位置合わせされたボンドパッドと、前記前面の反対側に位置する背面と、前記前面と前記背面との間に広がりを有する縁部とを有する第１の超小型電子素子と、
    前記第１の超小型電子素子の背面に面し、前記第１の超小型電子素子の縁部を越えて突出した前面と、該前面にあり、前記第１の開口部及び前記第２の開口部の他方と位置合わせされたボンドパッドとを有する第２の超小型電子素子と、
    前記第２の面において露出し、前記第１の超小型電子素子及び前記第２の超小型電子素子のボンドパッドと電気的に接続され、超小型電子アセンブリを該アセンブリの外部にある少なくとも１つの要素に接続させる複数の端子と
    を備えた超小型電子アセンブリ。
38. 前記第１の超小型電子素子の前面にあるボンドパッドは、前記第１の開口部と位置合わせされており、
    前記第２の超小型電子素子の前面にあるボンドパッドは、前記第２の開口部と位置合わせされている、請求項３７に記載の超小型電子アセンブリ。
39. 前記第１の超小型電子素子は、前記第１の誘電性要素及び前記第２の誘電性要素の各々の上面に少なくとも部分的に重なって位置しており、
    前記第２の超小型電子素子は、前記第２の誘電性要素及び前記第３の誘電性要素の各々の上面に少なくとも部分的に重なって位置している、請求項３８に記載の超小型電子アセンブリ。
40. 前記第１の超小型電子素子の前面にあるボンドパッドは、前記第２の開口部と位置合わせされており、
    前記第２の超小型電子素子の前面にあるボンドパッドは、前記第１の開口部と位置合わせされている、請求項３７に記載の超小型電子アセンブリ。
41. 前記端子は、前記第１の誘電性要素、前記第２の誘電性要素及び前記第３の誘電性要素の各々の底面において露出した第１の端子、第２の端子及び第３の端子を含み、
    前記超小型電子素子のうちの少なくとも１つの超小型電子素子のボンドパッドの少なくとも幾つかは、前記第１の端子、前記第２の端子及び第３の端子のうちの２以上と電気的に接続されている、請求項３７に記載の超小型電子アセンブリ。
42. 前記第１の超小型電子素子のボンドパッドのうちの少なくとも幾つかは、前記第１の端子及び前記第２の端子と電気的に接続されている、請求項４１に記載の超小型電子アセンブリ。
43. 前記第２の超小型電子素子のボンドパッドのうちの少なくとも幾つかは、前記第２の端子及び前記第３の端子と電気的に接続されている、請求項４２に記載の超小型電子アセンブリ。
44. 前記基板は、前記第１の面と前記第２の面との間において前記第２の方向に広がりを有する周縁部と、該周縁部と前記開口部のうちの１つとの間に広がりを有する、前記第２の面における周辺領域とを有し、
    前記端子のうちの少なくとも１つの端子は、前記第１の方向に沿って当該少なくとも１つの端子を通る直線が前記開口部のうちの少なくとも１つを通るか又はその上方を通るものとなるように、前記周辺領域内に少なくとも部分的に配置されている、請求項３７に記載の超小型電子アセンブリ。
45. 前記周辺領域が第１の周辺領域であり、前記開口部のうちの１つが前記第１の開口部であり、前記少なくとも１つの端子が第１の端子であり、
    前記基板は、前記周縁部と前記第２の開口部との間に広がりを有する、前記第２の面における第２の周辺領域を有し、
    前記端子のうちの少なくとも１つが第２の端子であり、該第２の端子は、前記第１の方向に沿って当該第２の端子を通る直線が前記第２の開口部を通るか又はその上方を通るものとなるように、前記第２の周辺領域内に少なくとも部分的に配置されている、請求項４４に記載の超小型電子アセンブリ。
46. 前記第２の誘電性要素は、前記第１の周辺領域及び前記第２の周辺領域の両方の一部を含むものである、請求項４５に記載の超小型電子アセンブリ。
47. 前記第１の誘電性要素は前記第１の周辺領域の一部を含み、
    前記第３の誘電性要素は前記第２の周辺領域の一部を含むものである、請求項４５に記載の超小型電子アセンブリ。
48. 請求項１、１６、１９、２２、２６及び３７のいずれか一項に記載の超小型電子アセンブリと、
    該超小型電子アセンブリに電気的に接続された１以上の別の電子的要素と
    を備えたシステム。
49. ハウジングを更に備え、該ハウジングに前記超小型電子アセンブリと前記別の電子的要素とが取り付けられている、請求項４８に記載のシステム。

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