JP2015501082A - 複数のベンゾシクロブテン層を基板に一体化する方法、及び関連する装置 - Google Patents
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- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 title claims abstract description 216
- 239000000758 substrate Substances 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 49
- 229910052751 metal Inorganic materials 0.000 claims abstract description 233
- 239000002184 metal Substances 0.000 claims abstract description 233
- 238000000151 deposition Methods 0.000 claims abstract description 27
- 239000010410 layer Substances 0.000 claims description 444
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 28
- 229910002601 GaN Inorganic materials 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 17
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 11
- 239000010931 gold Substances 0.000 claims description 11
- 229910052737 gold Inorganic materials 0.000 claims description 11
- 239000012790 adhesive layer Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 230000032798 delamination Effects 0.000 abstract description 4
- 238000007747 plating Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 239000002904 solvent Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 229920000620 organic polymer Polymers 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 229920000592 inorganic polymer Polymers 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000012744 reinforcing agent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
- H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
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Abstract
Description
Claims (22)
- 複数のベンゾシクロブテン(BCB)層を基板に一体化する方法であって、前記方法は:
第1BCB層(18a)を前記基板(12)の上に形成することであって、前記第1BCB層(18a)が、該第1BCB層(18a)を貫通する複数のビアを画定する、前記第1BCB層(18a)を形成することと、
第1金属層(20a)を前記第1BCB層(18a)の上に、かつ第1BCB層(20a)によって画定される前記複数のビア内に堆積させることと、
第2BCB層(18b)を前記第1金属層(20a)の上に形成することであって、前記第2BCB層(18b)が、該第2BCB層(18b)を貫通する複数のビアを画定する、前記第2BCB層(18b)を形成することと、
第2金属層(20b)を前記第2BCB層(18b)の上に、かつ前記第2BCB層(18b)によって画定される前記複数のビア内に堆積させることにより、前記第2金属層(20b)が、前記第2BCB層(18b)によって画定される前記ビア群内を延在して、前記第1金属層(20a)との操作可能な接続を確立させることと、を含み、
前記第1及び第2金属層(20a,20b)は、前記基板(12)によって支持されるいずれの回路素子との電気接続とも無関係である、
方法。 - 更に、前記基板(12)の上にエピタキシャル半導体層(14)を有する前記基板(12)を設けることを含む、請求項1に記載の方法。
- 更に、金属層(16)を前記エピタキシャル半導体層の上に堆積させることを含み、前記第1BCB層(18a)を形成することは、前記第1BCB層(18a)を前記金属層(16)の上に形成することを含み、そして前記第1金属層(20a)を堆積させることは、前記金属層(16)との操作可能な接続を確立させることを含む、請求項2に記載の方法。
- 前記エピタキシャル半導体層はIII−V族材料である、請求項2又は3に記載の方法。
- 更に、前記第2BCB層(18b)を形成する前に、金属接着層(22a)を前記第1金属層(20a)の上に堆積させることを含む、請求項1に記載の方法。
- 前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることは、金型(26)の縁部に近接して、前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることを含む、請求項1に記載の方法。
- 更に、金属配線を、前記第1金属層(20a)及び前記第2金属層(20b)のうちの少なくとも一方の金属層の形成と同時に形成することを含み、前記金属配線は、前記基板(12)によって支持される回路素子との電気接続を確立させるように構成され、かつ前記第1及び第2金属層(20a、20b)との電気接続とは無関係である、請求項1に記載の方法。
- 前記第2BCB層(18b)を形成することは、前記第2BCB層(18b)を貫通する前記ビア群を、前記第1BCB層(18a)の前記ビア群からオフセットするように画定することを含む、請求項1に記載の方法。
- 複数のベンゾシクロブテン(BCB)層を基板に一体化する方法であって、前記方法は:
前記基板(12)の上に窒化ガリウム(GaN)層を有する前記基板(12)を設けることと、
前記第1BCB層(18a)を前記GaN(14)層の上に形成することであって、前記第1BCB層(18a)が、該第1BCB層(18a)を貫通する複数のビアを画定する、前記第1BCB層(18a)を形成することと、
第1金属層(20a)を前記第1BCB層(18a)の上に、かつ前記第1BCB層(18a)によって画定される前記複数のビア内に堆積させることと、
金属接着層(22a)を前記第1金属層(20a)の上に堆積させることと、
第2BCB層(18b)を前記金属接着層(22a)の上に形成することであって、前記第2BCB層(18b)が、該第2BCB層(18b)を貫通する複数のビアを画定する、前記第2BCB層(18b)を形成することと、
第2金属層(20b)を前記第2BCB層(18b)の上に、かつ前記第2BCB層(18b)によって画定される前記複数のビア内に堆積させることと、を含み、
前記第1及び第2金属層(20a,20b)は、前記基板(12)によって支持されるいずれの回路素子との電気接続とも無関係である、
方法。 - 更に、金属層(16)を前記GaN層(12)の上に堆積させることを含み、前記第1BCB層(18a)を形成することは、前記第1BCB層(18a)を前記金属層(16)の上に形成することを含み、そして前記第1金属層(20a)を堆積させることは、前記金属層(16)との操作可能な接続を確立させることを含む、請求項8に記載の方法。
- 前記第1金属層(20a)を堆積させることは、金から成る第1金属層(20a)を堆積させることを含む、請求項8に記載の方法。
- 前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることは、金型(26)の縁部に近接して、前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることを含む、請求項8に記載の方法。
- 更に、金属配線を、前記第1金属層(20a)及び前記第2金属層(20b)のうちの少なくとも一方の金属層の形成と同時に形成することを含み、前記金属配線は、前記基板(12)によって支持される回路素子との電気接続を確立させるように構成され、かつ前記第1及び第2金属層(20a、20b)との電気接続とは無関係である、請求項8に記載の方法。
- 前記第2BCB層(18b)を形成することは、前記第2BCB層(28b)を貫通する前記ビア群を、前記第1BCB層(18a)の前記ビア群からオフセットするように画定することを含む、請求項8に記載の方法。
- 基板(12)と、
前記基板(12)の上の第1BCB層(18a)を含む複数のBCB層(18a,18b,18c,18d)であって、前記第1BCB層(18a)が、該第1BCB層(18a)を貫通する複数のビアを画定する、前記複数のBCB層(18a,18b,18c,18d)と、
前記第1BCB層(18a)の上に在り、かつ前記第1BCB層(18a)によって画定される前記複数のビア内に在る第1金属層(20a)と、を備え、
前記複数のBCB層(18a,18b,18c,18d)は更に、前記第1金属層(20a)の上の第2BCB層(18b)を含み、前記第2BCB層(18b)は、該第2BCB層(18b)を貫通する複数のビアを画定し、
前記第2金属層(20b)は、前記第2BCB層(18b)の上に在り、かつ前記第2BCB層(18b)によって画定される前記複数のビア内に在ることにより、前記第2金属層(20b)が、前記第2BCB層(18b)によって画定される前記ビア群内を延在して、前記第1金属層(20a)との操作可能な接続を確立し、
前記第1及び第2金属層(20a,20b)は、前記基板(12)によって支持されるいずれの回路素子との電気接続とも無関係である、装置。 - 更に、エピタキシャル半導体層(14)を前記基板(12)の上に備え、前記第1BCB層(18a)は、前記エピタキシャル半導体層(14)の上に在る、請求項14に記載の装置。
- 更に、窒化ガリウム(GaN)層(14)を前記基板(12)の上に備え、前記第1BCB層(18a)は、前記GaN層(14)の上に在る、請求項14に記載の装置。
- 更に、金属層(16)を前記GaN層の上に備え、前記第1BCB層(18a)は、前記金属層(16)の上に在り、そして前記第1金属層(20a)は、前記金属層(16)との操作可能な接続を確立させる、請求項17に記載の装置。
- 更に、金属接着層(22a)を前記第1金属層(20a)の上に備え、前記第2BCB層(18b)は、前記金属接着層(22a)の上に在る、請求項14に記載の装置。
- 前記装置は金型(26)を備え、そして前記第1及び第2BCB層(18a、18b)、及び前記第1及び第2金属層(20a、20b)は、前記金型(26)の縁部に近接している、請求項14に記載の装置。
- 更に、前記第1金属層(20a)及び前記第2金属層(20b)のうちの少なくとも一方の金属層と同時に形成される金属配線を備え、前記金属配線は、前記基板(12)によって支持される回路素子との電気接続を確立させるように構成され、かつ前記第1及び第2金属層(20a、20b)との電気接続とは無関係である、請求項14に記載の装置。
- 前記第2BCB層(18b)の前記ビア群は、前記第1BCB層(18a)の前記ビア群からオフセットする、請求項14に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/310,074 US8592983B2 (en) | 2011-12-02 | 2011-12-02 | Method of integrating a plurality of benzocyclobutene layers with a substrate and an associated device |
US13/310,074 | 2011-12-02 | ||
PCT/US2012/053031 WO2013081698A1 (en) | 2011-12-02 | 2012-08-30 | Method of integrating a plurality of benzocyclobutene layers with a substrate and an associated device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015501082A true JP2015501082A (ja) | 2015-01-08 |
JP2015501082A5 JP2015501082A5 (ja) | 2017-01-05 |
JP6305931B2 JP6305931B2 (ja) | 2018-04-04 |
Family
ID=47003203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014544729A Active JP6305931B2 (ja) | 2011-12-02 | 2012-08-30 | 複数のベンゾシクロブテン層を基板に一体化する方法、及び関連する装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8592983B2 (ja) |
JP (1) | JP6305931B2 (ja) |
CN (1) | CN103959460B (ja) |
WO (1) | WO2013081698A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104701251B (zh) * | 2015-04-03 | 2017-08-04 | 中国电子科技集团公司第二十四研究所 | 有源硅基板的制作方法 |
US20210193519A1 (en) * | 2019-12-19 | 2021-06-24 | Intel Corporation | Inorganic dies with organic interconnect layers and related structures |
US11848143B2 (en) * | 2020-10-07 | 2023-12-19 | Advanced Semiconductor Engineering, Inc. | Electronic device and method for manufacturing the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH031538A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | 半導体装置 |
JPH05267470A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | 集積回路装置およびその製造方法 |
JP2006041244A (ja) * | 2004-07-28 | 2006-02-09 | Nec Electronics Corp | 半導体装置 |
JP2006173595A (ja) * | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
JP2007012646A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体集積回路装置 |
US20100025824A1 (en) * | 2008-07-29 | 2010-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for Reducing Integrated Circuit Corner Peeling |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW517361B (en) * | 2001-12-31 | 2003-01-11 | Megic Corp | Chip package structure and its manufacture process |
US6620673B1 (en) * | 2002-03-08 | 2003-09-16 | Alpine Microsystems, Inc. | Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide |
JP4519411B2 (ja) | 2003-04-01 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4041785B2 (ja) | 2003-09-26 | 2008-01-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US7224060B2 (en) | 2004-01-30 | 2007-05-29 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit with protective moat |
US7476918B2 (en) * | 2004-11-22 | 2009-01-13 | Panasonic Corporation | Semiconductor integrated circuit device and vehicle-mounted radar system using the same |
US7993972B2 (en) * | 2008-03-04 | 2011-08-09 | Stats Chippac, Ltd. | Wafer level die integration and method therefor |
JP5175066B2 (ja) * | 2006-09-15 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7772682B1 (en) | 2006-10-10 | 2010-08-10 | Rf Micro Devices, Inc. | Moisture protection metal enclosure |
JP5433175B2 (ja) | 2008-07-02 | 2014-03-05 | シャープ株式会社 | 半導体装置 |
DE102008042107A1 (de) | 2008-09-15 | 2010-03-18 | Robert Bosch Gmbh | Elektronisches Bauteil sowie Verfahren zu seiner Herstellung |
US8912076B2 (en) | 2008-11-05 | 2014-12-16 | Texas Instruments Incorporated | Crack deflector structure for improving semiconductor device robustness against saw-induced damage |
-
2011
- 2011-12-02 US US13/310,074 patent/US8592983B2/en active Active
-
2012
- 2012-08-30 JP JP2014544729A patent/JP6305931B2/ja active Active
- 2012-08-30 CN CN201280059524.7A patent/CN103959460B/zh active Active
- 2012-08-30 WO PCT/US2012/053031 patent/WO2013081698A1/en active Application Filing
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH031538A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | 半導体装置 |
JPH05267470A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | 集積回路装置およびその製造方法 |
JP2006041244A (ja) * | 2004-07-28 | 2006-02-09 | Nec Electronics Corp | 半導体装置 |
JP2006173595A (ja) * | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
JP2007012646A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体集積回路装置 |
US20100025824A1 (en) * | 2008-07-29 | 2010-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for Reducing Integrated Circuit Corner Peeling |
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Publication number | Publication date |
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