JP2015228496A - 半導体装置 - Google Patents
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Abstract
【解決手段】MOSFETは、半導体基板1上に形成された第1導電型のドリフト層2と、ドリフト層2の表層部に形成された第2導電型のウェル領域20と、ウェル領域20内に形成され、幅の狭いソース狭窄部15を有する第1導電型のソース領域12とを備える。ドリフト層2上には、ゲート絶縁膜30を介してゲート電極35が形成される。ソース狭窄部15は、ウェル領域20におけるゲート電極35の下方の部分であるチャネル領域と、ソース領域12に接続されたソースオーミック電極40との間に、チャネル領域から離間して配設されている。
【選択図】図2
Description
図1は、実施の形態1に係る半導体装置である炭化珪素MOSFETの上面構成を模式的に示す図である。図1のように、当該MOSFETの最表面には、ソース電極であるソースパッド41、ゲート配線44及びゲートパッド45が形成されている。ゲート配線44は、ゲートパッド45に接続しており、ソースパッド41の周囲を囲むように形成される。ゲートパッド45は、ゲート配線44の1辺の中央近傍に配設される。図2の点線で囲まれた領域7は能動領域であり、MOSFETのセル(ユニットセル)が複数並列配置される。
図17及び図18は、実施の形態2に係る炭化珪素MOSFETのユニットセルの上面模式図である。図17は四角形のユニットセルの例であり、図18は櫛形セルの例である。また、図19は、当該MOSFETのハーフユニットセルの断面構成を示す図であり、図19は、図17または図18のB1−B2断面に対応している。なお、A1−A2断面の構造は図3と同様である。
図25〜図27は、実施の形態3に係る炭化珪素MOSFETのユニットセルの構成を示す図である。図25は、当該ユニットセルの平面図であり、図26は、ソース狭窄部15を含まない部分のハーフユニットセルの断面図(図25のA1−A2断面)、図27は、ソース狭窄部15を含む部分のハーフユニットセルの断面図(図25のB1−B2断面)である。
実施の形態1〜3では、平面型のMOSFETの例を示したが、本発明はトレンチ型のMOSFETに対しても適用可能である。図28及び図29は、実施の形態1のソース狭窄部15をトレンチ型のMOSFETに設けた場合の構成例を示す図である。図28は、ソース狭窄部15を含まない部分のハーフユニットセルの断面図であり、図29は、ソース狭窄部15を含む部分のハーフユニットセルの断面図である。
図32は、実施の形態5に係る炭化珪素MOSFETのユニットセルの構成を示す平面図である。
図34は、実施の形態6に係る炭化珪素MOSFETのハーフユニットセルの断面構成を示す図である。
Claims (21)
- 半導体基板と、
前記半導体基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の表層部に形成された第2導電型のウェル領域と、
前記ウェル領域内に形成され、平面視で一部が狭窄された形状の第1導電型のソース領域と、
前記ドリフト層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ウェル領域及び前記ソース領域の上方に延在するゲート電極と、
前記ウェル領域における前記ゲート電極の下方の部分であるチャネル領域と、
前記ソース領域に接続されたソース電極と
を含む半導体素子を備え、
前記ソース領域の狭窄された部分であるソース狭窄部は、前記チャネル領域から離間して設けられている
ことを特徴とする半導体装置。 - 前記ソース領域の前記ソース狭窄部は、前記ソース領域の他の部分と同じ第1導電型の不純物濃度分布を有している
請求項1に記載の半導体装置。 - 前記ソース狭窄部は、複数設けられており、前記半導体素子のユニットセルの中心に対して点対称となる位置にそれぞれ配置されている
請求項1または請求項2に記載の半導体装置。 - 前記半導体素子のユニットセルは櫛形セルであり、
前記ソース狭窄部は、複数設けられており、前記ソース電極に近いものほど狭い幅で形成されている
請求項1または請求項2に記載の半導体装置。 - 前記半導体素子のユニットセルは櫛形セルであり、
前記ソース狭窄部は、複数設けられており、前記ソース電極に近いものほど大きな長さで形成されている
請求項1、請求項2及び請求項4のうちのいずれか一項に記載の半導体装置。 - 前記ソース狭窄部は、前記ゲート電極で覆われない位置に配設されている
請求項1から請求項5のいずれか一項に記載の半導体装置。 - 前記ソース電極から前記ソース領域を通って前記チャネル領域に至る連続した経路中に、複数の前記ソース狭窄部が直列に形成されている
請求項1から請求項6のいずれか一項に記載の半導体装置。 - 前記ソース狭窄部は、前記ソース領域に第2導電型不純物または希ガス元素を注入することによって電流を阻止する領域を設けて形成される
請求項1から請求項7のいずれか一項に記載の半導体装置。 - 前記ソース狭窄部は、前記ソース領域を部分的にエッチングすることによって電流を阻止する領域を設けて形成される
請求項1から請求項7のいずれか一項に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の表層部に形成された第2導電型のウェル領域と、
前記ウェル領域内に形成された複数の第1導電型のソース領域と、
複数の前記ソース領域の間を部分的に架橋する第1導電型のソース架橋部と、
前記ドリフト層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ウェル領域及び前記ソース領域の上方に延在するゲート電極と、
前記ウェル領域における前記ゲート電極の下方の部分であるチャネル領域と、
前記ソース領域に接続されたソース電極と
を含む半導体素子を備え、
前記複数のソース領域及び前記ソース架橋部は、前記ソース電極と前記チャネル領域との間に直列に接続されている
ることを特徴とする半導体装置。 - 前記ソース架橋部における第1導電型の不純物濃度は、前記ソース領域における第1導電型の不純物濃度よりも小さい
請求項10に記載の半導体装置。 - 前記ソース架橋部は、複数設けられており、前記半導体素子のユニットセルの中心に対して点対称となる位置にそれぞれ配置されている
請求項10または請求項11に記載の半導体装置。 - 前記半導体素子のユニットセルは櫛形セルであり、
前記ソース架橋部は、複数設けられており、前記ソース電極に近いものほど狭い幅で形成されている
請求項10または請求項11に記載の半導体装置。 - 前記半導体素子のユニットセルは櫛形セルであり、
前記ソース架橋部は、複数設けられており、前記ソース電極に近いものほど大きな長さで形成されている
請求項10、請求項11及び請求項13のうちのいずれか一項に記載の半導体装置。 - 前記ソース架橋部は、前記ゲート電極で覆われない位置に配設されている
請求項10から請求項14のいずれか一項に記載の半導体装置。 - 前記ソース架橋部は、第1導電型の単結晶炭化珪素である
請求項10から請求項15のいずれか一項に記載の半導体装置。 - 前記ソース架橋部は、前記チャネル領域上まで延在している
請求項16に記載の半導体装置。 - 前記ソース電極から前記ソース領域を通って前記チャネル領域に至る連続した経路中に、複数の前記ソース架橋部が直列に形成されている
請求項10から請求項17のいずれか一項に記載の半導体装置。 - 前記ソース架橋部は、前記ソース領域に第2導電型不純物または希ガス元素を注入することによって電流を阻止する領域を設けて形成される
請求項10から請求項18のいずれか一項に記載の半導体装置。 - 前記ソース架橋部は、前記ソース領域を部分的にエッチングすることによって電流を阻止する領域を設けて形成される
請求項10から請求項18のいずれか一項に記載の半導体装置。 - 前記半導体基板は、炭化珪素で形成されている
請求項1から請求項20のいずれか一項に記載の半導体装置。
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