JP2015228496A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置のオン抵抗の増大を抑制しつつ、短絡時の過電流を抑制して短絡耐量を向上させる。
【解決手段】ＭＯＳＦＥＴは、半導体基板１上に形成された第１導電型のドリフト層２と、ドリフト層２の表層部に形成された第２導電型のウェル領域２０と、ウェル領域２０内に形成され、幅の狭いソース狭窄部１５を有する第１導電型のソース領域１２とを備える。ドリフト層２上には、ゲート絶縁膜３０を介してゲート電極３５が形成される。ソース狭窄部１５は、ウェル領域２０におけるゲート電極３５の下方の部分であるチャネル領域と、ソース領域１２に接続されたソースオーミック電極４０との間に、チャネル領域から離間して配設されている。
【選択図】図２

Description

本発明は半導体装置に関するものである。
パワーエレクトロニクス分野で用いられる半導体装置としては、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電界効果型トランジスタや、ＪＦＥＴ（Junction Field Effect Transistor）などが挙げられる。それらの半導体装置には、パワーエレクトロニクスへの応用の観点から、高信頼性化が求められている。
例えば、ＭＯＳＦＥＴをインバータ回路などに適用して誘導性負荷や抵抗性負荷を駆動させているときにアーム短絡や負荷短絡（以下「短絡」と総称する）が生じると、当該ＭＯＳＦＥＴに異常な大電流（過電流）が流れる状態になる。この状態では、ＭＯＳＦＥＴには定格電流の数倍から数十倍のドレイン電流が誘起され、適切な保護機能を有していなければＭＯＳＦＥＴ素子の破壊に至る。
一般に、ＭＯＳＦＥＴ素子の破壊（素子破壊）を防ぐ方法としては、素子破壊に至る前に、過剰なドレイン電流を検知し、それが検知されたときにゲート電極にオフ信号を入力することでドレイン電流を遮断する方法がとられる。この場合、ＭＯＳＦＥＴ素子には短絡の発生から過電流を検知してゲート電極へオフ信号が入力されるまでの時間以上に渡って、素子破壊に至らないロバスト性が求められる。すなわち、半導体装置の高信頼性の一つとして、短絡耐量が高いことが強く望まれている。なお、短絡耐量は、短絡が生じてから素子破壊に至るまでの時間によって略定義され、破壊に至るまでの時間が長いほど短絡耐量が高いと言える。
例えば、下記の特許文献１には、ＩＧＢＴの短絡耐量を向上させるために、ＩＧＢＴのオン電流の経路となるエミッタ領域（ＭＯＳＦＥＴのソース領域に相当）の構造を、高抵抗なエミッタ層（高抵抗領域）と低抵抗なエミッタ層（低抵抗領域）とがエミッタ電極（ＭＯＳＦＥＴのソース電極に相当）とチャネル領域（ＭＯＳＦＥＴのウェル領域に相当）との間に互いに並列接続するように交互に配設された構造とする方法が開示されている。
特開２００３−３３２５７７号公報
半導体装置は過電流によって発熱するため、半導体装置の特性としては、高温になるとオン抵抗が増大して過電流が抑えられることが望ましい。特許文献１の半導体装置では、エミッタ領域が並列接続した高抵抗領域と低抵抗領域によって構成されているため、エミッタ電極は低抵抗領域だけでなく高抵抗領域にも接続される。そのため、エミッタ電極とエミッタ領域とのコンタクト抵抗は高くなり、半導体装置のオン抵抗が大きくなる。一方、上記のコンタクト抵抗は高温になると小さくなるため、短絡時にはエミッタ電極とエミッタ領域とのコンタクト抵抗は小さくなる。そのため、オン抵抗成分のうちのコンタクト抵抗を増加させる方法では、高温状態で過電流を十分に減少させることができない。
本発明は以上のような課題を解決するためになされたものであり、オン抵抗の増大を抑制しつつ、短絡時の過電流を抑制して短絡耐量を向上させることが可能な半導体装置を提供することを目的とする。
本発明の第１の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域内に形成され、平面視で一部が狭窄された形状の第１導電型のソース領域と、前記ドリフト層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ウェル領域及び前記ソース領域の上方に延在するゲート電極と、前記ウェル領域における前記ゲート電極の下方の部分であるチャネル領域と、前記ソース領域に接続されたソース電極とを含む半導体素子を備え、前記ソース領域の狭窄された部分であるソース狭窄部は、前記チャネル領域から離間して設けられている。
本発明の第２の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された複数の第１導電型のソース領域と、複数の前記ソース領域の間を部分的に架橋する第１導電型のソース架橋部と、前記ドリフト層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ウェル領域及び前記ソース領域の上方に延在するゲート電極と、前記ウェル領域における前記ゲート電極の下方の部分であるチャネル領域と、前記ソース領域に接続されたソース電極とを含む半導体素子を備え、前記複数のソース領域及び前記ソース架橋部は、前記ソース電極と前記チャネル領域との間に直列に接続されている。
本発明によれば、半導体素子に大電流が流れると、ソース狭窄部またはソース架橋部が発熱してその抵抗値が上がることでオン抵抗が上昇し、過電流が抑制される。さらに、ソース狭窄部またはソース架橋部での電圧降下が大きくなるため、実効的なゲート電圧が下がることによっても過電流が抑制される。その結果、短絡時に半導体装置が破壊に至るまでの時間が長くなり、半導体装置の短絡耐量が向上する。
実施の形態１に係るＭＯＳＦＥＴの構成を模式的に示す上面図である。 実施の形態１に係るＭＯＳＦＥＴのユニットセルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態１に係るＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態１に係るＭＯＳＦＥＴの櫛形セルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴの変形例のユニットセルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴの変形例のユニットセルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴの変形例のユニットセルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴの変形例の櫛形セルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴの変形例の櫛形セルの上面模式図である。 実施の形態１に係るＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。 実施の形態１に係るＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を説明するための図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を説明するための図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を説明するための図である。 実施の形態１に係るＭＯＳＦＥＴの製造方法を説明するための図である。 実施の形態２に係るＭＯＳＦＥＴのユニットセルの上面模式図である。 実施の形態２に係るＭＯＳＦＥＴの櫛形セルの上面模式図である。 実施の形態２に係るＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態２に係るＭＯＳＦＥＴの変形例のユニットセルの上面模式図である。 実施の形態２に係るＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。 実施の形態２に係るＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。 実施の形態２に係るＭＯＳＦＥＴの変形例のユニットセルの上面模式図である。 実施の形態２に係るＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。 実施の形態３に係るＭＯＳＦＥＴのユニットセルの上面模式図である。 実施の形態３に係るＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態３に係るＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態４に係るトレンチ型ＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態４に係るトレンチ型ＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態４に係るトレンチ型ＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。 実施の形態４に係るトレンチ型ＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態５に係るＭＯＳＦＥＴのユニットセルの上面模式図である。 実施の形態５に係るＭＯＳＦＥＴのユニットセルの上面模式図である。 実施の形態６に係るＭＯＳＦＥＴのハーフユニットセルの断面図である。 実施の形態６に係るＭＯＳＦＥＴの変形例のハーフユニットセルの断面図である。
以下の実施の形態では、不純物の導電型の定義として、「第１導電型」をｎ型、「第２導電型」をｐ型とするが、この定義は逆でもよい。つまり「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。
また、本明細書では、個々の半導体素子を狭義の意味で「半導体装置」と称しているが、例えば、リードフレーム上に、半導体素子のチップ、当該半導体素子に逆並列に接続するフリーホイールダイオード及び当該半導体素子のゲート電極に電圧を印加する制御回路と搭載して、一体的に封止して成る半導体モジュール（例えば、インバータモジュールなどのパワーモジュール）も、広義の意味で「半導体装置」に含まれる。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置である炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す図である。図１のように、当該ＭＯＳＦＥＴの最表面には、ソース電極であるソースパッド４１、ゲート配線４４及びゲートパッド４５が形成されている。ゲート配線４４は、ゲートパッド４５に接続しており、ソースパッド４１の周囲を囲むように形成される。ゲートパッド４５は、ゲート配線４４の１辺の中央近傍に配設される。図２の点線で囲まれた領域７は能動領域であり、ＭＯＳＦＥＴのセル（ユニットセル）が複数並列配置される。
図１において、能動領域７の外側は終端領域であり、チップ５の端部に及んでいる。本発明の特徴は能動領域７内に配設される半導体素子構造に関するものであり、終端領域の構造は任意でよい。よって終端領域の説明は省略する。
ゲートパッド４５には、ゲート配線４４を介して、各ユニットセルのゲート電極が接続されており、外部の制御回路（図示せず）からゲートパッド４５に印加されたゲート電圧は、各ユニットセルのゲート電極に印加される。同様に、ソースパッド４１には、各ユニットセルのソース領域が接続されている。
なお、半導体装置の実際の製品では、ＭＯＳＦＥＴなどの半導体素子に、外部の保護回路を動作させるための温度センサや電流センサ用の各電極が配設されることが多いが、それらの電極は本実施の形態との関連が薄いため、本実施の形態では省略している。
また、ゲートパッド４５、ゲート配線４４及びソースパッド４１のレイアウトは図１に示したものに限られない。それらの形状、個数等は、製品によって多種多様である。温度センサ及び電流センサ用の電極の有無や、各電極のレイアウトは本実施の形態の効果にあまり影響しないため任意でよい。
図２は、実施の形態１に係るＭＯＳＦＥＴのユニットセルの上面図である。図１の能動領域７には、図２で示すユニットセルが格子状に複数形成されている。また、図３及び図４は、当該ユニットセルの断面図である。図３は、図２のＡ１−Ａ２線に沿った断面に対応し、図４は図２のＢ１−Ｂ２線に沿った断面に対応しており、それぞれ１つのユニットセルの右半分を示す断面図である。すなわち、図３及び図４はそれぞれハーフユニットセルの断面を示しており、ユニットセルの全体を横切る断面は、図３または図４とそれを左側にミラー反転させたものとを合わせた構造となっている。なお、図２においては、図３及び図４に示されているソースパッド４１、層間絶縁膜３２、ゲート電極３５及びゲート絶縁膜３０の図示を省略している。
図３及び図４に示すように、当該ＭＯＳＦＥＴは、第１導電型（ｎ型）の炭化珪素で形成された半導体基板１と、その表面上にエピタキシャル成長させた第１導電型のドリフト層２（炭化珪素半導体層）とから成るエピタキシャル基板を用いて形成されている。半導体基板１の裏面には、半導体基板１とオーミック接続する裏面オーミック電極４２を介して、ドレイン電極４３が形成されている。
ドリフト層２の表層部には、第２導電型（ｐ型）のウェル領域２０が選択的に形成されている。さらに、ウェル領域２０内の表層部には、第１導電型のソース領域１２と第２導電型のウェルコンタクト領域２５とが形成されている。
ドリフト層２において、ウェル領域２０に隣接する領域１１（隣接するユニットセルのウェル領域２０に挟まれる領域）は「ＪＦＥＴ領域」と呼ばれる。また、ウェル領域２０において、ＪＦＥＴ領域１１とソース領域１２とに挟まれる領域の表層部は、ＭＯＳＦＥＴの導通時にチャネルが形成される領域であり、「チャネル領域」と呼ばれる。
ドリフト層２の上にはゲート絶縁膜３０が形成されており、ゲート絶縁膜３０の上には、ソース領域１２、ウェル領域２０（チャネル領域）及びＪＦＥＴ領域１１上に跨がるようにゲート電極３５が形成されている。
ゲート電極３５は、層間絶縁膜３２によって覆われている。層間絶縁膜３２及びゲート絶縁膜３０には、ソース領域１２の一部とウェルコンタクト領域２５に達するコンタクトホール（ソースコンタクトホール）が形成されており、その底部には、ソース領域１２及びウェルコンタクト領域２５とオーミック接続するソースオーミック電極４０が形成されている。図２では、ソースオーミック電極４０の形成領域（ソースコンタクトホールに相当）を点線で示している。
また、層間絶縁膜３２上には、ソースパッド４１が形成されており、当該ソースパッド４１は、ソースコンタクトホールを介してソースオーミック電極４０に接続されている。それにより、ソースパッド４１は、ソース領域１２及びウェルコンタクト領域２５と電気的に接続される。なお、ゲート電極３５には、不図示の領域に形成されたコンタクトホール（ゲートコンタクトホール）を通して、図１に示したゲート配線４４が接続している。
ここで、図２に示すように、実施の形態１に係るＭＯＳＦＥＴのソース領域１２は、平面視で幅（電流の経路に垂直な方向の長さ）を狭くされたソース狭窄部１５を有している。すなわち、ソース狭窄部１５を含むＢ１−Ｂ２断面では、図４のようにソース領域１２がソースオーミック電極４０からチャネル領域まで連続的に延在するが、ソース狭窄部１５を含まないＡ１−Ａ２断面では、図３のようにソースオーミック電極４０からチャネル領域までの間にソース領域１２が分断された箇所がある。図３ではソース領域１２が複数個に分かれて見えるが、図２から分かるように、ソース領域１２はユニットセル内で一体的に形成されている。
ソース狭窄部１５は、ソースオーミック電極４０とチャネル領域との間において、チャネル領域から離間して配設されている。そのため、ソース狭窄部１５は、電流が流れる経路となっている。
なお、図２では、四角形の平面構造を有するユニットセルを示したが、ユニットセルの形状は任意でよく、例えば多角形（長方形、六角形など）や円形などでもよい。また、図５に示すような櫛形またはストライプ構造であってもよい（この構造のユニットセルを「櫛形セル」と称す）。なお、図５の櫛形セルでは、ソース領域１２に接続するソースオーミック電極４０とは離間させて、ウェルコンタクト領域２５に接続するオーミック電極４０ｂが形成されている。
図２及び図５においては、ソース領域１２が複数のソース狭窄部１５を有しているが、各ソース狭窄部１５の幅Ｗ１５（電流の経路に垂直な方向の長さ）及び長さＬ１５（電流の経路に沿った方向の長さ）は、１０％程度の誤差範囲内で一定としている。そうすることにより、各ソース狭窄部１５の抵抗がほぼ同じになり、ユニットセル内で電流分布が不均一になること（電流アンバランス）による発熱分布のばらつきの増大、並びに、それに起因する半導体素子の劣化を抑えることができ、半導体装置の信頼性が向上する。
図２に示す構造において、ソース狭窄部１５の幅Ｗ１５は、０．１μｍ以上５μｍ以下であればよく、好ましくは０．２μｍ以上１μｍ以下である。また、当該ソース狭窄部１５の長さＬ１５は、０．１μｍ以上５μｍ以下であればよく、好ましくは０．２μｍ以上１μｍ以下である。ソース狭窄部１５の幅Ｗ１５及び長さＬ１５をそれぞれ上記の範囲とすることで、ＭＯＳＦＥＴの定格動作時におけるオン抵抗を過大に増加させることなく、短絡時などの大電流発生時にはソース狭窄部１５で局所的な発熱を促して抵抗を増加させることができる。それにより過電流が抑制されるため、素子破壊に至るまでの時間を延ばすことができ、ＭＯＳＦＥＴの短絡耐量が向上する。
さらに、図２に示すように、第１導電型のソース狭窄部１５は第２導電型のウェル領域２０に挟まれており、ソース狭窄部１５及びその周囲の構成によって寄生ＪＦＥＴが形成される。ソース狭窄部１５の幅Ｗ１５及び長さＬ１５を上記の範囲とすることで、寄生ＪＦＥＴ効果、すなわち空乏層がソース狭窄部１５内へ侵入して電流経路が狭くなることによる抵抗増加の効果がより著しくなり、短絡耐量をさらに向上させることができる。
例えば、国際公開ＷＯ２０１３／１７２０７９号の図４及び図１４には、２つに分割されたソース領域の間にソース抵抗制御領域を設けた構造が開示されている。これに比べて、本実施の形態のソース狭窄部１５は、ソース領域１２の一部が狭窄されて成るものであるため、ＭＯＳＦＥＴの定格動作時のオン抵抗の増加は抑制されている。さらに、国際公開ＷＯ２０１３／１７２０７９号の半導体装置では、上記の寄生ＪＦＥＴ効果は得られない。本願発明では、これらの効果が、国際公開ＷＯ２０１３／１７２０７９号で説明されている効果に加えて得られるため、短絡耐量をより向上させることができる。
なお、図２においては、ソース狭窄部１５をユニットセルの各辺の中央部に配置した例を示したが、ソース狭窄部１５の位置はこれに限られない。例えば、図６のようにソース狭窄部１５を各辺の中央部からずらして配置してもよいし、図７や図８のようにユニットセルの各コーナー部にソース狭窄部１５を配置してもよい。ソース狭窄部１５の数及び配置は多種多様なものが想定できるが、複数のソース狭窄部１５をユニットセルの中心に対して点対称となるように配置することが好ましい。そうすることにより、電流分布及び発熱分布が平準化され、電流アンバランスによる発熱分布のばらつき及びそれに起因する素子劣化を抑えることができる。
一方、図５では、櫛形セルにおいて均一な幅のソース狭窄部１５を等間隔に配置した例を示したが、櫛形セルにおけるソース狭窄部１５の配置もこれに限られない。ソース領域１２に接続するソースオーミック電極４０から各ソース狭窄部１５までの距離が不均一であると電流アンバランスが生じる可能性があるので、それを防止するために、例えば図９のように、ソース領域１２に接続するソースオーミック電極４０に近い位置のソース狭窄部１５は幅を狭く（抵抗を大きく）、当該ソースオーミック電極４０から遠い位置のソース狭窄部１５は幅を広く（抵抗を小さく）してもよい。また例えば、図１０のように、ソース領域１２に接続するソースオーミック電極４０に近い位置のソース狭窄部１５は長く（抵抗を大きく）、当該ソースオーミック電極４０から遠い位置のソース狭窄部１５は短く（抵抗を小さく）しても、同様に電流アンバランスが防止される。さらに、各ソース狭窄部１５の幅と長さの両方を、ソース領域１２に接続するソースオーミック電極４０からの距離に応じて変えてもよい。
ところで、ＭＯＳＦＥＴにおいては、定格動作でのオン時もしくは短絡時のドレイン電流は、半導体基板１の裏面のドレイン電極４３から、裏面オーミック電極４２、半導体基板１、ドリフト層２、ＪＦＥＴ領域１１、チャネル領域、ソース領域１２、ソースオーミック電極４０を経て、ソースパッド４１へと流れる。本実施の形態のようにソース領域１２がソース狭窄部１５を有する場合、ソース狭窄部１５で電流集中が生じるため、ソース狭窄部１５の温度が局所的に上昇する。キャリア移動度は温度が上がるほど減少するため、ソース狭窄部１５の温度が上昇するとそのシート抵抗は増加し、ソース狭窄部１５での電圧降下が顕著になる。
本来、ソース領域１２とソースオーミック電極４０とのコンタクト抵抗及びソース領域１２の寄生抵抗はほとんど無視できるため、ソース領域１２の電位はソース電位（アース電位）にほぼ等しい電位に固定される。しかし、ソース狭窄部１５で電圧降下が生じると、チャネル領域に隣接するソース領域１２の部分の電位が、その電圧降下分だけアース電位よりも高くなる。その結果、チャネル領域に印加される実効的なゲート電圧は低くなり、ドレイン電流が減少する。
このドレイン電流の減少は、短絡時に大電流が流れたときに、ＭＯＳＦＥＴの短絡耐量を向上させる働きをする。すなわち、短絡によってソース狭窄部１５の電流密度が過渡的に大きく上昇すると、ソース狭窄部１５の抵抗が高くなってソース狭窄部１５での電圧降下が大きくなる。その結果、実効的なゲート電圧が下がり、ドレイン電流（過電流）が減少されることによって短絡耐量が向上する。このように、ソース狭窄部１５は、大電流が流れたときに、発熱により高抵抗化して過電流を抑制するだけでなく、電圧降下の増大により実効的なゲート電圧を低くすることによっても過電流を抑制できるという、相乗的な効果を奏する。
一方、定格動作時においては、ソース領域１２にソース狭窄部１５が設けられることでソース領域１２の寄生抵抗は増加するが、定格動作時にはソース領域１２及びソース狭窄部１５は室温に近い温度であり、ソース狭窄部１５の抵抗は短絡時のように高くはならない。そのため、定格動作時でのソース領域１２の抵抗は過度に大きくはならない。従って、本実施の形態の半導体装置によれば、定格動作時のオン抵抗の増加を抑制しながら、短絡耐量を向上させることができる。
このようなソース狭窄部１５の効果は、珪素を用いて形成した半導体装置よりも、炭化珪素をはじめとするワイドバンドギャップ半導体を用いて形成した半導体装置において、特に高い効果が得られる。以下、その理由を説明する。
半導体装置の短絡耐量を増加させる方法としては、例えば、チャネル抵抗を高くするという方法も考えられる。一般的には、チャネル長を長くすることでチャネル抵抗を高くできる。しかし、ワイドバンドギャップ半導体を用いて形成した半導体装置では、チャネル領域とゲート絶縁膜の界面準位密度が高いため、大電流によって素子の温度が上昇したとき、界面準位にトラップされていた電子（またはホール）が放出されてチャネル抵抗が減少するため、チャネル長を長くしたことによるチャネル抵抗の増加が相殺される。そのため、界面準位密度が高い材料が用いられる場合、短絡耐量を向上させるためには、チャネル長を大幅に長くする必要がある。例えばＭＯＳＦＥＴでは、定格動作の温度におけるチャネル移動度が低いため、チャネル長を長くすることはオン抵抗の顕著な増大を招き、装置の損失が増加するために好ましくない。従って、ワイドバンドギャップ半導体を用いた半導体装置に対しては、チャネル抵抗を高くして短絡耐量を増加させる方法には適していないと言える。
それに対し、本発明においては、ソース狭窄部１５を設けることにより、チャネル長を長くすることなく短絡耐量を向上させることができるので、炭化珪素などのワイドバンドギャップ半導体を用いた半導体装置に対して非常に有効である。
ここで、ソース狭窄部１５とゲート電極３５との位置関係としては、図３及び図４のようにソース狭窄部１５上にゲート電極３５が存在しない場合と、ソース狭窄部１５上にゲート電極３５が存在する場合（図１１はその場合のＡ１−Ａ２断面）と、ゲート電極３５の端部がソース狭窄部１５上に位置することでソース狭窄部１５が部分的にゲート電極３５で覆われる場合（図１２はその場合のＡ１−Ａ２断面）とがある。ソース狭窄部１５は、ソース領域１２の他の部分よりも高抵抗であり発熱しやすく、本発明ではその発熱を利用して短絡耐量向上の効果を得ている。しかし、ソース狭窄部１５の上にゲート電極３５を含むＭＯＳ構造が形成されている場合、ソース狭窄部１５の発熱によってゲートリーク電流が増大したり、ゲート絶縁膜３０の絶縁破壊によって短絡耐量の低下を招いたりする別の問題が生じるおそれがある。そのため、図３及び図４のように、ソース狭窄部１５上にゲート電極３５が存在しない構成が好ましい。
なお、図１１のようにソース狭窄部１５上にゲート電極３５が形成される場合、ソース狭窄部１５を挟むウェル領域２０の部分は第２のチャネル領域となるが、それと並列にソース狭窄部１５が形成されていることから、この第２のチャネル領域は定格動作時には機能しない。短絡時など大電流が流れたときは、ソース狭窄部１５で電位降下が生じるため第２のチャネル領域にも電流が流れ始める。しかし、第２のチャネル領域のチャネル抵抗は大きいため、本来のチャネル領域に隣接するソース領域１２の電位は上昇し、実効的なゲート電圧の減少による短絡耐量向上の効果は得られる。
以下、図１３〜図１６を参照しつつ、実施の形態１に係る半導体装置（ＭＯＳＦＥＴ）の製造方法を説明する。まず、第１導電型の炭化珪素からなる半導体基板１を用意する。半導体基板１には炭化珪素の他、珪素や、珪素に比べてバンドギャップの大きい他のワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。半導体基板１の面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、或いは傾斜されていなくてもよい。半導体基板１の厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。
続いて、半導体基板１上に、エピタキシャル結晶成長により、第１導電型のドリフト層２を形成する。ドリフト層２の第１導電型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３程度とし、その厚みは３μｍ〜２００μｍとする。ドリフト層２は、半導体基板１の上に直接形成されていなくてもよく、半導体基板１の上にバッファ層を介して形成されていてもよい。
ドリフト層２の第１導電型の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、例えば表面近傍で不純物濃度を意図的に低くしてもよい。その場合、ＭＯＳＦＥＴ素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減され、素子の信頼性が向上する他、素子のしきい値電圧を高く設定することができる。
次に、写真製版処理によりパターニングした注入マスク（例えばフォトレジストやシリコン酸化膜）を用いた不純物（ドーパント）のイオン注入により、第２導電型のウェル領域２０及びウェルコンタクト領域２５をそれぞれ形成する（図１３）。
ウェル領域２０の底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。また、ウェル領域２０における第２導電型不純物濃度の最大値はドリフト層２の第１導電型の不純物濃度の値を超えるものとし、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。
また、ウェルコンタクト領域２５の底の深さはウェル領域２０を超えないように設定する必要があり、例えば０．１〜１．５μｍ程度とする。また、ウェルコンタクト領域２５における第２導電型の不純物濃度は、ウェル領域２０のそれを超えており、例えばその最大不純物濃度は１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
これらのイオン注入は、半導体基板１を例えば１５０℃以上に加熱して行ってもよい。そうすることで、例えばウェルコンタクト領域２５については、シート抵抗が低く、金属電極との低コンタクト抵抗を実現できる。なお、イオン注入する不純物は、ｎ型の不純物としては窒素やリンが好適であり、ｐ型の不純物としてはアルミニュームや硼素が好適である。
さらに、写真製版処理によりパターニングした注入マスクを用いた不純物のイオン注入により、第１導電型のソース領域１２を形成する。ソース領域１２は、その一部がソース狭窄部１５となるパターンに形成される。このように、ソース狭窄部１５は、ソース領域１２の他の部分と同一のイオン注入工程で形成されるので、ソース狭窄部１５における第１導電型の不純物濃度分布は、ソース領域１２の他の部分におけると第１導電型の不純物濃度分布と同じになる。また、そうすることにより、工程数の増大が抑えられ、製造コストの削減に寄与できる。
ハーフユニットセルにおいて、ソース狭窄部１５が形成された領域を含む断面（図２のＡ１−Ａ２断面に相当）は、図１４のようにソース領域１２が２つに分断された構造となり、ソース狭窄部１５が形成されなかった領域の断面（図２のＢ１−Ｂ２断面に相当）では、図１５のように一体的なソース領域１２が延在する構造となる。
ソース領域１２の底の深さは、ウェル領域２０の底の深さを超えないように設定される。また、ソース領域１２の第１導電型の不純物濃度は、ユニットセル内でウェル領域２０の第２導電型の不純物濃度を超えており、例えば、その最大不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。この工程でイオン注入する不純物も、ｎ型の不純物としては窒素やリンが好適であり、ｐ型の不純物としてはアルミニュームや硼素が好適である。
ここで、炭化珪素における不純物の熱拡散係数は、パワーデバイス用として従来用いられてきた珪素における不純物の熱拡散係数に比べて非常に小さい。そのため、活性化アニールなどの高温熱処理によっても熱拡散による注入不純物の再分布はほとんど発生せず、注入時の分布をほぼ維持する。従って、ソース狭窄部１５の幅や長さは、ソース領域１２形成時の注入マスクの幅や長さでほぼ決定される。
続いて、終端領域（不図示）の構造を形成するためのイオン注入や、必要に応じてＪＦＥＴ領域１１及びチャネル領域への追加のイオン注入などを行い、その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴンもしくは窒素等の不活性ガス雰囲気、または真空中で１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。
この熱処理では、ドリフト層２の表面を炭素からなる膜で覆った状態、若しくは、ドリフト層２の表面、半導体基板１の裏面、並びに半導体基板１及びドリフト層２の各端面を炭素からなる膜で覆った状態で行ってもよい。それにより、熱処理時における装置内の残留水分や残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。
その後、ドリフト層２の表面上に、例えばシリコン酸化膜からなるゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法や堆積法が挙げられる。また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯやＮ２Ｏなど）雰囲気やアンモニア雰囲気での熱処理や、不活性ガス（アルゴンなど）雰囲気での熱処理を行ってもよい。窒化酸化ガス雰囲気での熱処理を行えば、ＭＯＳ界面への窒素のパイルアップとパッシベーション効果によって、界面準位密度の低い良質なＭＯＳ界面が形成できる。
そして、ゲート絶縁膜３０上に多結晶シリコンや多結晶炭化珪素をＣＶＤ法により堆積し、写真製版処理及びエッチングによるパターニングを行うことにより、ゲート電極３５を形成する（図１６）。図１６は、図２のＢ１−Ｂ２断面に対応している。
ゲート電極３５に用いる多結晶シリコンや多結晶炭化珪素は、リンや硼素やアルミニュームなどを含み、ｎ形もしくはｐ形の低シート抵抗を有するものであることが望ましい。多結晶シリコンや多結晶炭化珪素に含ませるリンや硼素やアルミニュームは、その成膜中に取り込ませてもよいし、成膜後にイオン注入して活性化熱処理または熱拡散を行ってもよい。さらに、ゲート電極３５の材料は、金属や金属間化合物またはそれらの多層膜であってもよい。
次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２を形成する。そして、例えばドライエッチング法により、層間絶縁膜３２及びゲート絶縁膜３０を選択的に除去することで、ソースパッド４１をソース領域１２及びウェルコンタクト領域２５に接続させるためのコンタクトホール（ソースコンタクトホール）を形成する。また、ゲート配線４４をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）をこれと同時に形成してもよい。それにより、プロセス工程が簡略化され、製造コストを削減できる。
続いて、ソースコンタクトホールの底に露出したドリフト層２の表面にソースオーミック電極４０を形成する。ソースオーミック電極４０は、ソース領域１２及びウェルコンタクト領域２５とのオーミック接触を実現する。
ソースオーミック電極４０の形成は、例えば以下の手順で行われる。まず、ソースコンタクトホール内を含むドリフト層２の全面にニッケルを主成分とする金属膜を成膜する。次に、６００〜１１００℃の熱処理により、その金属膜をソースコンタクトホール底部の炭化珪素（ソース領域１２及びウェルコンタクト領域２５）と反応させ、ソースオーミック電極４０となるシリサイド膜を形成する。最後に、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。これにより、ソースコンタクトホールの底にソースオーミック電極４０が形成される。層間絶縁膜３２上に残留した金属膜を除去した後に、再度熱処理を行ってもよい。この場合は、先の熱処理よりも高温で行うことで、コンタクト抵抗のより低いオーミック接触が形成される。
なお、先の工程でゲートコンタクトホールが形成されていれば、ゲートコンタクトホール底にもシリサイドからなるオーミック電極が形成される。先の工程でゲートコンタクトホールが形成されていなければ、引き続いて写真製版処理とエッチングによって、ゲート配線４４によりその後に充填されるべきゲートコンタクトホールを形成する。
ソースオーミック電極４０は、全体が同一の金属間化合物からなっていてもよいし、ｐ型領域に接続する部分とｎ型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。ソースオーミック電極４０においてｐ型領域に接続する部分とｎ型領域に接続する部分を作り分けることにより、ｎ型領域とｐ型領域へのコンタクト抵抗低減の両方をより効果的に実現できる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。
ソースオーミック電極４０が、ソース領域１２に対して十分低いオーミックコンタクト抵抗を有することは、ＭＯＳＦＥＴ素子のオン抵抗低減にとって重要である。一方、ソースオーミック電極４０がウェルコンタクト領域２５に対して充分低いオーミックコンタクト抵抗を有することは、ウェル領域２０のソース電位（アース電位）の固定や、ＭＯＳＦＥＴに内蔵されるボディーダイオードの順方向特性改善や低スイッチング損失の実現などの観点から好ましい。
なお、ドリフト層２の表面上にソースオーミック電極４０を形成する過程で、半導体基板１の裏面にも同様の手法で、裏面オーミック電極４２となるシリサイド膜を形成する。裏面オーミック電極４２は半導体基板１の裏面にオーミック接触し、この後形成するドレイン電極４３と半導体基板１との間で良好な電気的接続を実現する。
続いて、スパッタ法や蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソースパッド４１、ゲート配線４４及びゲートパッド４５を形成する。上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金膜などが考えられる。さらに、半導体基板１の裏面に形成された裏面オーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜を形成してドレイン電極４３を形成する。以上の工程により、図３及び図４に示した構成のＭＯＳＦＥＴが完成する（ゲート電極３５の形成位置によっては、Ａ１−Ａ２断面は図１１または図１２のようになる）。
図示は省略するが、形成されたＭＯＳＦＥＴ上は、シリコン窒化膜やポリイミドなどの保護膜で覆ってもよい。この保護膜には、ゲートパッド４５及びソースパッド４１上に開口が設けられ、ゲートパッド４５及びソースパッド４１と外部の制御回路とが接続可能なようにされる。
本実施の形態のＭＯＳＦＥＴでは、チャネル領域に隣接するソース領域１２の部分の不純物濃度は高く維持されている。そのため、チャネル領域とソース領域１２との境界における繋ぎ抵抗が低減される効果も得られる。また、チャネル領域に隣接するソース領域１２の不純物濃度が高いため、ＭＯＳ界面により多くのキャリアを供給することができ、チャネル抵抗が低減する効果も得られる。
図３及び図４に示した構成では、ゲート絶縁膜３０の直下にはソース狭窄部１５が形成されていない。つまり、ゲート絶縁膜３０は不純物濃度の高いソース領域１２上に形成される。そのため、ゲート絶縁膜３０を熱酸化で形成する場合に、増速酸化によってソース領域１２上のゲート絶縁膜３０が他の領域に比べて厚膜化する。それにより、ゲート・ソース間の容量（Ｃｇｓ）が低減され、スイッチング損失が低減するという効果が得られる。
＜実施の形態２＞
図１７及び図１８は、実施の形態２に係る炭化珪素ＭＯＳＦＥＴのユニットセルの上面模式図である。図１７は四角形のユニットセルの例であり、図１８は櫛形セルの例である。また、図１９は、当該ＭＯＳＦＥＴのハーフユニットセルの断面構成を示す図であり、図１９は、図１７または図１８のＢ１−Ｂ２断面に対応している。なお、Ａ１−Ａ２断面の構造は図３と同様である。
実施の形態２のＭＯＳＦＥＴは、実施の形態１のＭＯＳＦＥＴのソース領域１２の一部であるソース狭窄部１５を、ソース領域１２とは第１導電型の不純物分布が異なるソース架橋部１６に置き換えたものである。つまり、本実施の形態のユニットセルでは、ソース領域１２は、ウェルコンタクト領域２５からチャネル領域までの間で複数（ここでは２つ）に分離されており、隣り合う２つのソース領域１２が、それらの間を架橋するソース架橋部１６によって部分的に接続された構成となっている。なお、ソース架橋部１６の個数や位置、形状も、実施の形態１のソース狭窄部１５と同様でよい。
よって、内側のソース領域１２と、ソース架橋部１６と、外側のソース領域１２とが、ウェルコンタクト領域２５とチャネル領域との間に直列に接続する。従って、ソース架橋部１６は電流が流れる経路となる。
図１９に示すソース架橋部１６は、イオン注入によってドリフト層２の上層部（ウェル領域２０の上層部）に形成されたものである。つまり、図１９のソース架橋部１６は、ソース領域１２を形成するイオン注入工程とは別の注入マスクを用いて、第１導電型の不純物をドリフト層２にイオン注入することによって形成される。
ソース架橋部１６は、ソース領域１２よりも第１導電型の不純物濃度が小さくすることが好ましい。つまり、ソース架橋部１６の第１導電型の不純物濃度は、実施の形態１のソース狭窄部１５のそれよりも小さくすることが好ましい。それにより、大電流発生時の発熱によりソース架橋部１６の抵抗が増大する効果、並びに、寄生ＪＦＥＴ効果によってソース架橋部１６の電流経路が狭くなるという効果は、ソース狭窄部１５の場合よりも顕著になる。その結果、短絡耐量が向上する効果を実施の形態１よりも高くできる。
図２０及び図２１は、実施の形態２に係るＭＯＳＦＥＴの変形例を示す図である。図２０は、当該ユニットセルの上面図であり、図２１は、図２０のＡ１−Ａ２線に沿った断面図である。図２０のＢ１−Ｂ２線に沿った断面は、図１９と同様である。この変形例では、ソース架橋部１６とソース領域１２とが接する領域を拡大させている。すなわち、ソース架橋部１６の一部をソース領域１２とウェル領域２０との境界に沿って延在させ、４箇所のソース架橋部１６が互いに繋がるように形成されている。
図２２は、実施の形態２に係るＭＯＳＦＥＴの他の変形例を示す断面図である。図２２においては、ソース架橋部１６が、ドリフト層２の表面上に形成された半導体材料もしくはセラミック材料からなる導電層により構成されている。ソース架橋部１６は、隣り合う２つのソース領域１２を架橋するように、２つのソース領域１２とその間のウェル領域２０上に跨がって形成される。ソース架橋部１６の材料としては、例えば多結晶珪素や単結晶炭化珪素（エピタキシャル炭化珪素）、或いは高温（好ましくは３００℃以上）での抵抗上昇効果の高いセラミック材料などが挙げられる。
図２２のソース架橋部１６は、ゲート絶縁膜３０及びゲート電極３５を形成する前の工程において、ドリフト層２の上に半導体材料もしくはセラミック材料を成膜し、写真製版及びエッチングの技術を用いてそれをパターニングすることで形成できる。また、ソース架橋部１６は、ゲート絶縁膜３０及びゲート電極３５を形成した後の工程で形成してもよい。その場合は、ゲート電極３５をパターニングした後に、ソース架橋部１６を形成する領域のゲート絶縁膜３０を除去してソース領域１２及びウェル領域２０の上面を露出させ、その部分に半導体材料もしくはセラミック材料のソース架橋部１６を形成し、その上を層間絶縁膜３２で覆うようにすればよい。
図２２の構成においても、図１９の場合と同様の効果が得られる。また、ソース架橋部１６が単結晶炭化珪素からなる場合、図２３及び図２４に示すように、ソース架橋部１６の一部がチャネル領域上を覆うようにしてもよい（図２３は、ユニットセルの上面図であり、図２４はそのＢ１−Ｂ２断面を示している）。それにより、チャネル領域上に、イオン注入損傷のない単結晶炭化珪素による高品質なＭＯＳ界面が形成される。
実施の形態２のように、ソース領域１２を複数に分割し、ソース領域１２とは別の工程で形成されたソース架橋部１６によってそれらを繋ぐことで、実施の形態１と同様の効果が得られる。すなわち、定格動作時の温度範囲ではソース架橋部１６が低シート抵抗となることでオン抵抗の増大を抑制する。一方、短絡などによる大電流発生時には、ソース架橋部１６が発熱して高シート抵抗となり、オン抵抗を上昇させて過電流が抑制される。また、大電流発生時には、ソース架橋部１６に生じる電圧降下によって実効的なゲート電圧を低くなり、過電流がさらに抑制される。その結果、素子破壊に至るまでの時間を延ばすことができ、短絡耐量が向上する。
本実施の形態では、ソース領域１２が２つ形成される構成としたが、ソース領域１２を３つ以上形成してもよい。その場合、３つ以上のソース領域１２の間のそれぞれを、ソース架橋部１６で部分的に接続させる。そして、ソース架橋部１６が電流の経路となるように、ソース領域１２とソース架橋部１６を、ソースオーミック電極４０とチャネル領域との間に直列に接続する。
＜実施の形態３＞
図２５〜図２７は、実施の形態３に係る炭化珪素ＭＯＳＦＥＴのユニットセルの構成を示す図である。図２５は、当該ユニットセルの平面図であり、図２６は、ソース狭窄部１５を含まない部分のハーフユニットセルの断面図（図２５のＡ１−Ａ２断面）、図２７は、ソース狭窄部１５を含む部分のハーフユニットセルの断面図（図２５のＢ１−Ｂ２断面）である。
図２５〜図２７に示すように、実施の形態３では、ソース領域１２のソース狭窄部１５がソースオーミック電極４０にまで延在した構成となっている。なお、図２５においては、ウェルコンタクト領域２５を、ソース狭窄部１５によって分割される形状としたが、ウェルコンタクト領域２５は分割されずに一体的に形成されていてもよい。
本実施の形態によれば、ユニットセルの面積を大きくすることなく（複数のユニットセルのピッチを大きくすることなく）、ソース狭窄部１５を長くして、ソース狭窄部１５の抵抗を大きくすることができる。この場合、定格動作時のオン抵抗は大きくなるが、それ以上に、大電流発生時におけるオン抵抗上昇の効果及び実効的ゲート電圧の低減効果を高めて短絡耐量を増加させる必要がある場合に効果的である。
実施の形態３は、実施の形態２に対しても適用可能である。すなわち、ソース領域１２とは別工程で形成したソース架橋部１６を、ソースオーミック電極４０にまで延在させればよい。この場合、ソース架橋部１６は、ソースオーミック電極４０とソース領域１２との間を接続することになる。
＜実施の形態４＞
実施の形態１〜３では、平面型のＭＯＳＦＥＴの例を示したが、本発明はトレンチ型のＭＯＳＦＥＴに対しても適用可能である。図２８及び図２９は、実施の形態１のソース狭窄部１５をトレンチ型のＭＯＳＦＥＴに設けた場合の構成例を示す図である。図２８は、ソース狭窄部１５を含まない部分のハーフユニットセルの断面図であり、図２９は、ソース狭窄部１５を含む部分のハーフユニットセルの断面図である。
図２８及び図２９のように、トレンチ型のＭＯＳＦＥＴでは、ドリフト層２にソース領域１２及びウェル領域２０を貫通するトレンチが形成され、そのトレンチ内にゲート絶縁膜３０及びゲート電極３５が形成され、トレンチの側壁に露出したウェル領域２０の部分がチャネル領域となる。図２８及び図２９の例においては、ソース狭窄部１５はドリフト層２の上面部分に形成されている。
図３０及び図３１は、実施の形態１のソース狭窄部１５をトレンチ型のＭＯＳＦＥＴに設けた場合の他の構成例を示す図である。図３０は、ソース狭窄部１５を含まない部分のハーフユニットセルの断面図であり、図３１は、ソース狭窄部１５を含む部分のハーフユニットセルの断面図である。図３０及び図３１の例においては、ソース狭窄部１５はトレンチの内壁部分に形成されている。
ここでは、実施の形態１のソース狭窄部１５をトレンチ型のＭＯＳＦＥＴに設けた例を示したが、実施の形態２のソース架橋部１６を適用してもよい。すなわち、図２８〜図３１の構成に対し、ソース狭窄部１５に代えて、ソース領域１２とは別の工程で形成されるソース架橋部１６を設けてもよい。実施の形態３を適用し、ソース狭窄部１５またはソース架橋部１６をソースオーミック電極４０にまで延在させてもよい。
また、実施の形態１〜３では縦型のＭＯＳＦＥＴについて説明したが、本発明は、横型のＭＯＳＦＥＴ、例えばＲＥＳＵＲＦ（REduced SURface Field）構造のＭＯＳＦＥＴにも適用可能である。
＜実施の形態５＞
図３２は、実施の形態５に係る炭化珪素ＭＯＳＦＥＴのユニットセルの構成を示す平面図である。
実施の形態１のＭＯＳＦＥＴでは、ソースオーミック電極４０からソース領域１２を通って炭化珪素ＭＯＳＦＥＴのチャネルに至る連続した最短距離の電流経路の中にソース狭窄部１５が一箇所だけ形成されていたが、実施の形態５のＭＯＳＦＥＴでは、ソースオーミック電極４０からソース領域１２を通って炭化珪素ＭＯＳＦＥＴのチャネルに至る連続した最短距離の電流経路の中に複数のソース狭窄部１５が直列に形成されている。その他の点は、実施の形態１と同様であるので、詳しい説明は省略する。
図３２に示すユニットセルでは、ソース領域１２の中のソースオーミック電極４０より外側の領域の内側と外側の二重にソース狭窄部１５を残して一周するようにウェル領域２０が形成されている。ここで、ソースオーミック電極４０に近い内側のソース狭窄部１５をコーナー部に設け、チャネル領域に近い外側のソース狭窄部１５を辺の中央付近に形成している。
このように、本実施の形態の炭化珪素ＭＯＳＦＥＴは、電流経路の中に直列に複数のソース狭窄部１５を設けることにより、発熱箇所を増加させることができ、短絡時などの過度の電流が流れたときにソース狭窄部１５での電流狭窄による発熱とこれによる抵抗増加を大きくすることができる。そのため、短絡耐量をさらに向上できる。
また、図３２に示したように、電流経路上で、ソース狭窄部１５を位置が直線的に並ばないようにずらして配置することにより、ソースオーミック電極４０からソース領域１２までの電流経路を長くすることができる。このような配置により、過度の電流が流れたときのソース狭窄部１５での電流狭窄による発熱とこの発熱による抵抗増加の効果がより著しくなり、短絡耐量をより向上できる。
なお、ソース領域１２中のウェル領域２０の配置は、他の配置であってもよい。例えば、図３３はその例を示すユニットセルの上面模式図である。図３３のユニットセルでは、図３２のユニットセルと異なり、ソースオーミック電極４０に近い内側のソース狭窄部１５を辺の中央付近に設け、チャネル領域に近い外側のソース狭窄部１５をコーナー部に形成している。
このように、ソース狭窄部１５の位置やその数は、図３２および図３３に示したものに限らず多種多様なものが想定できるが、好ましくは、ユニットセルの中心に対して点対称の位置にソース狭窄部１５を設けることが、電流分布及び発熱分布を平準化させ、電流アンバランスによる発熱分布増大とそれによる素子劣化を少なくできる点で望ましい。
なお、ユニットセルが櫛型セルであっても、ソースオーミック電極４０からソース領域１２を通って炭化珪素ＭＯＳＦＥＴのチャネルに至る連続した最短距離の電流経路の中にソース狭窄部１５が直列に複数箇所形成されていれば、同様の効果を奏する。
なお、本実施の形態におけるソース狭窄部１５は、実施の形態２で説明したソース架橋部１６と読み替えてもよい。
＜実施の形態６＞
図３４は、実施の形態６に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルの断面構成を示す図である。
実施の形態１のＭＯＳＦＥＴでは、ウェル領域２０をソース領域１２の間に形成することにより電流を狭窄していたが、実施の形態６のＭＯＳＦＥＴでは、ウェル領域２０の代わりに、ソース領域１２の第１導電型の不純物濃度以上の第２導電型の不純物イオンを注入して形成した第２導電型の打ち返し注入領域２８をソース領域１２中に設けることにより電流阻止領域を形成して電流を狭窄している。その他の点は、実施の形態１と同様であるので、詳しい説明は省略する。
打ち返し注入領域２８の形成は、ゲート絶縁膜３０形成前に写真製版などによりパターニングしたレジストなどをマスクとして、該当部に第２導電型不純物をソース領域１２より深く注入することで行なう。すなわち、図１３の工程後に、ソース狭窄部１５を設置せずにソース領域１２を形成した後に、所望の領域に打ち返し注入領域２８（電流阻止領域）を形成する。不純物としてはアルミニュームや硼素が好適であるが、打ち返し注入領域２８を半絶縁性にする目的でＡｒ等の希ガス元素を用いてもよい。また、打ち返し注入領域２８形成のイオン注入は、ウェルコンタクト領域２５形成と同時でもよい。この場合、注入マスク数を増加させることなく、打ち返し注入領域２８を形成できる。
本実施の形態のＭＯＳＦＥＴによれば、第１導電型（ｎ型）のソース領域１２が形成されている深さ領域に対して、第２導電型（ｐ型）の打ち返し注入領域２８を形成することによって、ソースオーミック電極４０からソース領域１２を通って炭化珪素ＭＯＳＦＥＴのチャネルに至る電流経路の抵抗を増大させることができる。
このようにすることで、ウェル領域２０と打ち返し注入領域２８の不純物濃度を独立に制御できるため、ＭＯＳＦＥＴの特性に大きく影響を与えることなくソース狭窄部１５への電流集中効果を高めて、大電流通流時の抵抗増大による短絡耐量増大を図ることができる。
図３５は、実施の形態６に係る炭化珪素ＭＯＳＦＥＴの変更例のハーフユニットセルの断面構成を示す図である。電流を狭窄するために、図３５のＭＯＳＦＥＴのように、ソース領域１２中にエッチング領域５０を設けることによって、電流阻止領域を形成してもよい。ソース領域１２中にソース領域１２より深くエッチング領域５０を設けることによっても、電流を狭窄することができる。なお、エッチング領域５０の深さを変化させることによっても、電流経路の抵抗を変化させることができる。
なお、本実施の形態におけるソース狭窄部１５も、実施の形態２で説明したソース架橋部１６と読み替えてもよい。
以上の説明では、本発明を適用した半導体素子の例として、炭化珪素ＭＯＳＦＥＴを示したが、半導体素子の材料は炭化珪素以外でもよいし、半導体素子はＭＯＳＦＥＴ以外でもよい。本発明が適用されるＭＯＦＥＴ以外の素子としては、例えばゲート絶縁膜を用いない構造のＪＦＥＴや、半導体基板１の導電型を第２導電型に変更した構造を持つＩＧＢＴがある。
ＩＧＢＴにおいては、ソース領域１２は「エミッタ領域」、ウェル領域２０は「ベース領域」、半導体基板１は「コレクタ領域」となる。エミッタ領域（ソース領域）内に、高抵抗な狭窄部または架橋部を設けることにより、エミッタ抵抗を高くすることができるため、エミッタ領域、ベース領域及びドリフト層からなる寄生トランジスタにおける電流利得を小さくすることができ、その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果も得られる。
なお、実施の形態１〜６に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 半導体基板、２ ドリフト層、５ チップ、７ 能動領域、１１ ＪＦＥＴ領域、１２ ソース領域、１５ ソース狭窄部、１６ ソース架橋部、２０ ウェル領域、２５ ウェルコンタクト領域、２８ 打ち返し注入領域、３０ ゲート絶縁膜、３２ 層間絶縁膜、３５ ゲート電極、４０ ソースオーミック電極、４１ ソースパッド、４２ 裏面オーミック電極、４３ ドレイン電極、４４ ゲート配線、４５ ゲートパッド、５０ エッチング領域。

Claims (21)

  1. 半導体基板と、
    前記半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
    前記ウェル領域内に形成され、平面視で一部が狭窄された形状の第１導電型のソース領域と、
    前記ドリフト層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記ウェル領域及び前記ソース領域の上方に延在するゲート電極と、
    前記ウェル領域における前記ゲート電極の下方の部分であるチャネル領域と、
    前記ソース領域に接続されたソース電極と
    を含む半導体素子を備え、
    前記ソース領域の狭窄された部分であるソース狭窄部は、前記チャネル領域から離間して設けられている
    ことを特徴とする半導体装置。
  2. 前記ソース領域の前記ソース狭窄部は、前記ソース領域の他の部分と同じ第１導電型の不純物濃度分布を有している
    請求項１に記載の半導体装置。
  3. 前記ソース狭窄部は、複数設けられており、前記半導体素子のユニットセルの中心に対して点対称となる位置にそれぞれ配置されている
    請求項１または請求項２に記載の半導体装置。
  4. 前記半導体素子のユニットセルは櫛形セルであり、
    前記ソース狭窄部は、複数設けられており、前記ソース電極に近いものほど狭い幅で形成されている
    請求項１または請求項２に記載の半導体装置。
  5. 前記半導体素子のユニットセルは櫛形セルであり、
    前記ソース狭窄部は、複数設けられており、前記ソース電極に近いものほど大きな長さで形成されている
    請求項１、請求項２及び請求項４のうちのいずれか一項に記載の半導体装置。
  6. 前記ソース狭窄部は、前記ゲート電極で覆われない位置に配設されている
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記ソース電極から前記ソース領域を通って前記チャネル領域に至る連続した経路中に、複数の前記ソース狭窄部が直列に形成されている
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記ソース狭窄部は、前記ソース領域に第２導電型不純物または希ガス元素を注入することによって電流を阻止する領域を設けて形成される
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記ソース狭窄部は、前記ソース領域を部分的にエッチングすることによって電流を阻止する領域を設けて形成される
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  10. 半導体基板と、
    前記半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
    前記ウェル領域内に形成された複数の第１導電型のソース領域と、
    複数の前記ソース領域の間を部分的に架橋する第１導電型のソース架橋部と、
    前記ドリフト層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記ウェル領域及び前記ソース領域の上方に延在するゲート電極と、
    前記ウェル領域における前記ゲート電極の下方の部分であるチャネル領域と、
    前記ソース領域に接続されたソース電極と
    を含む半導体素子を備え、
    前記複数のソース領域及び前記ソース架橋部は、前記ソース電極と前記チャネル領域との間に直列に接続されている
    ることを特徴とする半導体装置。
  11. 前記ソース架橋部における第１導電型の不純物濃度は、前記ソース領域における第１導電型の不純物濃度よりも小さい
    請求項１０に記載の半導体装置。
  12. 前記ソース架橋部は、複数設けられており、前記半導体素子のユニットセルの中心に対して点対称となる位置にそれぞれ配置されている
    請求項１０または請求項１１に記載の半導体装置。
  13. 前記半導体素子のユニットセルは櫛形セルであり、
    前記ソース架橋部は、複数設けられており、前記ソース電極に近いものほど狭い幅で形成されている
    請求項１０または請求項１１に記載の半導体装置。
  14. 前記半導体素子のユニットセルは櫛形セルであり、
    前記ソース架橋部は、複数設けられており、前記ソース電極に近いものほど大きな長さで形成されている
    請求項１０、請求項１１及び請求項１３のうちのいずれか一項に記載の半導体装置。
  15. 前記ソース架橋部は、前記ゲート電極で覆われない位置に配設されている
    請求項１０から請求項１４のいずれか一項に記載の半導体装置。
  16. 前記ソース架橋部は、第１導電型の単結晶炭化珪素である
    請求項１０から請求項１５のいずれか一項に記載の半導体装置。
  17. 前記ソース架橋部は、前記チャネル領域上まで延在している
    請求項１６に記載の半導体装置。
  18. 前記ソース電極から前記ソース領域を通って前記チャネル領域に至る連続した経路中に、複数の前記ソース架橋部が直列に形成されている
    請求項１０から請求項１７のいずれか一項に記載の半導体装置。
  19. 前記ソース架橋部は、前記ソース領域に第２導電型不純物または希ガス元素を注入することによって電流を阻止する領域を設けて形成される
    請求項１０から請求項１８のいずれか一項に記載の半導体装置。
  20. 前記ソース架橋部は、前記ソース領域を部分的にエッチングすることによって電流を阻止する領域を設けて形成される
    請求項１０から請求項１８のいずれか一項に記載の半導体装置。
  21. 前記半導体基板は、炭化珪素で形成されている
    請求項１から請求項２０のいずれか一項に記載の半導体装置。
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