JP2015226046A - 半導体装置、半導体装置の製造方法、電子機器 - Google Patents
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Abstract
【課題】半導体基板上に複数形成されたパッド上に金属ポストが形成された半導体素子を備える半導体装置に関して、リフロー時における半導体素子の傾き抑制を図り、電気的接合不良の発生防止を図る。
【解決手段】本技術に係る半導体装置は、半導体基板と、半導体基板上に形成された複数のパッドと、パッド上にそれぞれ形成された金属ポストとを有し、金属ポストとして、先端部にはんだが形成された第一の金属ポストと、第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えたものである。
【選択図】図5
【解決手段】本技術に係る半導体装置は、半導体基板と、半導体基板上に形成された複数のパッドと、パッド上にそれぞれ形成された金属ポストとを有し、金属ポストとして、先端部にはんだが形成された第一の金属ポストと、第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えたものである。
【選択図】図5
Description
本技術は、半導体基板上に複数形成されたパッド上に金属ポストが形成された半導体素子を備える半導体装置とその製造方法、及び半導体装置を備えた電子機器の技術分野に関する。
近年、携帯電話機、PDA(Personal Digital Assistance)、PC(パーソナルコンピュータ)などの各種電子機器の小型化、高機能化・高速化に伴い、それら電子機器向けのIC(集積回路)、LSI(大規模集積回路)などの半導体チップ(半導体素子)を搭載した半導体装置としてもさらなる小型化、高速化および高密度化が要求されている。
このような要求に対応する技術としては、半導体チップの電極が形成された面をフェイスダウンにした状態で、はんだバンプを用いてフリップチップ実装(フリップチップ接合)する構造が知られている。
このような要求に対応する技術としては、半導体チップの電極が形成された面をフェイスダウンにした状態で、はんだバンプを用いてフリップチップ実装(フリップチップ接合)する構造が知られている。
また、バンプピッチの超微細化に対応した信頼性の高いはんだバンプ接合を実現するため、半導体チップのパッド上に金属ポストを形成し、半導体チップとその接合相手(配線基板や別の半導体チップ)との間に一定量のギャップを得る技術が提案されている(例えば上記特許文献1を参照)。
パッド上への金属ポストの形成は、例えばフォト工程とメッキ工程を組み合わせることにより可能である。先ず、半導体チップのパッド(例えばアルミニウムパッド)上に金属ポストより高い膜厚のメッキレジストをスピンナー等の方法で均一に形成し、露光・現像によりパッド上のシード層を露出させる。次に、シード層上にめっき法(例えば電解銅めっき法)により柱状の金属ポストを形成する。さらに、金属被覆層(例えばNi、Pd、Au、Ag、Pt、Sn等の耐腐食性金属から選択される単体又は合金)を金属ポスト上に形成する。具体的には、Ni−Au、Ni−Pd−Au、Sn等をめっき法、蒸着、電着等の方法により形成する。なお、金属被覆層の目的は、鉛フリーはんだの適用やボイド(空隙)による接合不良の解消、はんだ濡れ性の向上である。
このように金属被覆層を形成した上で、該金属被覆層上にめっき法(例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等)によりはんだ層を形成し、最後に、めっきレジストを除去してシード層の露出している部分をエッチングする。
このように金属被覆層を形成した上で、該金属被覆層上にめっき法(例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等)によりはんだ層を形成し、最後に、めっきレジストを除去してシード層の露出している部分をエッチングする。
上記のようにパッド上に金属ポストが形成された半導体チップを配線基板や別の半導体チップ等の接合相手にフリップチップ実装するには、金属ポストの先端に形成されたはんだをそれら接合相手に形成された電極(パッド又はパッド上に形成されたはんだ等)に当接させた状態で加熱して、はんだを溶融・凝固させる。
しかしながら、この際、仮に接合相手としての配線基板や別の半導体チップの基板部分に反りが生じていたり、バンプレイアウトとして内周部と外周部とでバンプピッチの疎密差が生じていると、その影響でフリップチップ実装時におけるリフロー時(はんだ溶融時)に半導体チップが傾いてしまう。このようにリフロー時に半導体チップに傾きが生じると、溶融したはんだが隣接するパッド間同士で結合し、その状態で凝固してしまう虞があり、その結果、バンプショート不良やバンプオープン不良等の電気的接合不良が生じてしまう。
なお、バンプピッチが微細化されている場合には、半導体チップとその接合相手側との間のギャップ制御がその分困難となるため、上記のような電気的接合不良が生じる可能性がより高まることになる。
そこで、本技術では上記した問題点を克服し、半導体基板上に複数形成されたパッド上に金属ポストが形成された半導体素子を備える半導体装置に関して、リフロー時における半導体素子の傾き抑制を図り、電気的接合不良の発生防止を図ることを目的とする。
本技術に係る半導体装置は、第1に、半導体基板と、前記半導体基板上に形成された複数のパッドと、前記パッド上にそれぞれ形成された金属ポストとを有し、前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えたものである。
上記のように高さがより高くされた第二の金属ポストは、リフロー時において半導体素子とその接合相手との間のギャップを確保するためのストッパーとして機能する。
第2に、上記した本技術に係る半導体装置においては、前記第二の金属ポストの数が3以上とされていることが望ましい。
これにより、リフロー時にはんだが溶融した状態で、半導体素子が少なくとも3点で支持される。
第3に、上記した本技術に係る半導体装置においては、前記第二の金属ポストの先端部に前記はんだ層が形成されていないことが望ましい。
これにより、リフロー時に第二の金属ポストを含むストッパー部分の高さが変動してしまうことの防止が図られる。
第4に、上記した本技術に係る半導体装置は、前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されていることが望ましい。
これにより、第一の金属ポストと第二の金属ポストを同様の形成工程の繰り返しで形成することが可能とされる。
第5に、上記した本技術に係る半導体装置においては、前記第一の金属ポスト及び前記第二の金属ポストがCu又はNiで構成されていることが望ましい。
Cu又はNiは、金属ポストをめっき法により比較的安価に形成するのに好適な材料である。
第6に、上記した本技術に係る半導体装置においては、前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されていることが望ましい。
第二の金属ポストが半導体素子の外周部又は内周部に適切に配置されていることで、リフロー時における半導体素子の傾きが適切に抑制される。
第7に、上記した本技術に係る半導体装置においては、前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されていることが望ましい。
これにより、半導体素子が配線基板又は別の半導体素子に対して電気的且つ機械的に接合された半導体装置が実現される。
第8に、上記した本技術に係る半導体装置においては、前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接していることが望ましい。
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接していることが望ましい。
このように第二の金属ポストの先端が接合相手側の絶縁層でなくパッド上又は金属ポストに当接されていることで、接合相手との間のギャップが絶縁層の厚みムラに起因して変動してしまうことの防止が図られる。
第9に、上記した本技術に係る半導体装置においては、前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、前記第二の金属ポストの先端が前記絶縁層に当接していることが望ましい。
これにより、配線基板又は別の半導体素子においては、第二の金属ポストが当接する部分に対してパッドを形成しておく必要がない。
第10に、上記した本技術に係る半導体装置においては、前記半導体素子は、制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備えることが望ましい。
これにより、半導体素子をタイプの異なる複数種の接合相手と接合することが可能とされる。
また、本技術に係る半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された複数のパッドとを有する構造体を作成する構造体作成工程と、前記構造体における前記パッドのうち所定の前記パッド上に先端部にはんだ層が形成された第一の金属ポストを形成し、前記構造体における別の前記パッド上に前記第一の金属ポストよりも高さの高い第二の金属ポストを形成する金属ポスト形成工程とを有するものである。
これにより、リフロー時において半導体素子とその接合相手との間のギャップを確保するためのストッパーとして機能する第二の金属ポストを有する半導体装置が実現される。
また、本技術に係る電子機器は、半導体装置として、上記本技術に係る半導体装置を備えたものである。
すなわち、リフロー時における半導体素子の傾きの抑制が図られた半導体装置を備えているものである。
すなわち、リフロー時における半導体素子の傾きの抑制が図られた半導体装置を備えているものである。
本技術によれば、第二の金属ポストがリフロー時において半導体素子とその接合相手との間のギャップを確保するためのストッパーとして機能する。
従って、リフロー時におけるはんだ溶融に伴う半導体素子の傾きが抑制され、バンプショート不良やバンプオープン不良等の電気的接続不良の発生防止を図ることができる。
従って、リフロー時におけるはんだ溶融に伴う半導体素子の傾きが抑制され、バンプショート不良やバンプオープン不良等の電気的接続不良の発生防止を図ることができる。
以下、本技術に係る実施の形態について説明する。
なお、説明は以下の順序で行う。
<序.比較例としての半導体装置>
<1.第1の実施の形態>
[1-1.半導体装置の構成]
[1-2.半導体装置の製造方法]
[1-3.第1の実施の形態のまとめ]
<2.第2の実施の形態>
[2-1.構成例1及び構成例2]
[2-2.第2の実施の形態のまとめ]
<3.第3の実施の形態>
<4.変形例>
<5.本技術>
なお、説明は以下の順序で行う。
<序.比較例としての半導体装置>
<1.第1の実施の形態>
[1-1.半導体装置の構成]
[1-2.半導体装置の製造方法]
[1-3.第1の実施の形態のまとめ]
<2.第2の実施の形態>
[2-1.構成例1及び構成例2]
[2-2.第2の実施の形態のまとめ]
<3.第3の実施の形態>
<4.変形例>
<5.本技術>
<序.比較例としての半導体装置>
先ず、実施の形態としての半導体装置の説明に先立ち、比較例としての半導体装置について図1乃至図4を参照して説明しておく。
比較例の半導体装置としては、半導体素子(半導体チップ)5’を例えばマザーボード等の配線基板20’にフリップチップ実装した比較例1としての半導体装置1’と、半導体素子5’を別の半導体素子25’にフリップチップ実装(いわゆるCOC(チップオンチップ)接合)した比較例2としての半導体装置1’Aを例に挙げる。
先ず、実施の形態としての半導体装置の説明に先立ち、比較例としての半導体装置について図1乃至図4を参照して説明しておく。
比較例の半導体装置としては、半導体素子(半導体チップ)5’を例えばマザーボード等の配線基板20’にフリップチップ実装した比較例1としての半導体装置1’と、半導体素子5’を別の半導体素子25’にフリップチップ実装(いわゆるCOC(チップオンチップ)接合)した比較例2としての半導体装置1’Aを例に挙げる。
図1は、比較例1としての半導体装置1’の構成を説明するための図であり、半導体装置1’が備える半導体素子5’と配線基板20’の接合前の状態を概略断面図により示している。
なお、以下の説明では、半導体素子、配線基板についての「上側」とは、フリップチップ実装時に接合相手と対向する側を意味するものとする。例えば、図1においては、半導体素子5’についての「上側」とは紙面の下方向側を意味し、配線基板20’の「上側」とは紙面の上方向側を意味する。
なお、以下の説明では、半導体素子、配線基板についての「上側」とは、フリップチップ実装時に接合相手と対向する側を意味するものとする。例えば、図1においては、半導体素子5’についての「上側」とは紙面の下方向側を意味し、配線基板20’の「上側」とは紙面の上方向側を意味する。
図1において、半導体素子5’は、半導体基板6と、半導体基板6上に形成された複数のパッド7,7,・・・と、パッド7,7,・・・上にそれぞれ形成された金属ポスト8,8,・・・と、金属ポスト8,8,・・・上にそれぞれ形成されたはんだ層9,9,・・・と、半導体基板6上においてパッド7,7,・・・の間を埋めるようにパターニングされたパッシベーション膜10とを有している。
半導体基板6は、例えばSi基板とその上層に形成された多層配線膜とを有している。多層配線膜は、Si基板に形成された例えばトランジスタ等の素子とパッド7,7,・・・との間を配線するために設けられたものであり、配線層と絶縁層とが交互に積層されて形成されている。
パッド7,7,・・・は、例えばAl製とされ、半導体基板6内に形成された配線と電気的に接続されている。
パッド7,7,・・・は、例えばAl製とされ、半導体基板6内に形成された配線と電気的に接続されている。
金属ポスト8,8,・・・は、例えばCu又はNiで構成され、パッド7,7,・・・上に電解めっき法により形成されている。金属ポスト8,8,・・・の形状は略円柱状とされ、高さは20μm〜50μm程度、直径は20μm〜100μm程度とされている。
図示は省略したが、金属ポスト8,8,・・・の表面には例えばNi−Au、Ni−Pd−Au、Sn等で構成された金属被覆層がめっき法、蒸着、電着等の方法により形成され、該金属被覆層上に対してはんだ層9,9,・・・が形成されている。
はんだ層9,9,・・・は、例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等で構成され、上記の金属被覆層上にめっき法により形成されている。
なお、はんだ層9,9,・・・の形成は、めっき法以外にも例えば印刷法などでも行うことができる。
はんだ層9,9,・・・は、例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等で構成され、上記の金属被覆層上にめっき法により形成されている。
なお、はんだ層9,9,・・・の形成は、めっき法以外にも例えば印刷法などでも行うことができる。
パッシベーション膜10は、例えばSiN等による保護絶縁層上にポリイミド層を成膜して形成されている。
パッシベーション膜10は、上記の保護絶縁層及びポリイミド層をパッド7,7,・・・の形成部分も含めて半導体基板6上に成膜した後、パッド7,7,・・・の形成部分の少なくとも一部をそれぞれ開口することで形成されている。
パッシベーション膜10は、上記の保護絶縁層及びポリイミド層をパッド7,7,・・・の形成部分も含めて半導体基板6上に成膜した後、パッド7,7,・・・の形成部分の少なくとも一部をそれぞれ開口することで形成されている。
半導体素子5’において、金属ポスト8,8,・・・は電気接続用の金属ポストとされ、はんだ層9,9,・・・は金属ポスト8,8,・・・それぞれの先端に形成されている。また、半導体素子5’において、金属ポスト8,8,・・・の高さは略均一とされている。
また、図1において、配線基板20’は、基板部21と、基板部21上に形成された複数のパッド22,22,・・・と、パッド22,22,・・・上にそれぞれ形成されたはんだバンプ23,23,・・・と、基板部21上においてパッド22,22,・・・の間を埋めるようにパターニングされたソルダ-レジスト層(保護絶縁層)24とを有している。
基板部21は、樹脂等による絶縁材料を有して構成された基板上に導体配線が印刷されたプリント基板とされている。なお、基板部21は、導体配線が片面にのみ施されている片面基板、両面に施されている両面基板、或いは導体配線がパターニングされた配線層と絶縁層とが交互に積層された多層基板の何れであってもよい。
パッド22,22,・・・は、例えばAl製とされ、基板部21に形成された配線と電気的に接続されている。
はんだバンプ23,23,・・・は、例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等で構成され、パッド22,22,・・・上にめっき法により形成されている。なお、はんだバンプ層23,23,・・・についても、その形成はめっき法以外に例えば印刷法などでも行うことができる。
半導体装置1’は、図1に示すように半導体素子5’における電極形成面(パッド7,7,・・・、金属ポスト8,8,・・・、及びはんだ層9,9,・・・が形成された側の面)と、配線基板20’における電極形成面(パッド22,22,・・・、及びはんだバンプ23,23,・・・が形成された側の面)とを対向させた状態で、リフローによりはんだ層9,9,・・・とはんだバンプ23,23,・・・同士を接合することで形成される。
なお、配線基板20’はいわゆるインターポーザとされる場合もある。すなわち、半導体素子5’を実装した配線基板20’をさらに別の実装基板(例えばマザーボード等)に実装する場合である。この場合、配線基板20’には、半導体素子5’の実装面と逆側の面にも上記と同様のパッド22,22,・・・、はんだバンプ23,23,・・・、及びソルダーレジスト層24が形成される。また、インターポーザとしての配線基板20’については、いわゆるビルドアップ法として、例えばコア基板の両面に絶縁層と配線層を交互に積層する手法で製造した基板(或いは、コアレス基板とされても良い)を採用することも可能である。
また、上記では、配線基板20’にプリソルダとしてのばんだバンプ23,23,・・・が形成される場合を例示したが、これらはんだバンプ23,23,・・・を省略した構成とすることもできる。その場合、半導体素子5’と配線基板20’の接合は、パッド22,22,・・・に半導体素子5’のはんだ層9,9,・・・が接合されることで行われる。
図2は、比較例2としての半導体装置1’Aの構成を説明するための図であり、半導体装置1’Aが備える半導体素子5’と別の半導体素子25’の接合前の状態を概略断面図により示している。
図2において、半導体素子5’の構成については図1で説明したものと同様となるため説明を省略する。
また、半導体素子25’については、半導体素子5’と比較して、半導体基板6に代えて半導体基板6’が設けられた点が異なるのみで、他の構成については同様となる。半導体基板6と半導体基板6’の差は、主に内部に形成された配線パターンの差である。
図2において、半導体素子5’の構成については図1で説明したものと同様となるため説明を省略する。
また、半導体素子25’については、半導体素子5’と比較して、半導体基板6に代えて半導体基板6’が設けられた点が異なるのみで、他の構成については同様となる。半導体基板6と半導体基板6’の差は、主に内部に形成された配線パターンの差である。
半導体装置1’Aは、図2に示すように電極形成面同士を対向させた状態でリフローによりはんだ層9,9,・・・とはんだ層9,9,・・・同士を接合することで形成される。
ここで、図1,図2に示した比較例としての半導体装置1’,1’Aにおいて、半導体素子5’や配線基板20’には基板部分(基板部21,半導体基板6)に反りが生じる場合がある。また、バンプレイアウトによっては、内周部と外周部とでバンプピッチ(はんだ層9、はんだバンプ23の形成ピッチ)の疎密差が生じている場合がある。
前述のように、このような基板部分の反りや内周部/外周部でのバンプピッチの疎密差が生じていると、その影響でフリップチップ実装時におけるリフロー時に半導体素子5’が傾いてしまう虞がある。
前述のように、このような基板部分の反りや内周部/外周部でのバンプピッチの疎密差が生じていると、その影響でフリップチップ実装時におけるリフロー時に半導体素子5’が傾いてしまう虞がある。
図3、図4は、それぞれ半導体装置1’、半導体装置1’Aについて、リフロー時に半導体素子5’が傾いた様子を概略断面図により模式的に表している。
基板部分に反りが生じている場合には、該反りに伴いギャップが狭くなっている部分と広くなっている部分とが生じることに起因して、リフロー時の半導体素子5’の沈み込みバランスが崩れることで、図のようなリフロー時の傾きが生じる。
また、バンプピッチの疎密差やリフロー炉に温度ムラが生じていると、加熱に伴うはんだの溶融がランダムになり、はんだが早く溶融した部分が下方に傾くようにして半導体素子5’の傾きが生じる。
基板部分に反りが生じている場合には、該反りに伴いギャップが狭くなっている部分と広くなっている部分とが生じることに起因して、リフロー時の半導体素子5’の沈み込みバランスが崩れることで、図のようなリフロー時の傾きが生じる。
また、バンプピッチの疎密差やリフロー炉に温度ムラが生じていると、加熱に伴うはんだの溶融がランダムになり、はんだが早く溶融した部分が下方に傾くようにして半導体素子5’の傾きが生じる。
このようなリフロー時における半導体素子5’の傾きが生じると、溶融したはんだが隣接するパッド間同士で結合してしまい、その状態ではんだが凝固してしまう虞がある。その結果、バンプショート不良やバンプオープン不良等の電気的接合不良の発生を招く。
そこで、本実施の形態では、図1や図2に示したようにパッド7,7,・・・上に金属ポストが形成された半導体素子5’を備える半導体装置に関して、リフロー時における半導体素子5’の傾き抑制を図り、電気的接合不良の発生防止を図ることを目的とする。
<1.第1の実施の形態>
[1-1.半導体装置の構成]
図5及び図6は、第1の実施の形態としての半導体装置1の構成について説明するための図であり、図5は、半導体装置1が備える半導体素子5と配線基板20の接合前の状態を概略断面図により示し、図6は半導体素子5が配線基板20と接合された状態の半導体装置1を概略断面図により示している。
なお、以下の説明において、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。
[1-1.半導体装置の構成]
図5及び図6は、第1の実施の形態としての半導体装置1の構成について説明するための図であり、図5は、半導体装置1が備える半導体素子5と配線基板20の接合前の状態を概略断面図により示し、図6は半導体素子5が配線基板20と接合された状態の半導体装置1を概略断面図により示している。
なお、以下の説明において、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。
半導体装置1が備える半導体素子5は、半導体基板6と、半導体基板6上に形成された複数のパッド7,7,・・・と、半導体基板6上においてパッド7,7,・・・の間を埋めるようにパターニングされたパッシベーション膜10とを有している点は図1に示した半導体素子5’と同様である。
半導体素子5においては、パッド7,7,・・・上に形成される金属ポストとして、電気接続用の第一の金属ポスト8s,8s,・・・と、第一の金属ポスト8s,8s,・・・よりも高さが高くされた第二の金属ポスト8t,8t,・・・とが設けられている。
これら第一の金属ポスト8s,8s,・・・、第二の金属ポスト8t、8t、・・・は例えばCuとしての同一材料で構成され、それぞれ対応するパッド7上に電解めっき法により形成されている。なお、第一の金属ポスト8s,8s,・・・、第二の金属ポスト8t、8t、・・・の構成材料はCuに限定されるものではなく、例えばNi等を用いることもできる。
第一の金属ポスト8s,8s,・・・及び第二の金属ポスト8t、8t、・・・の外形形状は略円柱状とされ、直径は20μm〜100μm程度とされている。第一の金属ポスト8s,8s,・・・の高さは、前述した比較例における金属ポスト8,8,・・・と同様に例えば20μm〜50μm程度とされている。
これら第一の金属ポスト8s,8s,・・・、第二の金属ポスト8t、8t、・・・は例えばCuとしての同一材料で構成され、それぞれ対応するパッド7上に電解めっき法により形成されている。なお、第一の金属ポスト8s,8s,・・・、第二の金属ポスト8t、8t、・・・の構成材料はCuに限定されるものではなく、例えばNi等を用いることもできる。
第一の金属ポスト8s,8s,・・・及び第二の金属ポスト8t、8t、・・・の外形形状は略円柱状とされ、直径は20μm〜100μm程度とされている。第一の金属ポスト8s,8s,・・・の高さは、前述した比較例における金属ポスト8,8,・・・と同様に例えば20μm〜50μm程度とされている。
電気的接続用の第一の金属ポスト8s,8s,・・・の先端には、はんだ層9,9,・・・が形成され、第二の金属ポスト8t、8t、・・・の先端にははんだ層9は形成されていない。
配線基板20は、図1に示した配線基板20’と比較して、パッド22,22,・・・のうち接合時に半導体素子5の第一の金属ポスト8s,8s,・・・と対向関係となるパッド22,22,・・・上にはんだバンプ23,23,・・・が形成され、第二の金属ポスト8t,8t,・・・と対向関係となるパッド22,22,・・・上にははんだバンプ23,23,・・・が形成されていない点が異なる。
図6に示すように、接合時には、半導体素子5と配線基板20は、半導体素子5の第一の金属ポスト8s,8s,・・・上に形成されたはんだ層9,9,・・・と配線基板20のはんだバンプ23,23,・・・のみが接合され、第二の金属ポスト8t,8t,・・・はその先端が配線基板20における対応するパッド22,22,・・・に対して当接し、非接合状態とされている。
この場合における第二の金属ポスト8t,8t,・・・の高さは、半導体素子5と配線基板20との間の接合後のギャップ長として、半導体装置1の仕様上確保したいギャップ長が得られるように設定されている。具体的に、この場合における第二の金属ポスト8t,8t,・・・の高さは、第一の金属ポスト8s,8s,・・・の高さにはんだ層9,9,・・・の高さとはんだバンプ23,23,・・・の高さとを加えた高さと略同等の高さに設定されている。
このような第二の金属ポスト8t,8t,・・・は、リフロー時にはんだ(9,23)が溶融した際に、半導体素子5と配線基板20との間のギャップを確保するためのストッパーとして機能する。
このような第二の金属ポスト8t,8t,・・・は、リフロー時にはんだ(9,23)が溶融した際に、半導体素子5と配線基板20との間のギャップを確保するためのストッパーとして機能する。
ここで、半導体装置1において、第一の金属ポスト8s,8s,・・・及び第二の金属ポスト8t,8t,・・・の配置は、いわゆるフルグリットタイプの配置とされており、半導体素子5の内周部から外周部にかけて配置されている。
本例において、これら第一の金属ポスト8s,8s,・・・及び第二の金属ポスト8t,8t,・・・を含めた金属ポストの形成ピッチは、50μm〜140μm程度とされている。50μm以上としているのは、リフローとしてマスリフローを採用可能とするためである。すなわち、狭ピッチ化を推し進めるとリフローとして生産性の低いローカルリフローの採用を強いられるため、50μm以上とピッチを或る程度確保することで、マスリフローの採用を可能として生産性の低下防止を図っている。
また、ピッチを140μm以下としているのは、半導体装置1の小型化を考慮したものである。
本例において、これら第一の金属ポスト8s,8s,・・・及び第二の金属ポスト8t,8t,・・・を含めた金属ポストの形成ピッチは、50μm〜140μm程度とされている。50μm以上としているのは、リフローとしてマスリフローを採用可能とするためである。すなわち、狭ピッチ化を推し進めるとリフローとして生産性の低いローカルリフローの採用を強いられるため、50μm以上とピッチを或る程度確保することで、マスリフローの採用を可能として生産性の低下防止を図っている。
また、ピッチを140μm以下としているのは、半導体装置1の小型化を考慮したものである。
図7A及び図7Bは、半導体装置1における第二の金属ポスト8tの配置例を半導体素子5の概略平面図により示している。
図7Aは、第二の金属ポスト8t,8t,・・・を半導体素子5の外周部にのみ配置した例、図7Bは第二の金属ポスト8t,8t,・・・を半導体素子5の内周部にのみ配置した例である。
なお、本例では、第一の金属ポスト8s及び第二の金属ポスト8tの総数を4×4=16個とし、第二の金属ポスト8tを4つ設けた場合を例示したが、第一の金属ポスト8s及び第二の金属ポスト8tの総数、及び第二の金属ポスト8tの数はこれらに限定されるものではない。
図7Aは、第二の金属ポスト8t,8t,・・・を半導体素子5の外周部にのみ配置した例、図7Bは第二の金属ポスト8t,8t,・・・を半導体素子5の内周部にのみ配置した例である。
なお、本例では、第一の金属ポスト8s及び第二の金属ポスト8tの総数を4×4=16個とし、第二の金属ポスト8tを4つ設けた場合を例示したが、第一の金属ポスト8s及び第二の金属ポスト8tの総数、及び第二の金属ポスト8tの数はこれらに限定されるものではない。
ここで、リフロー時の傾きの抑制を図る上では、第二の金属ポスト8tの数は3以上とすることが望ましい。
図8の概略平面図では、三つの第二の金属ポスト8tを半導体素子5に配置した例を示している。具体的に、この図の例では、半導体素子5の中心cを中心に持つ円弧上に三つの第二の金属ポスト8tを等間隔に配置している。
この図8を参照して分かるように、第二の金属ポスト8tの数が3以上とされれば、半導体素子5が何れの方向にも傾かないようにすることが可能とされる。従って、リフロー時における半導体素子5の傾きの抑制を図る上では、第二の金属ポスト8tの数は3以上とすることが望ましい。
図8の概略平面図では、三つの第二の金属ポスト8tを半導体素子5に配置した例を示している。具体的に、この図の例では、半導体素子5の中心cを中心に持つ円弧上に三つの第二の金属ポスト8tを等間隔に配置している。
この図8を参照して分かるように、第二の金属ポスト8tの数が3以上とされれば、半導体素子5が何れの方向にも傾かないようにすることが可能とされる。従って、リフロー時における半導体素子5の傾きの抑制を図る上では、第二の金属ポスト8tの数は3以上とすることが望ましい。
なお、第二の金属ポスト8tの数及び配置位置は、前述した半導体素子5や配線基板20の基板部分の反りの発生態様やバンプピッチの疎密差の態様など、リフロー時の傾き方向を左右する要因に応じて適正に設定されるべきである。
例えば、これら反りや疎密差などの要因で、リフロー時に半導体素子5が或る特定の一方向側(例えば右側)にのみ傾くことが想定される場合であれば、これに応じて第二の金属ポスト8tは半導体素子5の該方向側に重点的に配置すればよく、このときの第二の金属ポスト8tの数は、少なくとも一つでよい。或いは、リフロー時における半導体素子5の傾き方向が不定であることが想定される場合には、例えば図7や図8で例示した配置など、第二の金属ポスト8tを少なくとも3以上配置することで、半導体素子5が何れの方向にも傾かないように図ればよい。
例えば、これら反りや疎密差などの要因で、リフロー時に半導体素子5が或る特定の一方向側(例えば右側)にのみ傾くことが想定される場合であれば、これに応じて第二の金属ポスト8tは半導体素子5の該方向側に重点的に配置すればよく、このときの第二の金属ポスト8tの数は、少なくとも一つでよい。或いは、リフロー時における半導体素子5の傾き方向が不定であることが想定される場合には、例えば図7や図8で例示した配置など、第二の金属ポスト8tを少なくとも3以上配置することで、半導体素子5が何れの方向にも傾かないように図ればよい。
このように、ストッパーとしての第二の金属ポスト8tは、リフロー時における半導体素子5の傾き方向を左右する要因に応じて適切な数を適切な位置に対して配置すればよい。
なお、上記では金属ポストの配置をフルグリットタイプの配置とする場合を例示したが、金属ポストの配置態様はこれに限定されるべきものではなく、例えばペリフェラルタイプ(外周部のみ)など他の態様とすることもできる。
[1-2.半導体装置の製造方法]
続いて、半導体装置1の製造方法について説明する。
図9乃至図11は、第二の金属ポスト8tを有する半導体素子5の製造方法について説明するための概略断面図である。
続いて、半導体装置1の製造方法について説明する。
図9乃至図11は、第二の金属ポスト8tを有する半導体素子5の製造方法について説明するための概略断面図である。
先ず、半導体素子5を製造するにあたっては、図9に示すような構造体5pを作成する。すなわち、半導体基板6上の所定位置にそれぞれパッド7,7,・・・を形成し、このようにパッド7,7,・・・が形成された状態の半導体基板6上にパッシベーション膜10を形成する。パッシベーション膜10は、パッド7,7,・・・が形成された状態の半導体基板6上に一様に成膜した上で、パッド7,7,・・・の少なくとも一部を露出させるための開口を例えばリソグラフィーとドライエッチング等により施して形成する。
このようにパッシベーション膜10を形成した状態の半導体素子6上に対し、パッド7,7,・・・上を含めて一様にシードメタル層30を形成することで、図9に示す構造体5pが完成する。
このシードメタル層30は、密着層及びシード層を連続成膜して形成する。具体的には、密着層として数10nm〜100nm程度のTiWを、シード層として100nm〜1000nm程度のCuを連続スパッタして形成する。
なお、密着層はTiWの他にCr、Ni、Ti、TiCu、Pt等の高融点金属やその合金を適用してもよい。また、シード層にはCuの他にNi、Ag、Au、又はその合金を適用してもよい。
このようにパッシベーション膜10を形成した状態の半導体素子6上に対し、パッド7,7,・・・上を含めて一様にシードメタル層30を形成することで、図9に示す構造体5pが完成する。
このシードメタル層30は、密着層及びシード層を連続成膜して形成する。具体的には、密着層として数10nm〜100nm程度のTiWを、シード層として100nm〜1000nm程度のCuを連続スパッタして形成する。
なお、密着層はTiWの他にCr、Ni、Ti、TiCu、Pt等の高融点金属やその合金を適用してもよい。また、シード層にはCuの他にNi、Ag、Au、又はその合金を適用してもよい。
図10は、図9に示す構造体5pに対し第一の金属ポスト8sを形成するための工程についての説明図である。
先ずは、図10Aに示すように、パッド7,7,・・・のうち第一の金属ポスト8sを形成すべきパッド7上に開口H1が施されるようにしてフォトレジスト31をパターニングする。具体的には、構造体5pの表面洗浄→レジスト塗布→乾燥→露光(開口H1の位置に対する露光)→現像の各工程にてフォトレジスト31をパターニングする。
先ずは、図10Aに示すように、パッド7,7,・・・のうち第一の金属ポスト8sを形成すべきパッド7上に開口H1が施されるようにしてフォトレジスト31をパターニングする。具体的には、構造体5pの表面洗浄→レジスト塗布→乾燥→露光(開口H1の位置に対する露光)→現像の各工程にてフォトレジスト31をパターニングする。
次に、図10Bに示すように、開口H1内のシードメタル層30上にめっき法により第一の金属ポスト8sを形成し、さらにその上にめっき法によりはんだ層9を形成する。
第一の金属ポスト8sは、例えばシードメタル層30を電極として用いた電解めっき(電気めっき)法(電解銅めっき法や電解ニッケルめっき法)により形成する。このとき、第一の金属ポスト8sの表面には、金属被覆層(例えばNi、Pd、Au、Ag、Pt、Sn等の耐腐食性金属から選択される単体あるいは合金)を形成することができる。具体的には、Ni−Au、Ni−Pd−Au、Sn等をめっき法、蒸着、電着等の製造法により形成する。このような金属被覆層を形成することで、鉛フリーはんだの適用やボイド(空隙)による接合不良の解消、はんだ濡れ性の向上を図ることができる。
はんだ層9は、例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等により形成する。なお、はんだ層9の形成法はめっき法以外に印刷法でも可能である。
第一の金属ポスト8sは、例えばシードメタル層30を電極として用いた電解めっき(電気めっき)法(電解銅めっき法や電解ニッケルめっき法)により形成する。このとき、第一の金属ポスト8sの表面には、金属被覆層(例えばNi、Pd、Au、Ag、Pt、Sn等の耐腐食性金属から選択される単体あるいは合金)を形成することができる。具体的には、Ni−Au、Ni−Pd−Au、Sn等をめっき法、蒸着、電着等の製造法により形成する。このような金属被覆層を形成することで、鉛フリーはんだの適用やボイド(空隙)による接合不良の解消、はんだ濡れ性の向上を図ることができる。
はんだ層9は、例えばSn、Sn−3Cu、Sn−3.5Ag、Sn−2Bi等により形成する。なお、はんだ層9の形成法はめっき法以外に印刷法でも可能である。
このように第一の金属ポスト8sとはんだ層9を形成した上で、図10Cに示すようにフォトレジスト31を除去する。
これにより、所定のパッド7上に電気接続用の第一の金属ポスト8s及びはんだ層9が形成される。
これにより、所定のパッド7上に電気接続用の第一の金属ポスト8s及びはんだ層9が形成される。
図11は、第二の金属ポスト8tを形成するための工程についての説明図である。
先ずは、図11Aに示すように、第一の金属ポスト8s及びはんだ層9が形成された状態の構造体5p上にフォトレジスト32をパターニングする。このフォトレジスト32は、パッド7,7,・・・のうち第二の金属ポスト8tを形成すべきパッド7上に開口H2が施されるようにしてパターニングする。
先ずは、図11Aに示すように、第一の金属ポスト8s及びはんだ層9が形成された状態の構造体5p上にフォトレジスト32をパターニングする。このフォトレジスト32は、パッド7,7,・・・のうち第二の金属ポスト8tを形成すべきパッド7上に開口H2が施されるようにしてパターニングする。
次に、図11Bに示すように、開口H2内のシードメタル層30に電解めっき法(例えば電解銅めっき法や電解ニッケルめっき法)などのめっき法で第二の金属ポスト8tを形成する。本例の場合、第二の金属ポスト8tの高さは、第一の金属ポスト8sの高さ(20μm〜50μm程度)に対して+20μm〜50μm程度の範囲(40μm〜100μm程度)としている。
このように第二の金属ポスト8tを形成したことに応じて、図11Cに示すようにフォトレジスト32を除去し、さらにシードメタル層30の不要部分を除去する。シードメタル層30の不要部分の除去は、第一の金属ポスト8s及びはんだ層9の形成部分と第二の金属ポスト8tの形成部分とをマスクした上で、メタルシード層30の非マスク部分をドライエッチング(例えばArイオンミーリング)により選択除去することで行うことができる。
なお、シードメタル層30の不要部分の除去は、王水、硝酸第二セリウムアンモニウム、水酸化カリウムの水溶液等によるウエットエッチングでも可能だが、シードメタル層30の残留部分(必要部分)を含めた金属ポスト根元部分のサイドエッチや厚み減少を考慮するとドライエッチングの適用が望ましい。
なお、シードメタル層30の不要部分の除去は、王水、硝酸第二セリウムアンモニウム、水酸化カリウムの水溶液等によるウエットエッチングでも可能だが、シードメタル層30の残留部分(必要部分)を含めた金属ポスト根元部分のサイドエッチや厚み減少を考慮するとドライエッチングの適用が望ましい。
上記の工程により、先の図5や図6に示した構成による半導体素子5を製造できる。
なお、上記では、第一の金属ポスト8sを形成後に第二の金属ポスト8tを形成する例を挙げたが、逆に第二の金属ポスト8tを形成後に第一の金属ポスト8sを形成することも可能である。
ここで、図示による説明は省略するが、上記のように製造された半導体素子5は、配線基板20上に互いの電極形成面同士が対向するように載置された状態で、ベルトコンベアにより搬送され、マスリフローにより配線基板20と接合される。すなわち、複数の半導体素子5及び配線基板20の組がベルトコンベア上に載置された状態で一括してリフローが行われる。
リフローにより配線基板20と半導体素子5とが接合された後は、配線基板20と半導体素子5との間にアンダーフィル材が注入・硬化される。このようなアンダーフィル材により、半導体素子5と配線基板20との間の接合強度の補強、及び基板折り曲げ時の応力の緩和等が図られる。
リフローにより配線基板20と半導体素子5とが接合された後は、配線基板20と半導体素子5との間にアンダーフィル材が注入・硬化される。このようなアンダーフィル材により、半導体素子5と配線基板20との間の接合強度の補強、及び基板折り曲げ時の応力の緩和等が図られる。
なお、リフローはマスリフローに限定されず、ローカルリフローを採用することも可能である。ローカルリフローを採用する場合、半導体素子5には予め電極形成面側にシート状のアンダーフィル材が貼付された上で、リフローが行われる。
[1-3.第1の実施の形態のまとめ]
上記のように本実施の形態の半導体装置1は、半導体基板6と、半導体基板6上に形成された複数のパッド7,7,・・・と、パッド7,7,・・・上にそれぞれ形成された金属ポストとを有し、金属ポストとして、先端部にはんだ層9が形成された第一の金属ポスト8sと、第一の金属ポスト8sよりも高さの高い第二の金属ポスト8tとが形成されている半導体素子5を備えたものである。
上記のように本実施の形態の半導体装置1は、半導体基板6と、半導体基板6上に形成された複数のパッド7,7,・・・と、パッド7,7,・・・上にそれぞれ形成された金属ポストとを有し、金属ポストとして、先端部にはんだ層9が形成された第一の金属ポスト8sと、第一の金属ポスト8sよりも高さの高い第二の金属ポスト8tとが形成されている半導体素子5を備えたものである。
上記のように高さがより高くされた第二の金属ポスト8tは、リフロー時において半導体素子5とその接合相手(配線基板20)との間のギャップを確保するためのストッパーとして機能する。
従って、リフロー時におけるはんだ溶融に伴う半導体素子5の傾きが抑制され、接合相手との間の電気的接続不良の発生防止を図ることができる。
従って、リフロー時におけるはんだ溶融に伴う半導体素子5の傾きが抑制され、接合相手との間の電気的接続不良の発生防止を図ることができる。
また、本実施の形態の半導体装置1においては、第二の金属ポスト8tの数が3以上とされている。
これにより、リフロー時にはんだが溶融した状態で、半導体素子5が少なくとも3点で支持される。
このように少なくとも3点の支持が行われることで、半導体素子5が何れの方向にも傾かないようにすることが可能となり、接合相手との間の電気的接続不良の発生防止を図ることができる。
このように少なくとも3点の支持が行われることで、半導体素子5が何れの方向にも傾かないようにすることが可能となり、接合相手との間の電気的接続不良の発生防止を図ることができる。
さらに、本実施の形態の半導体装置1においては、第二の金属ポスト8tの先端部にはんだ層9が形成されていない。
仮に、第二の金属ポスト8tの先端部にはんだ層9が形成されていると、該はんだ層9がリフロー時に溶融することに伴い、第二の金属ポスト8tを含むストッパー部分の高さが変動してしまう。すなわち、半導体素子5とその接合相手との間のギャップコントロールが困難となる。
上記のように第二の金属ポスト8tの先端にはんだ層9を形成しなければ、リフロー時に第二の金属ポスト8tを含むストッパー部分の高さが変動してしまうことの防止が図られ、ギャップコントロールの精度向上を図ることができる。また、第二の金属ポスト8tに対するはんだ層9の形成工程を省略でき、工数及び材料の削減によりコスト削減を図ることができる。
上記のように第二の金属ポスト8tの先端にはんだ層9を形成しなければ、リフロー時に第二の金属ポスト8tを含むストッパー部分の高さが変動してしまうことの防止が図られ、ギャップコントロールの精度向上を図ることができる。また、第二の金属ポスト8tに対するはんだ層9の形成工程を省略でき、工数及び材料の削減によりコスト削減を図ることができる。
さらにまた、本実施の形態の半導体装置1においては、第一の金属ポスト8s及び第二の金属ポスト8tが同一材料で構成されている。
これにより、第一の金属ポスト8sと第二の金属ポスト8tを同様の形成工程の繰り返しにより形成することが可能とされる。
従って、第一の金属ポスト8sと第二の金属ポスト8tとで形成装置を共用化するなど、半導体素子5の製造効率の向上を図ることができ、コスト削減が図られる。
従って、第一の金属ポスト8sと第二の金属ポスト8tとで形成装置を共用化するなど、半導体素子5の製造効率の向上を図ることができ、コスト削減が図られる。
また、本実施の形態の半導体装置1においては、第一の金属ポスト8s及び第二の金属ポスト8tがCu又はNiで構成されている。
Cu又はNiは、金属ポストをめっき法により比較的安価に形成するのに好適な材料である。
従って、コスト削減を図ることができる。
従って、コスト削減を図ることができる。
さらに、本実施の形態の半導体装置1においては、第二の金属ポスト8tは半導体素子5の外周部又は内周部に複数形成されている。
第二の金属ポスト8tが半導体素子5の外周部又は内周部に適切に配置されていることで、リフロー時における半導体素子5の傾きが適切に抑制される。
従って、半導体素子5と接合相手との間の電気的接続不良の防止を図ることができる。
従って、半導体素子5と接合相手との間の電気的接続不良の防止を図ることができる。
さらにまた、本実施の形態の半導体装置1においては、半導体素子5が、少なくとも半導体基板6内に形成された配線と電気的に接続された第一の金属ポスト8sを介して配線基板20と接合されている。
これにより、半導体素子5が配線基板20に対して電気的且つ機械的に接合された半導体装置1が実現される。
すなわち、配線基板20上に半導体素子5が適正に実装された半導体装置1を実現できる。
すなわち、配線基板20上に半導体素子5が適正に実装された半導体装置1を実現できる。
また、本実施の形態の半導体装置1においては、配線基板20が有する基板部21上には複数のパッド22,22,・・・が形成されており、第二の金属ポスト8tの先端が、配線基板20のパッド22に当接している。
このように第二の金属ポスト8tの先端が接合相手側の絶縁層(ソルダーレジスト層24)でなくパッド上に当接されていることで、接合相手との間のギャップが絶縁層の厚みムラに起因して変動してしまうことの防止が図られる。
従って、ギャップコントロールの精度向上を図ることができる。
特に、樹脂材料をスピンコートして形成するソルダーレジスト層24については、厚みムラのコントロールが比較的困難(厚みムラ±10〜20μm程度)とされているため、このような構成は配線基板20上に半導体素子5が実装された半導体装置1に特に好適とされる。
従って、ギャップコントロールの精度向上を図ることができる。
特に、樹脂材料をスピンコートして形成するソルダーレジスト層24については、厚みムラのコントロールが比較的困難(厚みムラ±10〜20μm程度)とされているため、このような構成は配線基板20上に半導体素子5が実装された半導体装置1に特に好適とされる。
また、本実施の形態の半導体装置の製造方法は、半導体基板6と、半導体基板6上に形成された複数のパッド7,7,・・・とを有する構造体5pを作成する構造体作成工程と、構造体5pにおけるパッド7,7,・・・のうち所定のパッド7上に先端部にはんだ層9が形成された第一の金属ポスト8sを形成し、構造体5pにおける別のパッド7上に第一の金属ポスト8sよりも高さの高い第二の金属ポスト8tを形成する金属ポスト形成工程とを有するものである。
このような半導体装置の製造方法によれば、上記した第1の実施の形態としての半導体装置1のように、リフロー時において半導体素子5とその接合相手との間のギャップを確保するためのストッパーとして機能する第二の金属ポスト8tを有する半導体装置が実現される。
従って、リフロー時におけるはんだ溶融に伴う半導体素子5の傾きが抑制され、接合相手との間の電気的接続不良の発生防止を図ることのできる半導体装置を実現できる。
従って、リフロー時におけるはんだ溶融に伴う半導体素子5の傾きが抑制され、接合相手との間の電気的接続不良の発生防止を図ることのできる半導体装置を実現できる。
<2.第2の実施の形態>
[2-1.構成例1及び構成例2]
続いて、図12乃至図15を参照して、第2の実施の形態の半導体装置について説明する。
第2の実施の形態の半導体装置は、先に説明した比較例2に対応するもので、半導体素子を別の半導体素子に対してCOC接合(チップオンチップ接合)したものである。このような第2の実施の形態の半導体装置として、以下では構成例1としての半導体装置1Aと構成例2としての半導体装置1Bの二例を挙げる。
[2-1.構成例1及び構成例2]
続いて、図12乃至図15を参照して、第2の実施の形態の半導体装置について説明する。
第2の実施の形態の半導体装置は、先に説明した比較例2に対応するもので、半導体素子を別の半導体素子に対してCOC接合(チップオンチップ接合)したものである。このような第2の実施の形態の半導体装置として、以下では構成例1としての半導体装置1Aと構成例2としての半導体装置1Bの二例を挙げる。
図12及び図13は、構成例1としての半導体装置1Aの構成について説明するための図であり、図12は、半導体装置1Aが備える半導体素子5と半導体素子25の接合前の状態を概略断面図により示し、図13は半導体素子5が半導体素子25と接合された状態の半導体装置1Aを概略断面図により示している。
半導体素子5については、第1の実施の形態で説明したものと同様となるため重複説明は避ける。但し、本構成例においては、半導体素子5の接合相手となる半導体素子25には、第二の金属ポスト8tと対向する位置に金属ポスト8が形成されているため、その分、第二の金属ポスト8tの高さは第1の実施の形態の場合よりも低くされる。
半導体素子25は、先の図2で説明した半導体装置25’と比較して、半導体素子5の第二の金属ポスト8tと対向する位置に形成された金属ポスト8の先端部にはんだ層9が形成されていない点が異なる。
図13に示すように、構成例1としての半導体装置1Aにおいては、半導体素子5と半導体装置25とが、半導体素子5における第一の金属ポスト8sの先端部に形成されたはんだ層9と、半導体素子25における金属ポスト8のうち第一の金属ポスト8sの対向位置に形成された金属ポスト8の先端部に形成されたはんだ層9とを介して接合される。このとき、半導体素子5の第二の金属ポスト8tは、半導体素子25における対向位置に形成された金属ポスト8にその先端部が非接合で当接した状態とされている。
図14及び図15は、構成例2としての半導体装置1Bの構成について説明するための図であり、図14は半導体装置1Bが備える半導体素子5と半導体素子25Aの接合前の状態を概略断面図により示し、図15は半導体素子5が半導体素子25Aと接合された状態の半導体装置1Bを概略断面図により示している。
この場合も半導体素子5については、第1の実施の形態で説明したものと同様となるため重複説明は避ける。
半導体素子25Aは、半導体素子25と比較して、パッド7,7,・・・のうち第二の金属ポスト8tの対向位置のパッド7が省略されてパッシベーション膜10で覆われている点と、半導体基板6’に代えて半導体基板6’Aが設けられた点が異なる。半導体基板6’と半導体素子6’Aとの差は、主に省略されたパッド7に対する配線が存在しない点である。
図15に示すように、構成例2としての半導体装置1Bにおいては、これら半導体素子5と半導体装置25Aとが、半導体素子5における第一の金属ポスト8sの先端部に形成されたはんだ層9と、半導体素子25Aにおける該第一の金属ポスト8sの対向位置に形成された金属ポスト8の先端部に形成されたはんだ層9とを介して接合される。構成例2の場合、半導体素子5の第二の金属ポスト8tは、半導体素子25Aにおけるパッシベーション膜10にその先端部が非接合で当接した状態とされている。
なお、第2の実施の形態においても、第二の金属ポスト8tの数や配置位置、構成材料、高さ等、さらには半導体装置の製造方法については第1の実施の形態の場合と同様であるため、重複説明は避ける。
[2-2.第2の実施の形態のまとめ]
上記のように第2の実施の形態の半導体装置(1A又は1B)においては、半導体素子5が、少なくとも半導体基板6内に形成された配線と電気的に接続された第一の金属ポスト8sを介して別の半導体素子(25又は25A)と接合されている。
上記のように第2の実施の形態の半導体装置(1A又は1B)においては、半導体素子5が、少なくとも半導体基板6内に形成された配線と電気的に接続された第一の金属ポスト8sを介して別の半導体素子(25又は25A)と接合されている。
これにより、半導体素子5が別の半導体素子(25又は25A)に対して電気的且つ機械的に接合された半導体装置が実現される。
すなわち、別の半導体素子上に半導体素子5が適正に実装された半導体装置を実現できる。
すなわち、別の半導体素子上に半導体素子5が適正に実装された半導体装置を実現できる。
また、構成例1として例示したように、第2の実施の形態の半導体装置(1A)においては、別の半導体素子(25)が有する半導体基板(6’)上には複数のパッド7,7,・・・が形成されており、第二の金属ポスト8tの先端が、別の半導体素子のパッド7上に形成された金属ポスト8に当接している。
このように第二の金属ポスト8tの先端が接合相手側の絶縁層(パッシベーション膜10)でなくパッド7上の金属ポスト8に当接されていることで、接合相手との間のギャップが絶縁層の厚みムラに起因して変動してしまうことの防止が図られる。
従って、ギャップコントロールの精度向上を図ることができる。
従って、ギャップコントロールの精度向上を図ることができる。
なお、構成例1では、第二の金属ポスト8tの対向位置のパッド7上に金属ポスト8が形成された場合を例示したが、この場合において、該対向位置のパッド7上の金属ポスト8を省略し、該対向位置のパッド7に対して第二の金属ポスト8tの先端が当接されるように構成することもできる。
これによっても、上記と同様の作用によりギャップコントロールの精度向上を図ることができる。
これによっても、上記と同様の作用によりギャップコントロールの精度向上を図ることができる。
さらに、構成例2として例示したように、第2の実施の形態の半導体装置(1B)においては、別の半導体素子(25A)が有する半導体基板(6’A)上には、複数のパッド7,7,・・・と、各パッド7の間を埋めるようにパターニングされた絶縁層(パッシベーション膜10)とが形成されており、第二の金属ポスト8tの先端が絶縁層に当接している。
これにより、別の半導体素子においては、第二の金属ポスト8tが当接する部分に対してパッド7を形成しておく必要がない。
従って、材料の削減によりコスト削減が図られる。
従って、材料の削減によりコスト削減が図られる。
ここで、パッシベーション膜10(絶縁層)については、成膜がソルダーレジスト層24のようにスピンコート法で行われるものではなく、膜厚のコントロールは比較的容易であり、厚みムラの発生が抑制される。このため、COC接合の場合は、上記のように第二の金属ポスト8tの先端を絶縁層上に当接させてもギャップコントロール精度を比較的高く保つことが可能とされる。
なお、ソルダーレジスト層24の厚みムラのコントロール性が良好であれば、半導体装置1のように配線基板20上に半導体素子5を実装するタイプの半導体装置においても、第二の金属ポスト8tの先端を絶縁層上に当接させる構成を採ることは可能である。
なお、ソルダーレジスト層24の厚みムラのコントロール性が良好であれば、半導体装置1のように配線基板20上に半導体素子5を実装するタイプの半導体装置においても、第二の金属ポスト8tの先端を絶縁層上に当接させる構成を採ることは可能である。
<3.第3の実施の形態>
第3の実施の形態は、第1の実施の形態又は第2の実施の形態の半導体装置を搭載した電子機器100である。
図16に電子機器100の概略構成を示す。
電子機器100は、例えば、横長の扁平な形状に形成された外筐101の内外に所要の各部が配置されて成り、例えば、ゲーム機器として用いられる。外筐101の前面には、左右方向における中央部に表示パネル102が設けられ、表示パネル102の左右にそれぞれ周方向に離隔して配置された操作キー103、103、・・・と操作キー104、104、・・・が設けられている。また、外筐101の前面における下端部には操作キー105、105、・・・が設けられている。操作キー103、103、・・・、操作キー104、104、・・・及び操作キー105、105、・・・は、表示パネル102に表示されたメニュー項目の選択やゲームの進行等に用いられる方向キーや決定キー等として機能する。
外筐101の上面には、外部機器を接続するための接続端子106、電力供給用の供給端子107、107、外部機器との赤外線通信を行う受光窓108等が設けられている。
第3の実施の形態は、第1の実施の形態又は第2の実施の形態の半導体装置を搭載した電子機器100である。
図16に電子機器100の概略構成を示す。
電子機器100は、例えば、横長の扁平な形状に形成された外筐101の内外に所要の各部が配置されて成り、例えば、ゲーム機器として用いられる。外筐101の前面には、左右方向における中央部に表示パネル102が設けられ、表示パネル102の左右にそれぞれ周方向に離隔して配置された操作キー103、103、・・・と操作キー104、104、・・・が設けられている。また、外筐101の前面における下端部には操作キー105、105、・・・が設けられている。操作キー103、103、・・・、操作キー104、104、・・・及び操作キー105、105、・・・は、表示パネル102に表示されたメニュー項目の選択やゲームの進行等に用いられる方向キーや決定キー等として機能する。
外筐101の上面には、外部機器を接続するための接続端子106、電力供給用の供給端子107、107、外部機器との赤外線通信を行う受光窓108等が設けられている。
次に、図17に電子機器100内部の回路構成を示す。
電子機器100は、メインCPU(Central Processing Unit)110とシステムコントローラー120を備えている。メインCPU110とシステムコントローラー120には、例えば、図示しないバッテリーから異なる系統で電力が供給される。また、電子機器100は、ユーザーにより設定された各種の情報を保持するメモリー等の設定情報保持部130を有している。
電子機器100は、メインCPU(Central Processing Unit)110とシステムコントローラー120を備えている。メインCPU110とシステムコントローラー120には、例えば、図示しないバッテリーから異なる系統で電力が供給される。また、電子機器100は、ユーザーにより設定された各種の情報を保持するメモリー等の設定情報保持部130を有している。
メインCPU110は、各種の情報の設定やアプリケーションの選択をユーザーに行わせるためのメニュー画面を生成するメニュー処理部111と、アプリケーションを実行するアプリケーション処理部112とを有している。設定された情報はメインCPU110によって設定情報保持部130に送出され設定情報保持部130において保持される。
システムコントローラー120は操作入力受付部121、通信処理部122及び電力制御部123を有している。 操作入力受付部121によって操作キー103、103、・・・、操作キー104、104、・・・及び操作キー105、105、・・・の状態検出が行われ、通信処理部122によって外部機器との間の通信処理が行われ、電力制御部123によって各部に供給される電力の制御が行われる。
図示は省略したが、第1の実施の形態の半導体装置1は、半導体素子5が、このような電子機器100における例えばメインCPU110及び/又はシステムコントローラー120を構成する半導体素子(半導体チップ)として設けられ、配線基板20がメインCPU110やシステムコントローラー120、設定情報保持部130を搭載するマザーボード(又はマザーボードとの間に配されるインターポーザ)として設けられる。
また、第2の実施の形態の半導体装置1A,1Bは、半導体素子5や半導体素子25,25Aが、例えばメインCPU110、システムコントローラー120がCOC接合された複数の半導体素子を有している場合において、それらの半導体素子として設けられる。
また、第2の実施の形態の半導体装置1A,1Bは、半導体素子5や半導体素子25,25Aが、例えばメインCPU110、システムコントローラー120がCOC接合された複数の半導体素子を有している場合において、それらの半導体素子として設けられる。
このように第1の実施の形態、第2の実施の形態の半導体装置を備えた電子機器100は、リフロー時における半導体素子5の傾きの抑制が図られた半導体装置を備えている。
従って、半導体装置の電気的接合不良の防止が図られた電子機器を実現できる。
従って、半導体装置の電気的接合不良の防止が図られた電子機器を実現できる。
なお、電子機器100としては、ポータブル型に限らず据え置き型の電子機器とすることもできる。
<4.変形例>
以上、本技術に係る実施の形態について説明したが、本技術は上記で例示した具体例に限定されるべきものではない。
例えば、上記では特に言及しなかったが、第二の金属ポスト8tは、第1の実施の形態や第2の実施の形態の構成例1のように接合相手側に形成されたパッドと電気的に接続可能とされた場合には、電源やGND(グランド)などの電極として機能させることもできる。この場合には、半導体素子5における第二の金属ポスト8tが形成されたパッド7は、半導体基板6内に形成された電源配線やGND配線など所定の配線と電気的に接続されるように形成する。
以上、本技術に係る実施の形態について説明したが、本技術は上記で例示した具体例に限定されるべきものではない。
例えば、上記では特に言及しなかったが、第二の金属ポスト8tは、第1の実施の形態や第2の実施の形態の構成例1のように接合相手側に形成されたパッドと電気的に接続可能とされた場合には、電源やGND(グランド)などの電極として機能させることもできる。この場合には、半導体素子5における第二の金属ポスト8tが形成されたパッド7は、半導体基板6内に形成された電源配線やGND配線など所定の配線と電気的に接続されるように形成する。
また、第二の金属ポスト8tが接合相手側のパッドと電気的に接続可能とされた場合には、半導体装置に対し、第二の金属ポスト8tを電極として機能させるか否かの切替制御を行う制御回路を設けることもできる。例えば、半導体素子5の接合相手となる配線基板又は半導体素子として、第二の金属ポスト8tの対向位置にあるパッドが当該配線基板又は当該半導体素子に形成された電源配線やGND配線と接続されているタイプと、配線に非接続とされたタイプの二種が存在する場合において、それら接合相手のタイプに応じて、第二の金属ポスト8tを電源やGNDの電極として機能させるか否かの切替制御を行う制御回路を設けることが考えられる。
図18に、このような制御回路を備えた変形例としての半導体装置1Cの構成例を示す。
半導体装置1Cは、先の構成例1としての半導体装置1Aと同様に半導体素子25上に半導体素子5がCOC実装された構成を採っている。但し、この場合、半導体素子25側からは、はんだ層9,9を介して接合された所定の電極を介して(所定の第一の金属ポスト8sを介して)、半導体素子5側に制御信号Scが入力される。この制御信号Scは、例えば半導体素子25が上記した二種のタイプのうち何れのタイプに属するかを識別するための識別信号とされている。
半導体装置1Cは、先の構成例1としての半導体装置1Aと同様に半導体素子25上に半導体素子5がCOC実装された構成を採っている。但し、この場合、半導体素子25側からは、はんだ層9,9を介して接合された所定の電極を介して(所定の第一の金属ポスト8sを介して)、半導体素子5側に制御信号Scが入力される。この制御信号Scは、例えば半導体素子25が上記した二種のタイプのうち何れのタイプに属するかを識別するための識別信号とされている。
この場合の半導体素子5には、半導体基板6内にスリーステートバッファ40が形成されている。スリーステートバッファ40は、半導体基板6内に形成されたトランジスタ等の素子の組み合わせで形成されており、制御端子が上記の制御信号Scが入力されるパッド7に対して接続され、入力端子が電源配線又はGND配線に対して接続され、出力端子が第二の金属ポスト8tの形成された所定のパッド7に対して接続されている。
スリーステートバッファ40は、制御端子に入力される制御信号Scに基づき、出力端子による出力値を入力端子への入力値とするか、或いは出力端子をハイインピーダンス状態とするかを切り替える。出力端子を入力端子と同値とすれば第二の金属ポスト8tは電源又はGNDの電極として機能し、出力端子をハイインピーダンス状態とすれば第二の金属ポスト8tは電極として機能しないことになる。
これにより、半導体素子5の接合相手が上記の何れのタイプに属するかに応じて、第二の金属ポスト8tを電源又はGNDの電極として機能させるか否かを切り替えることができる。
これにより、半導体素子5の接合相手が上記の何れのタイプに属するかに応じて、第二の金属ポスト8tを電源又はGNDの電極として機能させるか否かを切り替えることができる。
なお、制御回路としては、上記のスリーステートバッファ40に限らず、例えば入力信号Scに基づき第二の金属ポスト8tの導通/非導通の切り替えを行うスイッチ回路など、第二の金属ポスト8tを電極として機能させるか否かの切替制御を行うものであれば他の構成を採ることもできる。
但し、第二の金属ポスト8tを電極として機能させない場合には、該第二の金属ポスト8tがフローティング状態となることは望ましくないため、この点を考慮すると制御回路としては上記で例示したスリーステートバッファ40のようにハイインピーダンス状態への切り替えが可能な構成が採られることが望ましい。
また、上記の制御回路は、第1の実施の形態のように配線基板20上に半導体素子5が実装される場合にも好適に適用することができる。
但し、第二の金属ポスト8tを電極として機能させない場合には、該第二の金属ポスト8tがフローティング状態となることは望ましくないため、この点を考慮すると制御回路としては上記で例示したスリーステートバッファ40のようにハイインピーダンス状態への切り替えが可能な構成が採られることが望ましい。
また、上記の制御回路は、第1の実施の形態のように配線基板20上に半導体素子5が実装される場合にも好適に適用することができる。
上記のような制御回路を備えた半導体装置1Cによれば、半導体素子5をタイプの異なる複数種の接合相手と接合することが可能とされる。
従って、半導体素子5の適用範囲を拡大できる。
従って、半導体素子5の適用範囲を拡大できる。
なお、第二の金属ポスト8tを電源又はGNDの電極として機能させる場合において、第二の金属ポスト8tが接合相手側に形成されたパッド7,22などの電極に対して非接合で当接される構成が採られる場合には、該第二の金属ポスト8tを含む電極は、はんだを介して接合される本来の電極とは別の補助的な電極として設けられることが望ましい。
<5.本技術>
本技術は、以下に示す構成を採ることができる。
(1)
半導体基板と、
前記半導体基板上に形成された複数のパッドと、
前記パッド上にそれぞれ形成された金属ポストとを有し、
前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた
半導体装置。
(2)
前記第二の金属ポストの数が3以上とされている
前記(1)に記載の半導体装置。
(3)
前記第二の金属ポストの先端部に前記はんだ層が形成されていない
前記(1)又は(2)に記載の半導体装置。
(4)
前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されている
前記(1)乃至(3)何れかに記載の半導体装置。
(5)
前記第一の金属ポスト及び前記第二の金属ポストがCu又はNiで構成されている
前記(1)乃至(4)何れかに記載の半導体装置。
(6)
前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されている
前記(1)乃至(5)何れかに記載の半導体装置。
(7)
前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されている
前記(1)乃至(6)何れかに記載の半導体装置。
(8)
前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接している
前記(7)に記載の半導体装置。
(9)
前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、
前記第二の金属ポストの先端が前記絶縁層に当接している
前記(7)に記載の半導体装置。
(10)
前記半導体素子は、
制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備える
前記(8)に記載の半導体装置。
本技術は、以下に示す構成を採ることができる。
(1)
半導体基板と、
前記半導体基板上に形成された複数のパッドと、
前記パッド上にそれぞれ形成された金属ポストとを有し、
前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた
半導体装置。
(2)
前記第二の金属ポストの数が3以上とされている
前記(1)に記載の半導体装置。
(3)
前記第二の金属ポストの先端部に前記はんだ層が形成されていない
前記(1)又は(2)に記載の半導体装置。
(4)
前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されている
前記(1)乃至(3)何れかに記載の半導体装置。
(5)
前記第一の金属ポスト及び前記第二の金属ポストがCu又はNiで構成されている
前記(1)乃至(4)何れかに記載の半導体装置。
(6)
前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されている
前記(1)乃至(5)何れかに記載の半導体装置。
(7)
前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されている
前記(1)乃至(6)何れかに記載の半導体装置。
(8)
前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接している
前記(7)に記載の半導体装置。
(9)
前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、
前記第二の金属ポストの先端が前記絶縁層に当接している
前記(7)に記載の半導体装置。
(10)
前記半導体素子は、
制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備える
前記(8)に記載の半導体装置。
1,1A,1B,1C…半導体装置、5,25,25A…半導体素子、6,6’,6’A…半導体基板、7,22…パッド、8s…第一の金属ポスト、8t…第二の金属ポスト、9…はんだ層、10…パッシベーション膜、4,14…半田ボール、5…保持体、6…導電部、7…絶縁部、15,17…金属ポスト、16…仮基板、20…配線基板、21…基板部、24…ソルダーレジスト層、40…スリーステートバッファ、100…電子機器
Claims (12)
- 半導体基板と、
前記半導体基板上に形成された複数のパッドと、
前記パッド上にそれぞれ形成された金属ポストとを有し、
前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた
半導体装置。 - 前記第二の金属ポストの数が3以上とされている
請求項1に記載の半導体装置。 - 前記第二の金属ポストの先端部に前記はんだ層が形成されていない
請求項1に記載の半導体装置。 - 前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されている
請求項1に記載の半導体装置。 - 前記第一の金属ポスト及び前記第二の金属ポストがCu又はNiで構成されている
請求項1に記載の半導体装置。 - 前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されている
請求項1に記載の半導体装置。 - 前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されている
請求項1に記載の半導体装置。 - 前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接している
請求項7に記載の半導体装置。 - 前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、
前記第二の金属ポストの先端が前記絶縁層に当接している
請求項7に記載の半導体装置。 - 前記半導体素子は、
制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備える
請求項8に記載の半導体装置。 - 半導体基板と、前記半導体基板上に形成された複数のパッドとを有する構造体を作成する構造体作成工程と、
前記構造体における前記パッドのうち所定の前記パッド上に先端部にはんだ層が形成された第一の金属ポストを形成し、前記構造体における別の前記パッド上に前記第一の金属ポストよりも高さの高い第二の金属ポストを形成する金属ポスト形成工程とを有する
半導体装置の製造方法。 - 半導体基板と、前記半導体基板上に形成された複数のパッドと、前記パッド上にそれぞれ形成された金属ポストとを有し、前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた半導体装置を備える
電子機器。
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-
2014
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KR20220147562A (ko) * | 2017-11-28 | 2022-11-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 범프 구조물을 갖는 반도체 디바이스 및 반도체 디바이스의 제조 방법 |
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