JP2015220319A - 窒化物半導体を用いたトランジスタおよびその製造方法 - Google Patents

Abstract

【課題】ドレイン−ソース間容量Ｃｄｓを含む電極間容量の増大を抑えることができる窒化物半導体を用いたトランジスタおよびその製造方法を提供する。【解決手段】ゲート電極８におけるソース電極６側とドレイン電極７側の両方の側面に絶縁膜層９を介して形成され、断面Ｌ字状で浮遊状態のＬ型メタル１０を備える。【選択図】図１

Description

この発明は、ＧａＮに代表される窒化物半導体を用いたトランジスタであって、特に、ＧａＮを用いた高電子移動度トランジスタ（ＨＥＭＴ）およびその製造方法に関する。

例えば、非特許文献１には、ソースフィールドプレート構造（以下、ＳＦＰ構造と記載する）を有するＧａＮ ＨＥＭＴが掲載されている。非特許文献１の図１を参照すると、このＧａＮ ＨＥＭＴでは、チャネル層（ＧａＮバッファ）上にスペーサ層（ＡｌＮ）とバリア層（ＡｌＧａＮ）が結晶成長され、このバリア層上に窒化膜（Ｓｉ_３Ｎ_４）、ソース電極、ゲート電極およびドレイン電極が形成されてから、ゲート電極上に窒化膜（Ｓｉ_３Ｎ_４）が形成されている。なお、非特許文献１の図１では、スペーサ層（ＡｌＮ）が挿入されているが、仮にスペーサ層がない場合でも従来の構造を説明する上で問題はない。

そして、上記ＧａＮ ＨＥＭＴにおいて、ソース電極に接続された金属がゲート電極上の窒化膜（Ｓｉ_３Ｎ_４）の上にさらに形成されている。この構造がＳＦＰ構造であって、ゲート電極上の金属はソースフィールドプレートと呼ばれている。
従来の構造の特徴は、ゲート電極の上面および側面（ドレイン側）に絶縁膜を介して、フィールドプレートが形成されており、フィールドプレートがソースに接地されている点にある。

ＧａＮ ＨＥＭＴは、高周波増幅器やパワースイッチ回路に用いられる。これら増幅器やスイッチ回路を高周波化するためには、トラップによるＲＦ動作時のオン抵抗の増大を抑えることが必須である。このオン抵抗の増大を抑える手法の１つとしてＳＦＰの装荷がある。一般的に、ＳＦＰを装荷すると、ゲート電極端の電界集中を緩和することができ、トラップによるＲＦ動作時のオン抵抗の増大および信頼性の劣化を抑えることができる。

Ｙ．−Ｆ．Ｗｕ， Ｍ．Ｍｏｏｒｅ， Ｔ．Ｗｉｓｌｅｄｅｒ， Ｕ．Ｋ．Ｍｉｓｈｒａ ａｎｄ Ｐ．Ｐａｒｉｋｈ， "Ｆｉｅｌｄ−ｐｌａｔｅｄ ＧａＮ ＨＥＭＴｓ ａｎｄ Ａｍｐｌｉｆｉｅｒｓ"， Ｃｏｍｐｏｕｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｓｙｍｐｏｓｉｕｍ ２００５ ＩＥＥＥ ｐｐ．１７０−１７２．

しかしながら、ＳＦＰを装荷した場合、ゲート−ソース間容量Ｃｇｓおよびドレイン−ソース間容量Ｃｄｓが増大するというディメリットがある。特にスイッチ回路におけるオフ容量のうち最も支配的なＣｄｓの増大は、スイッチ回路の高周波特性に悪影響を及ぼす。
従って、スイッチ回路用のＧａＮ ＨＥＭＴにＳＦＰを装荷する場合、Ｃｄｓの増加に伴う高周波特性の劣化を低減させる必要がある。

この発明は、上記のような課題を解決するためになされたもので、ドレイン−ソース間容量Ｃｄｓを含む電極間容量の増大を抑えることができる窒化物半導体を用いたトランジスタおよびその製造方法を得ることを目的とする。

この発明に係る窒化物半導体を用いたトランジスタは、電子が走行するチャネル層と、チャネル層の上部に設けられ、Ｉｎ、Ａｌ、Ｇａの少なくとも一つおよびＮを含んで構成されて、チャネル層内に２次元電子ガスを形成するバリア層とを備える高電子移動度トランジスタ構造を有したトランジスタにおいて、ゲート電極のソース電極側またはドレイン電極側の側面もしくは両方の側面に絶縁膜を介して形成され、断面Ｌ字状で浮遊状態のメタルを備えたことを特徴とする。

この発明によれば、ドレイン−ソース間容量Ｃｄｓを含む電極間容量の増大を抑えることができるという効果がある。

この発明の実施の形態１に係るＧａＮ ＨＥＭＴの断面図である。 構造Ａ（従来）と構造Ｂ（本発明）の電界低減率の計算結果を示す図である。 構造Ａ（従来）と構造Ｂ（本発明）のドレイン−ソース間容量の計算結果を示す図である。 ドレイン−ソース間容量と最大電界のＬ型メタル長の依存性を示す図である。 この発明の実施の形態２に係るＧａＮ ＨＥＭＴの断面図である。 この発明の実施の形態３に係るＧａＮ ＨＥＭＴの製造工程（その１）を示す図である。 実施の形態３に係るＧａＮ ＨＥＭＴの製造工程（その２）を示す図である。

実施の形態１．
図１は、この発明の実施の形態１に係るＧａＮ ＨＥＭＴの断面図である。図１に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９、およびＬ型メタル１０を備えて構成される。なお、実際には素子分離領域および配線などがあるが、本発明の特徴部分とは関連がないため、図１において記載を省略している。また、本発明に係るＧａＮ ＨＥＭＴは、スイッチ回路として利用される。

基板１は、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ基板などが用いられる。特に、熱伝導率の良好な半絶縁性ＳｉＣ基板が一般的に利用されるが、半導体基板として非常に一般的なＳｉ基板も価格が安いため、よく用いられている。
バッファ層２は、基板１とチャネル層３の間に挿入される層であり、チャネル層３の結晶性を向上させること、および電子をチャネルに閉じ込めることを目的として、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮおよびこれらの超格子などの様々な構造が用いられる。

チャネル層３は、トランジスタ動作に必要な電子（電流）が流れる層である。典型的なチャネル層はＧａＮ層であるが、ＩｎＧａＮ、ＡｌＧａＮやこれらの多層構造も使うことができる。チャネル層３に不純物をドープすることで、ゲートの制御性を向上させることができ、不純物としては、半導体を半絶縁性にする遷移金属であるＦｅや、Ｃが用いられる。不純物ドープのプロファイルは、いかなるものでも本発明の効果は得られる。

バリア層４は、ＡｌＧａＮ単層がよく用いられるが、これ以外にも組成、層厚、不純物濃度の異なる複数のＡｌＧａＮ、ＡｌＧａＮとＧａＮまたはＡｌＮとの組み合わせであっても、この発明の効果は得られる。また、チャネル層３とバリア層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。

絶縁膜層５は、バリア層４上に形成され、バリア層４の表面におけるトラップ数を抑制する役割を有している。この絶縁膜層５には、材料としてＳｉＮあるいはＳｉＯなどのドナーの役割を果たすＳｉを含む絶縁膜がよく用いられる。絶縁膜層５にＳｉを含んでいれば、ドナーとしてバリア層４に電子を供給してバリア層４の表面上のトラップ数を減らすことができる。なお、図１には、ゲート電極８下の一部（図１中のゲート電極８下の左右横の部分）にも絶縁膜層５があるが、この部分に絶縁膜層５がなくても、本発明の効果は得られる。

ソース電極６およびドレイン電極７は、チャネル層３内の電流（電子）をＨＥＭＴの外に取り出す電極である。このため、電極と２次元電子ガスの間に抵抗をできるだけ少なくするように形成される。なお、図１ではソース電極６およびドレイン電極７がバリア層４に接するように形成された例を示したが、直接２次元電子ガスに接するように形成してもよい。さらに、ソース電極６とドレイン電極７の下側にはｎ＋領域を形成してもよい。

ゲート電極８は、バリア層４とショットキー接触する金属を含むように形成され、ゲート電極８の下側の２次元電子ガス濃度を制御することでトランジスタ動作が実現される。
絶縁膜層９は、絶縁膜層５およびゲート電極８上に形成され、カバレッジのために材料としてＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３が用いられる。ただし、これらのうち、いかなる種類の材料であっても、本発明の効果は得られる。

Ｌ型メタル１０は、本発明の特徴的な構造部分であり、図１に示すようにゲート電極８のソース電極６側およびドレイン電極７側の各側面に絶縁膜層９を介して形成された断面Ｌ字状のメタルである。また、Ｌ型メタル１０は、ソース電極６、ドレイン電極７およびゲート電極８のいずれにも接続されていない浮遊状態のメタルである。
Ｌ型メタル１０の厚さは、その断面形状がＬ型になる程度まで薄くなっている。
また、ゲート電極８の下面をバリア層４の中に形成する構造（ゲートリセス構造）としてもよい。Ｌ型メタル１０以外の基板１から絶縁膜層９に至る構造がいかなるものであっても、本発明に適用することが可能である。
なお、Ｌ型メタル１０の横方向の長さ、すなわち絶縁膜層９との界面からソース電極６側へ延びる長さと、絶縁膜層９との界面からドレイン電極７側へ延びる長さを、いわゆるＬ型メタル長とし、Ｌｆｐと定義する。

次に、本発明の構造で上記効果が得られる原理について説明する。
本発明は、スイッチ用のＧａＮ ＨＥＭＴにおいて、ゲート電極端の電界集中を緩和しつつ、ドレイン−ソース間容量Ｃｄｓを含む電極間容量の低減を図った構造を提案する。
一般に、ＧａＮ ＨＥＭＴを高周波化するためにソースフィールドプレート（ＳＦＰ）を装荷することにより、ゲート電極端の電界を分散させて電界の低減を図る手法が用いられている。ゲート電極端の電界を低減することで、トラップによるＲＦ動作時のオン抵抗増大を抑制し、ゲートリーク電流を低減することができる。
しかしながら、その一方でＳＦＰはソース電極に接地されているため、ＳＦＰからドレイン電極側の２次元電子ガスへ電気力線が生じてゲート−ソース間容量Ｃｇｓとドレイン−ソース間容量Ｃｄｓが増大する。これにより、高周波特性が劣化するというディメリットが生じる。

そこで、本発明では、上述したような断面Ｌ字状で浮遊状態のＬ型メタル１０を、絶縁膜層９を介してゲート電極８の左右の側面部に装荷する。このＬ型メタル１０を装荷することにより、従来のＳＦＰ構造と同様にゲート電極８の端部における電界集中を緩和することができる。また、Ｌ型メタル１０を浮遊状態にすることにより、ドレイン−ソース間容量Ｃｄｓを増大させることなく、ドレイン−ソース間容量Ｃｄｓの低減を図ることが可能である。すなわち、浮遊状態のＬ型メタル１０を装荷することで、オフ時の空乏層領域をＬ型メタル１０の直下まで拡大させることができ、ドレイン−ソース間容量Ｃｄｓを低減できる。さらに、断面Ｌ字状のメタルとすることによりＬ型メタル１０から２次元電子ガスに向かう電気力線の本数を減らすことができるため、ゲート−ソース間容量Ｃｇｓとドレイン−ソース間容量Ｃｄｓをさらに低減することが可能である。

上述した原理をデバイスシミュレーションで検証した結果を示す。
図２は、構造Ａ（従来）と構造Ｂ（本発明）の電界低減率の計算結果を示す図であり、従来の構造Ａと図１に示した本発明の構造Ｂとでチャネル層内の最大電界を計算した場合を示している。また、図３は、構造Ａ（従来）と構造Ｂ（本発明）のドレイン−ソース間容量Ｃｄｓの計算結果を示す図であって、従来の構造Ａと図１に示した本発明の構造Ｂでドレイン−ソース間容量Ｃｄｓを計算した場合を示している。

図２および図３において、従来の構造ＡはＳＦＰを装荷した構造であり、本発明の構造ＢはＬ型メタル１０を装荷した構造である。すなわち、構造Ａと構造Ｂの違いはＳＦＰであるか、Ｌ型メタル１０であるかの違いだけであり、図１における基板１から絶縁膜層９に至る構造は同じである。

図２において、電界に関しては、ゲート電圧Ｖｇが−４０Ｖ、ドレイン電圧Ｖｄが０Ｖであるときのバリア層４とチャネル層３との界面から０．５ｎｍ下の電界分布を計算した。
また図２は、ゲート電極上のメタルがない構造（ＦＰなし構造）に対する構造Ａ，Ｂの最大電界の低減率を示している。図２から明らかなように、本発明の構造Ｂにおいても、従来の構造Ａと同様に最大電界の低減効果（両方の構造ともに１４％程度の低減）が得られたことが分かる。

図３において、ドレイン−ソース間容量Ｃｄｓに関しては、ゲート電圧Ｖｇが−４０Ｖ、ドレイン電圧Ｖｄが０ＶであるときのＳパラメータを計算して小信号等価回路から求めた。
図３から明らかなように、本発明の構造Ｂは、従来の構造Ａよりもドレイン−ソース間容量Ｃｄｓを低減できていることが分かる。これは、本発明の構造Ｂでは、従来の構造Ａよりも空乏層が拡大するためである。

図４は、ドレイン−ソース間容量と最大電界のＬ型メタル長の依存性を示す図であり、本発明の構造ＢにおいてＬ型メタル長Ｌｆｐとチャネル層３内の最大電界Ｅｍａｘおよびドレイン−ソース間容量Ｃｄｓとの関係をデバイスシミュレーションで計算した結果を示している。図４中に矢印で示すように、Ｌ型メタル長Ｌｆｐが１．０μｍ近傍よりも増大すると、最大電界Ｅｍａｘは増大する。これは、Ｌ型メタル長Ｌｆｐが増大するに伴い、Ｌ型メタル１０の端部への電界分散効果が小さくなるためである。
従って、電界増大を抑えるためには、Ｌ型メタル１０は、Ｌ型メタル長Ｌｆｐが０よりも大きく、１．０μｍ以下である構造が好適である。
さらに、Ｌ型メタル長Ｌｆｐが１．０±０．１μｍの構造であると、電界増大を抑えつつ、ドレイン−ソース間容量Ｃｄｓを最も低減することが可能である。

以上のように、この実施の形態１によれば、図１に示すように、ゲート電極８におけるソース電極６側とドレイン電極７側の両方の側面に絶縁膜層９を介して形成され、断面Ｌ字状で浮遊状態のＬ型メタル１０を備えることにより、ドレイン−ソース間容量Ｃｄｓを含む電極間容量の増大を抑えることができる。
すなわち、ゲート電極８の端部における電界をＬ型メタル１０の端部に分散させることで電界集中を緩和でき、かつＬ型メタル１０が浮遊状態であるため、ドレイン−ソース間容量Ｃｄｓの増大を抑えることができる。さらに、Ｌ型メタル１０は、断面Ｌ字状であるため、Ｌ型メタル１０から２次元電子ガスへ延びる電気力線の本数を減らすことができることから、ゲート−ソース間容量Ｃｇｓとドレイン−ソース間容量Ｃｄｓを低減することができる。

なお、上記実施の形態１では、Ｌ型メタル１０を、ゲート電極８のソース電極６側およびドレイン電極７側の各側面に絶縁膜層９を介して形成した場合を示したが、本発明は、これに限定されるものではない。例えば、Ｌ型メタル１０をゲート電極８のいずれか一方の側面にのみ、すなわちゲート電極８のソース電極６側またはドレイン電極７側の側面に形成してもよい。このように構成することでも、上記と同様の効果を得ることができる。

また、この実施の形態１によれば、Ｌ型メタル１０のＬ型メタル長が０よりも大きく、１．０μｍ以下であるので、チャネル層３内の最大電界Ｅｍａｘを低減することができる。特に、Ｌ型メタル長を１．０±０．１μｍとすることにより、電界増大を抑えつつ、ドレイン−ソース間容量Ｃｄｓを最も低減することが可能である。

実施の形態２．
図５は、この発明の実施の形態２に係るＧａＮ ＨＥＭＴの断面図である。図５に示すトランジスタと実施の形態１で示したトランジスタ（図１）とでは、ゲート電極８の上面にもメタルが存在する点で異なる。すなわち、図５では、図１のＬ型メタル１０の代わりに、断面π字状のπ型メタル１０Ａが配置されている。

π型メタル１０Ａも、ソース電極６、ドレイン電極７およびゲート電極８のいずれにも接続されていない浮遊状態のメタルであり、Ｌ型メタル１０と同様に機能する。
ただし、π型メタル１０Ａはゲート電極８の上面のメタルを除去する必要がないため、Ｌ型メタル１０よりも製造が容易であるというメリットがある。

実施の形態３．
実施の形態３では、この発明に係るＧａＮ ＨＥＭＴの製造方法について説明する。
図６は、この発明の実施の形態３に係るＧａＮ ＨＥＭＴの製造工程（その１）を示す図であり、各製造工程における製造物の断面図を示している。また、図７は、実施の形態３に係るＧａＮ ＨＥＭＴの製造工程（その２）を示す図であり、同様に、各製造工程における製造物の断面図を示している。
実施の形態１，２に係るＧａＮ ＨＥＭＴ（図１，５）は同じ製造方法で作製することができ、図６（ａ）から図６（ｆ）まで、図７（ａ）から図７（ｃ）までの製造工程ごとに説明する。

まず、図６（ａ）に示す工程において、基板１上にバッファ層２、チャネル層３およびバリア層４を形成する。これらの層形成には、ＭＯＣＶＤ法またはＭＢＥ法を用いることができる。次に、図６（ｂ）に示す工程において、バリア層４の上に絶縁膜層５を形成する。絶縁膜層５の材料としてはＳｉＮ、ＳｉＯが典型的であるが、Ｓｉを含んだ絶縁膜であれば他の材料であってもよい。また、形成方法についても、ｃａｔ−ＣＶＤ法、プラズマＣＶＤ法、スパッタ法など、様々な方法を使用することができる。

続いて、図６（ｃ）に示すように、ソース電極６およびドレイン電極７を形成する。
レジストやＳｉＯなどのマスクにソース電極６およびドレイン電極７に対応する部分が開口したレジストやＳｉＯなどのマスクを用いてエッチングする。これにより、ソース電極６およびドレイン電極７に対応する部分の絶縁膜層５を除去する。この後、除去部分にＴｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を形成して熱処理することで、ソース電極６およびドレイン電極７が完成する。この工程においてＳｉイオンなどのドーパントを注入し、電気的に活性化する熱処理を追加することも可能である。

次に、図６（ｄ）に示すように、ゲート電極８を形成する領域に開口を持ったパターンを、写真製版によってレジスト１１で形成し、エッチングによりゲート電極８を形成する領域の絶縁膜層５を除去する。また、この工程でバリア層４の一部（場合によっては全て）を除去すると、リセスゲート構造を形成することができる。

次いで、図６（ｅ）に示す工程で、ゲート電極８を形成する領域に対応する絶縁膜層５の開口とその周縁部が露出したパターンを、写真製版によってレジスト１１で形成する。
この後、ショットキー特性を有する金属をＥＢ（電子ビーム）蒸着あるいはスパッタ法により蒸着し、レジスト１１を除去（リフトオフ）する。これにより、図６（ｆ）に示すように、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成することができる。

次に、図７（ａ）に示すように絶縁膜層５とゲート電極８の上に絶縁膜層９を形成する。
絶縁膜層９の材料としては、絶縁膜層５と同様に、ＳｉＮ、ＳｉＯが典型的であるが、Ｓｉを含んだ絶縁膜であれば他の材料であってもよい。
この後、図７（ｂ）に示すように、写真製版によってＬ型メタル１０を形成する開口を持ったパターンをレジスト１１で形成する。このとき、レジスト１１の開口部の寸法は、図４を用いて説明したようなＬ型メタル長になるように設定する。
このレジスト１１を介して、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属によってπ型メタル１０Ａを形成する。このとき、ゲート電極８の側面に位置するメタルがＬ型になるように金属はできるだけ薄くする。
この状態でレジスト１１を除去した構造が、実施の形態２（図５）のＧａＮ ＨＥＭＴである。

実施の形態１（図１）のＧａＮ ＨＥＭＴを作製する場合、図７（ｃ）に示すように、ゲート電極８の上部のみが開口するパターンをレジスト１１で形成する。
そして、このレジスト１１を介して、ゲート電極８の上面のメタルのみをスパッタなどでエッチングする。この後、レジスト１１を除去すれば、実施の形態１（図１）のＧａＮ ＨＥＭＴを得ることができる。
なお、以降の工程で、保護膜や配線、ビアホール配線、容量および抵抗を必要に応じて作成するが、ここでは説明を省略する。

以上のように、この実施の形態３によれば、ゲート電極８の上面および側面に絶縁膜層９を介してπ型メタル１０Ａを形成するステップと、ゲート電極８の上面に対応する部分のメタルをエッチングするステップとを備える。このようにすることで、実施の形態１に示した効果が得られるＧａＮ ＨＥＭＴを製造することができる。

なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ 基板、２ バッファ層、３ チャネル層、４ バリア層、５，９ 絶縁膜層、６ ソース電極、７ ドレイン電極、８ ゲート電極、９ 絶縁膜層、１０ Ｌ型メタル、１０Ａ π型メタル、１１ レジスト。

Claims (5)

1. 電子が走行するチャネル層と、前記チャネル層の上部に設けられ、Ｉｎ、Ａｌ、Ｇａの少なくとも一つおよびＮを含んで構成されて、前記チャネル層内に２次元電子ガスを形成するバリア層とを備える高電子移動度トランジスタ構造を有したトランジスタにおいて、
   ゲート電極のソース電極側またはドレイン電極側の側面もしくは両方の側面に絶縁膜を介して形成され、断面Ｌ字状で浮遊状態のメタルを備えたことを特徴とする窒化物半導体を用いたトランジスタ。
2. 前記メタルは、前記ソース電極側または前記ドレイン電極側の長さが０よりも大きく、１．０μｍ以下であることを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
3. 前記メタルは、前記ソース電極側または前記ドレイン電極側の長さが１．０±０．１μｍであることを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
4. 前記ゲート電極の両側面にそれぞれ形成されたメタルは、前記ゲート電極の上面に前記絶縁膜を介して形成されたメタルと繋がっていることを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
5. 請求項１記載の窒化物半導体を用いたトランジスタの製造方法において、
   前記ゲート電極の上面および側面に前記絶縁膜を介して前記メタルを形成するステップと、
   前記ゲート電極の上面に対応する部分の前記メタルをエッチングするステップとを備えることを特徴とする窒化物半導体を用いたトランジスタの製造方法。

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