JP2015216541A - Receiving device - Google Patents
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Abstract
Description
本発明の実施形態は、受信装置に関する。 Embodiments described herein relate generally to a receiving apparatus.
デジタル受信装置は、受信したアナログ信号をアナログ・デジタル変換器を用いてデジタル信号に変換し、当該デジタル信号に対して信号処理を行う。デジタル受信装置は、デジタル信号に対する信号処理を行うことにより所望の信号を受信した信号から取得する。近年、1GHz以上の周波数でサンプリングを行えるアナログ・デジタル変換器も開発されている。このような高速に動作するアナログ・デジタル変換器をデジタル受信装置に用いることにより、デジタル受信装置が受信対象とする帯域を広帯域化することが可能となる。 The digital receiver converts the received analog signal into a digital signal using an analog / digital converter, and performs signal processing on the digital signal. The digital reception device acquires a desired signal from the received signal by performing signal processing on the digital signal. In recent years, an analog / digital converter capable of sampling at a frequency of 1 GHz or more has been developed. By using such a high-speed analog-to-digital converter for a digital receiver, it is possible to widen the band that is received by the digital receiver.
上述のように受信対象を広帯域化した場合、アナログ・デジタル変換器によって逐次得られるデジタル信号の量が増加して信号処理における演算量などの処理負荷が大幅に増加することになる。リアルタイム性が要求されない用途では、逐次得られるデジタル信号をメモリ等に記憶させた後にデジタル信号に対して信号処理を順次行って所望の信号を取得することになる。一方、リアルタイム性が要求される用途では、増加する演算量に応じて信号処理に要する時間を短縮する必要がある。信号処理に要する時間を短縮するために信号処理に用いられているDSP(Digital Signal Processor)やCPU(Central Processing Unit)の動作周波数を高くすることが考えられる。しかし、アナログ・デジタル変換器の高速化に合わせてDSPやCPUの動作周波数を高くすることができず、リアルタイム性を損なう場合があった。 As described above, when the reception target is widened, the amount of digital signals sequentially obtained by the analog / digital converter increases, and the processing load such as the amount of calculation in signal processing increases significantly. In applications where real-time performance is not required, a digital signal obtained sequentially is stored in a memory or the like, and then signal processing is sequentially performed on the digital signal to obtain a desired signal. On the other hand, in applications that require real-time performance, it is necessary to reduce the time required for signal processing in accordance with the increasing amount of computation. In order to shorten the time required for signal processing, it is conceivable to increase the operating frequency of a DSP (Digital Signal Processor) or CPU (Central Processing Unit) used for signal processing. However, the operating frequency of the DSP and CPU cannot be increased in accordance with the increase in the speed of the analog / digital converter, and the real-time property may be impaired.
本発明が解決しようとする課題は、受信対象の広帯域化に応じた信号処理速度の高速化を容易にする受信装置を提供することである。 The problem to be solved by the present invention is to provide a receiving apparatus that facilitates increasing the signal processing speed in accordance with the widening of the reception target.
実施形態の受信装置は、アナログ・デジタル変換部と、第1の振分スイッチと、第1の並替部と、第1の信号処理部と、第2の信号処理部とを持つ。アナログ・デジタル変換部は、受信信号を予め定められた第1の周期でサンプリングして得られたサンプリング値を逐次出力する。第1の振分スイッチは、アナログ・デジタル変換部から出力されるサンプリング値を第1のサンプリング値系列と第2のサンプリング値系列とに交互に振り分けて順次出力する。第1の並替部は、第1のサンプリング値系列のサンプリング値が出力されるごとに、第1のサンプリング値系列の第1のサンプリング値と、第2のサンプリング値系列において第1のサンプリング値と同じタイミングで振分スイッチから出力された第2のサンプリング値と、第1のサンプリング値系列において第1のサンプリング値の次に出力された第3のサンプリング値とを同じタイミングで出力する。第1の信号処理部は、第1のサンプリング値及び第2のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する。第2の信号処理部は、第2のサンプリング値及び第3のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する。 The receiving apparatus according to the embodiment includes an analog / digital conversion unit, a first sorting switch, a first rearrangement unit, a first signal processing unit, and a second signal processing unit. The analog / digital converter sequentially outputs the sampling values obtained by sampling the received signal at a predetermined first period. The first distribution switch alternately outputs the sampling values output from the analog / digital conversion unit to the first sampling value series and the second sampling value series, and sequentially outputs them. The first rearrangement unit outputs the first sampling value in the first sampling value series and the first sampling value in the second sampling value series each time the sampling value in the first sampling value series is output. The second sampling value output from the distribution switch at the same timing and the third sampling value output next to the first sampling value in the first sampling value series are output at the same timing. The first signal processing unit sequentially outputs signal processing results obtained by signal processing based on the first sampling value and the second sampling value. The second signal processing unit sequentially outputs signal processing results obtained by signal processing based on the second sampling value and the third sampling value.
以下、実施形態の受信装置を、図面を参照して説明する。図1は、実施形態の受信装置1の構成例を示すブロック図である。図1に示すように、受信装置1は、アンテナ10、低ノイズ増幅器11、フィルタ回路12、アナログ・デジタル変換器13、デジタル信号処理部14−1及びデジタル信号処理部14−2を備えている。
Hereinafter, a receiver according to an embodiment will be described with reference to the drawings. FIG. 1 is a block diagram illustrating a configuration example of the
低ノイズ増幅器11は、アンテナ10で受信した受信信号を増幅する。低ノイズ増幅器11は、増幅した受信信号をフィルタ回路12に出力する。フィルタ回路12は、低ノイズ増幅器11で増幅された受信信号において所望の周波数帯以外の信号成分を減衰させ、所望の周波数帯の信号成分をアナログ・デジタル変換器13に出力する。フィルタ回路12には、例えばローパスフィルタや、バンドパスフィルタなどが用いられる。
The
アナログ・デジタル変換器13は、フィルタ回路12が出力する信号に対して所定のサンプリング周波数でサンプリングをしてデジタル信号に変換する。アナログ・デジタル変換器13は、変換により得られたサンプリング値を示すデジタル信号を時系列順に、デジタル信号処理部14−1とデジタル信号処理部14−2とに対して交互に出力する。
The analog /
アナログ・デジタル変換器13は、サンプリングで得られたサンプリング値をデジタル信号処理部14−1に出力すると、次のサンプリングで得られるサンプリング値をデジタル信号処理部14−2に出力する。更に次のサンプリングで得られるサンプリング値は、デジタル信号処理部14−1に出力される。また、また、アナログ・デジタル変換器13は、出力するデジタル信号と同期したクロック信号をデジタル信号処理部14−1とデジタル信号処理部14−2とに出力する。
When the analog /
なお、アナログ・デジタル変換器13がデジタル信号処理部14−1とデジタル信号処理部14−2とに出力するデジタル信号は、クロック信号の立ち上がりエッジと立ち下がりエッジとに同期している。デジタル信号処理部14−1とデジタル信号処理部14−2とは、アナログ・デジタル変換器13が出力するクロック信号に同期して動作する。
The digital signal output from the analog /
図1においては、アナログ・デジタル変換器13からデジタル信号処理部14−1に出力されるデジタル信号は、DATAEVENと示されている。また、アナログ・デジタル変換器13からデジタル信号処理部14−2に出力されるデジタル信号はDATAODDと示されている。また、デジタル信号処理部14−1及びデジタル信号処理部14−2に入力されるクロック信号は、DCLKと示されている。
In FIG. 1, the digital signal output from the analog /
デジタル信号処理部14−1及びデジタル信号処理部14−2は、アナログ・デジタル変換器13が出力するデジタル信号に対して信号処理を施す。デジタル信号処理部14−1及びデジタル信号処理部14−2それぞれは、信号処理により得られた結果を出力する。受信装置1では、デジタル信号処理部14−1及び14−2により受信信号に対する直交復調が行われ、復調結果がデジタル信号処理部14−1及び14−2から出力される。また、受信装置1では、アナログ・デジタル変換器13からデジタル信号処理部14−1に出力されるデジタル信号を同相成分(I成分)として扱う。アナログ・デジタル変換器13からデジタル信号処理部14−2に出力されるデジタル信号を直交成分(Q成分)として扱う。
The digital signal processing unit 14-1 and the digital signal processing unit 14-2 perform signal processing on the digital signal output from the analog /
デジタル信号処理部14−1とデジタル信号処理部14−2とは同じ構成を有している。説明の重複を避けるために、デジタル信号処理部14−1の構成を説明してデジタル信号処理部14−2の構成の説明を省略する。デジタル信号処理部14−1は、振分スイッチ141、乗算器142、乗算器143、並替器144、信号処理回路145及び信号処理回路146を有している。
The digital signal processing unit 14-1 and the digital signal processing unit 14-2 have the same configuration. In order to avoid duplication of description, the configuration of the digital signal processing unit 14-1 will be described, and the description of the configuration of the digital signal processing unit 14-2 will be omitted. The digital signal processing unit 14-1 includes a
振分スイッチ141は、アナログ・デジタル変換器13から入力されるサンプリング値を、クロック信号に同期してサンプリング値系列Aとサンプリング値系列Bとに交互に振り分ける。振分スイッチ141は、サンプリング値系列Aを乗算器142に出力し、サンプリング値系列Bを乗算器143に出力する。振分スイッチ141は、クロック信号の立ち上がりエッジに同期してアナログ・デジタル変換器13から出力されるサンプリング値を乗算器142に出力する。振分スイッチ141は、乗算器142に出力するサンプリング値を、クロック信号の次の立ち上がりエッジまで維持する。また、振分スイッチ141は、クロック信号の立ち下がりエッジに同期してアナログ・デジタル変換器13から出力されるサンプリング値を乗算器142に出力する。振分スイッチ141は、乗算器143に出力するサンプリング値を、クロック信号の次の立ち下がりエッジまで維持する。
The
乗算器142は、振分スイッチ141から出力されるサンプリング値に「1」を乗算し、乗算結果をクロック信号の立ち上がりエッジに同期してラッチする。乗算器142は、ラッチしている乗算結果を並替器144に出力する。乗算器143は、振分スイッチ141から出力されるサンプリング値に「−1」を乗算し、乗算結果をクロック信号の立ち上がりエッジに同期してラッチする。乗算器143は、ラッチしている乗算結果を並替器144に出力する。
The
デジタル信号処理部14−1には、アナログ・デジタル変換器13で得られたサンプリング値が一つ置きに入力される。また、デジタル信号処理部14−1に入力されるサンプリング値の系列に対して「1」と「−1」とを交互に乗算することにより、アナログ・デジタル変換器13で得られるサンプリング値{Xi,Xi+1,Xi+2,Xi+3;i=0,1,2,3,…}に対して、「1」、「0」、「−1」、「0」を乗じていることになる。一方、デジタル信号処理部14−2では、アナログ・デジタル変換器13で得られるサンプリング値{Xi+1,Xi+2,Xi+3,Xi+4;i=0,1,2,3,…}に対して、「1」、「0」、「−1」、「0」を乗じていることになる。これは、デジタル信号処理部14−1に対して入力されるサンプリング値の系列に対して、1周期が4サンプル分の正弦波を乗じていることになる。一方、デジタル信号処理部14−2に対して入力されるサンプリング値の系列に対して、デジタル信号処理部14−1における正弦波に対して位相が90度ずれた正弦波を乗じていることになる。すなわち、デジタル信号処理部14−1において受信信号の同相成分に対する処理が行われ、デジタル信号処理部14−2において受信信号の直交成分に対する処理が行われることになる。
Every other sampling value obtained by the analog-
並替器144は、乗算器142が出力する乗算結果と乗算器143が出力する乗算結果とを入力する。並替器144は、各乗算結果に対応するサンプリング値の時系列に基づいて異なる2組の乗算結果を出力する。並替器144は、2組の乗算結果のうち一方の組の乗算結果を信号処理回路145に出力し、他方の組の乗算結果を信号処理回路145に出力する。並替器144は、クロック信号の立ち上がりエッジに同期して、2組の乗算結果を出力する。
The
信号処理回路145及び信号処理回路146は、並替器144が順次出力する乗算結果に対してデジタル信号処理を逐次行う。信号処理回路145及び信号処理回路146は、デジタル信号処理によって得られた結果を逐次出力する。信号処理回路145及び信号処理回路146は、例えばFIRフィルタやIIRフィルタとして構成される。
The
図2は、本実施形態における並替器144の構成例を示すブロック図である。図2に示すように、並替器144は、クロック信号の立ち上がりエッジに同期して動作する7個のフリップフロップa〜gを有している。フリップフロップa〜gそれぞれは、クロック信号の立ち上がりエッジに同期して、入力される値をラッチして出力する。
FIG. 2 is a block diagram illustrating a configuration example of the
フリップフロップaは、乗算器142が出力する乗算結果を入力する。フリップフロップaは、ラッチした値をフリップフロップdに出力する。フリップフロップb及びフリップフロップcは、乗算器143が出力する乗算結果を入力する。フリップフロップbは、ラッチした値をフリップフロップeに出力する。フリップフロップcは、ラッチした値をフリップフロップfに出力する。
The flip-flop a inputs the multiplication result output from the
フリップフロップdは、フリップフロップaが出力する値を入力する。フリップフロップdは、ラッチした値を信号処理回路145に出力する。フリップフロップeは、フリップフロップbが出力する値を入力する。フリップフロップeは、ラッチした値を信号処理回路145に出力する。フリップフロップfは、フリップフロップcが出力する値を入力する。フリップフロップfは、ラッチした値を信号処理回路146に出力する。フリップフロップgは、乗算器142が出力する乗算結果を入力する。フリップフロップgは、ラッチした値を信号処理回路146に出力する。
The flip-flop d receives the value output from the flip-flop a. The flip-flop d outputs the latched value to the
図3は、本実施形態のデジタル信号処理部14−1の動作を示すタイミングチャートである。図3に示すタイミングチャートにおいて、横軸は時間を示している。また、タイミングチャートには、アナログ・デジタル変換器13が出力するクロック信号(DCLK)と、アナログ・デジタル変換器13が出力するサンプリング値を示すデジタル信号(DATAEVEN)と、振分スイッチ141から乗算器142への出力Aと、振分スイッチ141から乗算器143への出力Bと、乗算器142の出力と、乗算器143の出力と、並替器144のフリップフロップd〜g(FFd〜FFg)それぞれの出力とが示されている。
FIG. 3 is a timing chart showing the operation of the digital signal processing unit 14-1 of the present embodiment. In the timing chart shown in FIG. 3, the horizontal axis represents time. The timing chart also shows that the clock signal (DCLK) output from the analog /
デジタル信号(DATAEVEN)において、各サンプリング値を示すXi(i=0,2,4,…)の添え字を一つ置きになっている。これは、アナログ・デジタル変換器13がデジタル信号処理部14−1とデジタル信号処理部14−2とに対して交互にサンプリング値を出力するためである。サンプリング値Xi(i=1,3,5,…)は、デジタル信号処理部14−2に入力される。また、乗算器143の出力は、「−1」を乗じているため、デジタル信号処理部14−1に入力されるサンプリング値と異なる。しかし、図3においては、各機能部が出力する値がいずれのサンプリング値に対応する値であるかを示しているため、それぞれの出力をサンプリング値Xiで示している。
In the digital signal (DATA EVEN ), every other subscript of X i (i = 0, 2, 4,...) Indicating each sampling value is placed. This is because the analog /
振分スイッチ141は、クロック信号DCLKの立ち上がり及び立ち下がりの両エッジに同期しているデジタル信号を2つの乗算器142及び乗算器143それぞれに振り分けている。また、振分スイッチ141は、乗算器142及び乗算器143それぞれに振り分けるとともに、各サンプリング値をクロック信号DCLKの1周期分に伸ばしている。
The
乗算器142は、上述のように、振分スイッチ141から出力されるサンプリング値(X0,X4,X8,…)に「1」を乗算して、クロック信号DCLKの立ち上がりエッジに同期して出力値を更新する。乗算器143は、振分スイッチ141から出力されるサンプリング値(X2,X6,X10,…)に「−1」を乗算して、クロック信号DCLKの立ち上がりエッジに同期して出力値を更新する。
As described above, the
フリップフロップdが出力する値には、乗算器142が出力する乗算結果に対してクロック信号DCLKの2周期分の遅延がある。フリップフロップe及びフリップフロップfが出力する値には、乗算器143が出力する乗算結果に対してクロック信号DCLKの2周期分の遅延がある。フリップフロップgが出力する値には、乗算器142が出力する乗算結果に対してクロック信号DCLKの1周期分の遅延がある。
The value output from the flip-flop d has a delay of two cycles of the clock signal DCLK with respect to the multiplication result output from the
フリップフロップd及びフリップフロップeそれぞれが出力する値は、1組の乗算結果として、信号処理回路145へ出力される。フリップフロップf及びフリップフロップgそれぞれが出力する値は、1組の演算結果として信号処理回路146に出力される。図3に示されているように、信号処理回路145に入力される値と信号処理回路146に入力される値とは、1サンプルずつずれている。また、信号処理回路145及び信号処理回路146に入力される値の周期は、アナログ・デジタル変換器13が出力するサンプリング値の周期に対して2倍の周期になっている。
The values output from the flip-flops d and e are output to the
ここで、信号処理回路145と信号処理回路146との出力について説明する。例えば、信号処理回路145及び信号処理回路146が時系列に連続する4つのサンプリング値に基づいた値に対するFIRフィルタであるとする。図3における時刻TAでは、信号処理回路145は、サンプリング値{X0,X2,X4,X6}に基づいたフィルタ結果OUT0を出力する。信号処理回路146は、サンプリング値{X2,X4,X6,X8}に基づいたフィルタ結果OUT2を出力する。
Here, the outputs of the
すなわち、デジタル信号処理部14−1は、あるタイミングにおいて連続する4つのサンプリング値に基づいたフィルタ結果と、当該4つのサンプリング値に対して1サンプリング後の連続する4つのサンプリング値に基づいたフィルタ結果とを同じタイミングで出力する。なお、連続する4つのサンプリング値に基づいたフィルタ処理を行う場合について説明したが、連続する2つのサンプリング値や連続する他の個数のサンプリング値に基づいたフィルタ処理を行う場合においても同様である。 That is, the digital signal processing unit 14-1 obtains a filter result based on four consecutive sampling values at a certain timing and a filter result based on four consecutive sampling values after one sampling with respect to the four sampling values. Are output at the same timing. In addition, although the case where the filter process based on four continuous sampling values was performed was demonstrated, it is the same also when the filter process based on two continuous sampling values or another continuous number of sampling values is performed.
なお、図3においては、デジタル信号処理部14−1における動作を説明したが、デジタル信号処理部14−2における動作も同様である。図3において示したタイミングチャートでは、デジタル信号処理部14−1に入力されるサンプリング値が{…,X0,X2,X4,X6,X8,…}となっている。しかし、アナログ・デジタル変換器13がデジタル信号処理部14−1とデジタル信号処理部14−2とに対して交互にサンプリング値を出力するので、デジタル信号処理部14−2に入力されるサンプリング値は、{…,X1,X3,X5,X7,X9,…}となる。
Although the operation in the digital signal processing unit 14-1 has been described with reference to FIG. 3, the operation in the digital signal processing unit 14-2 is the same. In the timing chart shown in FIG. 3, the sampling values input to the digital signal processing unit 14-1 are {..., X 0 , X 2 , X 4 , X 6 , X 8 ,. However, since the analog /
本実施形態の受信装置1では、アナログ・デジタル変換器13がサンプリング値をデジタル信号処理部14−1とデジタル信号処理部14−2とに交互に出力することにより、デジタル信号処理を並列化している。デジタル信号処理の並列化により、デジタル信号処理部14−1とデジタル信号処理部14−2とに要求される演算量を半分(1/2)にすることができる。また、デジタル信号処理部14−1とデジタル信号処理部14−2とに入力されるデジタル信号における切り替え周期をサンプリング周期に対して2倍の周期にしている。
In the receiving
また、デジタル信号処理部14−1では、アナログ・デジタル変換器13から入力されるサンプリング値のデジタル信号を振分スイッチ141が2系統に分けて各デジタル信号におけるサンプリング値の切り替え周期を2倍にしている。すなわち、乗算器142及び乗算器143に入力されるデジタル信号におけるサンプリング値の切り替え周期は、アナログ・デジタル変換器13におけるサンプリング周期に対して、四分の一(1/4)の周期になっている。
In the digital signal processing unit 14-1, the
また、並替器144が、乗算器142及び乗算器143の出力を並び替えて、第1の組と第2の組とのサンプリング値を出力する。第1の組のサンプリング値は、連続する2つのサンプリング値(Xi,Xi+2)に対応する乗算結果の組である。第2の組のサンプリング値は、第1の組に対して1サンプリング後の連続する2つのサンプリング値(Xi+2,Xi+4)に対応する乗算結果の組である。信号処理回路145が乗算結果の第1の組に基づいたフィルタ結果を出力し、信号処理回路146が乗算結果の第2の組に基づいたフィルタ結果を出力することにより、時系列において1サンプリング分ずれた2つのフィルタ結果を毎クロックサイクルごとに取得できる。また、デジタル信号処理部14−2においても同様に毎クロックサイクルごとに時系列において1サンプリング分ずれた2つのフィルタ結果を取得できる。すなわち、受信装置1は、毎クロックサイクルごとに時系列に連続した4つのフィルタ結果を逐次取得できる。
Further, the
受信装置1では、振分スイッチ141より後段の信号処理において要求される動作周波数を、アナログ・デジタル変換器13におけるサンプリング周波数の四分の一(1/4)にしている。しかし、デジタル信号処理部14−1及びデジタル信号処理部14−2が、サンプリング周波数の4周期ごとに4つのフィルタ結果を出力するので、受信装置1は、アナログ・デジタル変換器13がサンプリング値を出力する際のデータレートと同じデータレートでフィルタ結果を出力することができる。受信装置1は、上述の構成を有することにより、信号処理回路145及び信号処理回路146における動作周波数をサンプリング周波数に対して四分の一の周波数に抑えつつ、リアルタイム性を維持した信号処理を行うことができる。
In the receiving
上述したように受信装置1によれば、受信信号における信号処理の対象を広帯域にするためにサンプリング周波数を高くしたとしても、信号処理回路145及び信号処理回路146における処理速度をサンプリング周波数に応じて高速化することが容易になる。受信装置1は、信号処理回路145及び信号処理回路146に要求される動作周波数を抑えることができ、受信信号に対する信号処理のリアルタイム性の維持を容易にすることができる。例えば、受信処理の対象を500MHzにした場合には、アナログ・デジタル変換器13におけるサンプリング周波数を1GHzにすることになる。しかし、信号処理回路145及び信号処理回路146に要求される動作周波数を250MHzに抑えることができ、500MHzの受信帯幅に対する信号処理結果を一定のレイテンシで逐次出力することができる。
As described above, according to the receiving
動作周波数の増加を抑えることにより、信号処理回路145及び信号処理回路146を専用の半導体回路などで構成せずとも、FPGAなどのプログラマブルロジックデバイスを用いて構成することが可能となる。プログラマブルロジックデバイスなどを用いて構成することにより、汎用性を高めたりコストの増加を抑えたりすることが容易になる。また、受信装置1は、受信信号に含まれる広帯域の成分に対する信号処理を絶え間なく行って信号処理結果を途切れなく出力し続ける高いリアルタイム性が求められる場合においても、容易に適用することができる。
By suppressing an increase in the operating frequency, the
このように、受信装置1では、直交復調処理をポリフェーズ型にするとともにデシメーション数を2とし、並替器144を用いて信号処理をすることにより、受信対象を広帯域化した場合においても信号処理のリアルタイム性の維持を容易にすることができる。
As described above, in the receiving
なお、上述した実施形態における受信装置1において、フィルタ回路12とアナログ・デジタル変換器13との間に受信信号の周波数を低い周波数に変換する周波数変換器を設けるようにしてもよい。また、並替器144において、フリップフロップb及びフリップフロップeと、フリップフロップc及びフリップフロップfとのいずれか一方で乗算器143の乗算結果に対して2クロックサイクルのレイテンシを加えて、信号処理回路145及び信号処理回路146に出力するようにしてもよい。例えば、並替器144においてフリップフロップc及びフリップフロップfを省いた構成の場合、フリップフロップeが、乗算器143の乗算結果を信号処理回路145及び信号処理回路146に出力することになる。
In the receiving
また、受信装置1は、直交復調処理を並列して行うために2つのデジタル信号処理部14(14−1,14−2)を備えるが、必ずしも2つのデジタル信号処理部14を備えずともよい。例えば、受信装置1は、1つデジタル信号処理部14を備えていてもよいし、3つ以上のデジタル信号処理部14を備えていてもよい。
The receiving
以上説明した少なくともひとつの実施形態によれば、受信信号のサンプリング値をサンプリング値系列A及びサンプリング値系列Bに交互に振り分ける振分スイッチと、サンプリング値系列A及びサンプリング値系列Bから時系列に連続する3つのサンプリング値{Xi,Xi+2,Xi+4}をサンプリング値系列Aのサンプリング値が出力されるごとに順次出力する並替器と、サンプリング値{Xi,Xi+2}に基づいた信号処理を行う信号処理回路と、サンプリング値{Xi+2,Xi+4}に基づいた信号処理を行う信号処理回路とをもつことにより、受信対象の広帯域化に応じた信号処理速度の高速化を容易にすることができる。 According to at least one embodiment described above, a distribution switch that alternately distributes the sampling value of the received signal to the sampling value series A and the sampling value series B, and continuous from the sampling value series A and the sampling value series B in time series. A sampling unit {X i , X i + 2 , X i + 4 } that sequentially outputs each time the sampling value of the sampling value series A is output, and a signal based on the sampling value {X i , X i + 2 } By having a signal processing circuit that performs processing and a signal processing circuit that performs signal processing based on the sampling values {X i + 2 , X i + 4 }, it is easy to increase the signal processing speed according to the wideband of the reception target can do.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.
1…受信装置、10…アンテナ、11…低ノイズ増幅器、12…フィルタ回路、13…アナログ・デジタル変換器、14,14−1,14−2…デジタル信号処理部、141…振分スイッチ、142,143…乗算器、144…並替器、145,146…信号処理回路
DESCRIPTION OF
Claims (3)
前記アナログ・デジタル変換部から出力されるサンプリング値を第1のサンプリング値系列と第2のサンプリング値系列とに交互に振り分けて順次出力する第1の振分スイッチと、
前記第1のサンプリング値系列のサンプリング値が出力されるごとに、前記第1のサンプリング値系列の第1のサンプリング値と、前記第2のサンプリング値系列において前記第1のサンプリング値と同じタイミングで前記第1の振分スイッチから出力された第2のサンプリング値と、前記第1のサンプリング値系列において前記第1のサンプリング値の次に出力された第3のサンプリング値とを同じタイミングで出力する第1の並替部と、
第1のサンプリング値及び第2のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する第1の信号処理部と、
第2のサンプリング値及び第3のサンプリング値に基づいた信号処理により得られる信号処理結果を順次出力する第2の信号処理部と
を備える受信装置。 An analog-to-digital converter that sequentially outputs a sampling value obtained by sampling a received signal at a predetermined first period;
A first distribution switch that alternately distributes the sampling values output from the analog-digital conversion unit into a first sampling value series and a second sampling value series, and sequentially outputs them;
Each time a sampling value of the first sampling value series is output, the first sampling value of the first sampling value series and the same timing as the first sampling value in the second sampling value series are output. The second sampling value output from the first distribution switch and the third sampling value output next to the first sampling value in the first sampling value series are output at the same timing. A first rearrangement unit;
A first signal processing unit that sequentially outputs signal processing results obtained by signal processing based on the first sampling value and the second sampling value;
And a second signal processing unit that sequentially outputs signal processing results obtained by signal processing based on the second sampling value and the third sampling value.
前記第1の振分スイッチと同じ構成を有する第2の振分スイッチと、前記第1の並替部と同じ構成を有する第2の並替部と、前記第1の信号処理部と同じ構成を有する第3の信号処理部と、前記第2の信号処理部と同じ構成を有する第4の信号処理部とを含み構成される第2のデジタル信号処理部と
を備え、
前記アナログ・デジタル変換部は、
受信信号を前記第1の周期でサンプリングして得られたサンプリング値を前記第1のデジタル信号処理部と前記第2のデジタル信号処理部とに交互に振り分けて出力する
請求項1に記載の受信装置。 A first digital signal processing unit configured to include the first distribution switch, the first rearrangement unit, the first signal processing unit, and the second signal processing unit;
A second distribution switch having the same configuration as the first distribution switch, a second rearrangement unit having the same configuration as the first rearrangement unit, and the same configuration as the first signal processing unit A second digital signal processing unit including a third signal processing unit having a fourth signal processing unit having the same configuration as the second signal processing unit,
The analog / digital converter is
2. The reception according to claim 1, wherein a sampling value obtained by sampling a reception signal at the first period is alternately distributed to the first digital signal processing unit and the second digital signal processing unit and output. apparatus.
前記第1のサンプリング値系列のサンプリング値が出力に同期した立ち上がりエッジを有するクロック信号の立ち上がりエッジ又は立ち下がりエッジに同期して入力されるサンプリング値をラッチする第1から第7のフリップフロップを有し、
前記第1のフリップフロップは、前記第1のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第2のフリップフロップに出力し、
前記第2のフリップフロップは、前記第1のフリップフロップから出力されるサンプリング値を入力し、ラッチしたサンプリング値を前記第1のサンプリング値として前記第1の信号処理部に出力し、
前記第3のフリップフロップは、前記第2のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第4のフリップフロップに出力し、
前記第4のフリップフロップは、記第3のフリップフロップから出力されるサンプリング値を入力し、ラッチしたサンプリング値を前記第2のサンプリング値として前記第1の信号処理部に出力し、
前記第5のフリップフロップは、前記第2のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第6のフリップフロップに出力し、
前記第6のフリップフロップは、記第5のフリップフロップから出力されるサンプリング値を入力し、ラッチしたサンプリング値を前記第2のサンプリング値として前記第2の信号処理部に出力し、
前記第7のフリップフロップは、前記第1のサンプリング値系列のサンプリング値を入力し、ラッチしたサンプリング値を前記第3のサンプリング値として前記第2の信号処理部に出力する
請求項1又は請求項2のいずれかに記載の受信装置。 The first rearrangement unit is:
The first to seventh flip-flops latch the sampling values input in synchronization with the rising edge or falling edge of the clock signal having the rising edge in which the sampling values of the first sampling value series are synchronized with the output. And
The first flip-flop inputs a sampling value of the first sampling value series, and outputs a latched sampling value to the second flip-flop,
The second flip-flop receives the sampling value output from the first flip-flop, and outputs the latched sampling value as the first sampling value to the first signal processing unit,
The third flip-flop inputs a sampling value of the second sampling value series, and outputs a latched sampling value to the fourth flip-flop.
The fourth flip-flop receives the sampling value output from the third flip-flop, and outputs the latched sampling value as the second sampling value to the first signal processing unit,
The fifth flip-flop inputs a sampling value of the second sampling value series, and outputs a latched sampling value to the sixth flip-flop.
The sixth flip-flop receives the sampling value output from the fifth flip-flop, and outputs the latched sampling value as the second sampling value to the second signal processing unit,
The seventh flip-flop receives a sampling value of the first sampling value series and outputs the latched sampling value as the third sampling value to the second signal processing unit. The receiving device according to any one of 2.
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