JP2015198294A - 発振装置 - Google Patents

Abstract

【課題】電圧制御発振器とＰＬＬ回路部とを含む発振装置において、出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、高速で周波数を切り替えること。【解決手段】ＰＬＬ回路部内の分周器３としてデュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタを用いる。分周器３の分周比ＮはＮ＝ＢＰ＋Ａ（Ｎ、Ｂ、Ａ、Ｐは整数）で表されるそして出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、周波数チャネル番号が「１」であるときのＢ及びＡの夫々の値をＢ（１）及びＡ（１）とすると、Ｚ＝Ａ（１）＋（チャネル番号−１）＊Ｎstep、Ａ＝Ｚ／Ｐ（余り）、Ｂ＝Ｂ（１）＋Ｚ／Ｐ（商）の算出処理を行ってＡ、Ｂを求めて分周比を変更して出力周波数を切り替えている。【選択図】 図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）を用いた発振装置において、外部からの指示により発振周波数を変更するための技術分野に関する。

ＰＬＬを用いた発振装置を用いたシステムの中には、ＰＬＬ回路部と電圧制御発振器とからなる発振回路部を用い、外部からの周波数の指示に応じて当該発振回路部のパラメータを変更して、指示された周波数の周波数信号を出力するシステムがある。このようなシステムは、レーダシステム、携帯電話システム宇宙開発におけるロケットの制御システムなどに適用可能である。そしてシステムの中には、外部からの周波数の指示を受けてから、できるだけ早く、指示に応じた周波数に切り替えることが要請されるものもある。

例えば特許文献１には、ＰＬＬ−ＩＣと電圧制御発振器とを備え、ＬＳＩからＰＬＬ−ＩＣにシリアルコマンドを送る発振装置が記載されているが、外部からの周波数の指示を受けたときに、対応する発振周波数に高速で切り替えるための手法については記載されていない。

特開２００１−２２３５８１号（図１）

本発明はこのような事情の下になされたものであり、電圧制御発振器とＰＬＬ回路部とを含む発振装置において、出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、高速で周波数を切り替えることのできる技術を提供することにある。

本発明の発振装置は、
電圧制御発振器と、
前記電圧制御発振器の出力周波数を分周比Ｎで分周し、分周比Ｎがパラメータ値Ｂ、Ａ、ＰによりＮ＝ＢＰ＋Ａ（Ｎ、Ｂ、Ａ、Ｐは１以上の整数であって、Ａ≦Ｂ）で表される分周器を備えたＰＬＬ回路部と、
前記パラメータ値を記憶することにより当該パラメータ値に応じて前記分周器が動作する書き込み可能な第１の記憶部と、
前記電圧制御発振器の出力周波数を指定するための周波数チャネル番号が先頭であるときのＢ及びＡの夫々の値であるＢ（１）及びＡ（１）と、周波数チャネル番号が１番増加したときのＮの値の増加分Ｎstepと、前記パラメータ値Ｐと、が予め記憶された第２の記憶部と、
前記周波数チャネル番号が外部から送信されたときに、周波数チャネル番号と前記第２の記憶部に記憶されているパラメータ値とに基づいて前記パラメータ値Ｂ、Ａを算出して前記第１の記憶部に書き込むためのデータ処理部と、を備え、
前記周波数チャネル番号は、チャネル番号の並びにより周波数が等間隔に並ぶようにチャネル番号と出力周波数とが対応付けられており、
前記データ処理部は、Ｚ＝Ａ（１）＋（チャネル番号−１）＊Ｎstep、Ａ＝Ｚ／Ｐ（余り）及びＢ＝Ｂ（１）＋Ｚ／Ｐ（商）の算出処理を行うように構成されていることを特徴とする。

本発明は、電圧制御発振器の出力周波数を分周比Ｎで分周し、分周比Ｎがパラメータ値Ｂ、Ａ、ＰによりＮ＝ＢＰ＋Ａ（Ｎ、Ｂ、Ａ、Ｐは１以上の整数であって、Ａ≦Ｂ）で表される分周器を備えた発振装置を対象としている。そして出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、周波数チャネル番号が先頭であるときのＢ及びＡの夫々の値をＢ（１）及びＡ（１）とすると、以下の算出処理を行ってＡ、Ｂを求めて分周比を変更して出力周波数を切り替えている。
Ｚ＝Ａ（１）＋（チャネル番号−１）＊Ｎstep
Ａ＝Ｚ／Ｐ（余り）、
Ｂ＝Ｂ（１）＋Ｚ／Ｐ（商）
従って除算処理が１回だけであることから、算出処理を速やかに行うことができ、これにより周波数の切替えの高速化が図れる。

また前記Ｐを、２^ｎ（ｎは３以上の整数）で表される値に設定し、算出されたＺの値を４ビット以上のディジタル値として保持し、このディジタル値の下位（ｎ−１）ビットの値をＡとして出力し、前記ディジタル値の前記下位（ｎ−１）ビットを除く上位ビットの値をＢとして出力するようにすれば、分周比を高速に算出することができる。

本発明の実施形態の全体構成を示すブロック図である。 第１の実施形態のＰＬＬ回路部を詳細に示すブロック図である。 周波数情報チャネルと、分周器の分周比を決めるパラメータ値と、パラメータ値の算出手法と、の関係を示す説明図である。 第１の実施の形態における分周器の分周比を決めるパラメータ値の算出手法を示す説明図である。 第１の実施の形態における分周器の分周比を決めるパラメータ値の算出手法の好適な例を示す説明図である。 発振装置の参考例を示すブロック図である。 発振装置の参考例を示すブロック図である。 本発明の実施形態と参考例とについて、データ処理の時間を比較した説明図である。

[第１の実施形態]
本発明の発振装置の実施形態について説明する。発振装置は、図１に示すように、例えば２系統（２チャネル）の発振回路部１、２と、これら発振回路部１、２に動作パラメータを設定するための集積回路部４、例えばＦＰＧＡ（Field Programmable Gate Alley）からなるＬＳＩを備えている。
発振回路部１、２には、各々発振周波数帯域が割り当てられており、例えば発振回路部１は４ＧＨｚ以上、６ＧＨｚ未満、発振回路部２は６ＧＨｚ以上、８ＧＨｚ未満の周波数を受け持つように構成されている。発振回路部１、２は同時に周波数信号を出力しており、例えば発振回路部１、２の後段に設けられた図示しない選択部により最終的に使用される周波数（システムとして出力する周波数信号の周波数）が選択される。この選択は、後述のように外部から集積回路部４に送られた周波数チャネル情報に基づいて、集積回路部４から選択部に選択信号が出力されることにより行われる。

発振回路部１（２）は、集積回路により構成されたＰＬＬ回路部であるＰＬＬ１（２）と、電圧制御発振器（ＶＣＯ）１０（２０）と、を備えている。実際には発振回路部は２個に限られるものではなく、３個以上設けてもよいが、便宜上２個として説明を進める。なお、表記の煩雑さを回避するために、ＰＬＬ回路部を指すときにはＰＬＬ１（２）などの表記を用いる。

図２は、ＰＬＬ回路部を代表してＰＬＬ１の回路構成を示している。１１は分周回路であり、外部から送られる例えば１８０ＭＨｚの基準クロック例えば外部クロックを分周比Ｒで分周する。３は、２（デュアル）モジュラス・プリスケーラによるパルス・スワロ・カウンタからなる、プログラム可能な分周器であり、電圧制御発振器１０の出力周波数を１／Ｎに分周する。１２は、分周器３の出力に基づいて矩形パルスを出力するバッファである。

１３は位相比較部であり、分周回路１１にて分周して得られたリファレンスパルスの位相と分周器３からバッファ１２を介して出力されるパルスの位相との差（位相差）を取り出す。位相比較部１３からは、具体的には位相差に相当するパルス幅のパルスが出力される。１４はチャージポンプであり、前記位相差に相当する直流電圧を出力する。１５はループフィルタであり、チャージポンプ１４から出力される直流電圧を積分し、積分された直流電圧は、電圧制御発振器１０の制御電圧として電圧制御発振器１０に入力される。

ＰＬＬ１は、例えば各々２４ビットの４個のレジスタを含む第１の記憶部であるパラメータ記憶部１６を備えている。パラメータ記憶部１６は、ＰＬＬ１の回路部分のパラメータ値を記憶するためのものであり、４個のレジスタのうちの１個のレジスタには、分周器３に用いられる後述の各パラメータが記憶される。この例では、４個のレジスタのパラメータのいずれかのレジスタのパラメータを更新する場合、４個のレジスタが一括して書き換えられるようにシステムが組まれている。
電圧制御発振器１０から分周器３、位相比較部１３、チャージポンプ１４及びループフィルタ１５を経て電圧制御発振器１０に戻るループがＰＬＬに相当するかもしれないが、この明細書では図１の鎖線で囲んだ回路部分をＰＬＬ回路部と呼ぶ。

分周器３であるデュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタは、前段カウンタであるプリスケーラ３１と、後段のカウンタであるＡカウンタ３２及びＢカウンタ３３と、制御部３４とを備えている。Ａカウンタ３２はパルスをＡ個数えたときにカウンタ値がゼロになり、Ｂカウンタ３３はパルスをＢ個数えたときにカウンタ値がゼロになる。カウンタの機能を直感的に把握できるように、ゼロに戻るときのパルスのカウント数Ａ、Ｂを夫々カウンタの名称として使用している。

プリスケーラ３１における分周比がＰとＰ＋１との間で切り替わるとすると、分周器３の全体の分周比をＮとすると、Ｎ＝（Ｂ×Ｐ）＋Ａとなる。Ａ、Ｂ及びＰは、１以上の整数であり、Ｂ≧Ａである。プリスケーラ３１、Ａカウンタ３２、Ｂカウンタ３３は、カウンタ値がゼロになったときに出力パルスが発せられ、従ってこれらは分周器３を構成する要素分周器ということができる。

分周器３の動作について記載しておくと、プリスケーラ３１はカウンタであり、入力される周波数信号の周波数ｆｉを先ずＰ＋１で分周し、分周された周波数信号は、Ａカウンタ３２及びＢカウンタ３３に入力される。Ａカウンタ３２では、Ａ個のパルスをカウントした時にカウント値がゼロになり、このときに制御部３４からプリスケーラ３１に対して分周比をＰ＋１からＰに切り替えるための信号を出力する。この信号の出力のタイミングは、プリスケーラ３１に入力されるパルスを（Ｐ＋１）Ａ個カウントしたときである。

そしてプリスケーラ３１の分周比がＰに切り替わる一方、Ｂカウンタ３３は、更にプリスケーラ３１からのパルスのカウントを継続し、パルスのカウント数がＮ個になったときに、カウント値がゼロになると共に分周器３としての出力パルスを出力する。このパルスの出力のタイミングは、プリスケーラ３１の分周比がＰに変更になった後、プリスケーラ３１に入力されるパルスを（Ｂ−Ａ）Ｐ個カウントしたときである。従って、プリスケーラ３１に｛（Ｐ＋１）Ａ＋（Ｂ−Ａ）Ｐ｝個のパルスが入力されたときに、Ｂカウンタ３３からパルスが出力される。即ち、分周器３の分周比Ｎは、｛（Ｐ＋１）Ａ＋（Ｂ−Ａ）Ｐ｝＝（Ｂ×Ｐ）＋Ａで表される。なお、制御部３４は、Ｂカウンタ３３がＢ個のパルスをカウントしたときに、プリスケーラ３１に対して分周比をＰからＰ＋１に切り替えるための信号を出力する。

集積回路部４（ＦＰＧＡ）は、書込み可能な不揮発性メモリであるフラッシュメモリ５と、発振回路部１、２に夫々対応する２つのパラレル／シリアル変換部４１、４２と、制御ステートマシーン４３と、タイミング生成回路４４と、を備えている。フラッシュメモリ５は、第２の記憶部に相当し、各ＰＬＬ１、ＰＬＬ２のレジスタに書き込むべきデータが記憶されている。

パラレル／シリアル変換部４１はＰＬＬ１の４つのレジスタ（１つのレジスタはこの例では２４ビットである）に接続されており、フラッシュメモリ５から１バイトずつ読み出されたパラレル信号、例えば８ビットのパラレル信号をシリアル信号に変換するためのものである。他のパラレル／シリアル変換部４２についても対応するＰＬＬ２の４つのレジスタに接続されている。これらパラレル／シリアル変換部４１、４２は、後述のタイミング生成回路４４から出力される選択信号の入力により、フラッシュメモリ５から読み出された１バイト単位のデータの書き込みが行われる。従って例えば、一方のパラレル／シリアル変換部４１に選択信号が入力されていて、他のパラレル／シリアル変換部４２に選択信号が入力されていないときには、パラレル／シリアル変換部４１だけにデータが書き込まれる。

制御ステートマシーン４３は、各動作状態を制御する機能を備えており、論理回路により構成されている。動作状態としては、外部のコンピュータからフラッシュメモリ５にデータを書き込むための動作状態、フラッシュメモリ５からＰＬＬ１、ＰＬＬ２のレジスタにデータを書き込むための動作状態、後述のように外部から周波数チャネル情報を受け取ったときにこの情報に対応するパラメータ値を対応するＰＬＬ（１または２）に書き込むための動作状態などが挙げられる。タイミング生成回路４４は、制御ステートマシン４３の動作状態に応じて各回路にタイミング信号(選択信号を含む)を出力する機能を備えている。

集積回路部４は、更に周波数チャネル解析部６１とパラメータ算出回路６２とを備えている。既述のように集積回路部４には、外部から例えば不定期に周波数チャネル情報が送られる。この周波数チャネル情報とは、発振装置から出力すべき発振周波数の指令値を含む情報であり、後述の図３に示すようにチャネル番号の並びにより周波数が等間隔（図３では６０ＭＨｚ間隔）に並ぶようにチャネル番号と出力周波数とが対応付けられている。またチャネル番号は、前記複数のＰＬＬ回路部に割り当てられた周波数帯域に対して通し番号となるように決められており、周波数チャネル解析部６１は外部から送信された周波数チャネル情報を解析して、チャネル番号を把握する。

制御ステートマシーン４３は、このチャネル番号に基づいてＰＬＬ１及びＰＬＬ２のうち、チャネル番号に対応する発振回路部を選択する。例えばチャネル番号が１番から２０番に相当する出力周波数が発振回路部１０の受け持ち範囲であり、チャネル番号が２１番から４０番に相当する出力周波数が発振回路部１０の受け持ち範囲であるとすれば、チャネル番号に応じて発振回路部の選択を行うことができる。

具体的には、制御ステートマシーン４３が発振回路部１０、２０の出力側に設けられている選択回路に選択指令を出力して、対応する一方の発振回路部１０（２０）をシステムの出力とする。また制御ステートマシーン４３から、パラメータ値の書き込みを可能にするためのイネーブル信号を、選択された発振回路部１０（２０）に対応したＰＬＬ１（２）内の論理回路及びパラレル／シリアル変換部４１（４２）に送信する。
こうして発振回路部１、２のうち周波数チャネル情報に対応する周波数帯域を受け持つ発振回路部が選択されると共に、選択された発振回路部の出力が周波数チャネル情報となるようにパラメータ値が変更される。このパラメータ値は、具体的には図２に示す分周器３の分周比Ｎである。

ここでパラメータ算出回路６２の役割について説明する前に、本発明の利点の理解を容易にするために、本発明と対比される参考的な技術について以下に記載しておく。
分周比を求めるにあたって、位相比較部１３にリファレンス信号として入力される信号に関する基準クロックの周波数Ｆref、分周回路１１の分周比Ｒ、分周器３のプリスケーラ３１の分周比を決定するＰは、パラメータ値として事前に分かっている。また外部から送られる周波数チャネル情報に含まれるチャネル番号ＣＨのうち最も番号の小さい先頭のチャネル番号ＣＨに相当する周波数をＦ（１）とし、チャネル番号ＣＨが１番大きくなったときの周波数の増加分をＦstepとすると、外部から要求されている周波数、即ち発振装置から出力する周波数信号の周波数Ｆoutは、次の式１で表される。
Ｆout＝ＣＨ＊Ｆstep＋Ｆ（１） …式１
Ｆ（１）及びＦstepは、事前に分かっているパラメータ値である。またチャネル番号は、既述のように発振回路部１０、２０に対して通し番号である。従って既述の模式例のように、例えばチャネル番号が１番から２０番が発振回路部１０の出力周波数に相当し、チャネル番号が２１番から４０番が発振回路部２０の出力周波数に相当する場合には、先頭のチャネル番号とは、発振回路部１０については「１番」であり、発振回路部２０については「２１番」である。周波数チャネル解析部６１は、通し番号であるチャネル番号に基づいて、対応する発振回路部１０（２０）における先頭のチャネル番号から数えたチャネル番号をパラメータ算出回路６２に出力する。従ってチャネル番号が「２４番」であれば、「４番」となる。

一方、電圧制御発振器１０の出力周波数をＮで分周した周波数Ｆout／Ｎと基準クロックの周波数ＦrefをＲで分周した周波数（Ｆref／Ｒ）とは等しいことから、次の式２が成り立つ。
Ｎ＝Ｆout＊（Ｒ／Ｆref） …式２
既述のようにＮは、Ｎ＝（Ｂ×Ｐ）＋Ａで表されることから、Ｂカウンタ３３の分周比Ｂは、Ｎ／Ｐの商で表され、Ａカウンタ３２の分周比Ａは、Ｎ／Ｐの余りで表される。

従って周波数チャネル番号ＣＨが集積回路部４に入力されると、
ＣＨを解析するステップ→ パラメータであるＦ（１）、Ｆstep、Ｒ、Ｆref、及びＰの値を呼び出すステップ→ 式１を演算するステップ→ 式２を演算するステップ→ Ｎ／Ｐの演算を行って商であるＢと余りであるＡとを求めるステップ
を行うことになる。これらの一連のステップは、マイクロコンピュータを用いることによりソフトウエアで処理することができるが、２回の割り算、即ちＲ／ＦrefとＮ／Ｐとを実行しなければならず、長い時間がかかる。

図３の（ａ）は、各パラメータ値として上段のように具体的な値を決めたときに、周波数チャネル番号ＣＨに応じてＦout、Ｎ、Ｂ及びＡが下段の表のように決定されるということを示している。この例では、チャネル番号ＣＨが「１」とは、外部から指示されている周波数設定値が４０００ＭＨｚである。従って、チャネル番号ＣＨが「４番」であれば、式１により周波数設定値は４０００＋（４−１）＊６０＝４１８０ＭＨｚとなる。そしてＮは式２により４１８０＊７２／１８０＝１６７２となる。１６７２÷３２は、商が「５２」、余りが「８」であるから、Ｂは「５２」、Ａは「８」である。

本発明の実施形態に説明を戻すと、本発明の実施形態では、パラメータ値として、周波数チャネル番号ＣＨが先頭番号であるときのＢの値であるＢ（１）と、周波数チャネル番号ＣＨが先頭番号であるときのＡの値であるＡ（１）と、周波数チャネル番号ＣＨが１番増加したときのＮの値の増加分Ｎstepと、を事前にフラッシュメモリ５に記憶させておく。図３の（ａ）の例では、Ｂ（１）は「５０」、Ａ（１）は「０」、Ｎstepは「２４」である。これらのパラメータ値は事前に求めることができる値である。なお説明を簡略化するために、先頭番号は、「１番」とする。

そしてパラメータ算出回路６２において、以下のように式３で表されるＺの値を求める。
Ｚ＝Ａ（１）＋（ＣＨ−１）＊Ｎstep …式３
この計算を行うにあたって、周波数チャネル解析部６１は、外部から送信された周波数チャネル情報を取り込んで解析し、周波数チャネル番号ＣＨを取得する。Ｚの値を算出用累積値と呼ぶことにすると、算出用累積値Ｚを分周器３のプリスケーラ（前段カウンタ）３１の前半の分周比Ｐで割った値の余りがＡに相当し、算出用累積値ＺをＰで割った値の商にＢ（１）を加算した値がＢに相当する。この計算は、式４及び式５で表される。
Ａ＝Ｚ／Ｐ（余り） …式４
Ｂ＝Ｂ（１）＋Ｚ／Ｐ（商） …式５
図３の（ｂ）には、図３の（ａ）と同様にパラメータ値を設定した場合において、Ｚ、Ａ、Ｂの計算手法と計算結果とが示されている。図３の（ａ）と（ｂ）とを比較してわかるように、式３、式４、式５を用いても、Ａ、Ｂの値について同じ結果が得られる。
周波数チャネル番号ＣＨと周波数との関係が図３に示されている例において、式４、式５の算出処理を行うにあたって、更に好ましい例を図５に示す。この例では、周波数チャネル番号ＣＨは「４番」であり、Ｚの値が１４ビットのディジタル値として求められ、Ｐが「２^５＝３２」に設定されている。Ｚは、「７２」であり、ディジタル値である２進数値では、「０００００００１００１０００」で表される。従ってＺをＰで除算したときの余りは、下位５ビットで表される値（０ビットから４ビット）となり、「０１０００」（十進法で「８」）である。またＺをＰで除算したときの商は、上位９ビット（５ビットから１３ビット）で表される値となり、「０００００００１０」（十進法で「２」）である。Ａは「８」であり、Ｂは「５２」であるから、図３の（ａ）と同じ結果になる。

即ち、パラメータ算出回路６２は、Ｚを表すディジタル値の下位５ビットと上位９ビットとを読み出すことにより、Ｚ／Ｐの算出処理と同等の処理を行ったことになる。Ｐは「３２」に限られるものではなく。２^ｎ（ｎは３以上の整数）で表される値に設定されていれば、この手法を用いることができる。一般化すれば、データ処理部４０は、Ｚの値を４ビット以上のディジタル値として保持し、このディジタル値の下位（ｎ−１）ビットの値をＡとして出力し、前記ディジタル値の前記下位（ｎ−１）ビットを除く上位ビットの値をＢとして出力するように構成されている。

次に上述の発振装置の作用の全体について述べる。発振装置の電源をオンにすると、フラッシュメモリ５内のパラメータ値がパラレル／シリアル変換部４１、４２を通じてＰＬＬ１、ＰＬＬ２のレジスタ内に書きこまる。そして例えば事前に基準周波数として設定された出力周波数の周波数信号が発振回路部１、２から出力され、後段の図示しない選択部により発振回路部１、２の出力の一方が選択される。

その後、外部から周波数チャネル情報が集積回路部４に送られると、この情報の受信により発生した設定トリガに基づいて、周波数チャネル解析部６１がその情報を解析して周波数チャネル番号を取り出し、既述のようにして周波数チャネル番号に対応する発振回路部１（２）の出力周波数が選択される。またパラメータ算出回路６２は、フラッシュメモリ５からＡ（１）、Ｂ（１）、Ｎstep、Ｐの値を読み出し、これらパラメータ値と周波数チャネル番号とを用いて、式３、式４及び式５に基づいてＡ、Ｂの値を求める。

次いで、発振回路部１０、２０について、既述のように周波数チャネル番号に対応する発振回路部１０（２０）を選択し、選択された発振回路部１０（２０）のＰＬＬ１（２）のレジスタに保持されているＡ、Ｂを書き換える。この例では、ＰＬＬ１（２）に設けられている４つのレジスタは、一括して書き換えるように構成されているため、Ａ、Ｂの値と共に他のパラメータ値がフラッシュメモリ５から読み出されて、一括してパラメータ値が書き換えられる。この結果分周器３の分周比が切り替わり、指示された周波数チャネル番号に応じた出力周波数に切り替わる。

ここで、上述実施の形態の利点の把握を容易にするために、実施の形態の回路と参考例の回路とについて比較する。
図６は、図３（ａ）に記載した手法をマイクロコンピュータにより実施するための装置を示しており、図１の集積回路部４に相当する制御部を符号７で表示している。７１はデータ処理部に相当するＣＰＵである。
図７は、周波数チャネルとＡ、Ｂとを対応付けたテーブルを外部メモリ８３に記憶させ、外部から送信された周波数チャネル情報に含まれる周波数チャネルを解析した後、この周波数チャネルに相当するＡ、Ｂの値を前記テーブルから読み出す手法である。図７中、８は集積回路部、８１は外部メモリ８３に対する書き込み制御部、８２はシリアル／パラレル変換部である。

図８は、図６に示す参考例１と、図７に示す参考例２と、上述実施形態と、の各々について、外部から周波数チャネル情報が送られた後、Ａ、Ｂの書き換えが行われるために必要な処理時間を示したものである。なお実施形態においては、５に示したビットの値の切り出しを行う手法としている。
この図８から分かるように、図３（ａ）に示す処理をＣＰＵで行う場合には、「ｍｓ」オーダの時間がかかるが、本発明の実施形態では、「μｓ」のオーダで処理される。また外部メモリにテーブルを記憶させて周波数チャネルに相当するパラメータ値を読み出す手法は、処理時間が短いが、書き込み制御回路などの周辺の回路が必要になる。外部メモリとしては、現実的には小型なものを使用することになるが、その場合外部メモリのデータはシリアルデータとなるので、外部メモリ８３→シリアル／パラレル変換部８２→パラレル／シリアル変換部という構成となり、装置が複雑化する不利益がある。

これに対して実施形態では、外部から周波数チャネル情報が送られた後、Ａ、Ｂの書き換えを高速で行うことができ、しかも装置構成が簡素である。

上述実施の形態によれば、周波数チャネル番号が外部から送信されたときに、周波数チャネル番号が先頭であるときのＢ及びＡの夫々の値をＢ（１）及びＡ（１）とすると、式３、４、５の算出処理を行ってＡ、Ｂを求めて分周比を変更して出力周波数を切り替えている。従って、除算処理が１回で済むことから、Ａ、Ｂの算出を例えばソフトウエアで行う場合であっても、迅速に行うことができ、周波数の切替えを速やかに行うことができる。そして図５に示したように、Ｐが２^ｎで表されるときに、ディジタル値で表されたＺの値の下位ビット、上位ビットを読み出すことでＡ、Ｂを求める手法によれば、周波数チャネル情報を受信してから極めて高速に、例えばμｓのオーダで出力周波数の切替えを行うことができる。

ＰＬＬ１〜ＰＬＬ４ ＰＬＬ回路部
１、２ 発振回路部
１０、２０ 分周器
１６ レジスタ
３ 分周器
３１ 前段カウンタ
３２ 後段カウンタ
４ 集積回路部（ＦＰＧＡ）
４０ データ処理部
５ フラッシュメモリ

Claims (5)

1. 電圧制御発振器と、
   前記電圧制御発振器の出力周波数を分周比Ｎで分周し、分周比Ｎがパラメータ値Ｂ、Ａ、ＰによりＮ＝ＢＰ＋Ａ（Ｎ、Ｂ、Ａ、Ｐは１以上の整数であって、Ａ≦Ｂ）で表される分周器を備えたＰＬＬ回路部と、
   前記パラメータ値を記憶することにより当該パラメータ値に応じて前記分周器が動作する書き込み可能な第１の記憶部と、
   前記電圧制御発振器の出力周波数を指定するための周波数チャネル番号が先頭番号であるときのＢ及びＡの夫々の値であるＢ（１）及びＡ（１）と、周波数チャネル番号が１番増加したときのＮの値の増加分Ｎstepと、前記パラメータ値Ｐと、が予め記憶された第２の記憶部と、
   前記周波数チャネル番号が外部から送信されたときに、周波数チャネル番号と前記第２の記憶部に記憶されているパラメータ値とに基づいて前記パラメータ値Ｂ、Ａを算出して前記第１の記憶部に書き込むためのデータ処理部と、を備え、
   前記周波数チャネル番号は、チャネル番号の並びにより周波数が等間隔に並ぶようにチャネル番号と出力周波数とが対応付けられており、
   前記データ処理部は、Ｚ＝Ａ（１）＋（チャネル番号−１）＊Ｎstep、Ａ＝Ｚ／Ｐ（余り）及びＢ＝Ｂ（１）＋Ｚ／Ｐ（商）の算出処理を行うように構成されていることを特徴とする発振装置。
2. 前記電圧制御発振器及びＰＬＬ回路部からなる発振回路部として、受け持ちの周波数帯域が互いに異なる複数の発振回路部が設けられ、
   前記周波数チャネル番号は、前記複数のＰＬＬ回路部に割り当てられた周波数帯域に対して通し番号となるように決められており、
   前記データ処理部は、外部から送信された周波数チャネル番号に該当する周波数に対応するＰＬＬ回路部を選択すると共に、選択された当該ＰＬＬ回路部に対応する周波数チャネル群のうち先頭の周波数チャネル番号から数えた番号を、前記外部から送信された周波数チャネル番号に代えて新たな周波数チャネル番号とし、
   Ｚの演算は、この新たな周波数チャネル番号を用いて行われることを特徴とする請求項１記載の発振装置。
3. 前記Ｐは、２^ｎ（ｎは３以上の整数）で表される値に設定され、
   前記データ処理部は、算出されたＺの値を４ビット以上のディジタル値として保持し、このディジタル値の下位（ｎ−１）ビットの値をＡとして出力し、前記ディジタル値の前記下位（ｎ−１）ビットを除く上位ビットの値とＢ（１）との加算値をＢとして出力するように構成されていることを特徴とする請求項１または２記載の発振装置。
4. 前記データ処理部におけるＺ、Ａ及びＢを算出する部分は、ソフトウエアを用いずに算出するロジック回路により構成されていることを特徴とする請求項３記載の発振装置。
5. 前記分周器は、デュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタからなる、プログラム可能な分周器であることを特徴とする請求項１ないし４のいずれか一項に記載の発振装置。

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