JP2015198294A - 発振装置 - Google Patents
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Abstract
【課題】電圧制御発振器とPLL回路部とを含む発振装置において、出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、高速で周波数を切り替えること。【解決手段】PLL回路部内の分周器3としてデュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタを用いる。分周器3の分周比NはN=BP+A(N、B、A、Pは整数)で表されるそして出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、周波数チャネル番号が「1」であるときのB及びAの夫々の値をB(1)及びA(1)とすると、Z=A(1)+(チャネル番号−1)*Nstep、A=Z/P(余り)、B=B(1)+Z/P(商)の算出処理を行ってA、Bを求めて分周比を変更して出力周波数を切り替えている。【選択図】 図1
Description
本発明は、PLL(Phase Locked Loop)を用いた発振装置において、外部からの指示により発振周波数を変更するための技術分野に関する。
PLLを用いた発振装置を用いたシステムの中には、PLL回路部と電圧制御発振器とからなる発振回路部を用い、外部からの周波数の指示に応じて当該発振回路部のパラメータを変更して、指示された周波数の周波数信号を出力するシステムがある。このようなシステムは、レーダシステム、携帯電話システム宇宙開発におけるロケットの制御システムなどに適用可能である。そしてシステムの中には、外部からの周波数の指示を受けてから、できるだけ早く、指示に応じた周波数に切り替えることが要請されるものもある。
例えば特許文献1には、PLL−ICと電圧制御発振器とを備え、LSIからPLL−ICにシリアルコマンドを送る発振装置が記載されているが、外部からの周波数の指示を受けたときに、対応する発振周波数に高速で切り替えるための手法については記載されていない。
本発明はこのような事情の下になされたものであり、電圧制御発振器とPLL回路部とを含む発振装置において、出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、高速で周波数を切り替えることのできる技術を提供することにある。
本発明の発振装置は、
電圧制御発振器と、
前記電圧制御発振器の出力周波数を分周比Nで分周し、分周比Nがパラメータ値B、A、PによりN=BP+A(N、B、A、Pは1以上の整数であって、A≦B)で表される分周器を備えたPLL回路部と、
前記パラメータ値を記憶することにより当該パラメータ値に応じて前記分周器が動作する書き込み可能な第1の記憶部と、
前記電圧制御発振器の出力周波数を指定するための周波数チャネル番号が先頭であるときのB及びAの夫々の値であるB(1)及びA(1)と、周波数チャネル番号が1番増加したときのNの値の増加分Nstepと、前記パラメータ値Pと、が予め記憶された第2の記憶部と、
前記周波数チャネル番号が外部から送信されたときに、周波数チャネル番号と前記第2の記憶部に記憶されているパラメータ値とに基づいて前記パラメータ値B、Aを算出して前記第1の記憶部に書き込むためのデータ処理部と、を備え、
前記周波数チャネル番号は、チャネル番号の並びにより周波数が等間隔に並ぶようにチャネル番号と出力周波数とが対応付けられており、
前記データ処理部は、Z=A(1)+(チャネル番号−1)*Nstep、A=Z/P(余り)及びB=B(1)+Z/P(商)の算出処理を行うように構成されていることを特徴とする。
電圧制御発振器と、
前記電圧制御発振器の出力周波数を分周比Nで分周し、分周比Nがパラメータ値B、A、PによりN=BP+A(N、B、A、Pは1以上の整数であって、A≦B)で表される分周器を備えたPLL回路部と、
前記パラメータ値を記憶することにより当該パラメータ値に応じて前記分周器が動作する書き込み可能な第1の記憶部と、
前記電圧制御発振器の出力周波数を指定するための周波数チャネル番号が先頭であるときのB及びAの夫々の値であるB(1)及びA(1)と、周波数チャネル番号が1番増加したときのNの値の増加分Nstepと、前記パラメータ値Pと、が予め記憶された第2の記憶部と、
前記周波数チャネル番号が外部から送信されたときに、周波数チャネル番号と前記第2の記憶部に記憶されているパラメータ値とに基づいて前記パラメータ値B、Aを算出して前記第1の記憶部に書き込むためのデータ処理部と、を備え、
前記周波数チャネル番号は、チャネル番号の並びにより周波数が等間隔に並ぶようにチャネル番号と出力周波数とが対応付けられており、
前記データ処理部は、Z=A(1)+(チャネル番号−1)*Nstep、A=Z/P(余り)及びB=B(1)+Z/P(商)の算出処理を行うように構成されていることを特徴とする。
本発明は、電圧制御発振器の出力周波数を分周比Nで分周し、分周比Nがパラメータ値B、A、PによりN=BP+A(N、B、A、Pは1以上の整数であって、A≦B)で表される分周器を備えた発振装置を対象としている。そして出力周波数を指定するための周波数チャネル番号が外部から送信されたときに、周波数チャネル番号が先頭であるときのB及びAの夫々の値をB(1)及びA(1)とすると、以下の算出処理を行ってA、Bを求めて分周比を変更して出力周波数を切り替えている。
Z=A(1)+(チャネル番号−1)*Nstep
A=Z/P(余り)、
B=B(1)+Z/P(商)
従って除算処理が1回だけであることから、算出処理を速やかに行うことができ、これにより周波数の切替えの高速化が図れる。
Z=A(1)+(チャネル番号−1)*Nstep
A=Z/P(余り)、
B=B(1)+Z/P(商)
従って除算処理が1回だけであることから、算出処理を速やかに行うことができ、これにより周波数の切替えの高速化が図れる。
また前記Pを、2n(nは3以上の整数)で表される値に設定し、算出されたZの値を4ビット以上のディジタル値として保持し、このディジタル値の下位(n−1)ビットの値をAとして出力し、前記ディジタル値の前記下位(n−1)ビットを除く上位ビットの値をBとして出力するようにすれば、分周比を高速に算出することができる。
[第1の実施形態]
本発明の発振装置の実施形態について説明する。発振装置は、図1に示すように、例えば2系統(2チャネル)の発振回路部1、2と、これら発振回路部1、2に動作パラメータを設定するための集積回路部4、例えばFPGA(Field Programmable Gate Alley)からなるLSIを備えている。
発振回路部1、2には、各々発振周波数帯域が割り当てられており、例えば発振回路部1は4GHz以上、6GHz未満、発振回路部2は6GHz以上、8GHz未満の周波数を受け持つように構成されている。発振回路部1、2は同時に周波数信号を出力しており、例えば発振回路部1、2の後段に設けられた図示しない選択部により最終的に使用される周波数(システムとして出力する周波数信号の周波数)が選択される。この選択は、後述のように外部から集積回路部4に送られた周波数チャネル情報に基づいて、集積回路部4から選択部に選択信号が出力されることにより行われる。
本発明の発振装置の実施形態について説明する。発振装置は、図1に示すように、例えば2系統(2チャネル)の発振回路部1、2と、これら発振回路部1、2に動作パラメータを設定するための集積回路部4、例えばFPGA(Field Programmable Gate Alley)からなるLSIを備えている。
発振回路部1、2には、各々発振周波数帯域が割り当てられており、例えば発振回路部1は4GHz以上、6GHz未満、発振回路部2は6GHz以上、8GHz未満の周波数を受け持つように構成されている。発振回路部1、2は同時に周波数信号を出力しており、例えば発振回路部1、2の後段に設けられた図示しない選択部により最終的に使用される周波数(システムとして出力する周波数信号の周波数)が選択される。この選択は、後述のように外部から集積回路部4に送られた周波数チャネル情報に基づいて、集積回路部4から選択部に選択信号が出力されることにより行われる。
発振回路部1(2)は、集積回路により構成されたPLL回路部であるPLL1(2)と、電圧制御発振器(VCO)10(20)と、を備えている。実際には発振回路部は2個に限られるものではなく、3個以上設けてもよいが、便宜上2個として説明を進める。なお、表記の煩雑さを回避するために、PLL回路部を指すときにはPLL1(2)などの表記を用いる。
図2は、PLL回路部を代表してPLL1の回路構成を示している。11は分周回路であり、外部から送られる例えば180MHzの基準クロック例えば外部クロックを分周比Rで分周する。3は、2(デュアル)モジュラス・プリスケーラによるパルス・スワロ・カウンタからなる、プログラム可能な分周器であり、電圧制御発振器10の出力周波数を1/Nに分周する。12は、分周器3の出力に基づいて矩形パルスを出力するバッファである。
13は位相比較部であり、分周回路11にて分周して得られたリファレンスパルスの位相と分周器3からバッファ12を介して出力されるパルスの位相との差(位相差)を取り出す。位相比較部13からは、具体的には位相差に相当するパルス幅のパルスが出力される。14はチャージポンプであり、前記位相差に相当する直流電圧を出力する。15はループフィルタであり、チャージポンプ14から出力される直流電圧を積分し、積分された直流電圧は、電圧制御発振器10の制御電圧として電圧制御発振器10に入力される。
PLL1は、例えば各々24ビットの4個のレジスタを含む第1の記憶部であるパラメータ記憶部16を備えている。パラメータ記憶部16は、PLL1の回路部分のパラメータ値を記憶するためのものであり、4個のレジスタのうちの1個のレジスタには、分周器3に用いられる後述の各パラメータが記憶される。この例では、4個のレジスタのパラメータのいずれかのレジスタのパラメータを更新する場合、4個のレジスタが一括して書き換えられるようにシステムが組まれている。
電圧制御発振器10から分周器3、位相比較部13、チャージポンプ14及びループフィルタ15を経て電圧制御発振器10に戻るループがPLLに相当するかもしれないが、この明細書では図1の鎖線で囲んだ回路部分をPLL回路部と呼ぶ。
電圧制御発振器10から分周器3、位相比較部13、チャージポンプ14及びループフィルタ15を経て電圧制御発振器10に戻るループがPLLに相当するかもしれないが、この明細書では図1の鎖線で囲んだ回路部分をPLL回路部と呼ぶ。
分周器3であるデュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタは、前段カウンタであるプリスケーラ31と、後段のカウンタであるAカウンタ32及びBカウンタ33と、制御部34とを備えている。Aカウンタ32はパルスをA個数えたときにカウンタ値がゼロになり、Bカウンタ33はパルスをB個数えたときにカウンタ値がゼロになる。カウンタの機能を直感的に把握できるように、ゼロに戻るときのパルスのカウント数A、Bを夫々カウンタの名称として使用している。
プリスケーラ31における分周比がPとP+1との間で切り替わるとすると、分周器3の全体の分周比をNとすると、N=(B×P)+Aとなる。A、B及びPは、1以上の整数であり、B≧Aである。プリスケーラ31、Aカウンタ32、Bカウンタ33は、カウンタ値がゼロになったときに出力パルスが発せられ、従ってこれらは分周器3を構成する要素分周器ということができる。
分周器3の動作について記載しておくと、プリスケーラ31はカウンタであり、入力される周波数信号の周波数fiを先ずP+1で分周し、分周された周波数信号は、Aカウンタ32及びBカウンタ33に入力される。Aカウンタ32では、A個のパルスをカウントした時にカウント値がゼロになり、このときに制御部34からプリスケーラ31に対して分周比をP+1からPに切り替えるための信号を出力する。この信号の出力のタイミングは、プリスケーラ31に入力されるパルスを(P+1)A個カウントしたときである。
そしてプリスケーラ31の分周比がPに切り替わる一方、Bカウンタ33は、更にプリスケーラ31からのパルスのカウントを継続し、パルスのカウント数がN個になったときに、カウント値がゼロになると共に分周器3としての出力パルスを出力する。このパルスの出力のタイミングは、プリスケーラ31の分周比がPに変更になった後、プリスケーラ31に入力されるパルスを(B−A)P個カウントしたときである。従って、プリスケーラ31に{(P+1)A+(B−A)P}個のパルスが入力されたときに、Bカウンタ33からパルスが出力される。即ち、分周器3の分周比Nは、{(P+1)A+(B−A)P}=(B×P)+Aで表される。なお、制御部34は、Bカウンタ33がB個のパルスをカウントしたときに、プリスケーラ31に対して分周比をPからP+1に切り替えるための信号を出力する。
集積回路部4(FPGA)は、書込み可能な不揮発性メモリであるフラッシュメモリ5と、発振回路部1、2に夫々対応する2つのパラレル/シリアル変換部41、42と、制御ステートマシーン43と、タイミング生成回路44と、を備えている。フラッシュメモリ5は、第2の記憶部に相当し、各PLL1、PLL2のレジスタに書き込むべきデータが記憶されている。
パラレル/シリアル変換部41はPLL1の4つのレジスタ(1つのレジスタはこの例では24ビットである)に接続されており、フラッシュメモリ5から1バイトずつ読み出されたパラレル信号、例えば8ビットのパラレル信号をシリアル信号に変換するためのものである。他のパラレル/シリアル変換部42についても対応するPLL2の4つのレジスタに接続されている。これらパラレル/シリアル変換部41、42は、後述のタイミング生成回路44から出力される選択信号の入力により、フラッシュメモリ5から読み出された1バイト単位のデータの書き込みが行われる。従って例えば、一方のパラレル/シリアル変換部41に選択信号が入力されていて、他のパラレル/シリアル変換部42に選択信号が入力されていないときには、パラレル/シリアル変換部41だけにデータが書き込まれる。
制御ステートマシーン43は、各動作状態を制御する機能を備えており、論理回路により構成されている。動作状態としては、外部のコンピュータからフラッシュメモリ5にデータを書き込むための動作状態、フラッシュメモリ5からPLL1、PLL2のレジスタにデータを書き込むための動作状態、後述のように外部から周波数チャネル情報を受け取ったときにこの情報に対応するパラメータ値を対応するPLL(1または2)に書き込むための動作状態などが挙げられる。タイミング生成回路44は、制御ステートマシン43の動作状態に応じて各回路にタイミング信号(選択信号を含む)を出力する機能を備えている。
集積回路部4は、更に周波数チャネル解析部61とパラメータ算出回路62とを備えている。既述のように集積回路部4には、外部から例えば不定期に周波数チャネル情報が送られる。この周波数チャネル情報とは、発振装置から出力すべき発振周波数の指令値を含む情報であり、後述の図3に示すようにチャネル番号の並びにより周波数が等間隔(図3では60MHz間隔)に並ぶようにチャネル番号と出力周波数とが対応付けられている。またチャネル番号は、前記複数のPLL回路部に割り当てられた周波数帯域に対して通し番号となるように決められており、周波数チャネル解析部61は外部から送信された周波数チャネル情報を解析して、チャネル番号を把握する。
制御ステートマシーン43は、このチャネル番号に基づいてPLL1及びPLL2のうち、チャネル番号に対応する発振回路部を選択する。例えばチャネル番号が1番から20番に相当する出力周波数が発振回路部10の受け持ち範囲であり、チャネル番号が21番から40番に相当する出力周波数が発振回路部10の受け持ち範囲であるとすれば、チャネル番号に応じて発振回路部の選択を行うことができる。
具体的には、制御ステートマシーン43が発振回路部10、20の出力側に設けられている選択回路に選択指令を出力して、対応する一方の発振回路部10(20)をシステムの出力とする。また制御ステートマシーン43から、パラメータ値の書き込みを可能にするためのイネーブル信号を、選択された発振回路部10(20)に対応したPLL1(2)内の論理回路及びパラレル/シリアル変換部41(42)に送信する。
こうして発振回路部1、2のうち周波数チャネル情報に対応する周波数帯域を受け持つ発振回路部が選択されると共に、選択された発振回路部の出力が周波数チャネル情報となるようにパラメータ値が変更される。このパラメータ値は、具体的には図2に示す分周器3の分周比Nである。
こうして発振回路部1、2のうち周波数チャネル情報に対応する周波数帯域を受け持つ発振回路部が選択されると共に、選択された発振回路部の出力が周波数チャネル情報となるようにパラメータ値が変更される。このパラメータ値は、具体的には図2に示す分周器3の分周比Nである。
ここでパラメータ算出回路62の役割について説明する前に、本発明の利点の理解を容易にするために、本発明と対比される参考的な技術について以下に記載しておく。
分周比を求めるにあたって、位相比較部13にリファレンス信号として入力される信号に関する基準クロックの周波数Fref、分周回路11の分周比R、分周器3のプリスケーラ31の分周比を決定するPは、パラメータ値として事前に分かっている。また外部から送られる周波数チャネル情報に含まれるチャネル番号CHのうち最も番号の小さい先頭のチャネル番号CHに相当する周波数をF(1)とし、チャネル番号CHが1番大きくなったときの周波数の増加分をFstepとすると、外部から要求されている周波数、即ち発振装置から出力する周波数信号の周波数Foutは、次の式1で表される。
Fout=CH*Fstep+F(1) …式1
F(1)及びFstepは、事前に分かっているパラメータ値である。またチャネル番号は、既述のように発振回路部10、20に対して通し番号である。従って既述の模式例のように、例えばチャネル番号が1番から20番が発振回路部10の出力周波数に相当し、チャネル番号が21番から40番が発振回路部20の出力周波数に相当する場合には、先頭のチャネル番号とは、発振回路部10については「1番」であり、発振回路部20については「21番」である。周波数チャネル解析部61は、通し番号であるチャネル番号に基づいて、対応する発振回路部10(20)における先頭のチャネル番号から数えたチャネル番号をパラメータ算出回路62に出力する。従ってチャネル番号が「24番」であれば、「4番」となる。
分周比を求めるにあたって、位相比較部13にリファレンス信号として入力される信号に関する基準クロックの周波数Fref、分周回路11の分周比R、分周器3のプリスケーラ31の分周比を決定するPは、パラメータ値として事前に分かっている。また外部から送られる周波数チャネル情報に含まれるチャネル番号CHのうち最も番号の小さい先頭のチャネル番号CHに相当する周波数をF(1)とし、チャネル番号CHが1番大きくなったときの周波数の増加分をFstepとすると、外部から要求されている周波数、即ち発振装置から出力する周波数信号の周波数Foutは、次の式1で表される。
Fout=CH*Fstep+F(1) …式1
F(1)及びFstepは、事前に分かっているパラメータ値である。またチャネル番号は、既述のように発振回路部10、20に対して通し番号である。従って既述の模式例のように、例えばチャネル番号が1番から20番が発振回路部10の出力周波数に相当し、チャネル番号が21番から40番が発振回路部20の出力周波数に相当する場合には、先頭のチャネル番号とは、発振回路部10については「1番」であり、発振回路部20については「21番」である。周波数チャネル解析部61は、通し番号であるチャネル番号に基づいて、対応する発振回路部10(20)における先頭のチャネル番号から数えたチャネル番号をパラメータ算出回路62に出力する。従ってチャネル番号が「24番」であれば、「4番」となる。
一方、電圧制御発振器10の出力周波数をNで分周した周波数Fout/Nと基準クロックの周波数FrefをRで分周した周波数(Fref/R)とは等しいことから、次の式2が成り立つ。
N=Fout*(R/Fref) …式2
既述のようにNは、N=(B×P)+Aで表されることから、Bカウンタ33の分周比Bは、N/Pの商で表され、Aカウンタ32の分周比Aは、N/Pの余りで表される。
N=Fout*(R/Fref) …式2
既述のようにNは、N=(B×P)+Aで表されることから、Bカウンタ33の分周比Bは、N/Pの商で表され、Aカウンタ32の分周比Aは、N/Pの余りで表される。
従って周波数チャネル番号CHが集積回路部4に入力されると、
CHを解析するステップ→ パラメータであるF(1)、Fstep、R、Fref、及びPの値を呼び出すステップ→ 式1を演算するステップ→ 式2を演算するステップ→ N/Pの演算を行って商であるBと余りであるAとを求めるステップ
を行うことになる。これらの一連のステップは、マイクロコンピュータを用いることによりソフトウエアで処理することができるが、2回の割り算、即ちR/FrefとN/Pとを実行しなければならず、長い時間がかかる。
CHを解析するステップ→ パラメータであるF(1)、Fstep、R、Fref、及びPの値を呼び出すステップ→ 式1を演算するステップ→ 式2を演算するステップ→ N/Pの演算を行って商であるBと余りであるAとを求めるステップ
を行うことになる。これらの一連のステップは、マイクロコンピュータを用いることによりソフトウエアで処理することができるが、2回の割り算、即ちR/FrefとN/Pとを実行しなければならず、長い時間がかかる。
図3の(a)は、各パラメータ値として上段のように具体的な値を決めたときに、周波数チャネル番号CHに応じてFout、N、B及びAが下段の表のように決定されるということを示している。この例では、チャネル番号CHが「1」とは、外部から指示されている周波数設定値が4000MHzである。従って、チャネル番号CHが「4番」であれば、式1により周波数設定値は4000+(4−1)*60=4180MHzとなる。そしてNは式2により4180*72/180=1672となる。1672÷32は、商が「52」、余りが「8」であるから、Bは「52」、Aは「8」である。
本発明の実施形態に説明を戻すと、本発明の実施形態では、パラメータ値として、周波数チャネル番号CHが先頭番号であるときのBの値であるB(1)と、周波数チャネル番号CHが先頭番号であるときのAの値であるA(1)と、周波数チャネル番号CHが1番増加したときのNの値の増加分Nstepと、を事前にフラッシュメモリ5に記憶させておく。図3の(a)の例では、B(1)は「50」、A(1)は「0」、Nstepは「24」である。これらのパラメータ値は事前に求めることができる値である。なお説明を簡略化するために、先頭番号は、「1番」とする。
そしてパラメータ算出回路62において、以下のように式3で表されるZの値を求める。
Z=A(1)+(CH−1)*Nstep …式3
この計算を行うにあたって、周波数チャネル解析部61は、外部から送信された周波数チャネル情報を取り込んで解析し、周波数チャネル番号CHを取得する。Zの値を算出用累積値と呼ぶことにすると、算出用累積値Zを分周器3のプリスケーラ(前段カウンタ)31の前半の分周比Pで割った値の余りがAに相当し、算出用累積値ZをPで割った値の商にB(1)を加算した値がBに相当する。この計算は、式4及び式5で表される。
A=Z/P(余り) …式4
B=B(1)+Z/P(商) …式5
図3の(b)には、図3の(a)と同様にパラメータ値を設定した場合において、Z、A、Bの計算手法と計算結果とが示されている。図3の(a)と(b)とを比較してわかるように、式3、式4、式5を用いても、A、Bの値について同じ結果が得られる。
周波数チャネル番号CHと周波数との関係が図3に示されている例において、式4、式5の算出処理を行うにあたって、更に好ましい例を図5に示す。この例では、周波数チャネル番号CHは「4番」であり、Zの値が14ビットのディジタル値として求められ、Pが「25=32」に設定されている。Zは、「72」であり、ディジタル値である2進数値では、「00000001001000」で表される。従ってZをPで除算したときの余りは、下位5ビットで表される値(0ビットから4ビット)となり、「01000」(十進法で「8」)である。またZをPで除算したときの商は、上位9ビット(5ビットから13ビット)で表される値となり、「000000010」(十進法で「2」)である。Aは「8」であり、Bは「52」であるから、図3の(a)と同じ結果になる。
Z=A(1)+(CH−1)*Nstep …式3
この計算を行うにあたって、周波数チャネル解析部61は、外部から送信された周波数チャネル情報を取り込んで解析し、周波数チャネル番号CHを取得する。Zの値を算出用累積値と呼ぶことにすると、算出用累積値Zを分周器3のプリスケーラ(前段カウンタ)31の前半の分周比Pで割った値の余りがAに相当し、算出用累積値ZをPで割った値の商にB(1)を加算した値がBに相当する。この計算は、式4及び式5で表される。
A=Z/P(余り) …式4
B=B(1)+Z/P(商) …式5
図3の(b)には、図3の(a)と同様にパラメータ値を設定した場合において、Z、A、Bの計算手法と計算結果とが示されている。図3の(a)と(b)とを比較してわかるように、式3、式4、式5を用いても、A、Bの値について同じ結果が得られる。
周波数チャネル番号CHと周波数との関係が図3に示されている例において、式4、式5の算出処理を行うにあたって、更に好ましい例を図5に示す。この例では、周波数チャネル番号CHは「4番」であり、Zの値が14ビットのディジタル値として求められ、Pが「25=32」に設定されている。Zは、「72」であり、ディジタル値である2進数値では、「00000001001000」で表される。従ってZをPで除算したときの余りは、下位5ビットで表される値(0ビットから4ビット)となり、「01000」(十進法で「8」)である。またZをPで除算したときの商は、上位9ビット(5ビットから13ビット)で表される値となり、「000000010」(十進法で「2」)である。Aは「8」であり、Bは「52」であるから、図3の(a)と同じ結果になる。
即ち、パラメータ算出回路62は、Zを表すディジタル値の下位5ビットと上位9ビットとを読み出すことにより、Z/Pの算出処理と同等の処理を行ったことになる。Pは「32」に限られるものではなく。2n(nは3以上の整数)で表される値に設定されていれば、この手法を用いることができる。一般化すれば、データ処理部40は、Zの値を4ビット以上のディジタル値として保持し、このディジタル値の下位(n−1)ビットの値をAとして出力し、前記ディジタル値の前記下位(n−1)ビットを除く上位ビットの値をBとして出力するように構成されている。
次に上述の発振装置の作用の全体について述べる。発振装置の電源をオンにすると、フラッシュメモリ5内のパラメータ値がパラレル/シリアル変換部41、42を通じてPLL1、PLL2のレジスタ内に書きこまる。そして例えば事前に基準周波数として設定された出力周波数の周波数信号が発振回路部1、2から出力され、後段の図示しない選択部により発振回路部1、2の出力の一方が選択される。
その後、外部から周波数チャネル情報が集積回路部4に送られると、この情報の受信により発生した設定トリガに基づいて、周波数チャネル解析部61がその情報を解析して周波数チャネル番号を取り出し、既述のようにして周波数チャネル番号に対応する発振回路部1(2)の出力周波数が選択される。またパラメータ算出回路62は、フラッシュメモリ5からA(1)、B(1)、Nstep、Pの値を読み出し、これらパラメータ値と周波数チャネル番号とを用いて、式3、式4及び式5に基づいてA、Bの値を求める。
次いで、発振回路部10、20について、既述のように周波数チャネル番号に対応する発振回路部10(20)を選択し、選択された発振回路部10(20)のPLL1(2)のレジスタに保持されているA、Bを書き換える。この例では、PLL1(2)に設けられている4つのレジスタは、一括して書き換えるように構成されているため、A、Bの値と共に他のパラメータ値がフラッシュメモリ5から読み出されて、一括してパラメータ値が書き換えられる。この結果分周器3の分周比が切り替わり、指示された周波数チャネル番号に応じた出力周波数に切り替わる。
ここで、上述実施の形態の利点の把握を容易にするために、実施の形態の回路と参考例の回路とについて比較する。
図6は、図3(a)に記載した手法をマイクロコンピュータにより実施するための装置を示しており、図1の集積回路部4に相当する制御部を符号7で表示している。71はデータ処理部に相当するCPUである。
図7は、周波数チャネルとA、Bとを対応付けたテーブルを外部メモリ83に記憶させ、外部から送信された周波数チャネル情報に含まれる周波数チャネルを解析した後、この周波数チャネルに相当するA、Bの値を前記テーブルから読み出す手法である。図7中、8は集積回路部、81は外部メモリ83に対する書き込み制御部、82はシリアル/パラレル変換部である。
図6は、図3(a)に記載した手法をマイクロコンピュータにより実施するための装置を示しており、図1の集積回路部4に相当する制御部を符号7で表示している。71はデータ処理部に相当するCPUである。
図7は、周波数チャネルとA、Bとを対応付けたテーブルを外部メモリ83に記憶させ、外部から送信された周波数チャネル情報に含まれる周波数チャネルを解析した後、この周波数チャネルに相当するA、Bの値を前記テーブルから読み出す手法である。図7中、8は集積回路部、81は外部メモリ83に対する書き込み制御部、82はシリアル/パラレル変換部である。
図8は、図6に示す参考例1と、図7に示す参考例2と、上述実施形態と、の各々について、外部から周波数チャネル情報が送られた後、A、Bの書き換えが行われるために必要な処理時間を示したものである。なお実施形態においては、5に示したビットの値の切り出しを行う手法としている。
この図8から分かるように、図3(a)に示す処理をCPUで行う場合には、「ms」オーダの時間がかかるが、本発明の実施形態では、「μs」のオーダで処理される。また外部メモリにテーブルを記憶させて周波数チャネルに相当するパラメータ値を読み出す手法は、処理時間が短いが、書き込み制御回路などの周辺の回路が必要になる。外部メモリとしては、現実的には小型なものを使用することになるが、その場合外部メモリのデータはシリアルデータとなるので、外部メモリ83→シリアル/パラレル変換部82→パラレル/シリアル変換部という構成となり、装置が複雑化する不利益がある。
この図8から分かるように、図3(a)に示す処理をCPUで行う場合には、「ms」オーダの時間がかかるが、本発明の実施形態では、「μs」のオーダで処理される。また外部メモリにテーブルを記憶させて周波数チャネルに相当するパラメータ値を読み出す手法は、処理時間が短いが、書き込み制御回路などの周辺の回路が必要になる。外部メモリとしては、現実的には小型なものを使用することになるが、その場合外部メモリのデータはシリアルデータとなるので、外部メモリ83→シリアル/パラレル変換部82→パラレル/シリアル変換部という構成となり、装置が複雑化する不利益がある。
これに対して実施形態では、外部から周波数チャネル情報が送られた後、A、Bの書き換えを高速で行うことができ、しかも装置構成が簡素である。
上述実施の形態によれば、周波数チャネル番号が外部から送信されたときに、周波数チャネル番号が先頭であるときのB及びAの夫々の値をB(1)及びA(1)とすると、式3、4、5の算出処理を行ってA、Bを求めて分周比を変更して出力周波数を切り替えている。従って、除算処理が1回で済むことから、A、Bの算出を例えばソフトウエアで行う場合であっても、迅速に行うことができ、周波数の切替えを速やかに行うことができる。そして図5に示したように、Pが2nで表されるときに、ディジタル値で表されたZの値の下位ビット、上位ビットを読み出すことでA、Bを求める手法によれば、周波数チャネル情報を受信してから極めて高速に、例えばμsのオーダで出力周波数の切替えを行うことができる。
PLL1〜PLL4 PLL回路部
1、2 発振回路部
10、20 分周器
16 レジスタ
3 分周器
31 前段カウンタ
32 後段カウンタ
4 集積回路部(FPGA)
40 データ処理部
5 フラッシュメモリ
1、2 発振回路部
10、20 分周器
16 レジスタ
3 分周器
31 前段カウンタ
32 後段カウンタ
4 集積回路部(FPGA)
40 データ処理部
5 フラッシュメモリ
Claims (5)
- 電圧制御発振器と、
前記電圧制御発振器の出力周波数を分周比Nで分周し、分周比Nがパラメータ値B、A、PによりN=BP+A(N、B、A、Pは1以上の整数であって、A≦B)で表される分周器を備えたPLL回路部と、
前記パラメータ値を記憶することにより当該パラメータ値に応じて前記分周器が動作する書き込み可能な第1の記憶部と、
前記電圧制御発振器の出力周波数を指定するための周波数チャネル番号が先頭番号であるときのB及びAの夫々の値であるB(1)及びA(1)と、周波数チャネル番号が1番増加したときのNの値の増加分Nstepと、前記パラメータ値Pと、が予め記憶された第2の記憶部と、
前記周波数チャネル番号が外部から送信されたときに、周波数チャネル番号と前記第2の記憶部に記憶されているパラメータ値とに基づいて前記パラメータ値B、Aを算出して前記第1の記憶部に書き込むためのデータ処理部と、を備え、
前記周波数チャネル番号は、チャネル番号の並びにより周波数が等間隔に並ぶようにチャネル番号と出力周波数とが対応付けられており、
前記データ処理部は、Z=A(1)+(チャネル番号−1)*Nstep、A=Z/P(余り)及びB=B(1)+Z/P(商)の算出処理を行うように構成されていることを特徴とする発振装置。 - 前記電圧制御発振器及びPLL回路部からなる発振回路部として、受け持ちの周波数帯域が互いに異なる複数の発振回路部が設けられ、
前記周波数チャネル番号は、前記複数のPLL回路部に割り当てられた周波数帯域に対して通し番号となるように決められており、
前記データ処理部は、外部から送信された周波数チャネル番号に該当する周波数に対応するPLL回路部を選択すると共に、選択された当該PLL回路部に対応する周波数チャネル群のうち先頭の周波数チャネル番号から数えた番号を、前記外部から送信された周波数チャネル番号に代えて新たな周波数チャネル番号とし、
Zの演算は、この新たな周波数チャネル番号を用いて行われることを特徴とする請求項1記載の発振装置。 - 前記Pは、2n(nは3以上の整数)で表される値に設定され、
前記データ処理部は、算出されたZの値を4ビット以上のディジタル値として保持し、このディジタル値の下位(n−1)ビットの値をAとして出力し、前記ディジタル値の前記下位(n−1)ビットを除く上位ビットの値とB(1)との加算値をBとして出力するように構成されていることを特徴とする請求項1または2記載の発振装置。 - 前記データ処理部におけるZ、A及びBを算出する部分は、ソフトウエアを用いずに算出するロジック回路により構成されていることを特徴とする請求項3記載の発振装置。
- 前記分周器は、デュアルモジュラス・プリスケーラによるパルス・スワロ・カウンタからなる、プログラム可能な分周器であることを特徴とする請求項1ないし4のいずれか一項に記載の発振装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014074405A JP2015198294A (ja) | 2014-03-31 | 2014-03-31 | 発振装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110492966A (zh) * | 2019-09-12 | 2019-11-22 | 积成电子股份有限公司 | 一种分布式继电保护装置的时间同步方法 |
-
2014
- 2014-03-31 JP JP2014074405A patent/JP2015198294A/ja active Pending
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