JP2015173252A

JP2015173252A - 撮像素子及び電子機器

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Publication number: JP2015173252A
Application number: JP2014240368A
Authority: JP
Inventors: 俊行 ▲高▼田; Toshiyuki Takada
Original assignee: Canon Inc
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Filing date: 2014-11-27
Publication date: 2015-10-01
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Abstract

【課題】
光電変換部の受光面積を広く確保し、画質の劣化を抑制するのに有利な撮像素子を提供すること。
【解決手段】
第１の半導体チップと第２の半導体チップと、前記半導体チップを接続する接続部とを備え、前記第１の半導体チップは、光電変換部と、前記光電変換部で生成された電荷を保持する蓄積容量と、前記光電変換部及び前記蓄積容量の電荷のリセットを制御するリセットトランジスタと、前記蓄積容量の信号電荷を増幅して信号電圧に変換するソースフォロアとを含み、前記第２の半導体チップは、前記光電変換部で生成された電荷の前記蓄積容量への転送を制御する転送トランジスタと、列出力線との接続を制御する行選択トランジスタとを含み、前記接続部は、前記光電変換部と前記転送トランジスタ、前記転送トランジスタと前記蓄積容量、および前記ソースフォロアと前記行選択トランジスタとをそれぞれ接続する。
【選択図】図２

Description

本発明は、撮像素子及びそれを用いた電子機器に関するものである。

一般的にＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の撮像素子は、画素の光電変換部の面積が大きければ受光量も多くなりＳ／Ｎ比が向上する。しかしながら、画素の光電変換部周辺には制御用のトランジスタが複数形成されているため、単位画素あたりの受光面積を大きくすることができなかった。さらに、デジタルカメラやデジタルビデオカメラ等の撮像装置において、撮影画像の高精細化による撮像素子の画素数の増加に伴い、単位画素あたりの受光面積はより小さくなり、そのためにＳ／Ｎ比が低下することによる画質の劣化が懸念される。

一方で、近年ＣＭＯＳイメージセンサチップと信号処理チップの２つの半導体チップを１つのパッケージに統合した積層型の撮像素子が提案されている。例えば、特許文献１では、第１の半導体チップにフォトダイオードと制御用の複数のトランジスタを形成した画素を形成し、第２の半導体チップに画素を駆動するため駆動回路を形成した撮像素子が提案されている。

特開２０１０−２２５９２７号公報

しかしながら、従来の一般的なＣＭＯＳイメージセンサも特許文献１に記載のイメージセンサも、制御用のトランジスタが、画素が配置されている半導体チップに配置されている。このために、単位画素あたりの光電変換部の受光面積を広げることが難しく、画質が低下する可能性があった。本発明は、光電変換部の受光面積を広く確保し、画質の低下を抑制するのに有利な撮像素子を提供することを目的とする。

本発明の撮像素子は、第１の半導体チップと、第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとを接続する接続部とを備え、前記第１の半導体チップは、光電変換部と、前記光電変換部で生成された電荷を保持する蓄積容量と、前記光電変換部及び前記蓄積容量の電荷のリセットを制御するリセットトランジスタと、前記蓄積容量の信号電荷を増幅して信号電圧に変換するソースフォロアとを含み、前記第２の半導体チップは、前記光電変換部で生成された電荷の前記蓄積容量への転送を制御する転送トランジスタと、列出力線との接続を制御する行選択トランジスタとを含み、前記接続部は、前記光電変換部と前記転送トランジスタ、前記転送トランジスタと前記蓄積容量、および前記ソースフォロアと前記行選択トランジスタとをそれぞれ接続することを特徴とする。

また、本発明の撮像素子は、第１の半導体チップと、第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとを接続する接続部とを備え、前記第１の半導体チップは、光電変換部と、前記光電変換部で生成された電荷を保持する蓄積容量と、前記光電変換部で生成された電荷の蓄積容量への転送を制御する転送トランジスタと、前記蓄積容量の信号電荷を増幅して信号電圧に変換するソースフォロアとを含み、前記第２の半導体チップは、前記光電変換部及び前記蓄積容量の電荷のリセットを制御するリセットトランジスタと、列出力線との接続を制御する行選択トランジスタとを含み、前記接続部は、前記転送トランジスタ、前記蓄積容量、および前記ソースフォロアの接続点と前記リセットトランジスタ、前記リセットトランジスタと電源電圧、前記ソースフォロアと前記行選択トランジスタとをそれぞれ接続することを特徴とする。

また、本発明の電子機器は、上記の撮像素子を備えた撮像部と、撮像部からの信号を処理する画像処理部とを備えることを特徴とする。

本発明によれば、光電変換部の受光面積を広く確保し、画質の劣化を抑制するのに有利な撮像素子及びそれを用いた電子機器を提供することができる。

本発明の実施形態１に係る撮像素子の構成の一例を示す図。本発明の実施形態１に係る撮像素子の画素の一例を示す図。本発明の実施形態１に係る撮像素子の列回路の構成の一例を示す図。本発明の実施形態１に係る１水平期間における駆動タイミングを示すタイミングチャート。本発明の実施形態２に係る撮像素子の構成の一例を示す図。本発明の実施形態２に係る撮像素子の列回路の構成の一例を示す図。本発明の実施形態３に係る撮像素子の画素の一例を示す図。本発明の実施形態４に係る撮像素子の画素の一例を示す図。本発明の実施形態５に係る撮像素子の画素の一例を示す図。本発明の実施形態６に係る電子機器の一例を示す図。

以下に、本発明の例示的な実施形態を、添付の図面に基づいて詳細に説明する。

（実施形態１）
図１は、本発明の実施形態１に係る撮像素子の構成例を示した図である。撮像素子１００は、第１の半導体チップ１０１と第２の半導体チップ１０２及び後述する接続部２０７で構成される。また、第１の半導体チップ１０１と第２の半導体チップ１０２とをお互いに積層した構成により形成される。第１の半導体チップ１０１には、画素１０３が行列状に配置される。ここでは、便宜上、撮像素子を４×４の画素１０３で構成されているものとする。画素の例を図２に示す。画素１０３は、光電変換部２０１、フローティングデフュージョンとして機能する蓄積容量２０２、転送トランジスタ２０３、リセットトランジスタ２０４を有する。画素はさらに、ソースフォロア２０５、行選択トランジスタ２０６を有する。光電変換部２０１は、入射光に応じた信号電荷を生成して蓄積する。転送トランジスタ２０３は、光電変換部２０１で生成された信号電荷の蓄積容量２０２への転送を制御する。リセットトランジスタ２０４は、光電変換部２０１で生成されて蓄積容量２０２に蓄積された信号電荷のリセットを行う。ソースフォロア２０５は、蓄積容量２０２に蓄積された信号電荷を増幅し、信号電圧に変換する。行選択トランジスタ２０６は、ソースフォロア２０５の出力と列出力線１０５の接続を制御する。

本実施形態では、画素１０３の回路の一部が第１の半導体チップ１０１に形成され、残りの回路や周辺回路が第２の半導体チップ１０２に形成される。第１の半導体チップ１０１の回路と第２の半導体チップ１０２の回路は接続部２０７によって接続されている。本実施形態では、光電変換部２０１、蓄積容量２０２、転送トランジスタ２０３、リセットトランジスタ２０４、ソースフォロア２０５は第１の半導体チップに配置される。行選択トランジスタ２０６は第２の半導体チップに配置される。ソースフォロア２０５の出力は、接続部２０７を介して、第２の半導体チップの行選択トランジスタ２０６に出力される。

撮像素子の構成例を示す図１及び駆動タイミングを示す図４により撮像素子１００の動作について説明する。垂直走査回路１０４は、信号φＴＸ（ｎ）、φＲＥＳ（ｎ）、φＳＥＬ（ｎ）を供給し、画素の所定の行を選択することにより光電変換部の信号電荷の読み出しを制御する。列出力線１０５には、列に沿って配置された複数の画素１０３が接続されている。列出力線１０５は、列毎に用意された列回路１０７に接続される。負荷電流源１０６は、行選択トランジスタ２０６で選択された行のソースフォロア２０５を、列出力線１０５を介して駆動する。

図３に列回路１０７の回路構成を例示する。列出力線１０５は、列回路１０７内に設けられたクランプ容量３０１を介して反転増幅器３０２の反転入力端子に接続される。反転増幅器３０２における増幅率は、クランプ容量３０１と帰還容量３０３との比によって決定される。さらに、反転増幅器３０２の反転入力端子及び出力端子には、不図示のＣＰＵから与えられる信号φＣＬＡＭＰによりＯＮ／ＯＦＦが制御されるクランプトランジスタ３０４が接続されている。反転増幅器３０２の非反転入力端子には、基準電源ＶＲＥＦが入力される。反転増幅器３０２により所定のゲインで増幅された撮像信号は、転送トランジスタ３０５及び３０６を介して記憶容量３０７及び３０８に記憶される。なお、転送トランジスタ３０５及び転送トランジスタ３０６は、不図示のタイミングジェネレータ（ＴＧ）から与えられるφＴＳ及びφＴＮによりそれぞれＯＮ／ＯＦＦが制御される。

水平走査回路１１５に供給される不図示のタイミングジェネレータ（ＴＧ）から与えられる信号φＨＳＴで列回路１０７は順次選択されて走査される。走査が開始されると、信号φＨによりＯＮ／ＯＦＦが制御される列選択トランジスタ１０８を介して、記憶容量３０７に記憶された撮像信号が水平出力線１１０に順次出力される。同様に、水平走査回路１１５により供給される信号φＨにより列回路１０７が走査される。信号φＨによりＯＮ／ＯＦＦが制御される列選択トランジスタ１０９を介して、記憶容量３０８に記憶された撮像信号は、水平出力線１１１に順次出力される。なお、水平出力線１１０及び１１１は、信号φＣＨＲによりＯＮ／ＯＦＦが制御されるリセットトランジスタ１１３及び１１４により、信号φＨの１クロック毎に、電圧ＶＣＨＲでリセットされる。差動増幅器１１２は、水平出力線１１０及び１１１に出力された信号電圧の差分を所定の増幅率で増幅して出力する。列回路１０７から水平走査回路１１５により信号を順次読み出すことにより、１行分の画像信号が得られる。

図４は、図１の構成において画素１０３から電荷を読み出す場合の、１水平走査期間における駆動タイミングの一例を示す図である。図中の各信号は、Ｈｉｇｈ状態（“Ｈ”とする）及びＬｏｗ状態（“Ｌ”とする）のいずれかの状態をとることを示している。信号ＨＤは、１水平走査期間を示す。信号φＨＳＴは、水平走査期間の読み出しの開始、すなわち水平走査回路１１５によって制御される水平出力線１１１及び１１２への列毎の出力信号の読み出し開始を示す。信号ＨＤが“Ｌ”になる時刻ｔ１から信号φＨＳＴが“Ｈ”になる時刻ｔ１０までの期間は、１行分の画素１０３の信号を読み出し、読み出した１行分の信号を列回路１０７の記憶容量３０７及び３０９へ転送して記憶するまでの期間である。

以下、行列状に配置された画素１０３のうち、ｎ行目に配置された画素に対する読み出し動作について説明する。便宜上、「ｎ行目の信号φＳＥＬ」を「信号φＳＥＬ（ｎ）」と呼び、その他の駆動信号に対しても（ｎ）はｎ行目の信号であることを示す。時刻ｔ２で信号φＳＥＬ（ｎ）が“Ｈ”になる。これより、行選択トランジスタ２０６がＯＮにされ、ｎ行目の画素１０３が列出力線１０５に出力される。また、同時刻に信号φＲＥＳ（ｎ）が“Ｈ”になり、リセットトランジスタ２０４がＯＮにされ、蓄積容量２０２に蓄積された電荷がリセットされる。時刻ｔ３で信号φＲＥＳ（ｎ）が“Ｌ”になると、リセットトランジスタ２０４がＯＦＦにされて、蓄積容量２０２の電荷のリセットが終了する。同時刻に、信号φＣＬＡＭＰが“Ｈ”となり、クランプトランジスタ３０４がＯＮにされる。これにより、現在の列出力線１０５の信号レベルはクランプ容量３０１にクランプされる。時刻ｔ４で、信号φＣＬＡＭＰが“Ｌ”になり、クランプトランジスタ３０４がＯＦＦにされて、列出力線１０５の信号レベルのクランプ容量３０１へのクランプを終了する。時刻ｔ４でのクランプ容量３０１へのクランプ終了後は、時刻ｔ３から時刻ｔ４の間にクランプされた列出力線１０５の信号レベルと現在の列出力線１０５との差分信号が所定の増幅率で増幅されて出力される。時刻ｔ４で信号φＴＮが“Ｈ”にされて転送トランジスタ３０６をＯＮにし、反転増幅器３０２からノイズ信号の成分が出力され記憶容量３０８に転送され記憶される。

時刻ｔ５で信号φＴＮが“Ｌ”になると、転送トランジスタ３０６がＯＦＦにされて記憶容量３０８における記憶を終了する。時刻ｔ６で信号φＴＸが“Ｈ”にされ転送トランジスタ２０３がＯＮになり、光電変換部２０１に蓄積された信号電荷が、蓄積容量２０２に転送される。時刻ｔ７で信号φＴＸが“Ｌ”になり、転送トランジスタ２０３がＯＦＦになり、蓄積容量２０２への信号電荷の蓄積が終了する。また、同時刻に信号φＴＳが“Ｈ”になり、転送トランジスタ３０５がＯＮになっている。このとき、画素１０３における蓄積容量２０２の信号電荷がソースフォロア２０５により増幅され、且つ電圧に変換されて列出力線１０５に出力される。出力された信号は、クランプ容量３０１及び反転増幅器３０２を介して、記憶容量３０７に転送され記憶される。時刻ｔ８で信号φＴＳが“Ｌ”になると、転送トランジスタ３０５はＯＦＦにされて、記憶容量３０７への記憶を終了する。更に、時刻ｔ９で信号φＳＥＬ（ｎ）を“Ｌ”にして、行選択トランジスタ２０６をＯＦＦして、ｎ行目の画素１０３からの読出しを終了する。

時刻ｔ１０から、記憶容量３０７、３０８に記憶されたｎ行目の信号に対する読み出しを行う、水平走査期間が開始される。水平走査回路１１５に信号φＨの入力が開始され、信号φＨに応じて各列回路１０７に接続する列選択トランジスタ１０８及び１０９を順次ＯＮにしていく。記憶容量３０７及び３０８に記憶された信号が、それぞれ水平出力線１１０及び１１１に出力される。差動増幅器１１２において水平出力線１１０からの撮像信号から、水平出力線１１１からのノイズ成分が減ぜられた後、差動増幅器１１２は所定の増幅率で信号を増幅する。そして、差動増幅器１１２は１行分の画像信号を順次、出力する。

以上の構成によれば、行選択トランジスタ２０６を第２の半導体チップ１０２に配置するので、第１の半導体チップ１０１上のスペースに余裕ができ、光電変換部２０１の受光面積を大きく占めることができる。つまり、同じ画素数なら単位画素あたりの入射光量を上げて信号振幅を稼ぐことにより、良好なＳ／Ｎの画像を得ることが可能になる。また、スペースを詰めることにより、撮像素子の面積を減少させることも可能である。さらに、本実施形態によれば、ソースフォロア２０５の出力に接続部２０７を設けることにより、接続部２０７を介して増幅された撮像信号が第２の半導体チップ１０２へ入力されるので、撮像信号へのノイズによる影響を少なくできる。また、蓄積容量２０２への配線に伴う寄生容量の付加がないので、光電変換部２０１から得られる信号電荷への寄生容量による影響が少ない。さらに第２の半導体チップに周辺回路を配置することにより、光電変換部の面積を確保できる。

（実施形態２）
図１に示した撮像素子の構成のみならず、図５に示す所謂カラムＡＤ変換器を用いた構成においても同様の効果を得ることが可能である。以下、図５を参照して、詳細な説明を行う。上述した図１と共通部分には同一の符号を付し、詳細な説明は省略する。

図５の撮像素子５００は、上述の撮像素子１００とは異なり、第２の半導体チップ１０２にアナログデジタル（ＡＤ）変換器を設け、撮像素子の内部で列毎にＡＤ変換を行う所謂カラムＡＤ変換器を備える構成である。図６に図５の列回路５０７の構成を示す。上述した図３と共通部分には同一の符号を付し、詳細な説明は省略する。反転増幅器３０２により所定のゲインで増幅された撮像信号は、比較回路６０５に入力される。比較回路６０５に入力された撮像信号と、参照信号発生器５０８から入力される漸次増加する参照信号とが比較される。参照信号発生器５０８は全ての列回路５０７に対して共通の参照信号を供給する。列メモリ５１０にはカウンタ回路５０９からカウント値が供給されている。列メモリ５１０は、比較回路６０５の比較結果に応じて、比較回路６０５の出力が変化したタイミングにおけるカウンタ回路５０９のカウント値を、撮像信号のデジタル値として保持する。列メモリ５１０に保持されたデジタル値は、水平走査回路５１１によって選択されて列毎に順次読み出され、１行分の画像信号が得られる。

（実施形態３）
光電変換部の受光面積を広く確保できる別の構成を図７により説明する。図７は、第１の半導体チップ１０１と第２の半導体チップ１０２に形成される画素１０３の回路構成を示し、第１の半導体チップ１０１と第２の半導体チップ１０２との境界部を点線で示す。本実施形態では、撮像素子１００もしくは撮像素子５００は、第１の半導体チップ１０１と第２の半導体チップ１０２と接続部２０７、２０８及び２０９で構成される。図７では、第１の半導体チップ１０１に光電変換部２０１、蓄積容量２０２、リセットトランジスタ２０４及びソースフォロア２０５が形成され、第２の半導体チップ１０２に転送トランジスタ２０３及び行選択トランジスタ２０６が形成される。

光電変換部２０１は、入射光に応じた信号電荷を生成して蓄積する。転送トランジスタ２０３は、光電変換部２０１で蓄積された信号電荷の蓄積容量２０２への転送を制御する。光電変換部２０１で得られた信号電荷は、接続部２０８を介して第２の半導体チップ１０２に入力されて、第２の半導体チップの転送トランジスタ２０３から再度接続部２０９を介して第１の半導体チップ１０１の蓄積容量２０２に入力されて保持される。リセットトランジスタ２０４は、光電変換部２０１及び蓄積容量２０２に蓄積された信号電荷のリセットを制御する。ソースフォロア２０５は、蓄積容量２０２に蓄積された信号電荷を増幅し、信号電圧に変換する。ソースフォロア２０５の出力は、接続部２０７を介して、第２の半導体チップの行選択トランジスタ２０６へ出力される。行選択トランジスタ２０６は、ソースフォロア２０５の出力と列出力線１０５の接続を制御する。以降、画素１０３から列出力線１０５に出力された信号を撮像素子外部に出力するまでの手順は実施形態１と同様であるため、詳細な説明は省略する。

以上の構成によれば、第１の半導体チップ１０１の光電変換部２０１の受光面積を広く確保することができる。同じ画素数なら単位画素あたりの入射光量を上げてより大きな信号振幅を得ることができるので、良好なＳ／Ｎ比の画像を得ることが可能になる。一方で、第２の半導体チップ１０２に転送トランジスタを配置するため、蓄積容量２０２に対する寄生容量が増える。しかし、本実施形態の構成は、光電変換部２０１の受光面積を広げることにより得られる信号電荷量の増加が必要な場合には有利である。

（実施形態４）
本実施形態では、図８に示すように、第２の半導体チップ１０２にリセットトランジスタ２０４と行選択トランジスタ２０６を配置している。リセットトランジスタ２０４は、電源電圧ＶＤＤと、転送トランジスタ２０３、蓄積容量２０２及びソースフォロア２０５のゲート電極との接続点に接続される。ソースフォロア２０５の出力と行選択トランジスタ２０６が接続部２０７で接続される。この実施形態も、ソースフォロア２０５の出力側に接続部２０７を設けているので、接続部２０７による撮像信号への影響は少ない。

（実施形態５）
本実施形態では、図９に示すようにソースフォロア２０５と行選択トランジスタ２０６とを第２の半導体チップ１０２に配置する。ソースフォロア２０５のゲート電極は、転送トランジスタ２０３、蓄積容量２０２及びリセットトランジスタ２０４の接続点に接続される。ソースフォロア２０５を第２の半導体チップに配置するので、画素１０３から熱源となるトランジスタを離すことができるため、発熱による撮像信号への影響を軽減できる点で有利である。

（実施形態６）
次に携帯電話を例に電子機器に上記した撮像素子のいずれかを適用した実施形態について説明する。図１０は、本実施形態の携帯電話機７００の構成を示すブロック図である。本実施形態の携帯電話機７００は、音声通話機能の他、電子メール機能や、インターネット接続機能、画像の撮影、再生機能等を有する。図１０において、通信部７０１は、ユーザが契約した通信キャリアに従う通信方式により他の電話機との間で音声データや画像データを通信する。音声処理部７０２は、音声通話時において、マイクロフォン７０３からの音声データを発信に適した形式に変換して通信部７０１に送る。また、音声処理部７０２は、通信部７０１から送られた通話相手からの音声データを復号し、スピーカ７０４に送る。撮像部７０５の撮像素子として本発明の撮像素子を用いる。すなわち、撮像部７０５は、実施形態１乃至５で説明した撮像素子のいずれかを備えており、被写体の画像を撮影し、画像データを出力する。画像処理部７０６は、画像の撮影時においては、撮像部７０５により撮影された画像データを処理し、記録に適した形式に変換して出力する。また、画像処理部７０６は、記録された画像の再生時には、再生された画像を処理して表示部７０７に送る。表示部７０７は、数インチ程度の液晶表示パネルを備え、制御部７０９からの指示に応じて各種の画面を表示する。不揮発メモリ７０８は、アドレス帳の情報や、電子メールのデータ、撮像部７０５により撮影された画像データ等のデータを記憶する。

制御部７０９はＣＰＵやメモリ等を有し、不図示のメモリに記憶された制御プログラムに従って携帯電話機７００の各部を制御する。操作部７１０は、電源ボタンや番号キー、その他ユーザがデータを入力するための各種の操作キーを備える。カードインターフェイス（ＩＦ）７１１は、メモリカード７１２に対して各種のデータを記録再生する。外部インターフェイスＩＦ７１３は、不揮発メモリ７０８やメモリカード７１２に記憶されたデータを外部機器に送信し、また、外部機器から送信されたデータを受信する。外部ＩＦ７１３は、ＵＳＢ等の有線の通信方式や、無線通信など、公知の通信方式により通信を行う。

次に、携帯電話機７００における音声通話機能を説明する。通話相手に対して電話をかける場合、ユーザが操作部７１０の番号キーを操作して通話相手の番号を入力するか、不揮発メモリ７０８に記憶されたアドレス帳を表示部７０７に表示し、通話相手を選択し、発信を指示する。発信が指示されると、制御部７０９は通信部７０１に対し、通話相手に発信する。通話相手に着信すると、通信部７０１は音声処理部７０２に対して相手の音声データを出力すると共に、ユーザの音声データを相手に送信する。

また、電子メールを送信する場合、ユーザは、操作部７１０を用いて、メール作成を指示する。メール作成が指示されると、制御部７０９はメール作成用の画面を表示部７０７に表示する。ユーザは操作部７１０を用いて送信先アドレスや本文を入力し、送信を指示する。制御部７０９はメール送信が指示されると、通信部７０１に対しアドレスの情報とメール本文のデータを送る。通信部７０１は、メールのデータを通信に適した形式に変換し、送信先に送る。また、通信部７０１は、電子メールを受信すると、受信したメールのデータを表示に適した形式に変換し、表示部７０７に表示する。

次に、携帯電話機７００における撮影機能について説明する。ユーザが操作部７１０を操作して撮影モードを設定した後、静止画或いは動画の撮影を指示すると、撮像部７０５は静止画データ或いは動画データを撮影して画像処理部７０６に送る。画像処理部７０６は撮影された静止画データや動画データを処理し、不揮発メモリ７０８に記憶する。また、画像処理部７０６は、撮影された静止画データや動画データをカードＩＦ７１１に送る。カードＩＦ７１１は静止画や動画データをメモリカード７１２に記憶する。

また、携帯電話機７００は、この様に撮影された静止画や動画データを含むファイルを、電子メールの添付ファイルとして送信することができる。具体的には、電子メールを送信する際に、不揮発メモリ７０８やメモリカード７１２に記憶された画像ファイルを選択し、添付ファイルとして送信を指示する。

また、携帯電話機７００は、撮影された静止画や動画データを含むファイルを、外部ＩＦ７１３によりＰＣや他の電話機等の外部機器に送信することもできる。ユーザは、操作部７１０を操作して、不揮発メモリ７０８やメモリカード７１２に記憶された画像ファイルを選択し、送信を指示する。制御部７０９は、選択された画像ファイルを不揮発メモリ７０８或いはメモリカード７１２から読み出し、外部機器に送信するよう、外部ＩＦ７１３を制御する。以上、携帯電話を例に説明したが、本発明の撮像素子は半導体チップの面積に対する光電変換部の面積を広くできるために特に撮像素子の小型化が要求される携帯電話などの携帯型電子機器に用いて有利である。携帯型電子機器の他にもデジタルカメラ、スマートフォン、ノートパソコン、タブレット端末などの撮像素子として用いることができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１０１：第１の半導体チップ、１０２：第２の半導体チップ、２０１：光電変換部、２０２：蓄積容量、２０３：転送トランジスタ、２０４：リセットトランジスタ、２０５：ソースフォロア、２０６：行選択トランジスタ、２０７：接続部

Claims

第１の半導体チップと、
第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを接続する接続部とを備え、
前記第１の半導体チップは、光電変換部と、前記光電変換部で生成された電荷を保持する蓄積容量と、前記光電変換部及び前記蓄積容量の電荷のリセットを制御するリセットトランジスタと、前記蓄積容量の信号電荷を増幅して信号電圧に変換するソースフォロアとを含み、
前記第２の半導体チップは、前記光電変換部で生成された電荷の前記蓄積容量への転送を制御する転送トランジスタと、列出力線との接続を制御する行選択トランジスタとを含み、
前記接続部は、前記光電変換部と前記転送トランジスタ、前記転送トランジスタと前記蓄積容量、および前記ソースフォロアと前記行選択トランジスタとをそれぞれ接続する
ことを特徴とする撮像素子。
第１の半導体チップと、
第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを接続する接続部とを備え、
前記第１の半導体チップは、光電変換部と、前記光電変換部で生成された電荷を保持する蓄積容量と、前記光電変換部で生成された電荷の蓄積容量への転送を制御する転送トランジスタと、前記蓄積容量の信号電荷を増幅して信号電圧に変換するソースフォロアとを含み、
前記第２の半導体チップは、前記光電変換部及び前記蓄積容量の電荷のリセットを制御するリセットトランジスタと、列出力線との接続を制御する行選択トランジスタとを含み、
前記接続部は、前記転送トランジスタ、前記蓄積容量、および前記ソースフォロアの接続点と前記リセットトランジスタ、前記リセットトランジスタと電源電圧、前記ソースフォロアと前記行選択トランジスタとをそれぞれ接続する
ことを特徴とする撮像素子。
前記第２の半導体チップに前記列出力線と接続される列回路を備えることを特徴とする請求項１又は２に記載の撮像素子。
前記列回路は、
参照信号を発生する参照信号発生器と、
前記参照信号と前記列出力線からの信号を比較し、比較結果に応じて出力を反転する比較回路と、
カウント値を出力するカウンタ回路と、
前記比較回路の出力が反転したときのカウント値を保持する列毎に設けられた列メモリと、
を備える請求項３に記載の撮像素子。
前記第２の半導体チップに前記列回路の出力を列毎に順次選択して出力する水平走査回路を備えることを特徴とする請求項３又は４に記載の撮像素子。
前記第２の半導体チップに画素を駆動する垂直走査回路を備えることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
請求項１乃至６のいずれか１項に記載の撮像素子を備えた撮像部と、撮像部からの信号を処理する画像処理部とを備えたことを特徴とする電子機器。