JP2015173227A - 半導体スイッチ及び半導体基板 - Google Patents

Abstract

【課題】高調波歪を低減できる半導体スイッチ及び半導体基板を提供する。
【解決手段】半導体スイッチは、第１の比抵抗を有する第１部分３１ａと、第１部分３１ａ上に設けられ、第１部分３１ａより高い濃度の不純物を含有する第２部分３１ｂとを備えた半導体基板３１と、半導体基板３１の第２部分３１ｂ上に設けられた絶縁膜３２と、絶縁膜３２上に設けられ、第１の比抵抗より低い第２の比抵抗を有する半導体層３３と、絶縁膜３２側に設けられた第１の配線と、半導体層３３に設けられ、第１の配線に電気的に接続された半導体スイッチ部ＳＷと、第１の配線と半導体基板３１の間に設けられた第１導電体と、を具備する。
【選択図】図３

Description

本実施形態は、半導体スイッチ及び半導体基板に関する。

携帯機器などには、アンテナを送信用または受信用に切り替えるための高周波スイッチが用いられている。従来、この高周波スイッチとして、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）を有する半導体スイッチが用いられている。

半導体スイッチは、半導体基板に絶縁膜を介して半導体層が設けられたＳＯＩ（Silicon on Insulator）基板に設けることが有効である。高抵抗の半導体基板を用いることにより、高周波回路と半導体基板との寄生容量が低減され、半導体スイッチの高速化が図られる。

然しながら、ＳＯＩ基板上に設けられた半導体スイッチにおいては、高周波信号によって高調波歪が発生するという問題がある。

特開平０８−３１６４２０号公報 特開２００８−２２７０８４号公報

本実施形態の課題は高調波歪を低減できる半導体スイッチ及び半導体基板を提供することにある。

一つの実施形態によれば、半導体スイッチは、第１の比抵抗を有する第１部分と、前記第１部分上に設けられ、前記第１部分より高い濃度の不純物を含有する第２部分とを備えた半導体基板と、前記半導体基板の前記第２部分上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第１の比抵抗より低い第２の比抵抗を有する半導体層と、前記絶縁膜側に設けられた第１の配線と、前記半導体層に設けられ、前記第１の配線に電気的に接続された半導体スイッチ部と、前記第１の配線と前記半導体基板の間に設けられた第１導電体と、を具備する。

実施形態１に係る半導体スイッチを示す回路図。 実施形態１に係る半導体スイッチチが設けられた半導体チップを示す図。 実施形態１に係る半導体スイッチが設けられるＳＯＩ基板を示す断面図。 実施形態１に係る半導体スイッチの要部を示す図。 実施形態１に係る半導体スイッチの要部の形成方法を順に示す断面図。 実施形態１に係る半導体スイッチの別の要部を示す図。 実施形態１に係る半導体スイッチの別の要部を示す図。 実施形態２に係る半導体スイッチの要部を示す図。 実施形態２に係る半導体スイッチの要部の形成方法を順に示す断面図。 実施形態３に係る半導体スイッチの要部を示す図。 実施形態４に係る半導体スイッチを示す回路図。 実施形態４に係る半導体スイッチが設けられた半導体チップを示す図。 実施形態４に係る半導体スイッチの要部を示す断面図。 実施形態４に係る半導体スイッチの要部を示す平面図。 実施形態４に係る半導体スイッチの別の要部を示す平面図。

以下、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
本実施形態に係る半導体スイッチについて図１乃至図４を用いて説明する。図１は本実施形態の半導体スイッチを示す回路図である。図２は、半導体スイッチが設けられ半導体チップを示す平面図である。図３は半導体スイッチが設けられるＳＯＩ（Silicon On Insulator）基板を示す図である。図４は半導体スイッチの高周波配線の下方に設けられたバイアスラインを示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。

本実施形態の半導体スイッチは、例えば携帯機器などの送信用または受信用にアンテナの切り替えを行う高周波スイッチで、１入力（出力）端子（共通端子）と複数の出力（入力）端子（個別端子）を有する多ポートの双方向スイッチである。

始めに、半導体スイッチの概要を説明する。

図１乃至図４に示すように、本実施形態の半導体スイッチ１０はＳＯＩ（Silicon On Insulator）基板３０に設けられる。アンテナ端子１１と高周波端子（ＲＦ１乃至ＲＦ８）は高周波配線（ＲＷ０乃至ＲＷ８）で接続されている。半導体スイッチ部（ＳＷ１乃至ＳＷ８）は高周波配線（第１の配線）の途中に挿入され、高周波配線に電気的に接続されている。高周波配線の下方にはバイアスライン（第１導電体）１２が設けられている。バイアスライン１２は、アンテナ端子１１および高周波端子の下方にも設けられている。バイアスライン１２は、シリコン基板３１に対して正にバイアスされている。

ＳＯＩ基板３０では、シリコン酸化膜３２とシリコン基板３１の界面近傍に電荷（電子）が蓄積され易い。高周波配線に高周波信号が流れると、電荷は高周波の電界により加速されて移動する。高周波信号には、電荷の移動に起因する高調波歪が発生する。

シリコン酸化膜３２に接するシリコン基板３１の第２部分３１ｂは高濃度アクセプタを有している。高濃度アクセプタは界面近傍の電荷を中和するので、界面の電荷密度を低減させることができる。

更に、バイアスライン１２は、クーロン力により界面近傍の電荷を引き寄せるので、高周波配線に高周波信号が流れても、電荷の移動を抑制することができる。

従って、両者の相乗効果をもって、高調波歪を低減することができる。多くのポートを有し、高周波配線の総距離が長い半導体スイッチほど、高周波信号の歪防止効果が高くなる。

次に、半導体スイッチ１０の詳細を説明する。

図１に示すように、半導体スイッチ１０には、例えばアンテナ端子（共通端子）１１と、８つの高周波端子（個別端子）ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６、ＲＦ７、ＲＦ８が設けられている。アンテナ端子１１からノードＮ１、Ｎ２、Ｎ３を順に経由してノードＮ４に到るメインの高周波配線ＲＷ０が設けられている。

ノードＮ１から高周波端子ＲＦ１に到る高周波配線ＲＷ１が設けられている。ノードＮ２から高周波端子ＲＦ２に到る高周波配線ＲＷ２が設けられている。ノードＮ３から高周波端子ＲＦ３に到る高周波配線ＲＷ３が設けられている。ノードＮ４から高周波端子ＲＦ４に到る高周波配線ＲＷ４が設けられている。

同様に、ノードＮ１から高周波端子ＲＦ５に到る高周波配線ＲＷ５が設けられている。ノードＮ２から高周波端子ＲＦ６に到る高周波配線ＲＷ６が設けられている。ノードＮ３から高周波端子ＲＦ７に到る高周波配線ＲＷ７が設けられている。ノードＮ４から高周波端子ＲＦ８に到る高周波配線ＲＷ８が設けられている。

高周波信号は、例えば７００ＭＨｚ以上の周波数と、２０ｄＢｍ以上の電力を有する高周波信号である。高周波信号は、例えばＵＭＴＳ（Universal Mobile Telecommunication System）方式で変調された高周波信号である。

以下、高周波配線ＲＷ１に関して説明するが、高周波配線ＲＷ２乃至ＲＷ８についても同様であり、その説明は省略する。

高周波配線ＲＷ１の途中に、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）を有する半導体スイッチ部ＳＷ１が挿入されている。半導体スイッチ部ＳＷ１は、ノードＮ１と高周波端子ＲＦ１との間に、直列接続されたＭＯＳトランジスタ（以後、スルートランジスタという）Ｔ１と、高周波端子ＲＦ１と接地端子ＧＮＤとの間に、直列接続されたＭＯＳトランジスタ（以後、シャントトランジスタという）Ｓ１を有している。

各スルートランジスタＴ１のゲート端子には、スイッチング動作を安定させる目的（発振防止等）の抵抗Ｒ１が接続されている。抵抗Ｒ１は高周波信号が後述するバイアス／制御信号回路２１に漏洩しない程度の高い抵抗値を有している。各シャントトランジスタＳ１のゲート端子にも、高周波信号漏えい防止用の抵抗Ｒ２が接続されている。抵抗Ｒ１、Ｒ２は、例えば１００ｋΩ以上の抵抗である。

各スルートランジスタＴ１のゲート端子には、制御信号Ｃｏｎｔ１が印加される。各シャントトランジスタＳ１のゲート端子には、制御信号Ｃｏｎｔ１を反転した制御信号Ｃｏｎｔ１／が印加される。従って、スルートランジスタＴ１とシャントトランジスタＳ１は相補的に導通状態または非導通状態になる。

例えば、アンテナ端子１１と高周波端子ＲＦ１の間を導通状態とするには、スルートランジスタＴ１を導通状態にし、シャントトランジスタＳ１を非導通状態にする。同時にスルートランジスＴ２乃至Ｔ８を全て非導通状態にし、シャントトランジスタＳ２乃至Ｓ８を全て導通状態にする。

高周波配線ＲＷ０乃至ＲＷ８の下方で且つシリコン基板３１の上方には破線で囲った領域にバイアスライン（第１導電体）１２が設けられている。バイアスライン１２は、アンテナ端子１１および高周波端子ＲＦ１乃至ＲＦ８の下方で且つシリコン基板３１の上方に設けられている。

即ち、バイアスライン１２は、高周波配線ＲＷ０乃至ＲＷ８およびシリコン基板３１に接していない。バイアスライン１２は、半導体スイッチ部ＳＷ１乃至ＳＷ８の下方には設けられていない。

バイアスライン１２は、シリコン基板３１の電位より高い電位を有している。具体的には、バイアスライン１２はシリコン基板３１に対して正にバイアスされている。バイアスライン１２は、高周波的にはフローテイングになるように、高周波信号漏えい防止用の抵抗４５を介して正の電源４６に接続されている。

図２に示すように、半導体チップ２０の一側には、アンテナ端子１１、高周波端子ＲＦ１乃至ＲＦ８、接地端子Ｇ１乃至Ｇ４、スルートランジスタＴ１乃至Ｔ８、およびシャントトランジスタＳ１乃至Ｓ８が配置されている。

接地端子Ｇ１は両側に配置されたシャントトランジスタＳ１、Ｓ２に共通接続されている。接地端子Ｇ２、Ｇ３、Ｇ４についても同様であり、その説明は省略する。

半導体チップ２０の他側には、バイアスライン１２に印加される電圧、制御信号Ｃｏｎｔ１乃至Ｃｏｎｔ８および反転制御信号Ｃｏｎｔ１／乃至Ｃｏｎｔ８を生成し、半導体スイッチ１０を制御するためのバイアス／制御信号回路２１が配置されている。

図１２におけるハッチングを施した領域は、バイアスライン１２が設けられている領域を示している
図３に示すように、ＳＯＩ基板３０は、第１の比抵抗ρ１を有するｐ型のシリコン基板（半導体基板）３１と、シリコン基板３１上に設けられたシリコン酸化膜（絶縁膜）３２と、シリコン酸化膜３２の上に設けられ、第１の抵抗ρ１より低い第２の比抵抗ρ２を有するｐ型のシリコン層（半導体層）３３を有している。

シリコン基板３１は、第１の比抵抗ρ１を有する第１部分３１ａと、第１部分３１ａ上に設けられ、第１部分３１ａより高濃度の不純物を含有する第２部分３１ｂとを有している。第２部分３１ｂは、シリコン酸化膜３２と接している。第２部分３１ｂの厚さは、例えば０．５乃至１μｍ程度である。

第１の比抵抗ρ１は、例えば１ｋΩ・ｃｍ以上である。第２の比抵抗ρ２は、例えば１０Ω・ｃｍ程度である。シリコン酸化膜３２の厚さＴ１は、例えば１乃至２μｍ程度である。シリコン層３３の厚さは、例えば０．１乃至１μｍ程度である。

シリコン酸化膜３２は、ＢＯＸ（Buried Oxide）層とも呼ばれている。シリコン層３３は、ＳＯＩ層とも呼ばれている。

高濃度の不純物は、アクセプタとなる不純物、例えばポロン（Ｂ）である。高濃度アクセプタは、正孔を発生する。シリコン酸化膜３２とシリコン基板３１の界面近傍に蓄積された電荷は正孔により中和されるので、界面近傍の電荷密度が低減する。

図４に示すように、バイアスライン１２は、例えばシリコン層３３の一部が除去されて露出したシリコン酸化膜３２の上に設けられている。シリコン層３３の上にバイアスライン１２を覆うように層間絶縁膜４１が設けられている。高周波配線４２は層間絶縁膜４１の上に設けられている。高周波配線４２は、高周波配線ＲＷ０乃至ＲＷ８のいずれでも構わない。

バイアスライン１２は、長さＬ１、幅Ｗ１を有する短冊状の複数の配線（線状体）４３を有している。配線４３は平面視で高周波配線４２が延在するＸ方向（第１の方向）に対して所定の角度θ１を有する方向、ここではＸ方向に対して垂直（θ１＝９０°）なＹ方向（第２の方向）で、高周波配線４２のエッジより外側に延在している。複数の配線４３は、Ｘ方向に所定の間隔Ｐ１で配列されている。

複数の配線４３はそれぞれ、一端が引出配線４４に共通接続され、他端が開放されている。配線４４は高周波信号漏えい防止用の抵抗４５を介して電源４６に接続されている。電源４６は複数の配線４３に正の電圧を印可する。

シリコン酸化膜３２とシリコン基板３１の界面の電荷は、配線４３の下方に引き寄せられ、自由な移動が制限される。

バイアスライン１２が短冊状の複数の配線４３で構成されているのは、高周波配線４２との間の寄生容量を低減させるためである。寄生容量が大きすぎると、寄生容量を介してバイアスライン１２にも高周波電流が流れ、電荷の移動を抑制する効果が減じられるためである。

配線４３が高周波配線３５のエッジより外側に延在しているのは、高周波配線４２から周りに漏洩する高周波電界による電荷の移動を抑制するためである。配線４３が高周波配線３５のエッジより外側に延在していなくても、本実施形態の効果は得ることは可能である。

従って、目的の効果が得られる範囲内で、配線４３の長さＬ１と幅Ｗ１、所定の角度θ１、および所定の間隔Ｐ１を適宜定めればよい。また、所定の角度θ１に特に制限はない。所定の間隔Ｐ１は一定でなくても構わない。

次に、バイアスライン１２の形成方法について説明する。図５はバイアスライン１２の形成工程を順に示す断面図である。

図５（ａ）に示すように、シリコン層３３が除去されて露出したシリコン酸化膜３２上に、導電膜１０１として、例えば金属膜をスパッタリング（Sputtering）法により形成する。導電膜１０１上に、フォトリソグラフィ法により配線４３のパターンに対応したレジスト膜１０２を形成する。

図５（ｂ）に示すように、レジスト膜１０２をマスクとして、例えばたＲＩＥ（Reactive Ion Etching）法により導電膜１０１をエッチングする。エッチングされなかった導電膜１０１が、図４に示す配線４３になる。

図５（ｃ）に示すように、レジスト膜１０２を除去した後、シリコン酸化膜３２上に、配線４３を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法によるＴＥＯＳ（Tetra Ethel Ortho Silicate）膜１０３を形成する。ＴＥＯＳ膜１０３が層間絶縁膜４１になる。ＴＥＯＳ膜１０３上に高周波配線４２として、例えば金属膜をスパッタリング法により形成する。

なお、ＳＯＩ基板３０は、ＳＩＭＯＸ（Separation by Implantation of Oxygen)方式または張り合わせ方式により得られる。第２部分３１ｂの高濃度のアクセプタはシリコン酸化膜３２を介したイオン注入法により得られる。

以上説明したように、本実施形態の半導体スイッチ１０は、高周波配線４２の下方で且つシリコン基板３１の上方にシリコン基板３１に対して正にバイアスされたバイアスライン１２を有している。

従って、シリコン基板３１とシリコン絶縁膜３２の界面に誘起される電荷は、バイアスライン１２に引き寄せられ、高周波配線４２に流れる高周波信号による電荷の移動が抑制される。その結果、第２部分３１ｂの高濃度アクセプタによる界面電荷密度の低減との相乗効果で、高周波信号に歪が生じるのを防止することができる。更に、高周波配線４２の電力損失を低減することができる。

なお、シリコン基板３１の第２部分３１ｂに高濃度アクセプタが含有されていなくても、バイアスライン１２による界面の電荷の移動を抑制する効果を得ることは可能である。

ここでは、配線４３がＸ方向に対して所定の角度θ１を有する方向に延在する場合について説明したが、延在する方向はＸ方向（θ１＝０°）でも構わない。図６はＸ方向に延在する複数の配線を有するバイアスラインを示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。

図６に示すように、バイアスライン１２は、Ｘ方向に延在し、長さＬ２、幅Ｗ２を有する複数の配線４７を有している。複数の配線４７は、Ｙ方向に所定の間隔Ｐ２で配列されている。

配線４７の一端は高周波配線４２のＸ方向のエッジより外側に延在するとともに配線４４に共通接続されている。配線４７の他端は開放されている。配線４７は高周波信号漏えい防止用の抵抗４５を介して電源４６に接続されている。

電源４６は複数の配線４７に正の電圧を印可する。シリコン酸化膜３２とシリコン基板３１の界面に生じた電荷は、配線４７の下方に引き寄せられ、自由な移動が制限される。

目的の効果が得られる範囲内で、配線４７の長さＬ２と幅Ｗ２、および所定の間隔Ｐ２を適宜定めればよい。

バイアスライン１２がシリコン酸化膜３２上に設けられた金属膜である場合について説明したが、バイアスライン１２をスルートランジスタＴ１乃至Ｔ８、シャントトランジスタＳ１乃至Ｓ８のチャネル層、またはゲート配線と同じ材料で構成することもできる。

図７（ａ）はチャネル層と同じ材料で構成されたバイアスラインを示す断面図である。図７（ｂ）はゲート配線と同じ材料で構成されたバイアスラインを示す断面図である。

図７（ａ）に示すように、スルートランジスタＴ１は、シリコン層３３を島状に加工することで得られた領域に設けられた一対のソース・ドレイン層５０と、ソース・ドレイン層５０の間でシリコン層３３上に設けられたゲート絶縁膜５１と、ゲート絶縁膜５１上に設けられたゲート電極５２を有している。

ゲート絶縁膜５１下方のシリコン層３３がチャネル層５３である。複数のスルートランジスタＴ１は、ソース・ドレイン層５０を共用するように直列接続されている。

ゲーバイアスライン１２は、シリコン層３３の島状加工と同様に、シリコン層３３を短冊状に加工することで得られた複数の配線５４を有している。

シリコン層３３の島状加工およびシリコン層３３の短冊状加工により露出したシリコン酸化膜３２上に、スルートランジスタＴ１およびゲーバイアスライン１２を覆うように層間絶縁膜５５が設けられている。層間絶縁膜５５の上に、ゲート電極５２が抵抗Ｒ１（図示せず）を介して共通接続されたゲート配線５６が設けられている。

層間絶縁膜５５の上にゲート配線５６を覆うように層間絶縁膜５７が設けられている。層間絶縁膜５７の上に高周波配線４２が設けられている。

従って、配線５４はチャネル層５３と同じ材料で構成され、同一平面上に配置されている。ゲーバイアスライン１２は、高周波配線４２の下方で且つシリコン基板３１の上方に配置されている。

シリコン層３３を島状に加工する工程およびシリコン層３３を短冊状に加工する工程は、フォトリソグラフィ法およびＲＩＥ法により同時に行うことができる。

図７（ｂ）に示すように、ゲート配線５６は層間絶縁膜５５の上に設けられたゲート配線材料、例えば不純物が添加されたポリシリコンをゲート配線パターンに加工することで得られる。ゲーバイアスライン１２が有する複数の配線５８はゲート配線材料を短冊状に加工することで得られる。

従って、配線５８はゲート配線５６と同じ材料で構成され、同一平面上に配置されている。ゲートバイアスライン１２は、高周波配線４２の下方で且つシリコン基板３１の上方に設けられている。

ゲート配線材料をゲート配線パターンに加工する工程およびゲート配線材料を短冊状に加工する工程は、フォトリソグラフィ法およびＲＩＥ法により同時に行うことができる。

導電膜１０１は、特に限定されない。導電膜１０１には、高融点金属膜、高融点金属のシリサイド膜などが利用できる。

また、配線４３、４７は、絶縁膜にトレンチを形成し、トレンチに導電膜を埋め込むダマシン法によって形成することもできる。

配線４３、４７が短冊状である場合について説明したが、配線４３、４７の形状は特に限定されない。配線４３、４７には、別の形状、例えばＳ字状、ジクザグ状、格子状などが利用できる。

第２部分３１ｂとシリコン酸化膜３２が接している場合について説明したが、第２部分３１ｂとシリコン酸化膜３２の間に別の層、例えば改質層を設けることも可能である。改質層は、例えば結晶欠陥を含むシリコン層である。界面の電荷は改質層の結晶欠陥にトラップされる確率が高くなるので、界面近傍の電荷の移動をさらに抑制できる利点が得られる。

改質層は、例えば以下のようにして形成することができる。シリコン酸化膜３２側からシリコン酸化膜は透過し、シリコンに吸収される波長を有するパルスレーザビームを照射し、第２部分３１ｂとシリコン酸化膜３２の界面近傍に集光する。

第２部分３１ｂはレーザを吸収して局所的に融解、凝固するので、第２部分３１ｂの一部が改質層になる。なお、シリコン層３３は薄いので、シリコン層３３への影響は無視できる。

または、シリコン酸化膜およびシリコンを透過する波長を有する高繰り返し短パルスレーザビームを照射し界面近傍に回折限界レベルまで集光する。レーザビームは、集光点付近の極めて局所的な領域で時間的・空間的に圧縮されて非常に高いピークパワー密度となる。

シリコンに対して透過性を示していたレーザビームは、その集光過程においてピークパワー密度がある閾値を超えると局所的に非常に高い吸収特性を示すようになる。界面近傍の焦点付近でのみこの閾値を超えるようコントロールすることで、シリコン層３３にダメージを与えることなく、第２部分３１ｂの一部が改質層になる。

なお、改質層はＳＯＩ基板３０の全面に設ける必要はない。高周波配線４２の下方の必要な領域にのみ設ければよい。

シリコン酸化膜３２上にシリコン層３３が設けられている場合について説明したが、シリコン酸化膜３２とシリコン層３３の間に、別の半導体層、例えば不純物濃度が異なる層、導電型が異なる層などが設けられていてもよい。半導体スイッチ部ＳＷ１乃至ＳＷ８を接合型電界効果トランジスタなどとすることができる。

（実施形態２）
本実施形態に係る半導体スイッチについて図８を用いて説明する。図８は本実施形態の半導体スイッチのバイアスラインを示す図で、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、バイアスラインが複数の柱状体を有することにある。

即ち、図８に示すように、本実施形態の半導体スイッチでは、シリコン膜３３側からシリコン酸化膜３２の内部に到る複数のビア（柱状体）６１が設けられている。ビア６１は、上面がシリコン酸化膜３２の上面と実質的に同一平面上にある。ビア６１は、シリコン酸化膜３２を貫通していない。シリコン酸化膜３２の厚さをＴ１とし、ビア６１の長さをＴ２とする。長さＴ２は厚さＴ１より小さい（Ｔ１＞Ｔ２）。

複数のビア６１は、平面視で高周波配線４２が延在するＸ方向に対して所定の角度θ１で斜めに配列されている。ビア６１はＹ方向には所定の間隔Ｐ３で配列されている。斜めに配列された一群のビア６１をビア群６２と称する。ビア群６２の両端のビア６１は、高周波配線４２のエッジより外側に配置されている。ビア群６２は、Ｘ方向に所定の間隔Ｐ４で配列されている。

複数のビア６１は、引出配線６３に共通接続されている。引出配線６３は抵抗４５を介して電源４６に接続されている。電源４６は複数のビア６１に正の電圧を印可する。

シリコン酸化膜３２の上に引出配線６３を覆うように層間絶縁膜６４が設けられている。層間絶縁膜６４の上に高周波配線４２が設けられている。

ゲートバイアスライン１２は、複数のビア群６２を有している。ゲーバイアスライン１２は、高周波配線４２の下方で且つシリコン基板３１の上方に設けられている。

本実施形態では、ビア６１の下面と、シリコン酸化膜３２とシリコン基板３１の界面との距離（Ｔ１−Ｔ２）は、図４に示す配線４３の下面と、シリコン酸化膜３２とシリコン基板３１の界面との距離（Ｔ１）より小さい。ビア６１の下面は配線４３の下面よりシリコン酸化膜３２とシリコン基板３１の界面に近い。

従って、ビア６１は単位面積当たりの電荷を引き寄せる能力が配線４３より大きくなる。ビア６１は単位面積当たりで配線４３より多くの電荷を引き寄せることが可能である。

次に、ビア６１の形成方法について説明する。図９はビア６１の形成工程を順に示す断面図である。

図９（ａ）に示すように、シリコン層３３が除去されて露出したシリコン酸化膜３２の上にフォトリソグラフィ法によりビア６１に対応する開口１１２ａを有するレジスト膜１１２を形成する。

図９（ｂ）に示すように、レジスト膜１１２をマスクとして、例えばフッ素系のガスを用いたＲＩＥ法によりシリコン酸化膜３２をエッチングし、深さＴ２のトレンチ１１３を形成する。深さＴ２の制御はエッチング時間の管理で行う。

図９（ｃ）に示すように、レジスト膜１１２を除去した後、シリコン酸化膜３２上にトレンチ１１３内を満たすように、例えばＣＶＤ法により不純物を添加したポリシリコン膜１１４を形成する。

図９（ｄ）に示すように、シリコン酸化膜３２が露出するまで、例えばＣＭＰ（Chemical Mechanical Polishing）法によりポリシリコン膜１１４を除去する。残ったポリシリコン膜１１４が、ビア６１になる。

以上説明したように、本実施形態の半導体スイッチでは、ゲートバイアスライン１２は、シリコン膜３３側からシリコン酸化膜３２の内部に到る複数のビア６１を有している。

従って、ビア６１の下面は、シリコン酸化膜３２とシリコン基板３１との界面に近づくので、ビア６１は単位面積当たりより多くの電荷を引き寄せることができる。その結果、高調波歪がより低減される。更に、高周波配線４２の電力損失を低減することができる。

なお、シリコン基板３１に負電圧が印可されている場合には、ビア６１は接地されていてもよい。

（実施形態３）
本実施形態に係る半導体スイッチについて図１０を用いて説明する。図１０は本実施形態の半導体スイッチのバイアスラインを示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、シリコン酸化膜を貫通する複数の柱状体を有することにある。

即ち、図１０に示すように、本実施形態の半導体スイッチでは、シリコン酸化膜３２を貫通してシリコン基板３１に接する複数のビア（柱状体）７１が設けられている。ビア７１はシリコン基板３１の第１の比抵抗ρ１より高い第３の比抵抗ρ３を有している。第３の比抵抗ρ３は、例えば１×１０^６Ω・ｃｍ乃至１×１０^９Ω・ｃｍ程度である。

ビア７１は、例えば多量のドナー不純物および多量のアクセプタ不純物の両方が添加されたポリシリコン膜である。ドナー不純物濃度とアクセプタ不純物濃度をほぼ等しくすると、ドナーとアクセプタは互いに補償し合い、高い第３の比抵抗ρ３を有するポリシリコンが得られる（不純物補償効果）。

複数のビア７１は、平面視で高周波配線４２が延在するＸ方向に対して所定の角度θ１で斜めに配列されている。ビア７１はＹ方向には所定の間隔Ｐ３で配列されている。斜めに配列された一群のビア７１をビア群７２と称する。ビア群７２の両端のビア７１は、高周波配線４２のエッジより外側に配置されている。ビア群７２は、Ｘ方向に所定の間隔Ｐ４で配列されている。

複数のビア７１は、引出配線６３に共通接続されている。引出配線６３は抵抗４５を介して単極単投のスイッチ７３の端子ａに接続されている。スイッチ７３の端子ｂは電源４６に接続されている。

本実施形態において、ビア７１はシリコン基板３１に接しているので、ビア７１の下にはシリコン酸化膜３２は存在しない。従って、シリコン酸化膜３２とシリコン基板３１との界面は存在しないので、界面近傍に蓄積される電荷も存在しない。その結果、界面近傍に蓄積される電荷の総量を低減することができる。

ポリシリコンは多くの結晶欠陥を含んでいる。従って、ビア７１の下を通過する電荷は結晶欠陥にトラップされる確率が高くなる。その結果、界面近傍に蓄積される電荷の総量をさらに低減することができる。

スイッチ７３を閉じて、即ち端子ａと端子ｂを接続してビア７１に正の電圧を印可しても、ビア７１は高い第３抵抗を有しているので、電流はほとんど流れない。従って、ビア７１をシリコン基板３１に対して正にバイアスすることができる。その結果、ビア７１は、周りの電荷を引き寄せ、電荷の自由な移動を制限することが可能である。

ビア７１の形成工程は、図９に示すビア６１と同様であり、その説明は省略する。ビア７１の下端部はシリコン基板３１の内部に食い込んでいても構わないので、ＲＩＥ法によるトレンチの形成が容易になる利点がある。

以上説明したように、本実施形態の半導体スイッチでは、シリコン酸化膜３２を貫通し、シリコン基板３１に接するとともに、第１の比抵抗より高い第３の比抵抗を有する複数のビア７１を有している。

ビア７１は界面近傍の電荷をトラップするので、電荷の総量を低減することができる。また、正にバイアスされたビア７１は、電荷を引き寄せることができる。その結果、高調波歪がより低減される。更に、高周波配線４２の電力損失を低減することができる。

なお、シリコン基板３１に負電圧が印可されている場合には、ビア６１は接地されていてもよい。

（実施形態４）
本実施形態に係る半導体スイッチについて図１１乃至図１４を用いて説明する。図１１は本実施形態の半導体スイッチを示す回路図、図１２は半導体スイッチが設けられた半導体チップを示す平面図、図１３は半導体スイッチのＤＣバイアス配線の下方に設けられたビアを示す断面図、図１４は半導体スイッチのＤＣバイアス配線の下方に設けられたビアを示す平面図である。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、ＤＣバイアス配線の下方に複数の柱状体が設けられていることにある。

即ち、図１１乃至図１４に示すように、本実施形態の半導体スイッチ８０は、シャントトランジスタＳ１のゲート端子に接続されるＤＣバイアス配線（第２の配線）８１の下方に複数のビア（第２導電体）８２を有している。

シャントトランジスタＳ２乃至Ｓ８についても、同様である。一点鎖線で囲われた領域Ａ１乃至Ａ８はそれぞれビア８２が設けられる領域を示している。以後、領域Ａ１について説明するが、他の領域Ａ２乃至Ａ８についても同様である。

領域Ａ１には、シャントトランジスタＳ１のゲート端子に接続される高周波信号漏洩防止用の抵抗Ｒ２、抵抗Ｒ２をゲート端子およびバイアス／制御信号回路２１の反転制御信号Ｃｏｎｔ１／出力端子に接続するためのＤＣバイアス配線８１などが設けられている。

図１２に示すように、半導体チップ９０に半導体スイッチ８０が設けられている。ＤＣバイアス配線８１は、シャントトランジスタＳ１が設けられている領域から、半導体チップ９０の外周に沿ってバイアス／制御信号回路２１の反転制御信号Ｃｏｎｔ１／出力端子に到るように配置されている。

図１３に示すように、ビア８２は、シリコン層３３が除去されて露出したシリコン酸化膜３２を貫通してシリコン基板３１に接している。シリコン酸化膜３２上およびビア８２の上面に層間絶縁膜８３が設けられている。層間絶縁膜８３の上にＤＣバイアス配線８１が設けられている。ビア８２はシャントトランジスタＳ１の直下には設けられない。

図１４に示すように、複数のビア８２は、平面視でＤＣバイアス配線８１の延在するＸ方向に対して所定の角度θ１で斜めに配列されている。複数のビア８２はＸ方向に所定の間隔Ｐ５で配列されている。

斜めに配列された一群のビア８２をビア群８４と称する。ビア群８４の両端のビア８２は、ＤＣバイアス配線８１のエッジより外側に配置されている。ビア群８４は、Ｘ方向に所定の間隔Ｐ６で配列されている。

本実施形態の半導体スイッチ８０では、シャントトランジスタＳ１のゲート端子に接続されるＤＣバイアス配線８１の下方にシリコン酸化膜３２を貫通してシリコン基板３１に接する複数のビア８２が設けられている。

従って、ビア８２の下にシリコン酸化膜３２とシリコン基板の界面が存在しないので、界面の面積が減少し、界面の電荷量が低減される。更に、界面が途切れていることにより、界面の電荷の移動が抑制される。

ポリシリコンは多くの結晶欠陥を含んでいる。従って、ビア８２の下を通過する電荷は結晶欠陥にトラップされる確率が高くなる。その結果、界面近傍に蓄積される電荷の総量をさらに低減することができる。

その結果、ＤＣバイアス配線８１に発生する高調波歪を低減することが可能である。また、界面の電荷の移動が抑制されることから、高周波信号が通過する配線の損失を低減することも可能である。

以上説明したように、本実施形態の半導体スイッチ８０は、ＤＣバイアス配線８１の下方にシリコン酸化膜３２を貫通してシリコン基板３１に接する複数のビア８２が設けられている。

従って、シリコン酸化膜３２とシリコン基板３１の界面の面積が減少するので、界面の電荷量が低減される。界面が途切れているので、界面の電荷の移動が抑制される。その結果、ＤＣバイアス配線８１に発生する高調波歪が低減される。更に、高周波配線４２の電力損失を低減することができる。

ここでは、シャントトランジスタＳ１のＤＣバイアス配線８１の下方にビア８２が設けられている場合について説明したが、スルートランジスタＴ１のＤＣバイアス配線の下方にビア８２を設けることができる。スルートランジスタＴ１のＤＣバイアス配線に発生する高調波歪が低減される。

更に、シャントトランジスタＳ１とスルートランジスタＴ１の両方にビア８２を設けることができる。ＤＣバイアス配線に発生する高調波歪の低減効果が加算される利点が得られる。

スルートランジスタＴ２乃至Ｔ８に関しても、スルートランジスタＴ１と同様に、ＤＣバイアス配線の下方にビア８２を設けることができる。シャントトランジスタＳ２乃至Ｓ８のそれぞれとスルートランジスタＴ２乃至Ｔ８のそれぞれの両方にビア８２を設けることができる。

ビア８２を、シリコン基板３１に対して正にバイアスされたビアとすることも可能である。その場合、ビア８２は、図１０に示すビア７１と同様のビアとする。図１５はシリコン基板３１に対して正にバイアスされたビアを有する半導体スイッチを示す平面図である。

図１５に示すように、複数のビア（第２導電体）８５は、図１０に示すビア７１と同様のビアである。斜めに配列された一群のビア８５をビア群８６と称する。複数のビア８５は、引出配線８７に共通接続されている。引出配線８７は抵抗４５を介して電源４６に接続されている。電源４６は複数のビア８５に正の電圧を印可する。

正にバイアスされたビア８５は、界面の電荷を引き寄せる。その結果、高調波歪がより低減される利点が得られる。なお、シリコン基板３１に負電圧が印可されている場合には、ビア８５は接地されていてもよい。ビア８５は、図６に示すシリコン酸化膜３２を貫通しないビア６１とすることも可能である。

また、ビア８５に代わって、ＤＣバイアス配線８１の下方に図４または図６に示すバイアスライン１２と同様なバイアスライン（第２導電体）を設けることも可能である。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、以下の付記に記載されているような構成が考えられる。
（付記１） 前記複数の線状体は短冊状であり、平面視で前記第１の配線が延在する第１の方向に対して所定の角度をなす第２の方向に延在し、前記第１の方向に所定の間隔で配列されている請求項３に記載の半導体スイッチ。

（付記２） 前記の複数の線状体は短冊状であり、平面視で前記第１の配線が延在する第１の方向延在し、前記第１の方向に直交する第２の方向に所定の間隔で配列されている請求項３に記載の半導体スイッチ。

（付記３） 前記複数の柱状体は、平面視で前記第１の配線が延在する第１の方向に対して所定の角度をなす第２の方向に第１の所定の間隔で配列され、前記第１の所定の間隔で配列された柱状体のグルーブが前記第１の方向に第２の所定の間隔で配列されている請求項４または５に記載の半導体スイッチ。

（付記４） 前記半導体スイッチ部は電界効果トランジスタを有し、前記第１導電体は前記電界効果トランジスタのゲート配線と同じ材料で構成されている請求項１に記載の半導体スイッチ。

（付記５） 前記半導体スイッチ部は電界効果トランジスタを有し、前記第１導電体は前記電界効果トランジスタのチャネル層と同じ材料で構成されている請求項１に記載の半導体スイッチ。

（付記６） 前記柱状体は、前記第１の比抵抗より高い第３の比抵抗を有する請求項５に記載の半導体スイッチ。

（付記７） 前記第２導電体は、前記絶縁膜上に設けられた複数の第２線状体を有する請求項７に記載の半導体スイッチ。

（付記８） 前記第２導電体は、前記絶縁膜内に設けられた複数の第２柱状体を有する請求項７に記載の半導体スイッチ。

（付記９） 前記第２導電体は、前記絶縁膜を貫通して前記半導体基板に接する複数の第２柱状体を有する請求項７に記載の半導体スイッチ。

（付記１０） 前記第２導電体が設けられる領域は、平面視で前記第２の配線のエッジより外側に延在している請求項７に記載の半導体スイッチ。

（付記１１） 前記第２導電体電位は、前記半導体基板の電位より高い請求項７に記載の半導体スイッチ。

１０、８０ 半導体スイッチ
１１ アンテナ端子
１２ バイアスライン
２０、９０ 半導体チップ
３０ ＳＯＩ基板
３１ シリコン基板
３１ａ、３１ｂ 第１、第２部分
３２ シリコン酸化膜
３３ シリコン層
４１、５５、５７、６４、８３ 層間絶縁膜
４２ 高周波配線
４３、４７、５４、５８ 配線
４４、６３、８７ 引出配線
４５ 抵抗
４６ 電源
５０ ソース・ドレイン層
５１ ゲート絶縁膜
５２ ゲート電極
５３ チャネル層
５６ ゲート配線
６１、７１、８２、８５ ビア
６２、７２、８４、８６ ビア群
７３ スイッチ
８１ ＤＣバイアス配線
１０１ 導電膜
１０２、１１２ レジスト膜
１０３ ＴＥＯＳ膜
１１２ａ 開口
１１３ トレンチ
１１４ ポリシリコン膜
Ｒ１、Ｒ２ 抵抗
Ａ１〜Ａ８ 領域
Ｎ１〜Ｎ４ ノード
ＲＦ１〜ＲＦ８ 高周波端子
ＲＷ０〜ＲＷ８ 高周波配線
ＳＷ１〜ＳＷ８ 半導体スイッチ部
Ｔ１〜Ｔ８ スルートランジスタ
Ｓ１〜Ｓ８ シャントトランジスタ
Ｃｏｎｔ１〜Ｃｏｎｔ８ 制御信号
Ｃｏｎｔ１／〜Ｃｏｎｔ８／ 反転制御信号

Claims (8)

1. 第１の比抵抗を有する第１部分と、前記第１部分上に設けられ、前記第１部分より高い濃度の不純物を含有する第２部分とを備えた半導体基板と、
   前記半導体基板の前記第２部分上に設けられた絶縁膜と、
   前記絶縁膜上に設けられ、前記第１の比抵抗より低い第２の比抵抗を有する半導体層と、
   前記絶縁膜側に設けられた第１の配線と、
   前記半導体層に設けられ、前記第１の配線に電気的に接続された半導体スイッチ部と、
   前記第１の配線と前記半導体基板の間に設けられた第１導電体と、
   を具備することを特徴とする半導体スイッチ。
2. 前記第１導電体の電位は、前記半導体基板の電位より高いことを特徴とする請求項１に記載の半導体スイッチ。
3. 前記第１導電体は、前記絶縁膜上に設けられた複数の線状体を有することを特徴とする請求項１に記載の半導体スイッチ。
4. 前記第１導電体は、前記絶縁膜内に設けられた複数の柱状体を有することを特徴とする請求項１に記載の半導体スイッチ。
5. 前記第１導電体は、前記絶縁膜を貫通して前記半導体基板に接する複数の柱状体を有することを特徴とする請求項１に記載の半導体スイッチ。
6. 前記第１導電体が設けられる領域は、平面視で前記第１の配線のエッジより外側に延在していることを特徴とする請求項１に記載の半導体スイッチ。
7. 前記半導体スイッチ部は電界効果トランジスタを有し、前記電界効果トランジスタのゲート端子に接続される第２の配線と前記半導体基板の間に第２導電体が設けられていることを特徴とする請求項１に記載の半導体スイッチ。
8. 第１の比抵抗を有する第１部分と、前記第１部分上に設けられ、前記第１部分より高い濃度の不純物を含有する第２部分とを備えた半導体基板と、
   前記半導体基板の前記第２部分上に設けられた絶縁膜と、
   前記絶縁膜上に設けられ、前記第１の比抵抗より低い第２の比抵抗を有する半導体層と、
   を具備することを特徴とする半導体基板。