JP2015159211A - トポロジカル相変化論理ゲート及びその駆動方法 - Google Patents

Abstract

【課題】省電力化と高速演算とを両立しうるトポロジカル相変化論理ゲートを提供する。
【解決手段】電界印加でトポロジカル相転移生じる相変化材料を含む第１チャネル層２６と、第１チャネル層２６に接続された第１ソース電極３２及び第１ドレイン電極３４と、第１チャネル層２６の一面側に形成された第１ゲート電極と、他面側に形成された第２ゲート電極３０と、薄膜部が厚膜部により挟まれている第１の絶縁膜２２とを有す第１のトランジスタ２０と、電界印加でトポロジカル相転移生じる相変化材料を含む第２チャネル層４６と、第２のチャネル層４６に接続された第２のソース電極５２及び第２のドレイン電極５４と、第２チャネル層４６の一面側に形成された第３ゲート電極と、他面側に第４ゲート電極５０と、厚膜部が薄膜部により挟まれている第２の絶縁膜４２とを有す第２トランジスタ４０とを有する。
【選択図】図１

Description

本発明は、トポロジカル相変化論理ゲート及びその駆動方法に関する。

現在、インターネット上で提供されるサービスは、クラウドコンピューティング環境などの巨大な計算機システムに依存している。そこで、こうしたサービスのコストと品質を向上させるために、論理回路には一層の省電力化、高速化が求められている。

この要請に根本的に応えるためには、論理回路中の電子散乱を抑制し、ジュール熱を減らすことで省電力化を達成し、移動度を増すことで高速化を達成する方法が考えられる。実際、完全な電子後方散乱の抑制は、ディラック電子系のトポロジカル量子効果によって可能であることが知られている。そこで、ディラック電子系を論理ゲートのチャンネルとすることを目指して研究が進められている。

しかしながら、現在の論理回路では、トポロジカルな量子効果は活用されておらず、期待されたような省電力化・高速化はまだ実現されていない。

特開２００９−０５９９０２号公報 特開２０１０−１０９１７７号公報

A. H. Castro Neto et al., Rev. Mod. Phys. 81, 109-162 (2009) M. Z. Hasan et al., Rev. Mod. Phys. 82, 3045-3067 (2010) F. Shcwierz, Nature Nanotechnology 5, 487-496 (2010) M. Kim et al., PNAS January 17, 2012 vol. 109 No. 3, 671-674 J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011) S. Datta, "Quantum Transport - Atom to Transistor", Cambridge University Press B. Sa, J. Zhou, Z. Sun, J. Tominaga, R. Ahuja, "Topological Insulating in GeTe/Sb2Te3 Phase-Change Superlattice", Phys. Rev. Lett. 109, 096802 (2012)

省電力化・高速化を達成しうるディラック電子系のうちで、注目されている材料は２つある。トポロジカル絶縁体、グラフェンである。しかしながら、トポロジカル絶縁体、グラフェンのいずれでも論理ゲートの性能を上げるという目標を達成できずにいる。

まず、トポロジカル絶縁体の研究は、論理ゲートへの応用に達しておらず、基礎研究の段階にある。

また、グラフェンでは、ＣＭＯＳ論理ゲートの開発へと進みつつあるが、未だに古典伝導モデルに由来するジレンマの解消法を確立できていない。これにより、古典的グラフェンの論理ゲートは次のような問題を抱えている。

リーク電流を抑えることで消費電流を減らそうと、バンドギャップを広げれば、移動度が劣化して、高速性が犠牲となる。また、ｐＭＯＳ、ｎＭＯＳを作り分けるための化学ドーピングにより、更にキャリア移動度が劣化してしまう。

高速性を保つために、バンドギャップの小さなグラフェンチャンネルを用いれば、リーク電流が大きくなり、省電力性が犠牲となる。また、オンオフ比が劣化するので、雑音余裕も犠牲となる。

論理ゲート中のシリコンをグラフェンやトポロジカル絶縁体で置き換えることができたとしても、省電力化のために演算速度が犠牲になったり、高速演算のために大消費電力という代償を払わされることになったりすることが懸念される。

本発明の目的は、省電力化と高速演算とを両立しうるトポロジカル相変化論理ゲート及びその駆動方法を提供することにある。

実施形態の一観点によれば、電界の印加によりトポロジカル相転移が生じる相変化材料を含む第１のチャネル層と、前記第１のチャネル層に接続された第１のソース電極及び第１のドレイン電極と、前記第１のチャネル層の一面側に形成された第１のゲート電極と、前記第１のチャネル層の他面側に形成された第２のゲート電極と、前記第１のチャネル層と前記第１のゲート電極との間に形成された第１の絶縁膜とを有し、前記第１の絶縁膜は、第１の膜厚を有する第１の薄膜部と、前記第１の膜厚よりも厚い第２の膜厚を有する第１の厚膜部とを有し、前記第１の薄膜部は前記第１の厚膜部により挟まれている第１のトランジスタと、電界の印加によりトポロジカル相転移が生じる相変化材料を含む第２のチャネル層と、前記第２のチャネル層に接続された第２のソース電極及び第２のドレイン電極と、前記第２のチャネル層の一面側に形成された第３のゲート電極と、前記第２のチャネル層の他面側に形成された第４のゲート電極と、前記第２のチャネル層と前記第３のゲート電極との間に形成された第２の絶縁膜とを有し、前記第２の絶縁膜は、第３の膜厚を有する第２の厚膜部と、前記第３の膜厚よりも薄い第４の膜厚を有する第２の薄膜部とを有し、前記第２の厚膜部は前記第２の薄膜部により挟まれている第２のトランジスタとを有することを特徴とするトポロジカル相変化論理ゲートが提供される。

また、実施形態の他の観点によれば、上記トポロジカル相変化論理ゲートの駆動方法であって、前記第１のトランジスタの前記ソース電極に電源電圧を印加し、前記第２のトランジスタの前記ソース電極に接地電圧を印加し、前記第１のトランジスタの前記ドレイン電極と前記第２のトランジスタのドレイン電極を接続し、前記第１のトランジスタの前記第１のゲート電極に前記電源電圧に近い電圧を印加し、前記第２のトランジスタの前記第３のゲート電極に前記接地電圧に近い電圧を印加し、前記第１のトランジスタの前記第２のゲート電極と前記第２のトランジスタの第４のゲート電極に入力する入力信号により、前記第１のトランジスタの前記ドレイン電極と前記第２のトランジスタのドレイン電極から出力される出力信号を制御することを特徴とするトポロジカル相変化論理ゲートの駆動方法が提供される。

開示のトポロジカル相変化論理ゲート及びその駆動方法によれば、省電力化と高速演算とを両立することができる。

図１は、第１実施形態によるトポロジカル相変化論理ゲートの全体構造を示す斜視図である。 図２は、第１実施形態によるトポロジカル相変化論理ゲートを構成する各トランジスタの構造を示す断面図である。 図３は、第１実施形態によるトポロジカル相変化論理ゲートを構成するトランジスタに用いられる相変化材料を示す図である。 図４は、第１実施形態によるトポロジカル相変化論理ゲートのｐ型トポロジカル相変化トランジスタの動作を説明するエネルギーバンド図である。 図５は、第１実施形態によるトポロジカル相変化論理ゲートのｎ型トポロジカル相変化トランジスタの動作を説明するエネルギーバンド図である。 図６は、第１実施形態によるトポロジカル相変化論理ゲートの回路図及び論理動作を示す図である。 図７は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その１）である。 図８は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その１）である。 図９は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その２）である。 図１０は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その２）である。 図１１は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その３）である。 図１２は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その３）である。 図１３は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その４）である。 図１４は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その４）である。 図１５は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その５）である。 図１６は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その５）である。 図１７は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その６）である。 図１８は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その６）である。 図１９は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その７）である。 図２０は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その７）である。 図２１は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その８）である。 図２２は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その８）である。 図２３は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図（その９）である。 図２４は、第１実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図（その９）である。

［実施形態の原理］
本願発明者等は、トポロジカル絶縁体を用いたトポロジカル相変化論理ゲートに実用的価値を持たせるために、次の３つの課題を達成する必要があると考えた。

第１の課題は、待機状態での省電力化と高速化とを両立させることである。すなわち、インバーターを流れるキャリアの移動度を損なうことなく、その電流がスィッチオフされるときのリーク電流を抑制する必要がある。

第２の課題は、動作状態での省電力化である。すなわち、トポロジカル量子効果により一方のトランジスタがスイッチオフされるときには、もう一方をオフにすることで、電源からアースへの直接接続を防ぐ必要がある。

第３の課題は、雑音余裕を持たせて、論理ゲートのカスケードを可能にすることである。すなわち、一方のトランジスタを流れる電流は、ドレイン電圧が低いときに飽和し、トップゲート電圧の低いときにオン状態になり、もう一方のトランジスタを流れる電流は、ドレイン電圧が高いときに飽和し、トップゲート電圧の高いときにオン状態になる必要がある。

第１の課題は、古典的ＭＯＳＦＥＴモデルに基づいてグラフェントランジスタを設計する際のジレンマに由来している。第２の課題は、従来のＣＭＯＳ論理ゲートが省電力化のために達成している条件である。第３の課題は、任意の論理演算を行うために複数の論理ゲートを接続して動作させるために必要な条件である。

本願発明者等は、上記３つの課題を達成するために、２種類のトポロジカル相変化トランジスタを組み合わせることで、トポロジカル相変化による否定論理演算を実現することを想到した。

第１の課題に対しては、従来のＣＭＯＳインバーターでは、トランジスタチャンネルのキャリア極性の反転を利用してスイッチングを行うのに対して、実施形態では、トポロジカル相変化を利用してスイッチングを行う。

これにより、トポロジカル相変化論理ゲートを構成するトランジスタのチャンネルが、電圧印加に対して絶縁体からトポロジカル伝導状態への量子相転移を起こす。トランジスタのオフ状態は、絶縁体への量子相転移によって実現され、オン状態はトポロジカル伝導状態への量子相転移によって実現される。オフ状態でドレイン電流を遮断して、リーク電流を抑えるために使われるバンドギャップは、オン状態では完全に閉じられるので移動度は劣化せず、古典的グラフェントランジスタのようにリーク電流と移動度のジレンマに陥らずにすむ。

第２の課題に対しては、従来のＣＭＯＳインバーターでは、化学ドーピングにより、トランジスタチャンネルの極性、ｐ型、ｎ型を作り分けているのに対して、実施形態では、電界効果ドーピングを用いる。このために、実施形態では、トポロジカル相変化論理ゲートを構成する２つのトランジスタにそれぞれ電気的に独立なバックゲートを設ける。

これにより、トポロジカル相変化論理ゲートを構成する２つのトランジスタのチャンネルは、ｐ型、ｎ型と、反対の極性を持つ。そして、チャンネルにかかる電場は、バックゲートとトップゲートの電位差に依存するので、ｐ型チャンネルのトランジスタでは、トップゲートに入力電圧が印加されないときに電位差が大きくなり電場が強められてトポロジカル相変化が起こるのに対して、ｎ型チャンネルのトランジスタでは、入力電圧が印加されたときにトポロジカル相変化が起こる。

その結果、ｐ型チャネルのトランジスタでは、入力電圧が印加されないときオンし、入力電圧が印加されたときにオフとなるのに対して、ｎ型チャネルのトランジスタでは、入力電圧が印加されないときオフし、入力電圧が印加されたときにオンとなる。したがって、ｐ型チャネルのトランジスタとｎ型チャネルのトランジスタは、入力電圧の高低に関わらず、常にどちらか一方のトランジスタがオフとなるので、従来のＣＭＯＳと同様に、電源（Ｖ_DD）からアース（ＧＮＤ）への直接接続は回避され、省電力化が達成できる。

第３の課題に対しては、従来のＣＭＯＳインバーターでは、古典伝導モデルに基づいてピンチオフ（ドレイン端で反転層電荷がゼロとなる状態）を利用して、チャンネル内の電荷総量とドレイン電流を飽和させて、雑音余裕を作り出しているのに対して、実施形態では、量子伝導モデルに基づいて、ドレイン電流に寄与するソース側リードの状態がドレイン電圧の増加に対して飽和することを利用する。

これにより、ｐ型チャネルのトランジスタが飽和するのは、入力電圧Ｖ_inが低く、出力電圧Ｖ_outが低いときであり、ｎ型チャネルのトランジスタが飽和するのは、入力電圧Ｖ_in が高く、出力電圧Ｖ_out が高いときとなる。このように、実施形態のトポロジカル相変化論理ゲートは、従来のｎ型とｐ型のエンハンスメント型ＭＯＳＦＥＴからなるＣＭＯＳと、電流極性は反対であるが同じ飽和特性となる。このため、実施形態のトポロジカル相変化論理ゲートにおいても、入力電圧の増加に対して、出力電圧が急激に減少する遷移領域が現れ、カスケード接続を可能とする雑音余裕が生じることとなる。

［第１実施形態］
第１実施形態によるトポロジカル相変化論理ゲートについて図面を用いて説明する。

（トポロジカル相変化論理ゲートの構造）
第１実施形態によるトポロジカル相変化論理ゲートの構造について図１乃至図２を用いて説明する。

図１は、本実施形態によるトポロジカル相変化論理ゲートの全体構造を示す斜視図である。図２は、本実施形態によるトポロジカル相変化論理ゲートを構成する各トランジスタの構造を示す断面図である。図３は、本実施形態によるトポロジカル相変化論理ゲートを構成するトランジスタに用いられる相変化材料を示す図である。

本実施形態のトポロジカル相変化論理ゲート１０は、ｐ型トポロジカル相変化トランジスタ２０とｎ型トポロジカル相変化トランジスタ４０とから構成されている。

図１に示すように、ｐ型トポロジカル相変化トランジスタ２０と、ｎ型トポロジカル相変化トランジスタ４０とは、共通のシリコン基板１２上に隣接して配置されている。シリコン基板１２に素子領域として２つのｐ＋型ウェル１４、１６を形成し、ｐ＋型ウェル１４上にｐ型トポロジカル相変化トランジスタ２０を形成し、ｐ＋型ウェル１６上にｎ型トポロジカル相変化トランジスタ４０を形成する。ｐ＋型ウェル１４とｐ＋型ウェル１６は電気的に絶縁されている。

ｐ＋型ウェル１４とｐ＋型ウェル１６には、不純物として、例えば、ボロンが注入されている。ｐ＋型ウェル１４とｐ＋型ウェル１６は、それぞれ、後述するチャネル層２６、４６と同程度の大きさであって、深さは、例えば、０．０１〜０．５μｍである。

（ｐ型トポロジカル相変化トランジスタ）
ｐ型トポロジカル相変化トランジスタ２０の構造について、図２（ａ）を用いて説明する。

シリコン基板１２のｐ＋型ウェル１４上には、酸化シリコン層２２が形成されている。酸化シリコン層２２は、中央の薄膜部２４Ａと、薄膜部２４Ａを挟むように配置された厚膜部２４Ｂと、薄膜部２４Ａと厚膜部２４Ｂとの境界部に配置された傾斜部２４Ｃとを有している。酸化シリコン層２２の上面は凹型形状をしている。

酸化シリコン層２２の中央の薄膜部２４Ａは、例えば、１０ｎｍ程度の厚さであり、厚膜部２４Ｂは、例えば、３０ｎｍ程度の厚さであり、傾斜部２４Ｃの厚さは、薄膜部２４Ａと厚膜部２４Ｂを滑らかにつながるように決定する。

酸化シリコン層２２上には相変化材料からなるチャネル層２６が形成されている。チャネル層２６は、酸化シリコン層２２上面の形状に沿った凹型形状をしている。チャネル層は、例えば、２０ｎｍ程度の厚さである。

薄膜部２４Ａのチャネル層２６上には酸化シリコン層２８が形成されている。酸化シリコン層２８は、薄膜部２４Ａから両側の傾斜部２４Ｃの一部に達する領域に形成されている。酸化シリコン層２８は、例えば、５ｎｍ程度の厚さである。

薄膜部２４Ａの酸化シリコン層２８上には、例えば、ＴｉＮ層のゲート電極３０が形成されている。ゲート電極３０を挟むように配置された厚膜部２４Ｂのチャネル層２６上には、例えば、ＴｉＮ層のソース電極３２及びドレイン電極３４が形成されている。

ゲート電極３０は、例えば、３５〜５５ｎｍ厚であり、ソース電極３２及びドレイン電極３４は、例えば、４０〜６０ｎｍ厚である。

シリコン基板１２のｐ＋型ウェル１４は、ｐ型トポロジカル相変化トランジスタ２０のバックゲート電極３６として用いられる。シリコン基板１２のｐ＋型ウェル１４の代わりに、シリコン基板１０上に絶縁層（図示せず）を介して形成された導電層（図示せず）を形成し、この導電層（図示せず）をバックゲート電極としてもよい。

本実施形態のｐ型トポロジカル相変化トランジスタ２０は、相変化材料をチャネル層２６とし、ソース電極３２とドレイン電極３４との間に流れる電流を、ゲート電極３０とバックゲート電極３６との間に印加する電界によって制御する。

チャネル層２６の相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する相変化材料、例えば、Ｓｂ_２Ｔｅ_３の薄膜である。

本実施形態では、相変化材料のチャネル層２６を、酸化シリコン膜２２と酸化シリコン膜２８により挟み、これらチャネル層２６と酸化シリコン膜２２と酸化シリコン膜２８の積層構造を、ゲート電極３０とバックゲート電極３６により挟んでいる。これにより、酸化シリコン層２２と酸化シリコン層２８の厚さを調節することにより、所望の電圧を相変化材料のチャネル層２６に印加している。

例えば、相変化材料のチャネル層２６が、（２０＋Δ）ｎｍ厚の場合、酸化シリコン膜２２の最も厚い部分を（３０＋Δ）ｎｍ厚とするのが望ましい。ここで、Δ＜６ｎｍとするのが望ましい。チャンネル層が電圧印加により絶縁体からトポロジカル絶縁体への量子相転移を起こすためには薄膜である必要があるからである。

なお、静電制御を効果的にする場合には、酸化シリコン層２４Ａ、２８をより薄くし、トンネル電流を減らすことを重視する場合には、酸化シリコン層２４Ａ、２８をより厚くすることが望ましい。

（ｎ型トポロジカル相変化トランジスタ）
ｎ型トポロジカル相変化トランジスタ４０の構造について、図２（ｂ）を用いて説明する。

シリコン基板１２のｐ＋型ウェル１６上には、酸化シリコン層４２が形成されている。酸化シリコン層４２は、中央の厚膜部４４Ａと、厚膜部４４Ａを挟むように配置された薄膜部４４Ｂと、厚膜部４４Ａと薄膜部４４Ｂとの境界部に配置された傾斜部４４Ｃとを有している。酸化シリコン層４２の上面は凸型形状をしている。

酸化シリコン層４２の中央の厚膜部４４Ａは、例えば、３０ｎｍ程度の厚さであり、薄膜部４４Ｂは、例えば、１０ｎｍ程度の厚さであり、傾斜部４４Ｃの厚さは、厚膜部４４Ａと薄膜部４４Ｂを滑らかにつながるように決定する。

酸化シリコン層４２上には相変化材料からなるチャネル層４６が形成されている。チャネル層４６は、酸化シリコン層４２上面の形状に沿った凸型形状をしている。チャネル層は、例えば、２０ｎｍ程度の厚さである。

厚膜部４４Ａのチャネル層４６上には酸化シリコン層４８が形成されている。酸化シリコン層４８は、厚膜部４４Ａ及び傾斜部４４Ｃから両側の薄膜部４４Ｂの一部に達する領域に形成されている。酸化シリコン層４８は、厚膜部４４Ａの上部では５ｎｍ程度の厚さ、薄膜部４４Ｂでは２５ｎｍ程度の厚さである。

厚膜部４４Ａの酸化シリコン層４８上には、例えば、ＴｉＮ層のゲート電極５０が形成されている。ゲート電極５０を挟むように配置された薄膜部４４Ｂのチャネル層４６上には、例えば、ＴｉＮ層のソース電極５２及びドレイン電極５４が形成されている。

ゲート電極５０は、例えば、１５〜３５ｎｍ厚であり、ソース電極５２及びドレイン電極５４は、例えば、６０〜８０ｎｍ厚である。

シリコン基板１２のｐ＋型ウェル１６は、ｎ型トポロジカル相変化トランジスタ４０のバックゲート電極５６として用いられる。シリコン基板１２のｐ＋型ウェル１６の代わりに、シリコン基板１０上に絶縁層（図示せず）を介して形成された導電層（図示せず）を形成し、この導電層（図示せず）をバックゲート電極としてもよい。

本実施形態のｎ型トポロジカル相変化トランジスタ４０は、相変化材料をチャネル層４６とし、ソース電極５２とドレイン電極５４との間に流れる電流を、ゲート電極５０とバックゲート電極５６との間に印加する電界によって制御するものである。

チャネル層４６の相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する相変化材料、例えば、Ｓｂ_２Ｔｅ_３の薄膜である。

本実施形態では、相変化材料のチャネル層４６を、酸化シリコン膜４２と酸化シリコン膜４８により挟み、これらチャネル層４６と酸化シリコン膜４２と酸化シリコン膜４８の積層構造を、ゲート電極５０とバックゲート電極５６により挟んでいる。これにより、酸化シリコン層４２と酸化シリコン層４８の厚さを調節することにより、所望の電圧を相変化材料のチャネル層４６に印加している。

例えば、相変化材料のチャネル層４６が（２０＋Δ）ｎｍ厚の場合、酸化シリコン膜４２の最も厚い部分を（３０＋Δ）ｎｍ厚とするのが望ましい。ここで、Δ＜６ｎｍとするのが望ましい。チャンネル層が電圧印加により絶縁体からトポロジカル絶縁体への量子相転移を起こすためには薄膜である必要があるからである。

なお、静電制御を効果的にする場合には、酸化シリコン層４４Ａ、４８をより薄くし、トンネル電流を減らすことを重視する場合には、酸化シリコン層４４Ａ、４８をより厚くすることが望ましい。

（トポロジカル相変化材料）
ｐ型トポロジカル相変化トランジスタ２０のチャネル層２６と、ｎ型トポロジカル相変化トランジスタ４０のチャネル層４６に用いられる相変化材料について、図３を用いて説明する。

チャンネル層には、カルコゲン化合物から構成される複数の薄膜からなる積層膜を用いる。例えば、特許文献１では、ＧｅＴｅとＳｂ_２Ｔｅ_３の化合物結晶薄膜を積層した相変化メモリが開示されている。この二つの異なるカルコゲン化合物は、対角線方向に歪んだ立方晶からなるＧｅＴｅの結晶［１１１］面と六方晶をもつＳｂ_２Ｔｅ_３の［０００１］面の格子定数の差が小さく、これらの面を共有して一軸結晶配向したヘテロ超格子構造を形成できる。この超格子は２００℃から２５０℃の温度でたとえばスパッタリング法のような真空成膜法で容易に作製することができる。

ＧｅＴｅおよびＳｂ_２Ｔｅ_３から構成された超格子結晶層は、最近になってトポロジカル絶縁体であることがわかってきた（非特許文献７）。トポロジカル絶縁体とはバルク状態はバンドギャップをもった絶縁体であるにも関わらず、表面状態にはディラックコーンと呼ばれる線形分散関係をもつ特殊なバンドを、フェルミ面を挟んで形成する。特にＧｅＴｅおよびＳｂ_２Ｔｅ_３から構成された超格子結晶層においては、Γ点と呼ばれるバンド中心で二つの異なるスピン状態をもったバンドが一点で縮退する特徴をもっている。この状態は時間反転対称性と呼ばれる物理保存則によって堅牢に守られており、非磁性不純物の混入等によって破壊されることは無い。このため、散乱が著しく抑制されるとともに、線形分散関係によって理論的には無限大の移動度をもってよい。また、グラフェンとは異なり、ディラッックコーンは二つの異なるスピン状態をもったバンドから構成されているため、外部電場の印可等によってディラック点にバンドギャップを形成できる。つまり、電場によってバンドギャップの開閉が可能である。

このようなディラックコーンをもち、外部電場によってバンドギャップを可逆的に開閉できるＧｅＴｅおよびＳｂ_２Ｔｅ_３から構成された超格子結晶層は特に［（ＧｅＴｅ）ｘ（Ｓｂ_２Ｔｅ_３）ｙ］ｚからなる繰り返し構造をもつ。ここでｘ、ｙ、ｚは整数であり、特にｘ≧２でｙ≧１、ｚ≧２でこの特性が発現し、ｘ＝２、ｙ＝４、ｚ＝８が最適であるが、ｙとｚに関してはこの限りではない。ｘが４を越えると電場を加えてもギャップが開いたままでチャンネルとして機能しないので、本実施形態ではｘが４以下の超格子結晶層を用いる。各単位層の厚さはＧｅＴｅで０．５ｎｍ、Ｓｂ_２Ｔｅ_３で約１ｎｍである。

バンドギャップの開閉はＧｅＴｅ薄膜層のＧｅ原子とＴｅ原子層の位置関係に依存する。バルクのＧｅＴｅは強誘電体であり、Ｇｅ−Ｔｅ間にσ結合をもった薄膜の積層構造から構成されている。原子層の積層には複数の態様がある。例えば、Ｇｅ−Ｔｅ−Ｔｅ−Ｇｅ型、Ｇｅ−Ｔｅ−Ｇｅ−Ｔｅ型、Ｔｅ−Ｇｅ−Ｇｅ−Ｔｅ型の３タイプが代表的である。Ｓｂ_２Ｔｅ_３と超格子層を形成する成膜温度ではＴｅ−Ｇｅ−Ｇｅ−Ｔｅ型とＴｅ−Ｇｅ−Ｔｅ−Ｇｅ型が最も安定している。Ｔｅ−Ｇｅ−Ｇｅ−Ｔｅ型は上下において空間対称性をもち、強誘電性を示さないが、Ｔｅ−Ｇｅ−Ｔｅ−Ｇｅ型は分極をもち強誘電体である。このため、Ｓｂ_２Ｔｅ_３層で上下に挟まれたＧｅＴｅ層は、Ｓｂ_２Ｔｅ_３層からのトポロジカルバンドとバンド混成することで空間対称性が欠如したＴｅ−Ｇｅ−Ｔｅ−Ｇｅ型ではバンドギャップが開き、空間対称性を維持したＴｅ−Ｇｅ−Ｇｅ−Ｔｅ型ではディラックコーンを伴ってバンドギャップが閉じるという特徴を有している。どちらの超格子構造もエネルギー的には安定であり、強誘電体型は外部電場を加えることで非強誘電体型に相転移させることが可能である。

すなわち［（ＧｅＴｅ）ｘ（Ｓｂ_２Ｔｅ_３）ｙ］ｚからなる繰り返し構造の上下面に誘電体薄膜を形成し、その上にゲート電極を形成すればバンドギャップの開閉が可能となる。ソース電流は超格子構造の界面層を流れるようにソース電極を配置すれば、線形分散をもち、高移動度をもったキャリアをドレイン電極に流すことができる。

（ｐ型トポロジカル相変化トランジスタの動作）
ｐ型トポロジカル相変化トランジスタ２０の動作について、図２（ａ）及び図４を用いて説明する。

（ｐ型トポロジカル相変化トランジスタを駆動させるための前提条件）
まず、ｐ型トポロジカル相変化トランジスタ２０を駆動させるための前提条件について説明する。

ｐ型トポロジカル相変化トランジスタ２０では、図２（ａ）に示すように、ソース電極３２に電源電圧Ｖ_DDを印加し、トップゲートであるゲート電極３０を入力（Ｖ_in）に接続し、ドレイン電極３４を出力（Ｖ_out）に接続する。これにより、トップゲート電圧Ｖ_pGSとドレイン電圧ＶpDSは次のようになる。

トップゲート電圧Ｖ_pGS＝Ｖ_in−Ｖ_DD
ドレイン電圧ＶpDS＝Ｖ_out −Ｖ_DD
相変化材料のチャネル層２６が、絶縁体からトポロジカル伝導状態への相変化が起こるためには、トップゲートであるゲート電極３０のトップゲート電位Ｖ_inと、バックゲートであるｐ＋型ウェル１４のバックゲート電位Ｖ_pBGとが、十分に離れている必要がある。

そこで、トップゲート電位Ｖ_inが次式
Ｖ_in＜Ｖ_DD／２
を満足するときに相変化が起こるように、バックゲート電位Ｖ_pBGが次式を満足するように設定する。

Ｖ_pBG＝Ｖ_DD −（Ｖ_DD／ｍ）
ここで、ｍは電界効果ドーピングに必要な値で、６〜９程度の値である。このようにすれは、バックゲート電位Ｖ_pBGは、トポロジカル相変化論理ゲートがインバーターとしての動作中に変化させずに一定値を保つ。

（オン状態のｐ型トポロジカル相変化トランジスタの動作）
次に、オン状態のｐ型トポロジカル相変化トランジスタ２０における動作メカニズムと駆動方法について、図２（ａ）及び図４（ａ）を用いて説明する。

チャネル層２６において、ゲート電極３０直下の平坦部分から左右に伸びる部分をリードと称する。ゲート電極３０直下の平坦部分からソース電極３２のある左側に伸びる部分を左リード（Left lead）と称し、ゲート電極３０直下の平坦部分からドレイン電極３４のある右側に伸びる部分を右リード（Right lead）と称する。

バックゲートとソースの電位差Ｖ_pBGSは次式のようになる。

Ｖ_pBGS＝Ｖ_pBG−Ｖ_DD＝Ｖ_DD −（Ｖ_DD／ｍ）−Ｖ_DD＝−Ｖ_DD／ｍ
バックゲートとソースの電位差Ｖ_pBGSが負の値となるので、ソース側のリード部分（左リード）で、静電ポテンシャルはフェルミ準位よりも高くなって、ホールがキャリアとなる。

上述した前提条件で述べたように、トップゲート電位Ｖ_inが次式
Ｖ_in＜Ｖ_DD／２
を満足するときにトポロジカル相変化を起こすようにバックゲート電位を設定してあるので、図４（ａ）に示すように、Ｖ_in＝０Ｖ（ローレベル）のときには、チャンネル中央部分のバンドギャップは閉じている。

また、酸化シリコン層２２は、中央の薄膜部２４Ａと、薄膜部２４Ａを挟むように配置された厚膜部２４Ｂと、薄膜部２４Ａと厚膜部２４Ｂとの境界部に配置された傾斜部２４Ｃとを有しているので、チャンネル中央部分はその左右よりもバックゲートに近接している。したがって、負のバックゲート電圧Ｖ_pBGSと、負のトップゲート電圧Ｖ_pGS（＝Ｖ_DD）により、静電ポテンシャルは押し上げられるので、ソース側の左リードとドレイン側の右リードを隔てるエネルギー障壁は消失する。

この静電ポテンシャルに合わせて、価電子帯の端Ｅvは曲がっており、また、負のドレイン電圧ＶpDS（＝Ｖ_out −Ｖ_DD）によって、ドレイン側のリード部分（右リード）のフェルミ準位は押し上げられている。

すると、左リードでフェルミ準位に位置するホールは右リードへとバリスティック、あるいは量子コヒーレンスを保ったままに透過できることになり、ドレイン電流が流れ、ｐ型トポロジカル相変化トランジスタ２０はオン状態となる。

（ｐ型トポロジカル相変化トランジスタにおけるドレイン電流の飽和）
次に、ｐ型トポロジカル相変化トランジスタ２０にけるドレイン電流の飽和について説明する。

オン状態で、出力電圧Ｖ_outを下げていくと、ドレイン電圧ＶpDSは負に大きくなっていき、右リードのフェルミ準位は左リードのフェルミ準位に対して、より一層押し上げられる。

これにより、左リード側の価電子帯からより多くのホールが、右リードの開いているエネルギー準位へと、抜けられるようになる。

このトランジスタのチャンネルは縮退極限なので、ドレイン電流は左リードと右リードのフェルミ準位の差に比例する。つまり、ドレイン電圧に比例して、大きくなる。しかし、右リードのフェルミ準位が左リードの価電子帯の端Ｅｖよりも高くなると、ドレイン電流はそれ以上、増えなくなる。

このように、古典的グラフェントランジスタのようなジレンマに阻まれることなく、本実施形態では、チャンネル中央部分のバンドギャップを閉じることにより、高いチャンネル移動度を保ったまま、ドレイン電流を飽和させることができる。

（オフ状態のｐ型トポロジカル相変化トランジスタの動作）
次に、オフ状態のｐ型トポロジカル相変化トランジスタ２０における動作メカニズムと駆動方法について、図２（ａ）及び図４（ｂ）を用いて説明する。

オン状態と同様に、ソース側のリード部分（左リード）で、静電ポテンシャルはフェルミ準位よりも高くなって、ホールがキャリアとなる。

上述した前提条件で述べたように、トップゲート電位Ｖ_inが次式
Ｖ_in＜Ｖ_DD／２
を満足するときにトポロジカル相変化を起こすようにバックゲート電位を設定してあるので、図（ｂ）に示すように、Ｖ_in＝Ｖ_DD のときには、チャンネル中央部分のバンドギャップは開いている。

また、Ｖ_in＝Ｖ_DD のときには、オン状態ではＶ_pGS＝−Ｖ_DDと負であったトップゲート電圧Ｖ_pGS＝０と増えるので、チャンネル中央部分の静電ポテンシャルは押し下げられる。

すると、価電子帯の端Ｅv はチャンネル領域で、左リードのフェルミ準位よりも低くなるので、ホールは左リードからチャンネル領域に侵入できなくなり、オフ状態となる。

（ｎ型トポロジカル相変化トランジスタの動作）
ｎ型トポロジカル相変化トランジスタ４０の動作について、図２（ｂ）及び図５を用いて説明する。

（ｎ型トポロジカル相変化トランジスタを駆動させるための前提条件）
まず、ｎ型トポロジカル相変化トランジスタ４０を駆動させるための前提条件について説明する。

ｎ型トポロジカル相変化トランジスタ４０では、図２（ｂ）に示すように、ソース電極５２を接地して、トップゲートであるゲート電極５０を入力（Ｖ_in）に接続し、ドレイン電極５４を出力（Ｖ_out）に接続する。これにより、トップゲート電圧Ｖ_nGS、ドレイン電圧Ｖ_nDSは次のようになる。

トップゲート電圧Ｖ_nGS＝Ｖ_in
ドレイン電圧Ｖ_nDS＝Ｖ_out
また、絶縁体からトポロジカル伝導状態への相変化が起こるためにはトップゲート電位Ｖ_inとバックゲート電位ＶnBGが十分に離れている必要がある。

そこで、トップゲート電位Ｖ_inが次式
Ｖ_in＞Ｖ_DD／２
を満足するときに相変化が起こるように、バックゲート電位ＶnBGが次式を満足するように設定する。

ＶnBG＝Ｖ_DD／ｍ
ここで、ｍはｐ型トポロジカル相変化トランジスタの場合を同じ値である。ｍは電界効果ドーピングに必要な値で、６〜９程度の値である。このようにすれは、バックゲート電位Ｖ_pBGは、トポロジカル相変化論理ゲートがインバーターとしての動作中に変化させずに一定値を保つ。

（オフ状態のｎ型トポロジカル相変化トランジスタの動作）
次に、オフ状態のｎ型トポロジカル相変化トランジスタ４０における動作メカニズムと駆動方法について、図２（ｂ）及び図５（ａ）を用いて説明する。

チャネル層４６において、ゲート電極５０直下の平坦部分から左右に伸びる部分をリードと称する。ゲート電極５０直下の平坦部分からソース電極５２のある左側に伸びる部分を左リードと称し、ゲート電極５０直下の平坦部分からドレイン電極５４のある右側に伸びる部分を右リードと称する。

バックゲートとソースの電位差Ｖ_nBGSは次式
Ｖ_nBGS＝Ｖ_DD／ｍ
となり、正の値をとるので、ソース側のリード部分（左リード）で、静電ポテンシャルはフェルミ準位よりも低くなって、電子がキャリアとなる。

上述した前提条件で述べたように、トップゲート電位Ｖ_inが次式
Ｖ_in＞Ｖ_DD／２
を満足するときに相変化が起こるように、バックゲート電位ＶnBGを設定してあるので、図５（ａ）に示すように、Ｖ_in＝０のときには、チャンネル中央部分のバンドギャップは開いている。

また、チャンネル中央部分は、その左右のリード部分よりも、バックゲートから離れているため、バックゲート電圧Ｖ_nBGSによる押し下げの効果は弱い。そこで、その静電ポテンシャルは相対的に上に位置することになる。

すると、伝導帯の底Ｅｃはチャンネル領域で、左リード領域のフェルミ準位よりも高くなるので、電子は左リードからチャンネル領域に侵入できなくなり、オフ状態となる。

（オン状態のｎ型トポロジカル相変化トランジスタの動作）
次に、オン状態のｎ型トポロジカル相変化トランジスタ４０における動作メカニズムと駆動方法について、図２（ｂ）及び図５（ｂ）を用いて説明する。

オフ状態と同様に、ソース側のリード部分で、静電ポテンシャルはフェルミ準位よりも低くなって、電子がキャリアとなる。

上述した前提条件で述べたように、トップゲート電位Ｖ_inが次式
Ｖ_in＞Ｖ_DD／２
を満足するときに相変化が起こるように、バックゲート電位ＶnBGを設定してあるので、図５（ｂ）に示すように、Ｖ_in＝Ｖ_DD のときには、チャンネル中央部分のバンドギャップは閉じている。

また、チャンネル中央部分では、正のトップゲート電圧Ｖ_nGS＝Ｖ_DDにより静電ポテンシャルは押し下げられるので、ソース側の左リードとドレイン側の右リードを隔てるエネルギー障壁は消失する。

この静電ポテンシャルに合わせて、伝導帯の底Ｅcは曲がっており、また、正のドレイン電圧Ｖ_nDS＝Ｖ_out によって、ドレイン側のリード部分のフェルミ準位は押し下げられる。

すると、左リードでフェルミ準位に位置する電子は右リードへとバリスティック、あるいは量子コヒーレンスを保ったままに透過できることになり、ドレイン電流が流れ、トランジスタはオン状態となる。

（ｎ型トポロジカル相変化トランジスタにおけるドレイン電流の飽和）
次に、ｎ型トポロジカル相変化トランジスタ４０におけるドレイン電流の飽和について説明する。

オン状態で、出力電圧Ｖ_outを上げていくと、ドレイン電圧Ｖ_nDSは正に大きくなっていき、右リードのフェルミ準位は、左リードのフェルミ準位に対してより一層押し下げられる。

これにより、左リード側の伝導帯からより多くの電子が、右リードの開いているエネルギー準位へと、抜けられるようになる。

このトランジスタチャンネルは縮退極限なので、ドレイン電流は左リードと右リードのフェルミ準位の差に比例する。つまり、ドレイン電圧に比例して、大きくなる。しかし、右リードのフェルミ準位が左リードの伝導帯の底 Ec よりも低くなると、ドレイン電流はそれ以上、増えなくなる。

このように、古典的グラフェントランジスタのようなジレンマに阻まれることなく、本発明では、チャンネル中央部分のバンドギャップを閉じることにより、高いチャンネル移動度を保ったまま、ドレイン電流を飽和させることができる。

（トポロジカル相変化論理ゲートの駆動方法）
トポロジカル相変化論理ゲートの駆動方法について図６を用いて説明する。

図６は、本実施形態のトポロジカル相変化論理ゲートの回路図及び論理動作を示す図である。

本実施形態のトポロジカル相変化論理ゲート１０の接続について、図１及び図２及び図６（ａ）を用いて説明する。

図２（ａ）に示すように、ｐ型トポロジカル相変化トランジスタ２０のソース電極３２には電源電圧Ｖ_DDが印加され、バックゲート電極３６にはバックゲート電圧Ｖ_pBGが印加されている。バックゲート電圧Ｖ_pBGは、次式のようになる。

Ｖ_pBG＝Ｖ_DD−（Ｖ_DD／ｍ）
ただし、ｍは電界効果ドーピングに必要な値で、６〜９程度の値である。

図２（ｂ）に示すように、ｎ型トポロジカル相変化トランジスタ４０のソース電極５２には接地電圧ＶGND（＝０Ｖ）が印加され、バックゲート電極５６にはバックゲート電圧Ｖ_ｎＢＧが印加されている。バックゲート電圧Ｖ_ｎＢＧは、次式のようになる。

Ｖ_ｎＢＧ＝Ｖ_DD／ｍ
ただし、ｍは電界効果ドーピングに必要な値で、６〜９程度の値である。

図１及び図６（ａ）に示すように、ｐ型トポロジカル相変化トランジスタ２０のドレイン電極３４とｎ型トポロジカル相変化トランジスタ４０のドレイン電極５４とは共通接続され、出力電圧Ｖ_outが入力される。ｐ型トポロジカル相変化トランジスタ２０のゲート電極３０とｎ型トポロジカル相変化トランジスタ４０のゲート電極５０とは共通接続され、入力電圧Ｖ_inが出力される。

（トポロジカル相変化論理ゲートの論理動作）
本実施形態によるトポロジカル相変化論理ゲート１０の論理動作を図６（ｂ）に示す。

入力電圧Ｖ_inがローレベル（０Ｖ）であると、ｐ型トポロジカル相変化トランジスタ２０が導通状態（オン）、ｎ型トポロジカル相変化トランジスタ４０が非導通状態（オフ）となり、出力電圧Ｖ_OUTはハイレベル（Ｖ_DD）となる。

入力電圧Ｖ_inがハイレベル（Ｖ_DD）であると、ｐ型トポロジカル相変化トランジスタ２０が非導通状態（オフ）、ｎ型トポロジカル相変化トランジスタ４０が導通状態（オン）となり、出力電圧Ｖ_OUTはローレベル（０Ｖ）となる。

このように、本実施形態のトポロジカル相変化論理ゲート１０は、インバーター回路として動作する。

（トポロジカル相変化論理ゲートの製造方法）
次に、本実施形態によるトポロジカル相変化論理ゲートの製造方法について図７乃至図２４を用いて説明する。図７、９、１１、１３、１５、１７、１９、２１、２３は、本実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図であり、図８、１０、１２、１４、１６、１８、２０、２２、２４は、本実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図である。

まず、面方位が（１００）面であるシリコン基板１２を用意する（図７、図８）。シリコン基板１２は、例えば、４００〜６００μｍ厚である。

なお、基板としては、シリコン基板の他に、ＳＯＩ（silicon on insulator）基板を用いてもよい。シリコンとしては、単結晶シリコンに限らず、ポリシリコンやアモルファスシリコンでもよい。更に、シリコンに限らず、バックゲートとして使用できるものならば、金属等の他の材料でもよい。

次に、シリコン基板１２上にレジスト（図示せず）を塗布する。続いて、このレジスト（図示せず）をリソグラフィ法によりパターニングして、ｐ型トポロジカル相変化トランジスタ２０のバックゲート電極３６及びｎ型トポロジカル相変化トランジスタ４０のバックゲート電極５６となる領域を開口する。

続いて、レジスト（図示せず）をマスクとして不純物をイオン注入して、ｐ＋型ウェル１４、１６を形成する（図９、図１０）。例えば、不純物としてボロンを３５ｋｅＶの加速電圧で、２×１０^１５ｃｍ^−２のドーズ量でオン注入する。イオン注入の後、例えば、窒素雰囲気において約１０００℃で約１０秒間加熱し、不純物を活性化させる。これにより、シリコン基板１２に約０．５μｍの深さのｐ＋型ウェル１４、１６を形成する。

なお、イオン注入する不純物としては、ヒ素、リン、ボロン等が使用できる。イオン注入条件は、シリコン基板１２の導電型、ウェルの導電型、抵抗率等によって適宜選択すればよい。

次に、シリコン基板１２上に、約２００ｎｍ厚の酸化シリコン層２２（４２）を形成する（図１１、図１２）。例えば、ＣＶＤ法により約４５０℃で、シリコン基板１２上に酸化シリコン層２２（４２）を堆積する。

なお、酸化シリコン層２２（４２）を形成する方法としては、ＣＶＤ法に限らず、熱酸化法、スパッタ法等を使用してもよい。また、酸化シリコンの代わりに、窒化シリコン等の他の絶縁性の膜を使用してもよい。

次に、酸化シリコン層２２（４２）上にレジスト６０を塗布する。続いて、このレジスト６０をリソグラフィ法により、図１３に示すような形状にパターニングする（図１３、図１４）。ｐ型トポロジカル相変化トランジスタ２０の形成領域では、酸化シリコン層２２の厚膜部２４Ｂと傾斜部２４Ｃの形成予定領域を覆い、薄膜部２４Ａの形成予定領域が開口し、ｎ型トポロジカル相変化トランジスタ４０の形成領域では、酸化シリコン層４２の厚膜部４４Ａと傾斜部４４Ｃの形成予定領域を覆い、薄膜部４４Ｂの形成予定領域が開口するように、レジスト６０をパターニングする。

次に、レジスト６０をマスクとして、酸化シリコン層２２（４２）をウェットエッチングする。例えば、約１．０％程度の弗化水素水溶液で約１０分ウェットエッチングする。

このウェットエッチングは等方エッチングであるので、酸化シリコン層２２（４２）の酸化シリコンを部分的に除去して薄膜部２４Ａ（４４Ｂ）が形成されると共に、薄膜部２４Ａ（４４Ｂ）の境界部分は角度が２０度程度のテーパー形状となり傾斜部２４Ｃ（４４Ｃ）が形成される（図１３、図１４）。

次に、レジスト６０を剥離すると、上面が凹型形状の酸化シリコン層２２と上面が凸型形状の酸化シリコン層４２が形成される（図１５、図１６）。なお、酸化シリコン層４２上に、例えば、熱酸化法により、膜厚４ｎｍ程度の酸化シリコン層（図示せず）を更に形成してもよい。

次に、酸化シリコン層２２（４２）上に、スパッタ法により相変化材料を堆積して、相変化材料層（図示せず）を形成する。

相変化材料としては、例えば、上述したように、ゲルマニウムとテルルからなる結晶合金層（ＧｅＴｅ層）と、アンチモンとテルルからなる結晶合金層（Ｓｂ_２Ｔｅ_３層）とを、それぞれの有する＜１１１＞面軸とｃ軸とが整合するように積層した超格子構造を用いることができる。

例えば、Ｇｅ、Ｓｂ、Ｔｅそれぞれの純金属からなるターゲットを配置したＲＦスパッタリング装置を用い、圧力０．５Ｐａ下で、スパッタガスにＡｒを用い、Ｔｅターゲットには１２．５Ｗのパワーを、Ｓｂターゲットには１２．８Ｗのパワーを、Ｇｅターゲットには４５Ｗのパワーを印加し、所望の結晶合金層を順次積層していく。

基板温度は、成膜する結晶合金層の結晶化相転移温度に応じて適宜選択することが望ましい。例えば、Ｓｂ_２Ｔｅ_３の結晶化相転移温度は約１００℃、ＧｅＴｅの結晶化相転移温度は最大でも２３０℃であるため、超格子構造を作製するための基板温度は、２３０℃より高い温度とすることが望ましい。

例えば、ＧｅＴｅの１：１組成からなる１ｎｍ厚さの膜と、Ｓｂ_２Ｔｅ_３組成からなる６ｎｍ厚さの膜とを繰り返し積層する。これにより、［（Ｇｅ２Ｔｅ２)／（Ｓｂ_２Ｔｅ_３）］の繰り返しからなる超格子構造の相変化材料層を形成する。

次に、フォトリソグラフィ及びエッチングにより、相変化材料層（図示せず）をパターニングして、相変化材料のチャネル層２６、４６を形成する（図１７、図１８）。

なお、トポロジカル相変化論理ゲートを構成するｐ型トポロジカル相変化トランジスタとｎ型トポロジカル相変化トランジスタに対して、異なる組成の相変化材料層を使用してもよい、
次に、相変化材料のチャネル層２６、４６上に、例えば、スパッタ法により、膜厚３０ｎｍ程度のＴｉＮ層（図示せず）を形成する。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタを行うことにより、チャネル層２６、４６上にＴｉＮ層（図示せず）を形成する。

次に、フォトリソグラフィ及びエッチングにより、このＴｉＮ膜（図示せず）をパターニングして、ソース電極３２、５２及びドレイン電極３４、５４を形成する（図１９、図２０）。

ソース電極３２、５２とドレイン電極３４、５４間のチャンネル長は、ディラック電子がフォノンによって散乱される長さ（非弾性散乱長）よりも短くするが、１μｍ以下が望ましい。

ＴｉＮ層（図示せず）のエッチングには、ドライエッチング法やウェットエッチング法を適時選択して使用できる。

例えば、ドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１５００ＷのＲＦプラズマパワーにおいて３０秒程度処理することにより、３０ｎｍ程度のＴｉＮをエッチングする。ＨＢｒとＡｒの混合ガスに限らず、ＡｒのみやＣｌ_２等のガスも使用できる。

また、ウェットエッチング法では、ＨＦとＨ_２Ｏ_２との混合溶液等が使用できる。弗酸と過酸化水素と水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍ程度のＴｉＮをエッチングできる。

次に、相変化材料のチャネル層２６、４６上に、上部ゲート絶縁膜となる、約２００ｎｍ厚の酸化シリコン層（図示せず）を形成する。例えば、ＣＶＤ法により約４５０℃で、チャネル層２６、４６上に酸化シリコン層（図示せず）を堆積する。

上部ゲート絶縁膜としては、異なる方法により異なる絶縁膜を形成してもよい。例えばスパッタ法により、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｔａ_２Ｏ_５、ＴａＨｆＯｘ、Ｙ_２Ｏ_３等の絶縁材料を堆積してもよい。

例えば、ＨｆＯ_３をスパッタ法により形成する条件としては、ＨｆＯ_２をターゲットとして、１００Ｗ、０．５Ｐａ、 室温にてＲＦマグネトロンスパッタにより成膜を行う。膜厚は良好な絶縁性を維持するためには２ｎｍ以上が望ましい。

次に、フォトリソグラフィ及びエッチングにより、この酸化シリコン層（図示せず）を
をパターニングして、上部ゲート絶縁膜となる酸化シリコン層２８、４８を形成する（図２１、図２２）。

次に、酸化シリコン層２８、４８上に、例えばスパッタ法により、膜厚３０ｎｍ程度のＴｉＮ層（図示せず）を形成する。例えば、純金属Ｔｉターゲットを装備したＲＦスパッタ装置を用いて、例えばＡｒと窒素を１：１で混合した０．１Ｐａのガス中で１ｋＷのパワーでスパッタを行うことにより、酸化シリコン層２８、４８上にＴｉＮ層（図示せず）を形成する。

次に、フォトリソグラフィ及びエッチングにより、このＴｉＮ層（図示せず）をパターニングして、ゲート電極３０、５０を形成する（図２３、図２４）。

ＴｉＮ層（図示せず）のエッチングには、ドライエッチング法及びウェットエッチング法を適時選択して使用できる。

例えば、ドライエッチング法では、ＨＢｒとＡｒの混合ガス中で１５００ＷのＲＦプラズマパワーにおいて３０秒程度処理することにより、３０ｎｍ程度のＴｉＮをエッチングする。ＨＢｒとＡｒの混合ガスに限らず、ＡｒのみやＣｌ_２等のガスも使用できる。

また、ウェットエッチング法では、ＨＦとＨ_２Ｏ_２との混合溶液等が使用できる。弗酸と過酸化水素と水を約１：１：１０程度の組成で混合した溶液で約１５分エッチングを行うことにより、３０ｎｍ程度のＴｉＮをエッチングできる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、電界の印加によりトポロジカル相の転移が生じる相変化材料として、Ｇｅ、Ｔｅ又はＢｉを主成分とする相変化材料を例示したが、上記実施形態に適用可能な相変化材料は、これに限定されるものではない。トポロジカル絶縁体に関する研究は始まって間もないものであり、今後様々な材料が見出される可能性がある。電界の印加によって通常の絶縁体とトポロジカル絶縁体との間で相転移するものであれば、Ｇｅ、Ｔｅ又はＢｉを主成分とする相変化材料に代えて適用することが可能である。

また、上記実施形態では、チャネル層２６、４６の上部に酸化シリコン層２８、４８を設け、チャネル層２６、４６の下部に酸化シリコン層２２、４２を設けたが、チャネル層２６、４６の下部に酸化シリコン層２８、４８を設け、チャネル層２６、４６の上部に酸化シリコン層２２、４２を設けてもよい。また、チャネル層２６、４６の一方だけに、酸化シリコン層２８、４８又は酸化シリコン層２２、４２を設けるようにしてもよい。

また、上記実施形態に記載した相変化チャネルトランジスタの各構成部分の構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

１０…トポロジカル相変化論理ゲート
１２…シリコン基板
１４、１６…ｐ＋型ウェル
２０…ｐ型トポロジカル相変化トランジスタ
２２…酸化シリコン層
２４Ａ…薄膜部
２４Ｂ…厚膜部
２４Ｃ…傾斜部
２６…チャネル層
２８…酸化シリコン層
３０…ゲート電極
３２…ソース電極
３４…ドレイン電極
３６…バックゲート電極
４０…ｎ型トポロジカル相変化トランジスタ
４２…酸化シリコン層
４４Ａ…厚膜部
４４Ｂ…薄膜部
４４Ｃ…傾斜部
４６…チャネル層
４８…酸化シリコン層
５０…ゲート電極
５２…ソース電極
５４…ドレイン電極
５６…バックゲート電極
６０…レジスト

Claims (8)

1. 電界の印加によりトポロジカル相転移が生じる相変化材料を含む第１のチャネル層と、前記第１のチャネル層に接続された第１のソース電極及び第１のドレイン電極と、前記第１のチャネル層の一面側に形成された第１のゲート電極と、前記第１のチャネル層の他面側に形成された第２のゲート電極と、前記第１のチャネル層と前記第１のゲート電極との間に形成された第１の絶縁膜とを有し、前記第１の絶縁膜は、第１の膜厚を有する第１の薄膜部と、前記第１の膜厚よりも厚い第２の膜厚を有する第１の厚膜部とを有し、前記第１の薄膜部は前記第１の厚膜部により挟まれている第１のトランジスタと、
   電界の印加によりトポロジカル相転移が生じる相変化材料を含む第２のチャネル層と、前記第２のチャネル層に接続された第２のソース電極及び第２のドレイン電極と、前記第２のチャネル層の一面側に形成された第３のゲート電極と、前記第２のチャネル層の他面側に形成された第４のゲート電極と、前記第２のチャネル層と前記第３のゲート電極との間に形成された第２の絶縁膜とを有し、前記第２の絶縁膜は、第３の膜厚を有する第２の厚膜部と、前記第３の膜厚よりも薄い第４の膜厚を有する第２の薄膜部とを有し、前記第２の厚膜部は前記第２の薄膜部により挟まれている第２のトランジスタと
   を有することを特徴とするトポロジカル相変化論理ゲート。
2. 請求項１記載のトポロジカル相変化論理ゲートにおいて、
   前記第１のトランジスタは、前記第１のチャネル層と前記第２のゲート電極との間に形成された第３の絶縁膜を更に有し、
   前記第２のトランジスタは、前記第２のチャネル層と前記第４のゲート電極との間に形成された第４の絶縁膜を更に有する
   ことを特徴とするトポロジカル相変化論理ゲート。
3. 請求項１又は２記載のトポロジカル相変化論理ゲートにおいて、
   前記第１の絶縁膜は、前記第１の薄膜部と前記第１の厚膜部との間に設けられ、前記第１の厚さから前記第２の厚さに変化する第１の傾斜部を更に有し、
   前記第２の絶縁膜は、前記第２の厚膜部と前記第２の薄膜部との間に設けられ、前記第３の厚さから前記第４の厚さに変化する第２の傾斜部を更に有する
   ことを特徴とするトポロジカル相変化論理ゲート。
4. 請求項１乃至３のいずれか１項に記載のトポロジカル相変化論理ゲートにおいて、
   前記相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する
   ことを特徴とするトポロジカル相変化論理ゲート。
5. 請求項１乃至３のいずれか１項に記載のトポロジカル相変化論理ゲートにおいて、
   前記相変化材料は、電界の印加によりトポロジカル絶縁体から通常の絶縁体に転移する
   ことを特徴とするトポロジカル相変化論理ゲート。
6. 請求項１乃至５のいずれか１項に記載のトポロジカル相変化論理ゲートにおいて、
   前記相変化材料は、ＧｅとＴｅを主成分とする第１の結晶層と、ＳｂとＴｅを主成分とし前記第１の結晶層とは組成の異なる第２の結晶層との積層構造を有する
   ことを特徴とするトポロジカル相変化論理ゲート。
7. 電界の印加によりトポロジカル相転移が生じる相変化材料を含む第１のチャネル層と、前記第１のチャネル層に接続された第１のソース電極及び第１のドレイン電極と、前記第１のチャネル層の一面側に形成された第１のゲート電極と、前記第１のチャネル層の他面側に形成された第２のゲート電極と、前記第１のチャネル層と前記第１のゲート電極との間に形成された第１の絶縁膜とを有し、前記第１の絶縁膜は、第１の膜厚を有する第１の薄膜部と、前記第１の膜厚よりも厚い第２の膜厚を有する第１の厚膜部とを有し、前記第１の薄膜部は前記第１の厚膜部により挟まれている第１のトランジスタと、電界の印加によりトポロジカル相転移が生じる相変化材料を含む第２のチャネル層と、前記第２のチャネル層に接続された第２のソース電極及び第２のドレイン電極と、前記第２のチャネル層の一面側に形成された第３のゲート電極と、前記第２のチャネル層の他面側に形成された第４のゲート電極と、前記第２のチャネル層と前記第３のゲート電極との間に形成された第２の絶縁膜とを有し、前記第２の絶縁膜は、第３の膜厚を有する第２の厚膜部と、前記第３の膜厚よりも薄い第４の膜厚を有する第２の薄膜部とを有し、前記第２の厚膜部は前記第２の薄膜部により挟まれている第２のトランジスタとを有するトポロジカル相変化論理ゲートの駆動方法であって、
   前記第１のトランジスタの前記ソース電極に電源電圧を印加し、
   前記第２のトランジスタの前記ソース電極に接地電圧を印加し、
   前記第１のトランジスタの前記ドレイン電極と前記第２のトランジスタのドレイン電極を接続し、
   前記第１のトランジスタの前記第１のゲート電極に前記電源電圧に近い電圧を印加し、
   前記第２のトランジスタの前記第３のゲート電極に前記接地電圧に近い電圧を印加し、
   前記第１のトランジスタの前記第２のゲート電極と前記第２のトランジスタの第４のゲート電極に入力する入力信号により、前記第１のトランジスタの前記ドレイン電極と前記第２のトランジスタのドレイン電極から出力される出力信号を制御する
   ことを特徴とするトポロジカル相変化論理ゲートの駆動方法。
8. 請求項７記載のトポロジカル相変化論理ゲートの駆動方法において、
   前記第１のゲート電極と前記第２のゲート電極との間に印加する電界により、前記第１のチャネル層への電界効果ドーピングを行い、
   前記第３のゲート電極と前記第４のゲート電極との間に印加する電界により、前記第２のチャネル層への電界効果ドーピングを行う
   ことを特徴とするトポロジカル相変化論理ゲートの駆動方法。

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