JP2015159211A - トポロジカル相変化論理ゲート及びその駆動方法 - Google Patents
トポロジカル相変化論理ゲート及びその駆動方法 Download PDFInfo
- Publication number
- JP2015159211A JP2015159211A JP2014033685A JP2014033685A JP2015159211A JP 2015159211 A JP2015159211 A JP 2015159211A JP 2014033685 A JP2014033685 A JP 2014033685A JP 2014033685 A JP2014033685 A JP 2014033685A JP 2015159211 A JP2015159211 A JP 2015159211A
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- channel layer
- transistor
- topological
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】省電力化と高速演算とを両立しうるトポロジカル相変化論理ゲートを提供する。
【解決手段】電界印加でトポロジカル相転移生じる相変化材料を含む第1チャネル層26と、第1チャネル層26に接続された第1ソース電極32及び第1ドレイン電極34と、第1チャネル層26の一面側に形成された第1ゲート電極と、他面側に形成された第2ゲート電極30と、薄膜部が厚膜部により挟まれている第1の絶縁膜22とを有す第1のトランジスタ20と、電界印加でトポロジカル相転移生じる相変化材料を含む第2チャネル層46と、第2のチャネル層46に接続された第2のソース電極52及び第2のドレイン電極54と、第2チャネル層46の一面側に形成された第3ゲート電極と、他面側に第4ゲート電極50と、厚膜部が薄膜部により挟まれている第2の絶縁膜42とを有す第2トランジスタ40とを有する。
【選択図】図1
【解決手段】電界印加でトポロジカル相転移生じる相変化材料を含む第1チャネル層26と、第1チャネル層26に接続された第1ソース電極32及び第1ドレイン電極34と、第1チャネル層26の一面側に形成された第1ゲート電極と、他面側に形成された第2ゲート電極30と、薄膜部が厚膜部により挟まれている第1の絶縁膜22とを有す第1のトランジスタ20と、電界印加でトポロジカル相転移生じる相変化材料を含む第2チャネル層46と、第2のチャネル層46に接続された第2のソース電極52及び第2のドレイン電極54と、第2チャネル層46の一面側に形成された第3ゲート電極と、他面側に第4ゲート電極50と、厚膜部が薄膜部により挟まれている第2の絶縁膜42とを有す第2トランジスタ40とを有する。
【選択図】図1
Description
本発明は、トポロジカル相変化論理ゲート及びその駆動方法に関する。
現在、インターネット上で提供されるサービスは、クラウドコンピューティング環境などの巨大な計算機システムに依存している。そこで、こうしたサービスのコストと品質を向上させるために、論理回路には一層の省電力化、高速化が求められている。
この要請に根本的に応えるためには、論理回路中の電子散乱を抑制し、ジュール熱を減らすことで省電力化を達成し、移動度を増すことで高速化を達成する方法が考えられる。実際、完全な電子後方散乱の抑制は、ディラック電子系のトポロジカル量子効果によって可能であることが知られている。そこで、ディラック電子系を論理ゲートのチャンネルとすることを目指して研究が進められている。
しかしながら、現在の論理回路では、トポロジカルな量子効果は活用されておらず、期待されたような省電力化・高速化はまだ実現されていない。
A. H. Castro Neto et al., Rev. Mod. Phys. 81, 109-162 (2009)
M. Z. Hasan et al., Rev. Mod. Phys. 82, 3045-3067 (2010)
F. Shcwierz, Nature Nanotechnology 5, 487-496 (2010)
M. Kim et al., PNAS January 17, 2012 vol. 109 No. 3, 671-674
J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011)
S. Datta, "Quantum Transport - Atom to Transistor", Cambridge University Press
B. Sa, J. Zhou, Z. Sun, J. Tominaga, R. Ahuja, "Topological Insulating in GeTe/Sb2Te3 Phase-Change Superlattice", Phys. Rev. Lett. 109, 096802 (2012)
省電力化・高速化を達成しうるディラック電子系のうちで、注目されている材料は2つある。トポロジカル絶縁体、グラフェンである。しかしながら、トポロジカル絶縁体、グラフェンのいずれでも論理ゲートの性能を上げるという目標を達成できずにいる。
まず、トポロジカル絶縁体の研究は、論理ゲートへの応用に達しておらず、基礎研究の段階にある。
また、グラフェンでは、CMOS論理ゲートの開発へと進みつつあるが、未だに古典伝導モデルに由来するジレンマの解消法を確立できていない。これにより、古典的グラフェンの論理ゲートは次のような問題を抱えている。
リーク電流を抑えることで消費電流を減らそうと、バンドギャップを広げれば、移動度が劣化して、高速性が犠牲となる。また、pMOS、nMOSを作り分けるための化学ドーピングにより、更にキャリア移動度が劣化してしまう。
高速性を保つために、バンドギャップの小さなグラフェンチャンネルを用いれば、リーク電流が大きくなり、省電力性が犠牲となる。また、オンオフ比が劣化するので、雑音余裕も犠牲となる。
論理ゲート中のシリコンをグラフェンやトポロジカル絶縁体で置き換えることができたとしても、省電力化のために演算速度が犠牲になったり、高速演算のために大消費電力という代償を払わされることになったりすることが懸念される。
本発明の目的は、省電力化と高速演算とを両立しうるトポロジカル相変化論理ゲート及びその駆動方法を提供することにある。
実施形態の一観点によれば、電界の印加によりトポロジカル相転移が生じる相変化材料を含む第1のチャネル層と、前記第1のチャネル層に接続された第1のソース電極及び第1のドレイン電極と、前記第1のチャネル層の一面側に形成された第1のゲート電極と、前記第1のチャネル層の他面側に形成された第2のゲート電極と、前記第1のチャネル層と前記第1のゲート電極との間に形成された第1の絶縁膜とを有し、前記第1の絶縁膜は、第1の膜厚を有する第1の薄膜部と、前記第1の膜厚よりも厚い第2の膜厚を有する第1の厚膜部とを有し、前記第1の薄膜部は前記第1の厚膜部により挟まれている第1のトランジスタと、電界の印加によりトポロジカル相転移が生じる相変化材料を含む第2のチャネル層と、前記第2のチャネル層に接続された第2のソース電極及び第2のドレイン電極と、前記第2のチャネル層の一面側に形成された第3のゲート電極と、前記第2のチャネル層の他面側に形成された第4のゲート電極と、前記第2のチャネル層と前記第3のゲート電極との間に形成された第2の絶縁膜とを有し、前記第2の絶縁膜は、第3の膜厚を有する第2の厚膜部と、前記第3の膜厚よりも薄い第4の膜厚を有する第2の薄膜部とを有し、前記第2の厚膜部は前記第2の薄膜部により挟まれている第2のトランジスタとを有することを特徴とするトポロジカル相変化論理ゲートが提供される。
また、実施形態の他の観点によれば、上記トポロジカル相変化論理ゲートの駆動方法であって、前記第1のトランジスタの前記ソース電極に電源電圧を印加し、前記第2のトランジスタの前記ソース電極に接地電圧を印加し、前記第1のトランジスタの前記ドレイン電極と前記第2のトランジスタのドレイン電極を接続し、前記第1のトランジスタの前記第1のゲート電極に前記電源電圧に近い電圧を印加し、前記第2のトランジスタの前記第3のゲート電極に前記接地電圧に近い電圧を印加し、前記第1のトランジスタの前記第2のゲート電極と前記第2のトランジスタの第4のゲート電極に入力する入力信号により、前記第1のトランジスタの前記ドレイン電極と前記第2のトランジスタのドレイン電極から出力される出力信号を制御することを特徴とするトポロジカル相変化論理ゲートの駆動方法が提供される。
開示のトポロジカル相変化論理ゲート及びその駆動方法によれば、省電力化と高速演算とを両立することができる。
[実施形態の原理]
本願発明者等は、トポロジカル絶縁体を用いたトポロジカル相変化論理ゲートに実用的価値を持たせるために、次の3つの課題を達成する必要があると考えた。
本願発明者等は、トポロジカル絶縁体を用いたトポロジカル相変化論理ゲートに実用的価値を持たせるために、次の3つの課題を達成する必要があると考えた。
第1の課題は、待機状態での省電力化と高速化とを両立させることである。すなわち、インバーターを流れるキャリアの移動度を損なうことなく、その電流がスィッチオフされるときのリーク電流を抑制する必要がある。
第2の課題は、動作状態での省電力化である。すなわち、トポロジカル量子効果により一方のトランジスタがスイッチオフされるときには、もう一方をオフにすることで、電源からアースへの直接接続を防ぐ必要がある。
第3の課題は、雑音余裕を持たせて、論理ゲートのカスケードを可能にすることである。すなわち、一方のトランジスタを流れる電流は、ドレイン電圧が低いときに飽和し、トップゲート電圧の低いときにオン状態になり、もう一方のトランジスタを流れる電流は、ドレイン電圧が高いときに飽和し、トップゲート電圧の高いときにオン状態になる必要がある。
第1の課題は、古典的MOSFETモデルに基づいてグラフェントランジスタを設計する際のジレンマに由来している。第2の課題は、従来のCMOS論理ゲートが省電力化のために達成している条件である。第3の課題は、任意の論理演算を行うために複数の論理ゲートを接続して動作させるために必要な条件である。
本願発明者等は、上記3つの課題を達成するために、2種類のトポロジカル相変化トランジスタを組み合わせることで、トポロジカル相変化による否定論理演算を実現することを想到した。
第1の課題に対しては、従来のCMOSインバーターでは、トランジスタチャンネルのキャリア極性の反転を利用してスイッチングを行うのに対して、実施形態では、トポロジカル相変化を利用してスイッチングを行う。
これにより、トポロジカル相変化論理ゲートを構成するトランジスタのチャンネルが、電圧印加に対して絶縁体からトポロジカル伝導状態への量子相転移を起こす。トランジスタのオフ状態は、絶縁体への量子相転移によって実現され、オン状態はトポロジカル伝導状態への量子相転移によって実現される。オフ状態でドレイン電流を遮断して、リーク電流を抑えるために使われるバンドギャップは、オン状態では完全に閉じられるので移動度は劣化せず、古典的グラフェントランジスタのようにリーク電流と移動度のジレンマに陥らずにすむ。
第2の課題に対しては、従来のCMOSインバーターでは、化学ドーピングにより、トランジスタチャンネルの極性、p型、n型を作り分けているのに対して、実施形態では、電界効果ドーピングを用いる。このために、実施形態では、トポロジカル相変化論理ゲートを構成する2つのトランジスタにそれぞれ電気的に独立なバックゲートを設ける。
これにより、トポロジカル相変化論理ゲートを構成する2つのトランジスタのチャンネルは、p型、n型と、反対の極性を持つ。そして、チャンネルにかかる電場は、バックゲートとトップゲートの電位差に依存するので、p型チャンネルのトランジスタでは、トップゲートに入力電圧が印加されないときに電位差が大きくなり電場が強められてトポロジカル相変化が起こるのに対して、n型チャンネルのトランジスタでは、入力電圧が印加されたときにトポロジカル相変化が起こる。
その結果、p型チャネルのトランジスタでは、入力電圧が印加されないときオンし、入力電圧が印加されたときにオフとなるのに対して、n型チャネルのトランジスタでは、入力電圧が印加されないときオフし、入力電圧が印加されたときにオンとなる。したがって、p型チャネルのトランジスタとn型チャネルのトランジスタは、入力電圧の高低に関わらず、常にどちらか一方のトランジスタがオフとなるので、従来のCMOSと同様に、電源(VDD)からアース(GND)への直接接続は回避され、省電力化が達成できる。
第3の課題に対しては、従来のCMOSインバーターでは、古典伝導モデルに基づいてピンチオフ(ドレイン端で反転層電荷がゼロとなる状態)を利用して、チャンネル内の電荷総量とドレイン電流を飽和させて、雑音余裕を作り出しているのに対して、実施形態では、量子伝導モデルに基づいて、ドレイン電流に寄与するソース側リードの状態がドレイン電圧の増加に対して飽和することを利用する。
これにより、p型チャネルのトランジスタが飽和するのは、入力電圧Vinが低く、出力電圧Voutが低いときであり、n型チャネルのトランジスタが飽和するのは、入力電圧Vin が高く、出力電圧Vout が高いときとなる。このように、実施形態のトポロジカル相変化論理ゲートは、従来のn型とp型のエンハンスメント型MOSFETからなるCMOSと、電流極性は反対であるが同じ飽和特性となる。このため、実施形態のトポロジカル相変化論理ゲートにおいても、入力電圧の増加に対して、出力電圧が急激に減少する遷移領域が現れ、カスケード接続を可能とする雑音余裕が生じることとなる。
[第1実施形態]
第1実施形態によるトポロジカル相変化論理ゲートについて図面を用いて説明する。
第1実施形態によるトポロジカル相変化論理ゲートについて図面を用いて説明する。
(トポロジカル相変化論理ゲートの構造)
第1実施形態によるトポロジカル相変化論理ゲートの構造について図1乃至図2を用いて説明する。
第1実施形態によるトポロジカル相変化論理ゲートの構造について図1乃至図2を用いて説明する。
図1は、本実施形態によるトポロジカル相変化論理ゲートの全体構造を示す斜視図である。図2は、本実施形態によるトポロジカル相変化論理ゲートを構成する各トランジスタの構造を示す断面図である。図3は、本実施形態によるトポロジカル相変化論理ゲートを構成するトランジスタに用いられる相変化材料を示す図である。
本実施形態のトポロジカル相変化論理ゲート10は、p型トポロジカル相変化トランジスタ20とn型トポロジカル相変化トランジスタ40とから構成されている。
図1に示すように、p型トポロジカル相変化トランジスタ20と、n型トポロジカル相変化トランジスタ40とは、共通のシリコン基板12上に隣接して配置されている。シリコン基板12に素子領域として2つのp+型ウェル14、16を形成し、p+型ウェル14上にp型トポロジカル相変化トランジスタ20を形成し、p+型ウェル16上にn型トポロジカル相変化トランジスタ40を形成する。p+型ウェル14とp+型ウェル16は電気的に絶縁されている。
p+型ウェル14とp+型ウェル16には、不純物として、例えば、ボロンが注入されている。p+型ウェル14とp+型ウェル16は、それぞれ、後述するチャネル層26、46と同程度の大きさであって、深さは、例えば、0.01〜0.5μmである。
(p型トポロジカル相変化トランジスタ)
p型トポロジカル相変化トランジスタ20の構造について、図2(a)を用いて説明する。
p型トポロジカル相変化トランジスタ20の構造について、図2(a)を用いて説明する。
シリコン基板12のp+型ウェル14上には、酸化シリコン層22が形成されている。酸化シリコン層22は、中央の薄膜部24Aと、薄膜部24Aを挟むように配置された厚膜部24Bと、薄膜部24Aと厚膜部24Bとの境界部に配置された傾斜部24Cとを有している。酸化シリコン層22の上面は凹型形状をしている。
酸化シリコン層22の中央の薄膜部24Aは、例えば、10nm程度の厚さであり、厚膜部24Bは、例えば、30nm程度の厚さであり、傾斜部24Cの厚さは、薄膜部24Aと厚膜部24Bを滑らかにつながるように決定する。
酸化シリコン層22上には相変化材料からなるチャネル層26が形成されている。チャネル層26は、酸化シリコン層22上面の形状に沿った凹型形状をしている。チャネル層は、例えば、20nm程度の厚さである。
薄膜部24Aのチャネル層26上には酸化シリコン層28が形成されている。酸化シリコン層28は、薄膜部24Aから両側の傾斜部24Cの一部に達する領域に形成されている。酸化シリコン層28は、例えば、5nm程度の厚さである。
薄膜部24Aの酸化シリコン層28上には、例えば、TiN層のゲート電極30が形成されている。ゲート電極30を挟むように配置された厚膜部24Bのチャネル層26上には、例えば、TiN層のソース電極32及びドレイン電極34が形成されている。
ゲート電極30は、例えば、35〜55nm厚であり、ソース電極32及びドレイン電極34は、例えば、40〜60nm厚である。
シリコン基板12のp+型ウェル14は、p型トポロジカル相変化トランジスタ20のバックゲート電極36として用いられる。シリコン基板12のp+型ウェル14の代わりに、シリコン基板10上に絶縁層(図示せず)を介して形成された導電層(図示せず)を形成し、この導電層(図示せず)をバックゲート電極としてもよい。
本実施形態のp型トポロジカル相変化トランジスタ20は、相変化材料をチャネル層26とし、ソース電極32とドレイン電極34との間に流れる電流を、ゲート電極30とバックゲート電極36との間に印加する電界によって制御する。
チャネル層26の相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する相変化材料、例えば、Sb2Te3の薄膜である。
本実施形態では、相変化材料のチャネル層26を、酸化シリコン膜22と酸化シリコン膜28により挟み、これらチャネル層26と酸化シリコン膜22と酸化シリコン膜28の積層構造を、ゲート電極30とバックゲート電極36により挟んでいる。これにより、酸化シリコン層22と酸化シリコン層28の厚さを調節することにより、所望の電圧を相変化材料のチャネル層26に印加している。
例えば、相変化材料のチャネル層26が、(20+Δ)nm厚の場合、酸化シリコン膜22の最も厚い部分を(30+Δ)nm厚とするのが望ましい。ここで、Δ<6nmとするのが望ましい。チャンネル層が電圧印加により絶縁体からトポロジカル絶縁体への量子相転移を起こすためには薄膜である必要があるからである。
なお、静電制御を効果的にする場合には、酸化シリコン層24A、28をより薄くし、トンネル電流を減らすことを重視する場合には、酸化シリコン層24A、28をより厚くすることが望ましい。
(n型トポロジカル相変化トランジスタ)
n型トポロジカル相変化トランジスタ40の構造について、図2(b)を用いて説明する。
n型トポロジカル相変化トランジスタ40の構造について、図2(b)を用いて説明する。
シリコン基板12のp+型ウェル16上には、酸化シリコン層42が形成されている。酸化シリコン層42は、中央の厚膜部44Aと、厚膜部44Aを挟むように配置された薄膜部44Bと、厚膜部44Aと薄膜部44Bとの境界部に配置された傾斜部44Cとを有している。酸化シリコン層42の上面は凸型形状をしている。
酸化シリコン層42の中央の厚膜部44Aは、例えば、30nm程度の厚さであり、薄膜部44Bは、例えば、10nm程度の厚さであり、傾斜部44Cの厚さは、厚膜部44Aと薄膜部44Bを滑らかにつながるように決定する。
酸化シリコン層42上には相変化材料からなるチャネル層46が形成されている。チャネル層46は、酸化シリコン層42上面の形状に沿った凸型形状をしている。チャネル層は、例えば、20nm程度の厚さである。
厚膜部44Aのチャネル層46上には酸化シリコン層48が形成されている。酸化シリコン層48は、厚膜部44A及び傾斜部44Cから両側の薄膜部44Bの一部に達する領域に形成されている。酸化シリコン層48は、厚膜部44Aの上部では5nm程度の厚さ、薄膜部44Bでは25nm程度の厚さである。
厚膜部44Aの酸化シリコン層48上には、例えば、TiN層のゲート電極50が形成されている。ゲート電極50を挟むように配置された薄膜部44Bのチャネル層46上には、例えば、TiN層のソース電極52及びドレイン電極54が形成されている。
ゲート電極50は、例えば、15〜35nm厚であり、ソース電極52及びドレイン電極54は、例えば、60〜80nm厚である。
シリコン基板12のp+型ウェル16は、n型トポロジカル相変化トランジスタ40のバックゲート電極56として用いられる。シリコン基板12のp+型ウェル16の代わりに、シリコン基板10上に絶縁層(図示せず)を介して形成された導電層(図示せず)を形成し、この導電層(図示せず)をバックゲート電極としてもよい。
本実施形態のn型トポロジカル相変化トランジスタ40は、相変化材料をチャネル層46とし、ソース電極52とドレイン電極54との間に流れる電流を、ゲート電極50とバックゲート電極56との間に印加する電界によって制御するものである。
チャネル層46の相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する相変化材料、例えば、Sb2Te3の薄膜である。
本実施形態では、相変化材料のチャネル層46を、酸化シリコン膜42と酸化シリコン膜48により挟み、これらチャネル層46と酸化シリコン膜42と酸化シリコン膜48の積層構造を、ゲート電極50とバックゲート電極56により挟んでいる。これにより、酸化シリコン層42と酸化シリコン層48の厚さを調節することにより、所望の電圧を相変化材料のチャネル層46に印加している。
例えば、相変化材料のチャネル層46が(20+Δ)nm厚の場合、酸化シリコン膜42の最も厚い部分を(30+Δ)nm厚とするのが望ましい。ここで、Δ<6nmとするのが望ましい。チャンネル層が電圧印加により絶縁体からトポロジカル絶縁体への量子相転移を起こすためには薄膜である必要があるからである。
なお、静電制御を効果的にする場合には、酸化シリコン層44A、48をより薄くし、トンネル電流を減らすことを重視する場合には、酸化シリコン層44A、48をより厚くすることが望ましい。
(トポロジカル相変化材料)
p型トポロジカル相変化トランジスタ20のチャネル層26と、n型トポロジカル相変化トランジスタ40のチャネル層46に用いられる相変化材料について、図3を用いて説明する。
p型トポロジカル相変化トランジスタ20のチャネル層26と、n型トポロジカル相変化トランジスタ40のチャネル層46に用いられる相変化材料について、図3を用いて説明する。
チャンネル層には、カルコゲン化合物から構成される複数の薄膜からなる積層膜を用いる。例えば、特許文献1では、GeTeとSb2Te3の化合物結晶薄膜を積層した相変化メモリが開示されている。この二つの異なるカルコゲン化合物は、対角線方向に歪んだ立方晶からなるGeTeの結晶[111]面と六方晶をもつSb2Te3の[0001]面の格子定数の差が小さく、これらの面を共有して一軸結晶配向したヘテロ超格子構造を形成できる。この超格子は200℃から250℃の温度でたとえばスパッタリング法のような真空成膜法で容易に作製することができる。
GeTeおよびSb2Te3から構成された超格子結晶層は、最近になってトポロジカル絶縁体であることがわかってきた(非特許文献7)。トポロジカル絶縁体とはバルク状態はバンドギャップをもった絶縁体であるにも関わらず、表面状態にはディラックコーンと呼ばれる線形分散関係をもつ特殊なバンドを、フェルミ面を挟んで形成する。特にGeTeおよびSb2Te3から構成された超格子結晶層においては、Γ点と呼ばれるバンド中心で二つの異なるスピン状態をもったバンドが一点で縮退する特徴をもっている。この状態は時間反転対称性と呼ばれる物理保存則によって堅牢に守られており、非磁性不純物の混入等によって破壊されることは無い。このため、散乱が著しく抑制されるとともに、線形分散関係によって理論的には無限大の移動度をもってよい。また、グラフェンとは異なり、ディラッックコーンは二つの異なるスピン状態をもったバンドから構成されているため、外部電場の印可等によってディラック点にバンドギャップを形成できる。つまり、電場によってバンドギャップの開閉が可能である。
このようなディラックコーンをもち、外部電場によってバンドギャップを可逆的に開閉できるGeTeおよびSb2Te3から構成された超格子結晶層は特に[(GeTe)x(Sb2Te3)y]zからなる繰り返し構造をもつ。ここでx、y、zは整数であり、特にx≧2でy≧1、z≧2でこの特性が発現し、x=2、y=4、z=8が最適であるが、yとzに関してはこの限りではない。xが4を越えると電場を加えてもギャップが開いたままでチャンネルとして機能しないので、本実施形態ではxが4以下の超格子結晶層を用いる。各単位層の厚さはGeTeで0.5nm、Sb2Te3で約1nmである。
バンドギャップの開閉はGeTe薄膜層のGe原子とTe原子層の位置関係に依存する。バルクのGeTeは強誘電体であり、Ge−Te間にσ結合をもった薄膜の積層構造から構成されている。原子層の積層には複数の態様がある。例えば、Ge−Te−Te−Ge型、Ge−Te−Ge−Te型、Te−Ge−Ge−Te型の3タイプが代表的である。Sb2Te3と超格子層を形成する成膜温度ではTe−Ge−Ge−Te型とTe−Ge−Te−Ge型が最も安定している。Te−Ge−Ge−Te型は上下において空間対称性をもち、強誘電性を示さないが、Te−Ge−Te−Ge型は分極をもち強誘電体である。このため、Sb2Te3層で上下に挟まれたGeTe層は、Sb2Te3層からのトポロジカルバンドとバンド混成することで空間対称性が欠如したTe−Ge−Te−Ge型ではバンドギャップが開き、空間対称性を維持したTe−Ge−Ge−Te型ではディラックコーンを伴ってバンドギャップが閉じるという特徴を有している。どちらの超格子構造もエネルギー的には安定であり、強誘電体型は外部電場を加えることで非強誘電体型に相転移させることが可能である。
すなわち[(GeTe)x(Sb2Te3)y]zからなる繰り返し構造の上下面に誘電体薄膜を形成し、その上にゲート電極を形成すればバンドギャップの開閉が可能となる。ソース電流は超格子構造の界面層を流れるようにソース電極を配置すれば、線形分散をもち、高移動度をもったキャリアをドレイン電極に流すことができる。
(p型トポロジカル相変化トランジスタの動作)
p型トポロジカル相変化トランジスタ20の動作について、図2(a)及び図4を用いて説明する。
p型トポロジカル相変化トランジスタ20の動作について、図2(a)及び図4を用いて説明する。
(p型トポロジカル相変化トランジスタを駆動させるための前提条件)
まず、p型トポロジカル相変化トランジスタ20を駆動させるための前提条件について説明する。
まず、p型トポロジカル相変化トランジスタ20を駆動させるための前提条件について説明する。
p型トポロジカル相変化トランジスタ20では、図2(a)に示すように、ソース電極32に電源電圧VDDを印加し、トップゲートであるゲート電極30を入力(Vin)に接続し、ドレイン電極34を出力(Vout)に接続する。これにより、トップゲート電圧VpGSとドレイン電圧VpDSは次のようになる。
トップゲート電圧VpGS=Vin−VDD
ドレイン電圧VpDS=Vout −VDD
相変化材料のチャネル層26が、絶縁体からトポロジカル伝導状態への相変化が起こるためには、トップゲートであるゲート電極30のトップゲート電位Vinと、バックゲートであるp+型ウェル14のバックゲート電位VpBGとが、十分に離れている必要がある。
ドレイン電圧VpDS=Vout −VDD
相変化材料のチャネル層26が、絶縁体からトポロジカル伝導状態への相変化が起こるためには、トップゲートであるゲート電極30のトップゲート電位Vinと、バックゲートであるp+型ウェル14のバックゲート電位VpBGとが、十分に離れている必要がある。
そこで、トップゲート電位Vinが次式
Vin<VDD/2
を満足するときに相変化が起こるように、バックゲート電位VpBGが次式を満足するように設定する。
Vin<VDD/2
を満足するときに相変化が起こるように、バックゲート電位VpBGが次式を満足するように設定する。
VpBG=VDD −(VDD/m)
ここで、mは電界効果ドーピングに必要な値で、6〜9程度の値である。このようにすれは、バックゲート電位VpBGは、トポロジカル相変化論理ゲートがインバーターとしての動作中に変化させずに一定値を保つ。
ここで、mは電界効果ドーピングに必要な値で、6〜9程度の値である。このようにすれは、バックゲート電位VpBGは、トポロジカル相変化論理ゲートがインバーターとしての動作中に変化させずに一定値を保つ。
(オン状態のp型トポロジカル相変化トランジスタの動作)
次に、オン状態のp型トポロジカル相変化トランジスタ20における動作メカニズムと駆動方法について、図2(a)及び図4(a)を用いて説明する。
次に、オン状態のp型トポロジカル相変化トランジスタ20における動作メカニズムと駆動方法について、図2(a)及び図4(a)を用いて説明する。
チャネル層26において、ゲート電極30直下の平坦部分から左右に伸びる部分をリードと称する。ゲート電極30直下の平坦部分からソース電極32のある左側に伸びる部分を左リード(Left lead)と称し、ゲート電極30直下の平坦部分からドレイン電極34のある右側に伸びる部分を右リード(Right lead)と称する。
バックゲートとソースの電位差VpBGSは次式のようになる。
VpBGS=VpBG−VDD=VDD −(VDD/m)−VDD=−VDD/m
バックゲートとソースの電位差VpBGSが負の値となるので、ソース側のリード部分(左リード)で、静電ポテンシャルはフェルミ準位よりも高くなって、ホールがキャリアとなる。
バックゲートとソースの電位差VpBGSが負の値となるので、ソース側のリード部分(左リード)で、静電ポテンシャルはフェルミ準位よりも高くなって、ホールがキャリアとなる。
上述した前提条件で述べたように、トップゲート電位Vinが次式
Vin<VDD/2
を満足するときにトポロジカル相変化を起こすようにバックゲート電位を設定してあるので、図4(a)に示すように、Vin=0V(ローレベル)のときには、チャンネル中央部分のバンドギャップは閉じている。
Vin<VDD/2
を満足するときにトポロジカル相変化を起こすようにバックゲート電位を設定してあるので、図4(a)に示すように、Vin=0V(ローレベル)のときには、チャンネル中央部分のバンドギャップは閉じている。
また、酸化シリコン層22は、中央の薄膜部24Aと、薄膜部24Aを挟むように配置された厚膜部24Bと、薄膜部24Aと厚膜部24Bとの境界部に配置された傾斜部24Cとを有しているので、チャンネル中央部分はその左右よりもバックゲートに近接している。したがって、負のバックゲート電圧VpBGSと、負のトップゲート電圧VpGS(=VDD)により、静電ポテンシャルは押し上げられるので、ソース側の左リードとドレイン側の右リードを隔てるエネルギー障壁は消失する。
この静電ポテンシャルに合わせて、価電子帯の端Evは曲がっており、また、負のドレイン電圧VpDS(=Vout −VDD)によって、ドレイン側のリード部分(右リード)のフェルミ準位は押し上げられている。
すると、左リードでフェルミ準位に位置するホールは右リードへとバリスティック、あるいは量子コヒーレンスを保ったままに透過できることになり、ドレイン電流が流れ、p型トポロジカル相変化トランジスタ20はオン状態となる。
(p型トポロジカル相変化トランジスタにおけるドレイン電流の飽和)
次に、p型トポロジカル相変化トランジスタ20にけるドレイン電流の飽和について説明する。
次に、p型トポロジカル相変化トランジスタ20にけるドレイン電流の飽和について説明する。
オン状態で、出力電圧Voutを下げていくと、ドレイン電圧VpDSは負に大きくなっていき、右リードのフェルミ準位は左リードのフェルミ準位に対して、より一層押し上げられる。
これにより、左リード側の価電子帯からより多くのホールが、右リードの開いているエネルギー準位へと、抜けられるようになる。
このトランジスタのチャンネルは縮退極限なので、ドレイン電流は左リードと右リードのフェルミ準位の差に比例する。つまり、ドレイン電圧に比例して、大きくなる。しかし、右リードのフェルミ準位が左リードの価電子帯の端Evよりも高くなると、ドレイン電流はそれ以上、増えなくなる。
このように、古典的グラフェントランジスタのようなジレンマに阻まれることなく、本実施形態では、チャンネル中央部分のバンドギャップを閉じることにより、高いチャンネル移動度を保ったまま、ドレイン電流を飽和させることができる。
(オフ状態のp型トポロジカル相変化トランジスタの動作)
次に、オフ状態のp型トポロジカル相変化トランジスタ20における動作メカニズムと駆動方法について、図2(a)及び図4(b)を用いて説明する。
次に、オフ状態のp型トポロジカル相変化トランジスタ20における動作メカニズムと駆動方法について、図2(a)及び図4(b)を用いて説明する。
オン状態と同様に、ソース側のリード部分(左リード)で、静電ポテンシャルはフェルミ準位よりも高くなって、ホールがキャリアとなる。
上述した前提条件で述べたように、トップゲート電位Vinが次式
Vin<VDD/2
を満足するときにトポロジカル相変化を起こすようにバックゲート電位を設定してあるので、図(b)に示すように、Vin=VDD のときには、チャンネル中央部分のバンドギャップは開いている。
Vin<VDD/2
を満足するときにトポロジカル相変化を起こすようにバックゲート電位を設定してあるので、図(b)に示すように、Vin=VDD のときには、チャンネル中央部分のバンドギャップは開いている。
また、Vin=VDD のときには、オン状態ではVpGS=−VDDと負であったトップゲート電圧VpGS=0と増えるので、チャンネル中央部分の静電ポテンシャルは押し下げられる。
すると、価電子帯の端Ev はチャンネル領域で、左リードのフェルミ準位よりも低くなるので、ホールは左リードからチャンネル領域に侵入できなくなり、オフ状態となる。
(n型トポロジカル相変化トランジスタの動作)
n型トポロジカル相変化トランジスタ40の動作について、図2(b)及び図5を用いて説明する。
n型トポロジカル相変化トランジスタ40の動作について、図2(b)及び図5を用いて説明する。
(n型トポロジカル相変化トランジスタを駆動させるための前提条件)
まず、n型トポロジカル相変化トランジスタ40を駆動させるための前提条件について説明する。
まず、n型トポロジカル相変化トランジスタ40を駆動させるための前提条件について説明する。
n型トポロジカル相変化トランジスタ40では、図2(b)に示すように、ソース電極52を接地して、トップゲートであるゲート電極50を入力(Vin)に接続し、ドレイン電極54を出力(Vout)に接続する。これにより、トップゲート電圧VnGS、ドレイン電圧VnDSは次のようになる。
トップゲート電圧VnGS=Vin
ドレイン電圧VnDS=Vout
また、絶縁体からトポロジカル伝導状態への相変化が起こるためにはトップゲート電位Vinとバックゲート電位VnBGが十分に離れている必要がある。
ドレイン電圧VnDS=Vout
また、絶縁体からトポロジカル伝導状態への相変化が起こるためにはトップゲート電位Vinとバックゲート電位VnBGが十分に離れている必要がある。
そこで、トップゲート電位Vinが次式
Vin>VDD/2
を満足するときに相変化が起こるように、バックゲート電位VnBGが次式を満足するように設定する。
Vin>VDD/2
を満足するときに相変化が起こるように、バックゲート電位VnBGが次式を満足するように設定する。
VnBG=VDD/m
ここで、mはp型トポロジカル相変化トランジスタの場合を同じ値である。mは電界効果ドーピングに必要な値で、6〜9程度の値である。このようにすれは、バックゲート電位VpBGは、トポロジカル相変化論理ゲートがインバーターとしての動作中に変化させずに一定値を保つ。
ここで、mはp型トポロジカル相変化トランジスタの場合を同じ値である。mは電界効果ドーピングに必要な値で、6〜9程度の値である。このようにすれは、バックゲート電位VpBGは、トポロジカル相変化論理ゲートがインバーターとしての動作中に変化させずに一定値を保つ。
(オフ状態のn型トポロジカル相変化トランジスタの動作)
次に、オフ状態のn型トポロジカル相変化トランジスタ40における動作メカニズムと駆動方法について、図2(b)及び図5(a)を用いて説明する。
次に、オフ状態のn型トポロジカル相変化トランジスタ40における動作メカニズムと駆動方法について、図2(b)及び図5(a)を用いて説明する。
チャネル層46において、ゲート電極50直下の平坦部分から左右に伸びる部分をリードと称する。ゲート電極50直下の平坦部分からソース電極52のある左側に伸びる部分を左リードと称し、ゲート電極50直下の平坦部分からドレイン電極54のある右側に伸びる部分を右リードと称する。
バックゲートとソースの電位差VnBGSは次式
VnBGS=VDD/m
となり、正の値をとるので、ソース側のリード部分(左リード)で、静電ポテンシャルはフェルミ準位よりも低くなって、電子がキャリアとなる。
VnBGS=VDD/m
となり、正の値をとるので、ソース側のリード部分(左リード)で、静電ポテンシャルはフェルミ準位よりも低くなって、電子がキャリアとなる。
上述した前提条件で述べたように、トップゲート電位Vinが次式
Vin>VDD/2
を満足するときに相変化が起こるように、バックゲート電位VnBGを設定してあるので、図5(a)に示すように、Vin=0のときには、チャンネル中央部分のバンドギャップは開いている。
Vin>VDD/2
を満足するときに相変化が起こるように、バックゲート電位VnBGを設定してあるので、図5(a)に示すように、Vin=0のときには、チャンネル中央部分のバンドギャップは開いている。
また、チャンネル中央部分は、その左右のリード部分よりも、バックゲートから離れているため、バックゲート電圧VnBGSによる押し下げの効果は弱い。そこで、その静電ポテンシャルは相対的に上に位置することになる。
すると、伝導帯の底Ecはチャンネル領域で、左リード領域のフェルミ準位よりも高くなるので、電子は左リードからチャンネル領域に侵入できなくなり、オフ状態となる。
(オン状態のn型トポロジカル相変化トランジスタの動作)
次に、オン状態のn型トポロジカル相変化トランジスタ40における動作メカニズムと駆動方法について、図2(b)及び図5(b)を用いて説明する。
次に、オン状態のn型トポロジカル相変化トランジスタ40における動作メカニズムと駆動方法について、図2(b)及び図5(b)を用いて説明する。
オフ状態と同様に、ソース側のリード部分で、静電ポテンシャルはフェルミ準位よりも低くなって、電子がキャリアとなる。
上述した前提条件で述べたように、トップゲート電位Vinが次式
Vin>VDD/2
を満足するときに相変化が起こるように、バックゲート電位VnBGを設定してあるので、図5(b)に示すように、Vin=VDD のときには、チャンネル中央部分のバンドギャップは閉じている。
Vin>VDD/2
を満足するときに相変化が起こるように、バックゲート電位VnBGを設定してあるので、図5(b)に示すように、Vin=VDD のときには、チャンネル中央部分のバンドギャップは閉じている。
また、チャンネル中央部分では、正のトップゲート電圧VnGS=VDDにより静電ポテンシャルは押し下げられるので、ソース側の左リードとドレイン側の右リードを隔てるエネルギー障壁は消失する。
この静電ポテンシャルに合わせて、伝導帯の底Ecは曲がっており、また、正のドレイン電圧VnDS=Vout によって、ドレイン側のリード部分のフェルミ準位は押し下げられる。
すると、左リードでフェルミ準位に位置する電子は右リードへとバリスティック、あるいは量子コヒーレンスを保ったままに透過できることになり、ドレイン電流が流れ、トランジスタはオン状態となる。
(n型トポロジカル相変化トランジスタにおけるドレイン電流の飽和)
次に、n型トポロジカル相変化トランジスタ40におけるドレイン電流の飽和について説明する。
次に、n型トポロジカル相変化トランジスタ40におけるドレイン電流の飽和について説明する。
オン状態で、出力電圧Voutを上げていくと、ドレイン電圧VnDSは正に大きくなっていき、右リードのフェルミ準位は、左リードのフェルミ準位に対してより一層押し下げられる。
これにより、左リード側の伝導帯からより多くの電子が、右リードの開いているエネルギー準位へと、抜けられるようになる。
このトランジスタチャンネルは縮退極限なので、ドレイン電流は左リードと右リードのフェルミ準位の差に比例する。つまり、ドレイン電圧に比例して、大きくなる。しかし、右リードのフェルミ準位が左リードの伝導帯の底 Ec よりも低くなると、ドレイン電流はそれ以上、増えなくなる。
このように、古典的グラフェントランジスタのようなジレンマに阻まれることなく、本発明では、チャンネル中央部分のバンドギャップを閉じることにより、高いチャンネル移動度を保ったまま、ドレイン電流を飽和させることができる。
(トポロジカル相変化論理ゲートの駆動方法)
トポロジカル相変化論理ゲートの駆動方法について図6を用いて説明する。
トポロジカル相変化論理ゲートの駆動方法について図6を用いて説明する。
図6は、本実施形態のトポロジカル相変化論理ゲートの回路図及び論理動作を示す図である。
本実施形態のトポロジカル相変化論理ゲート10の接続について、図1及び図2及び図6(a)を用いて説明する。
図2(a)に示すように、p型トポロジカル相変化トランジスタ20のソース電極32には電源電圧VDDが印加され、バックゲート電極36にはバックゲート電圧VpBGが印加されている。バックゲート電圧VpBGは、次式のようになる。
VpBG=VDD−(VDD/m)
ただし、mは電界効果ドーピングに必要な値で、6〜9程度の値である。
ただし、mは電界効果ドーピングに必要な値で、6〜9程度の値である。
図2(b)に示すように、n型トポロジカル相変化トランジスタ40のソース電極52には接地電圧VGND(=0V)が印加され、バックゲート電極56にはバックゲート電圧VnBGが印加されている。バックゲート電圧VnBGは、次式のようになる。
VnBG=VDD/m
ただし、mは電界効果ドーピングに必要な値で、6〜9程度の値である。
ただし、mは電界効果ドーピングに必要な値で、6〜9程度の値である。
図1及び図6(a)に示すように、p型トポロジカル相変化トランジスタ20のドレイン電極34とn型トポロジカル相変化トランジスタ40のドレイン電極54とは共通接続され、出力電圧Voutが入力される。p型トポロジカル相変化トランジスタ20のゲート電極30とn型トポロジカル相変化トランジスタ40のゲート電極50とは共通接続され、入力電圧Vinが出力される。
(トポロジカル相変化論理ゲートの論理動作)
本実施形態によるトポロジカル相変化論理ゲート10の論理動作を図6(b)に示す。
本実施形態によるトポロジカル相変化論理ゲート10の論理動作を図6(b)に示す。
入力電圧Vinがローレベル(0V)であると、p型トポロジカル相変化トランジスタ20が導通状態(オン)、n型トポロジカル相変化トランジスタ40が非導通状態(オフ)となり、出力電圧VOUTはハイレベル(VDD)となる。
入力電圧Vinがハイレベル(VDD)であると、p型トポロジカル相変化トランジスタ20が非導通状態(オフ)、n型トポロジカル相変化トランジスタ40が導通状態(オン)となり、出力電圧VOUTはローレベル(0V)となる。
このように、本実施形態のトポロジカル相変化論理ゲート10は、インバーター回路として動作する。
(トポロジカル相変化論理ゲートの製造方法)
次に、本実施形態によるトポロジカル相変化論理ゲートの製造方法について図7乃至図24を用いて説明する。図7、9、11、13、15、17、19、21、23は、本実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図であり、図8、10、12、14、16、18、20、22、24は、本実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図である。
次に、本実施形態によるトポロジカル相変化論理ゲートの製造方法について図7乃至図24を用いて説明する。図7、9、11、13、15、17、19、21、23は、本実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程斜視図であり、図8、10、12、14、16、18、20、22、24は、本実施形態によるトポロジカル相変化論理ゲートの製造方法を示す工程断面図である。
まず、面方位が(100)面であるシリコン基板12を用意する(図7、図8)。シリコン基板12は、例えば、400〜600μm厚である。
なお、基板としては、シリコン基板の他に、SOI(silicon on insulator)基板を用いてもよい。シリコンとしては、単結晶シリコンに限らず、ポリシリコンやアモルファスシリコンでもよい。更に、シリコンに限らず、バックゲートとして使用できるものならば、金属等の他の材料でもよい。
次に、シリコン基板12上にレジスト(図示せず)を塗布する。続いて、このレジスト(図示せず)をリソグラフィ法によりパターニングして、p型トポロジカル相変化トランジスタ20のバックゲート電極36及びn型トポロジカル相変化トランジスタ40のバックゲート電極56となる領域を開口する。
続いて、レジスト(図示せず)をマスクとして不純物をイオン注入して、p+型ウェル14、16を形成する(図9、図10)。例えば、不純物としてボロンを35keVの加速電圧で、2×1015cm−2のドーズ量でオン注入する。イオン注入の後、例えば、窒素雰囲気において約1000℃で約10秒間加熱し、不純物を活性化させる。これにより、シリコン基板12に約0.5μmの深さのp+型ウェル14、16を形成する。
なお、イオン注入する不純物としては、ヒ素、リン、ボロン等が使用できる。イオン注入条件は、シリコン基板12の導電型、ウェルの導電型、抵抗率等によって適宜選択すればよい。
次に、シリコン基板12上に、約200nm厚の酸化シリコン層22(42)を形成する(図11、図12)。例えば、CVD法により約450℃で、シリコン基板12上に酸化シリコン層22(42)を堆積する。
なお、酸化シリコン層22(42)を形成する方法としては、CVD法に限らず、熱酸化法、スパッタ法等を使用してもよい。また、酸化シリコンの代わりに、窒化シリコン等の他の絶縁性の膜を使用してもよい。
次に、酸化シリコン層22(42)上にレジスト60を塗布する。続いて、このレジスト60をリソグラフィ法により、図13に示すような形状にパターニングする(図13、図14)。p型トポロジカル相変化トランジスタ20の形成領域では、酸化シリコン層22の厚膜部24Bと傾斜部24Cの形成予定領域を覆い、薄膜部24Aの形成予定領域が開口し、n型トポロジカル相変化トランジスタ40の形成領域では、酸化シリコン層42の厚膜部44Aと傾斜部44Cの形成予定領域を覆い、薄膜部44Bの形成予定領域が開口するように、レジスト60をパターニングする。
次に、レジスト60をマスクとして、酸化シリコン層22(42)をウェットエッチングする。例えば、約1.0%程度の弗化水素水溶液で約10分ウェットエッチングする。
このウェットエッチングは等方エッチングであるので、酸化シリコン層22(42)の酸化シリコンを部分的に除去して薄膜部24A(44B)が形成されると共に、薄膜部24A(44B)の境界部分は角度が20度程度のテーパー形状となり傾斜部24C(44C)が形成される(図13、図14)。
次に、レジスト60を剥離すると、上面が凹型形状の酸化シリコン層22と上面が凸型形状の酸化シリコン層42が形成される(図15、図16)。なお、酸化シリコン層42上に、例えば、熱酸化法により、膜厚4nm程度の酸化シリコン層(図示せず)を更に形成してもよい。
次に、酸化シリコン層22(42)上に、スパッタ法により相変化材料を堆積して、相変化材料層(図示せず)を形成する。
相変化材料としては、例えば、上述したように、ゲルマニウムとテルルからなる結晶合金層(GeTe層)と、アンチモンとテルルからなる結晶合金層(Sb2Te3層)とを、それぞれの有する<111>面軸とc軸とが整合するように積層した超格子構造を用いることができる。
例えば、Ge、Sb、Teそれぞれの純金属からなるターゲットを配置したRFスパッタリング装置を用い、圧力0.5Pa下で、スパッタガスにArを用い、Teターゲットには12.5Wのパワーを、Sbターゲットには12.8Wのパワーを、Geターゲットには45Wのパワーを印加し、所望の結晶合金層を順次積層していく。
基板温度は、成膜する結晶合金層の結晶化相転移温度に応じて適宜選択することが望ましい。例えば、Sb2Te3の結晶化相転移温度は約100℃、GeTeの結晶化相転移温度は最大でも230℃であるため、超格子構造を作製するための基板温度は、230℃より高い温度とすることが望ましい。
例えば、GeTeの1:1組成からなる1nm厚さの膜と、Sb2Te3組成からなる6nm厚さの膜とを繰り返し積層する。これにより、[(Ge2Te2)/(Sb2Te3)]の繰り返しからなる超格子構造の相変化材料層を形成する。
次に、フォトリソグラフィ及びエッチングにより、相変化材料層(図示せず)をパターニングして、相変化材料のチャネル層26、46を形成する(図17、図18)。
なお、トポロジカル相変化論理ゲートを構成するp型トポロジカル相変化トランジスタとn型トポロジカル相変化トランジスタに対して、異なる組成の相変化材料層を使用してもよい、
次に、相変化材料のチャネル層26、46上に、例えば、スパッタ法により、膜厚30nm程度のTiN層(図示せず)を形成する。例えば、純金属Tiターゲットを装備したRFスパッタ装置を用いて、例えばArと窒素を1:1で混合した0.1Paのガス中で1kWのパワーでスパッタを行うことにより、チャネル層26、46上にTiN層(図示せず)を形成する。
次に、相変化材料のチャネル層26、46上に、例えば、スパッタ法により、膜厚30nm程度のTiN層(図示せず)を形成する。例えば、純金属Tiターゲットを装備したRFスパッタ装置を用いて、例えばArと窒素を1:1で混合した0.1Paのガス中で1kWのパワーでスパッタを行うことにより、チャネル層26、46上にTiN層(図示せず)を形成する。
次に、フォトリソグラフィ及びエッチングにより、このTiN膜(図示せず)をパターニングして、ソース電極32、52及びドレイン電極34、54を形成する(図19、図20)。
ソース電極32、52とドレイン電極34、54間のチャンネル長は、ディラック電子がフォノンによって散乱される長さ(非弾性散乱長)よりも短くするが、1μm以下が望ましい。
TiN層(図示せず)のエッチングには、ドライエッチング法やウェットエッチング法を適時選択して使用できる。
例えば、ドライエッチング法では、HBrとArの混合ガス中で1500WのRFプラズマパワーにおいて30秒程度処理することにより、30nm程度のTiNをエッチングする。HBrとArの混合ガスに限らず、ArのみやCl2等のガスも使用できる。
また、ウェットエッチング法では、HFとH2O2との混合溶液等が使用できる。弗酸と過酸化水素と水を約1:1:10程度の組成で混合した溶液で約15分エッチングを行うことにより、30nm程度のTiNをエッチングできる。
次に、相変化材料のチャネル層26、46上に、上部ゲート絶縁膜となる、約200nm厚の酸化シリコン層(図示せず)を形成する。例えば、CVD法により約450℃で、チャネル層26、46上に酸化シリコン層(図示せず)を堆積する。
上部ゲート絶縁膜としては、異なる方法により異なる絶縁膜を形成してもよい。例えばスパッタ法により、SiO2、HfO2、ZrO2、Al2O3、HfAlOx、HfSiOx、Ta2O5、TaHfOx、Y2O3等の絶縁材料を堆積してもよい。
例えば、HfO3をスパッタ法により形成する条件としては、HfO2をターゲットとして、100W、0.5Pa、 室温にてRFマグネトロンスパッタにより成膜を行う。膜厚は良好な絶縁性を維持するためには2nm以上が望ましい。
次に、フォトリソグラフィ及びエッチングにより、この酸化シリコン層(図示せず)を
をパターニングして、上部ゲート絶縁膜となる酸化シリコン層28、48を形成する(図21、図22)。
をパターニングして、上部ゲート絶縁膜となる酸化シリコン層28、48を形成する(図21、図22)。
次に、酸化シリコン層28、48上に、例えばスパッタ法により、膜厚30nm程度のTiN層(図示せず)を形成する。例えば、純金属Tiターゲットを装備したRFスパッタ装置を用いて、例えばArと窒素を1:1で混合した0.1Paのガス中で1kWのパワーでスパッタを行うことにより、酸化シリコン層28、48上にTiN層(図示せず)を形成する。
次に、フォトリソグラフィ及びエッチングにより、このTiN層(図示せず)をパターニングして、ゲート電極30、50を形成する(図23、図24)。
TiN層(図示せず)のエッチングには、ドライエッチング法及びウェットエッチング法を適時選択して使用できる。
例えば、ドライエッチング法では、HBrとArの混合ガス中で1500WのRFプラズマパワーにおいて30秒程度処理することにより、30nm程度のTiNをエッチングする。HBrとArの混合ガスに限らず、ArのみやCl2等のガスも使用できる。
また、ウェットエッチング法では、HFとH2O2との混合溶液等が使用できる。弗酸と過酸化水素と水を約1:1:10程度の組成で混合した溶液で約15分エッチングを行うことにより、30nm程度のTiNをエッチングできる。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、電界の印加によりトポロジカル相の転移が生じる相変化材料として、Ge、Te又はBiを主成分とする相変化材料を例示したが、上記実施形態に適用可能な相変化材料は、これに限定されるものではない。トポロジカル絶縁体に関する研究は始まって間もないものであり、今後様々な材料が見出される可能性がある。電界の印加によって通常の絶縁体とトポロジカル絶縁体との間で相転移するものであれば、Ge、Te又はBiを主成分とする相変化材料に代えて適用することが可能である。
また、上記実施形態では、チャネル層26、46の上部に酸化シリコン層28、48を設け、チャネル層26、46の下部に酸化シリコン層22、42を設けたが、チャネル層26、46の下部に酸化シリコン層28、48を設け、チャネル層26、46の上部に酸化シリコン層22、42を設けてもよい。また、チャネル層26、46の一方だけに、酸化シリコン層28、48又は酸化シリコン層22、42を設けるようにしてもよい。
また、上記実施形態に記載した相変化チャネルトランジスタの各構成部分の構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
10…トポロジカル相変化論理ゲート
12…シリコン基板
14、16…p+型ウェル
20…p型トポロジカル相変化トランジスタ
22…酸化シリコン層
24A…薄膜部
24B…厚膜部
24C…傾斜部
26…チャネル層
28…酸化シリコン層
30…ゲート電極
32…ソース電極
34…ドレイン電極
36…バックゲート電極
40…n型トポロジカル相変化トランジスタ
42…酸化シリコン層
44A…厚膜部
44B…薄膜部
44C…傾斜部
46…チャネル層
48…酸化シリコン層
50…ゲート電極
52…ソース電極
54…ドレイン電極
56…バックゲート電極
60…レジスト
12…シリコン基板
14、16…p+型ウェル
20…p型トポロジカル相変化トランジスタ
22…酸化シリコン層
24A…薄膜部
24B…厚膜部
24C…傾斜部
26…チャネル層
28…酸化シリコン層
30…ゲート電極
32…ソース電極
34…ドレイン電極
36…バックゲート電極
40…n型トポロジカル相変化トランジスタ
42…酸化シリコン層
44A…厚膜部
44B…薄膜部
44C…傾斜部
46…チャネル層
48…酸化シリコン層
50…ゲート電極
52…ソース電極
54…ドレイン電極
56…バックゲート電極
60…レジスト
Claims (8)
- 電界の印加によりトポロジカル相転移が生じる相変化材料を含む第1のチャネル層と、前記第1のチャネル層に接続された第1のソース電極及び第1のドレイン電極と、前記第1のチャネル層の一面側に形成された第1のゲート電極と、前記第1のチャネル層の他面側に形成された第2のゲート電極と、前記第1のチャネル層と前記第1のゲート電極との間に形成された第1の絶縁膜とを有し、前記第1の絶縁膜は、第1の膜厚を有する第1の薄膜部と、前記第1の膜厚よりも厚い第2の膜厚を有する第1の厚膜部とを有し、前記第1の薄膜部は前記第1の厚膜部により挟まれている第1のトランジスタと、
電界の印加によりトポロジカル相転移が生じる相変化材料を含む第2のチャネル層と、前記第2のチャネル層に接続された第2のソース電極及び第2のドレイン電極と、前記第2のチャネル層の一面側に形成された第3のゲート電極と、前記第2のチャネル層の他面側に形成された第4のゲート電極と、前記第2のチャネル層と前記第3のゲート電極との間に形成された第2の絶縁膜とを有し、前記第2の絶縁膜は、第3の膜厚を有する第2の厚膜部と、前記第3の膜厚よりも薄い第4の膜厚を有する第2の薄膜部とを有し、前記第2の厚膜部は前記第2の薄膜部により挟まれている第2のトランジスタと
を有することを特徴とするトポロジカル相変化論理ゲート。 - 請求項1記載のトポロジカル相変化論理ゲートにおいて、
前記第1のトランジスタは、前記第1のチャネル層と前記第2のゲート電極との間に形成された第3の絶縁膜を更に有し、
前記第2のトランジスタは、前記第2のチャネル層と前記第4のゲート電極との間に形成された第4の絶縁膜を更に有する
ことを特徴とするトポロジカル相変化論理ゲート。 - 請求項1又は2記載のトポロジカル相変化論理ゲートにおいて、
前記第1の絶縁膜は、前記第1の薄膜部と前記第1の厚膜部との間に設けられ、前記第1の厚さから前記第2の厚さに変化する第1の傾斜部を更に有し、
前記第2の絶縁膜は、前記第2の厚膜部と前記第2の薄膜部との間に設けられ、前記第3の厚さから前記第4の厚さに変化する第2の傾斜部を更に有する
ことを特徴とするトポロジカル相変化論理ゲート。 - 請求項1乃至3のいずれか1項に記載のトポロジカル相変化論理ゲートにおいて、
前記相変化材料は、電界の印加により通常の絶縁体からトポロジカル絶縁体に転移する
ことを特徴とするトポロジカル相変化論理ゲート。 - 請求項1乃至3のいずれか1項に記載のトポロジカル相変化論理ゲートにおいて、
前記相変化材料は、電界の印加によりトポロジカル絶縁体から通常の絶縁体に転移する
ことを特徴とするトポロジカル相変化論理ゲート。 - 請求項1乃至5のいずれか1項に記載のトポロジカル相変化論理ゲートにおいて、
前記相変化材料は、GeとTeを主成分とする第1の結晶層と、SbとTeを主成分とし前記第1の結晶層とは組成の異なる第2の結晶層との積層構造を有する
ことを特徴とするトポロジカル相変化論理ゲート。 - 電界の印加によりトポロジカル相転移が生じる相変化材料を含む第1のチャネル層と、前記第1のチャネル層に接続された第1のソース電極及び第1のドレイン電極と、前記第1のチャネル層の一面側に形成された第1のゲート電極と、前記第1のチャネル層の他面側に形成された第2のゲート電極と、前記第1のチャネル層と前記第1のゲート電極との間に形成された第1の絶縁膜とを有し、前記第1の絶縁膜は、第1の膜厚を有する第1の薄膜部と、前記第1の膜厚よりも厚い第2の膜厚を有する第1の厚膜部とを有し、前記第1の薄膜部は前記第1の厚膜部により挟まれている第1のトランジスタと、電界の印加によりトポロジカル相転移が生じる相変化材料を含む第2のチャネル層と、前記第2のチャネル層に接続された第2のソース電極及び第2のドレイン電極と、前記第2のチャネル層の一面側に形成された第3のゲート電極と、前記第2のチャネル層の他面側に形成された第4のゲート電極と、前記第2のチャネル層と前記第3のゲート電極との間に形成された第2の絶縁膜とを有し、前記第2の絶縁膜は、第3の膜厚を有する第2の厚膜部と、前記第3の膜厚よりも薄い第4の膜厚を有する第2の薄膜部とを有し、前記第2の厚膜部は前記第2の薄膜部により挟まれている第2のトランジスタとを有するトポロジカル相変化論理ゲートの駆動方法であって、
前記第1のトランジスタの前記ソース電極に電源電圧を印加し、
前記第2のトランジスタの前記ソース電極に接地電圧を印加し、
前記第1のトランジスタの前記ドレイン電極と前記第2のトランジスタのドレイン電極を接続し、
前記第1のトランジスタの前記第1のゲート電極に前記電源電圧に近い電圧を印加し、
前記第2のトランジスタの前記第3のゲート電極に前記接地電圧に近い電圧を印加し、
前記第1のトランジスタの前記第2のゲート電極と前記第2のトランジスタの第4のゲート電極に入力する入力信号により、前記第1のトランジスタの前記ドレイン電極と前記第2のトランジスタのドレイン電極から出力される出力信号を制御する
ことを特徴とするトポロジカル相変化論理ゲートの駆動方法。 - 請求項7記載のトポロジカル相変化論理ゲートの駆動方法において、
前記第1のゲート電極と前記第2のゲート電極との間に印加する電界により、前記第1のチャネル層への電界効果ドーピングを行い、
前記第3のゲート電極と前記第4のゲート電極との間に印加する電界により、前記第2のチャネル層への電界効果ドーピングを行う
ことを特徴とするトポロジカル相変化論理ゲートの駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014033685A JP2015159211A (ja) | 2014-02-25 | 2014-02-25 | トポロジカル相変化論理ゲート及びその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014033685A JP2015159211A (ja) | 2014-02-25 | 2014-02-25 | トポロジカル相変化論理ゲート及びその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015159211A true JP2015159211A (ja) | 2015-09-03 |
Family
ID=54183005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014033685A Pending JP2015159211A (ja) | 2014-02-25 | 2014-02-25 | トポロジカル相変化論理ゲート及びその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015159211A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110518072A (zh) * | 2019-08-29 | 2019-11-29 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和显示装置 |
WO2023081966A1 (en) * | 2021-11-11 | 2023-05-19 | Monash University | Negative capacitance topological quantum field-effect transistor |
-
2014
- 2014-02-25 JP JP2014033685A patent/JP2015159211A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110518072A (zh) * | 2019-08-29 | 2019-11-29 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和显示装置 |
CN110518072B (zh) * | 2019-08-29 | 2023-04-07 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和显示装置 |
WO2023081966A1 (en) * | 2021-11-11 | 2023-05-19 | Monash University | Negative capacitance topological quantum field-effect transistor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11211494B2 (en) | FinFET transistor | |
JP6284213B2 (ja) | 相変化チャネルトランジスタ及びその駆動方法。 | |
JP5368252B2 (ja) | ショットキーバリア量子井戸共振型トンネルトランジスタ | |
JP6120386B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JP5598605B2 (ja) | 強相関酸化物電界効果素子 | |
US20170358658A1 (en) | Metal oxide metal field effect transistors (momfets) | |
JP2011216714A (ja) | 半導体装置およびその製造方法 | |
Yokoyama et al. | Ultrathin body InGaAs-on-insulator metal–oxide–semiconductor field-effect transistors with InP passivation layers on Si substrates fabricated by direct wafer bonding | |
Zhu et al. | Van der Waals contact between 2D magnetic VSe2 and transition metals and demonstration of high-performance spin-field-effect transistors | |
JP2015159211A (ja) | トポロジカル相変化論理ゲート及びその駆動方法 | |
JP2009267195A (ja) | 半導体装置 | |
US20190088868A1 (en) | Memory device | |
JP2015035478A (ja) | 電界効果トランジスタ | |
TW202243221A (zh) | 非揮發性記憶體裝置 | |
JP2011187861A (ja) | スピントランジスタ | |
TW200415789A (en) | Semiconductor device | |
Zhu et al. | Tristate resistive switching in heterogenous van der Waals dielectric structures | |
TWI754355B (zh) | 量子線共振穿隧電晶體 | |
WO2023159390A1 (zh) | 半导体器件及其制造方法 | |
KR102195495B1 (ko) | 열 이동을 제어하는 전자 소자의 채널 및 이를 포함하는 열 이동을 제어하는 전자 소자 | |
CA3237262A1 (en) | Negative capacitance topological quantum field-effect transistor | |
US20080135827A1 (en) | MIM transistor | |
KR20190129019A (ko) | 열 이동을 제어하는 전자 소자의 채널 및 이를 포함하는 열 이동을 제어하는 전자 소자 | |
TW201931605A (zh) | 半導體裝置及cmos電晶體 | |
JP2015231032A (ja) | 半導体装置及び製造方法 |